KR101144440B1 - 비휘발성 메모리 및 그 제조방법 - Google Patents

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Abstract

본 발명은 비휘발성 메모리 및 그 제조방법에 관한 것으로서, 보다 상세하게는, 채널 영역에 절연 분리막이 형성된 트랜지스터로 구성되는 메모리 셀을 포함하는 비휘발성 메모리 및 그 제조방법에 관한 것이다.
본 발명에 따른 비휘발성 메모리는 MOS 트랜지스터를 기본 구조로 하며 적어도 채널 영역에는 절연 분리막이 형성되어 있고 게이트 절연층은 절연막이나 가변 저항체로 구성되어 데이터 저장 장소가 되는 데, 적어도 게이트는 게이트 하부에 메탈층으로 되어 있으며 제 1 소스 영역 및 제 1 드레인 영역에 저농도로 도펀트가 도핑되어 있어 있고 제 2 소스 영역 및 제 2 드레인 영역에는 고농도로 도펀트가 도핑된 구조를 포함하거나 혹은 MOS 트랜지스터를 기본 구조로 하며 적어도 채널 영역를 포함하여 절연 분리막이 형성되어 있고 게이트 절연층은 절연막이나 가변 저항체로 구성되어 데이터 저장 장소가 되는 데, 게이트는 전도층으로 되어 있으며 제 1 소스 영역과 제 2 소스 영역이 다이오드가 되며, 제 1 드레인 영역과 제 2 드레인 영역이 다이오드가 되는 구조를 포함하는 것을 특징으로 한다.

Description

비휘발성 메모리 및 그 제조방법{Non-volatile memory and the manufacturing method thereof}
본 발명은 비휘발성 메모리 및 그 제조방법에 관한 것으로서, 보다 상세하게는, 채널 영역에 절연 분리막이 형성된 트랜지스터로 구성되는 메모리 셀을 포함하는 비휘발성 메모리 및 그 제조방법에 관한 것이다.
종래 기술인 한국공개특허 제2001-0056831호는 반도체 소자의 앤티퓨즈를 형성하는 방법에 관한 것으로, 보다 상세하게는 반도체 기판의 직각모양의 모서리부분을 이용하여 보다 낮은 전압에서 쉽게 절연막이 깨질 수 있도록 하는 반도체 소자의 앤티퓨즈 형성방법에 관한 것으로, 상기 기술에 의한 앤티퓨즈의 형성방법은 하부 공정이 완료된 반도체 기판 상에 일정한 패턴을 형성하여 직각모양의 모서리를 갖는 구조로 형성하는 단계, 게이트 산화막을 증착하고 게이트 산화막의 상부에 나이트라이드 막/제 1 폴리실리콘막을 적층하는 단계, 반도체 기판의 직각모양의 모서리 부분의 제 1 폴리실리콘막이 노출되도록 감광막 패턴을 형성하는 단계, 노출된 제 1 폴리실리콘막을 건식식각을 행하여 반도체 기판의 직각모양의 모서리 부분의 나이트라이드 막이 우선적으로 노출되도록 하는 단계, 나이트라이드 막을 건식식각하는 단계 및 제 2 폴리실리콘막을 증착하고 패턴을 형성하는 단계를 포함하여 이루어져 있고, 상기 기술에 따른 반도체 소자의 앤티퓨즈 형성방법에 의하면 보다 낮은 전압을 사용하여서도 쉽게 절연막을 깨뜨릴 수 있는 앤티퓨즈의 제조가 가능하다.
또한, 종래 기술인 한국공개특허 제1997-0067848호는 워드 라인의 정보를 액세스하는 액세스 트랜지스터(T)와, 액세스 트랜지스터(T)가 동작함에 따라 비트라인을 통해 저장된 정보를 저장하는 스토리지 노드 캐패시터(C)와, 스토리지 노드 캐패시터에 전하를 공급하는 차아지업 트랜지스터(P)로 구성되어, 스토리지 노드 캐패시터에 지속적인 전하를 공급할 수 있고, 이로써, 반도체 메모리 소자의 처리 속도를 향상시킬 수 있는 반도체 메모리 소자 및 그의 제조방법에 대한 것이다.
한편, 비휘발성 반도체 메모리는 전원이 공급이 되지 않아도 메모리 셀에 저장된 정보가 계속 유지되는 반도체 메모리이다.
이러한 비휘발성 메모리 장치는 전기적으로 프로그램이 되며, 본 발명과 관련된 메모리 장치의 데이터 저장 원리는 저장층으로서 절연막이나 가변저항체 사이에 프로그램을 위한 고전압을 인가하므로써 저항이 변화된 상태를 갖는 현상을 일으키는 데, 이를 이용한 것이다.
이와 같은 비휘발성 메모리는 저장층을 절연막이나 가변저항체인 구조를 포함하여 구성된 메모리 셀들을 포함하여 구현될 수 있다.
상기 저장층이 절연막인 경우에 절연막 사이의 양 전극, 즉 제 1 전극과 제 2 전극에 프로그램을 위한 고전압을 인가하여 브레이크다운(breakdown)을 유발시키면, 저항성 경로가 생성되어 절연막은 절연 상태에서 도통 상태로 바뀐다. 따라서 상기 절연막은 앤티퓨즈가 된다. 상기 절연막이 도통 상태이면 프로그램이 된 상태이며 데이터 '0'이 저장된 것으로, 절연 상태이면 프로그램이 안된 상태이며 데이터 '1'이 저장된 것으로 정의할 수 있다. 이와 반대로 도통 상태를 데이터 '1'로, 절연상태를 데이터 '0'이 저장된 것으로 정의할 수 있다.
상기 저장층이 가변저항체인 경우에 가변저항체는 저항변화 물질이나 상전이 물질로 이용될 수 있다.
상기 메모리 셀을 구성하는 가변저항체가 저항변화 물질인 경우에 가변저항체 사이의 양 전극, 즉 제 1 전극과 제 2 전극에 세트 전압(set voltage) 이상의 전압이 인가되면 상기 가변저항체의 저항이 낮은 상태가 되고 리세트 전압(reset voltage) 이상의 전압이 인가되면 상기 가변저항체의 저항이 높아진 상태가 된다. 따라서 상기 가변저항체의 저항이 낮은 상태이면 데이터 '0'이 저장된 것으로, 저항이 높은 상태이면 데이터 '1'이 저장된 것으로 정의할 수 있다. 이와 반대로 저항이 낮은 상태를 데이터 '1'이, 저항이 높은 상태를 데이터 '0'이 저장된 것으로 정의할 수 있다.
저항변화 물질은 페로브스카이트(perowvskite)나 전이금속 산화물, 칼코게나이드 등의 다양한 물질을 이용하여 개발되고 있다.
저항변화 물질을 이용한 메모리는 재료에 따라 몇 가지 종류로 분류될수 있다. 첫 번째는 초거대 자기저항 물질(Colossal Magnetoresistance-CMR), Pr1 - xCaxMnO3(PCMO) 등의 물질을 전극사이에 삽입하여 전기장에 의한 저항의 변화를 이용하는 경우이다. 두 번째는 Nb2O5, TiO2, NiO, Al2O3 등과 같은 이성분계 산화물을 비화학양론 조성을 갖게 제조하여 저항 변화 물질로 이용할 수 있다. 세 번째는 칼코게나이드(Chalcogenide) 물질로 PRAM(phase change RAM)처럼 높은 전류를 흘려 상변화를 시키지 않고 비정질 구조를 유지하면서 오보닉 스위치(Ovonic switch)의 문턱 전압의 변화로 인한 저항 차이를 이용할 수 있다. 네 번째는 SrTiO3,SrZrO3 등의 강유전체 물질에 크롬(Cr)이나 니오비움(Nb) 등을 도핑하여 저항 상태를 바꾸는 방법이다. 마지막으로 GeSe같은 고체전해질에 이온 이동도가 큰 은(Ag) 등을 도핑하여 전기화학적 반응에 의한 매질 내 전도성 채널의 형성유무에 따라 두 저항 상태를 만드는 PMC(Programmable Metallization Cell)가 있다. 그 외 안정한 두 저항 상태 구현을 통한 메모리 특성이 있는 물질이나 공정 방법이 보고되어지고 있다.
상기 메모리 셀을 구성하는 가변저항체가 상전이 물질인 경우에 상전이 물질의 저항이 낮은 상태이면 데이터 '0'이 저장된 것으로, 저항이 높은 상태이면 데이터 '1'이 저장된 것으로 정의할 수 있다. 이와 반대로 저항이 낮은 상태를 데이터 '1'이, 저항이 높은 상태를 데이터 '0'이 저장된 것으로 정의할 수 있다.
상기 상전이 물질은 일정 전류에 의해 상(phase)이 결정질 또는 비정질로 전이되는 물질로, 결정질 상태일 때는 낮은 저항 상태에 해당하고, 비정질 상태일 때는 높은 저항 상태에 해당한다.
본 발명과 관련된 종래기술로서 도 1은 저장 N-채널 MOS 트랜지스터(990)에 대한 단면도이다. 도 1에 도시된 바와 같이 통상적인 N-채널 MOS 트랜지스터로서 얇은 산화막(935)을 갖고 있고, 그 산화막(935) 위에서 다결정 실리콘으로 형성된 게이트(940)가 있으며, 그 게이트(940) 측벽에는 측벽 스페이서(925)가 형성되어 있고, 게이트(940)를 사이에 두고 이격하여 소스 영역(926)과 드레인 영역(927)이 N형으로 고농도 및 저농도를 도핑되어 있으며, 반도체 기판(915)은 P형으로 저농도로 도핑되어 있다. 상기 저장 N-채널 MOS 트랜지스터(990)에서 게이트(940)에 0V 전압을 갖는 그라운드(GND)에 접속되어 있고, 그리고 소스 영역(926)이나 드레인 영역(927)에 고전압을 인가하여 산화막에서 게이트 브레이크다운(gate breakdown)을 유발시켜 저항성 경로를 생성시키는 것이 프로그램의 기본 원리이다. 따라서 소스 영역(926)이나 드레인 영역(927)에 프로그램을 위한 고전압을 인가할 수 있는 액세스 MOS 트랜지스터가 필요하다. 게이트 브레이크다운(gate breakdown)이 발생되는 경로로서 게이트(940)와 소스 영역(926) 사이의 산화막(935)에 생성되는 저항성 경로(936)와, 게이트(940)와 드레인 영역(927)사이의 산화막(935)에 생성되는 저항성 경로(937)가 이해를 돕기 위해 따로 굵은 선으로 도시되어 있다. 상기 저장 MOS 트랜지스터(990)는 얇은 산화막 MOS 트랜지스터가 사용되는 반면, 액세스 MOS 트랜지스터는 고전압 동작에 적합하도록 두꺼운 산화막 MOS 트랜지스터가 사용되어야 한다는 단점이 있다. 또한 액세스 트랜지스터가 필요하여 집적도를 높히는 데 근본적인 한계가 있다는 단점이 있다.
본 발명과 관련된 종래기술로서 도 2는 2개의 액세스 N-채널 MOS 트랜지스터와 1개의 저장 N-채널 MOS 트랜지스터로 구성되는 메모리 셀(910)에 대한 회로도이다. 도 2에서 도시한 바와 같이 저장 N-채널 MOS 트랜지스터(900)의 게이트는 0V 전압을 갖는 그라운드(GND)에 접지되어 있고 각각의 액세스 N-채널 MOS 트랜지스터(901,902)의 게이트는 각각의 워드라인(WL0,WL1)과 접속되어 있고 각각의 액세스 N-채널 MOS 트랜지스터(901,902)의 드레인은 비트라인(BL)과 공통으로 접속되어 있고 각각의 액세스 N-채널 MOS 트랜지스터(901,902)의 소스는 저장 N채널 MOS 트랜지스터(900)의 소스(956)와 드레인(957)에 각각 접속되어 있다.
앞에서 상술된 바와 같이 상기 액세스 N-채널 MOS 트랜지스터(901,902)들이 구성되어 있으므로 집적도를 높히는 데 기본적인 한계가 되는 요인이 되고 있다.
앞에서 상술된 바와 같이 저장 N-채널 MOS 트랜지스터(900)의 소스(956)나 드레인(957)에 프로그램을 위한 고전압을 인가하려면 액세스 N-채널 MOS 트랜지스터(901,902)를 통하여 고전압이 전달되어야 한다. 따라서 공통 비트라인(BL)에 고전압을 인가해야 하고 선택된 워드라인(WL0 혹은 WL1)에는 보다 높은 고전압을 인가해야 한다.
상기 종래 기술에 따르면 메모리 셀이 두 가지 두께가 다른 산화막 MOS 트랜지스터들이 고밀도로 제조되어야 하므로 보다 제조 공정이 상대적으로 까다로워진다. 또한 2 비트를 저장할 수 있는 메모리 셀을 구성하는 데 3개의 트랜지스터가 필요하므로 집적도를 높히는 데 기본적인 한계가 있다.
본 발명은 상기 종래 기술보다 집적도를 높히기 위해 본 발명에 따른 1비트 내지 2 비트를 저장할 수 있는 메모리 셀을 구성하는 데 있어서, 1개의 트랜지스터를 기본 구조로 하고, 게이트 절연층은 절연막이나 가변저항체로 이루어지고, 채널 영역에는 절연 분리막을 포함하는 트랜지스터로 구성된 메모리 셀을 제공하는 데 목적이 있다.
또한 본 발명은 상기 메모리 셀에 대한 동작 및 제조방법을 제공하는 데 목적이 있다.
또한 본 발명은 상기 메모리 셀을 포함하여 구성될 수 있는 메모리 어레이 및 이를 포함하는 반도체 메모리 장치와 동작방법을 제공하는 데 목적이 있다.
본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있으며, 본 발명의 실시예에 의해 보다 분명하게 알게 될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예는 반도체 기판과, 상기 반도체 기판상에 형성된 게이트 절연층과, 상기 게이트 절연층위에 적층된 게이트와, 소스 영역 및 드레인 영역을 포함하여 이루어진 MOS 트랜지스터를 기본 구성으로 하고, 상기 소스 영역은 상기 게이트 절연층과 교차되는 영역을 포함하는 제 1 소스 영역과, 상기 제 1 소스 영역 이외의 나머지 소스 영역인 제 2 소스 영역으로 이루어지며, 상기 제 1 소스 영역은 도펀트가 저농도로 도핑되어 있고, 상기 제 2 소스 영역은 도펀트가 고농도로 도핑되어 있고, 상기 드레인 영역은 상기 게이트 절연층과 교차되는 영역을 포함하는 제 1 드레인 영역과, 상기 제 1 드레인 영역 이외의 나머지 드레인 영역인 제 2 드레인 영역으로 이루어지며, 상기 제 1 드레인 영역은 도펀트가 저농도로 도핑되어 있고, 상기 제 2 드레인 영역은 도펀트가 고농도로 도핑되어 있고, 상기 소스 영역과 드레인 영역 사이의 채널 영역을 포함하는 영역에는 상기 반도체 기판의 내측으로 절연 분리막이 형성되어 있고, 상기 게이트는 그 게이트 하부가 메탈층으로 형성되고, 상기 게이트 절연층은 절연막이나 가변 저항체로 구성되어, 상기 메탈층과 상기 제 1 소스 영역 사이의 게이트 절연층은 데이터를 저장하는 제 1 저장층이 되고, 상기 메탈층과 상기 제 2 드레인 영역 사이의 게이트 절연층은 데이터를 저장하는 제 2 저장층이 되는 것을 특징으로 한다.
본 발명의 다른 실시예에 의하면, 반도체 기판과, 상기 반도체 기판상에 형성된 게이트 절연층과, 상기 게이트 절연층위에 적층된 게이트와, 소스 영역 및 드레인 영역을 포함하여 이루어진 MOS 트랜지스터를 기본 구성으로 하고, 상기 소스 영역은 상기 게이트 절연층과 교차되는 영역을 포함하는 제 1 소스 영역과, 상기 제 1 소스 영역 이외의 나머지 소스 영역인 제 2 소스 영역으로 이루어지며, 상기 드레인 영역은 상기 게이트 절연층과 교차되는 영역을 포함하는 제 1 드레인 영역과, 상기 제 1 드레인 영역 이외의 나머지 드레인 영역인 제 2 드레인 영역으로 이루어지며, 상기 제 1 소스 영역과 제 2 소스 영역, 그리고 제 1 드레인 영역과 제 2 드레인 영역이 각각 제 1 다이오드 구조체와 제 2 다이오드 구조체를 형성하거나 또는 상기 제 2 소스 영역에 접속된 소스 전극과 상기 제 2 소스 영역, 그리고 제 2 드레인 영역에 접속된 드레인 전극과 상기 제 2 드레인 영역이 각각 제 1 다이오드 구조체와 제 2 다이오드 구조체를 형성하고, 상기 소스 영역과 드레인 영역 사이의 채널 영역을 포함하는 영역에는 상기 반도체 기판의 내측으로 절연 분리막이 형성되어 있고, 상기 게이트는 전도층으로 형성되고, 상기 게이트 절연층은 절연막이나 가변 저항체로 구성되어, 데이터 저장 장소가 되는 메모리 셀을 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 반도체 기판과, 상기 반도체 기판상에 형성된 게이트 절연층과, 상기 게이트 절연층위에 적층된 게이트와, 소스 영역을 포함하여 이루어진 MOS 트랜지스터를 기본 구성으로 하고, 상기 소스 영역은 상기 게이트 절연층과 교차되는 영역을 포함하는 제 1 소스 영역과, 상기 제 1 소스 영역 이외의 나머지 소스 영역인 제 2 소스 영역으로 이루어지며, 상기 제 1 소스 영역은 도펀트가 저농도로 도핑되어 있고, 상기 제 2 소스 영역은 도펀트가 고농도로 도핑되어 있고, 채널 영역을 포함하는 영역에는 상기 반도체 기판의 내측으로 형성됨과 동시에, 드레인 영역까지 확장하여 절연 분리막이 형성되어 있고, 상기 게이트는 그 게이트 하부가 메탈층으로 형성되고, 상기 게이트 절연층은 절연막이나 가변 저항체로 구성되어, 상기 메탈층과 상기 제 1 소스 영역 사이의 게이트 절연층은 데이터를 저장하는 제 1 저장층이 되며, 제 1 저장층을 포함한 게이트 및 소스 영역은 제 1 비트 셀이 되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 반도체 기판과, 상기 반도체 기판상에 형성된 게이트 절연층과, 상기 게이트 절연층위에 적층된 게이트와, 드레인 영역을 포함하여 이루어진 MOS 트랜지스터를 기본 구성으로 하고, 상기 드레인 영역은 상기 게이트 절연층과 교차되는 영역을 포함하는 제 1 드레인 영역과, 상기 제 1 드레인 영역 이외의 나머지 드레인 영역인 제 2 드레인 영역으로 이루어지며, 상기 제 1 드레인 영역은 도펀트가 저농도로 도핑되어 있고, 상기 제 2 드레인 영역은 도펀트가 고농도로 도핑되어 있고, 채널 영역을 포함하는 영역에는 상기 반도체 기판의 내측으로 형성됨과 동시에, 소스 영역까지 확장하여 절연 분리막이 형성되어 있고, 상기 게이트는 그 게이트 하부가 메탈층으로 형성되고, 상기 게이트 절연층은 절연막이나 가변 저항체로 구성되어, 상기 메탈층과 상기 제 1 드레인 영역 사이의 게이트 절연층은 데이터를 저장하는 제 2 저장층이 되며, 제 2 저장층을 포함한 게이트 및 드레인 영역은 제 2 비트 셀이 되는 것을 특징으로 한다.
바람직하게는, 상기 제 1 저장층이 도통 상태가 되면 게이트와 제 1 소스 영역은 제 1 다이오드가 되고, 또는 상기 제 2 저장층이 도통 상태가 되면 게이트와 제 1 드레인 영역은 제 2 다이오드가 된다.
보다 바람직하게는, 상기 게이트 측벽에는 측벽 스페이서가 더 형성되고, 상기 절연 분리막은 얇은 트렌치 분리(STI, shallow trench isolation)로 형성된다.
가장 바람직하게는, 상기 게이트에 접속된 게이트 전극(GG)는 워드라인으로, 상기 소스 영역에 접속된 소스 전극(SS) 또는 상기 드레인 영역에 접속된 드레인 전극(DD)은 각각 비트라인으로 접속될 수 있거나 이와 반대로 상기 게이트 전극(GG)는 비트라인으로, 상기 소스 전극(SS) 또는 드레인 전극(DD)은 각각 워드라인으로 접속된다.
바람직하게는, 상기 제 2 소스 영역이나 혹은 제 2 드레인 영역이 일방향으로 달려, 상기 일방향으로 나열된 다른 메모리 셀의 제 2 소스 영역이나 혹은 제 2 드레인 영역과 공유하여 컨택(contact)을 경유하지 않고 직접 접속될 수 있다.
바람직하게는, 상기 게이트 절연층이 상기 절연 분리막으로 이격되어 제 1 저장층 및 제 2 저장층으로 분리되며, 상기 절연 분리막이 프로그램 동작시 게이트와 반도체 기판 사이에 있는 게이트 절연층에 저항성 경로가 생성을 막아주는 것을 특징으로 한다.
바람직하게는, 상기 제 1 다이오드 구조체를 이루는 제 1 소스 영역과 제 2 소스 영역 또는 상기 제 2 다이오드 구조체를 이루는 제 1 드레인 영역과 제 2 드레인 영역은 PN 접합 다이오드를 이루기 위해 각각 N형과 P형 반도체 또는 각각 P형과 N형 반도체이거나, 쇼트키(Schottky) 다이오드를 이루기 위해, 각각 반도체와 메탈 또는 각각 메탈과 반도체이거나, 그 외 각각 다이오드 특성을 갖는 물질로 구성될 수 있다.
보다 바람직하게는, 상기 메탈층은 메탈, 실리사이드, 금속화합물, 또는 반도체와 접합되면 다이오드 특성을 갖는 물질로 구성될 수 있다.
가장 바람직하게는, 상기 게이트에 접속된 게이트 전극(GG)은 워드라인에 접속되고, 상기 소스 영역 및 드레인 영역에 각각 접속된 소스 전극(SS)과 드레인 전극(DD)은 각각의 비트라인에 접속되는 구성의 메모리 어레이에 대한 프로그램 동작할때는 워드라인이 선택되면 선택된 워드라인에 VPP 전압이 인가되고 그 외 선택되지 않은 워드라인들은 0V 전압으로 프리차지(pre-charge)된 플로팅 상태(floating state)가 되거나 또는 상기 게이트 전극(GG)은 비트라인에 접속되고, 상기 소스 전극(SS)과 드레인 전극(DD)은 각각의 워드라인에 접속되는 구성의 메모리 어레이에 대한 프로그램 동작할때는 워드라인이 선택되면 선택된 워드라인에 0V 전압이 인가되고 그 외 선택되지 않은 워드라인들은 VPP 전압으로 프리차지(pre-charge)된 플로팅 상태(floating state)가 되며, 제 1 비트 셀을 프로그램할 경우, 소스 전극(SS)에 0V 전압을 인가하며 제 2 비트 셀을 프로그램할 경우, 드레인 전극(DD)에 0V 전압을 인가하고, 프로그램 동작에서 제 1 비트 셀을 프로그램 방지할 경우, 소스 전극(SS)이 플로팅 상태(floating state)가 되고 제 2 비트 셀을 프로그램 방지할 경우, 드레인 전극(DD)이 플로팅 상태(floating state)가 된다.
바람직하게는, 쓰기 동작회로는 쓰기 프리차지 신호(WPB)를 받아 제어되는 트랜지스터들로 구성되는 비트라인 프리차지 회로를 포함하며, 상기 게이트 전극(GG)은 워드라인에 접속되고, 상기 소스 영역과 드레인 영역에 각각 접속된 소스 전극(SS)과 드레인 전극(DD)이 각각 비트라인에 접속되는 구성이면, 컬럼 디코더는 비트라인(BL0, BL1)을 VPP 전압으로 프리차지(pre-charge)하며, 상기 게이트에 접속된 게이트 전극(GG)이 비트라인에 접속되고 상기 소스 전극(SS)과 드레인 전극(DD)이 각각 워드라인에 접속되는 구성이면, 컬럼 디코더는 비트라인(BL0, BL1)을 0V 전압으로 프리차지(pre-charge)하는 것을 특징으로 한다.
바람직하게는, 읽기 동작에 필요한 회로는 글로벌 비트라인(GBL0,GBL1)과 연결되어 있으며 컬럼 디코딩에 의해 선택되는 비트라인(BL0,BL1)과, 상기 비트라인(BL0, BL1)의 전기적인 상태가 글로벌 비트라인(GBL0,GBL1)으로 전달되어 저장된 데이터를 판독하는 센스 증폭기를 포함하며, 상기 게이트에 접속된 게이트 전극(GG)이 워드라인에 접속되고, 상기 소스 영역 및 드레인 영역에 각각 접속된 소스 전극(SS)과 드레인 전극(DD)이 각각 비트라인에 접속되는 구성이면, 상기 글로벌 비트라인(GBL0, GBL1)을 0V 전압으로 프리차지(pre-charge)하기 위한 트랜지스터를 포함하거나 또는 게이트 전극(GG)이 비트라인에 접속되고, 소스 전극(SS)과 드레인 전극(DD)이 각각 워드라인에 접속되는 구성이면, VCC 전압으로 프리차지(pre-charge)하기 위한 트랜지스터를 포함하는 것을 특징으로 한다.
본 발명의 실시예에 의하면, 비휘발성 메모리의 제조 방법에 있어서, 반도체 기판을 준비하는 단계; 반도체 기판에 절연 분리막을 형성하는 단계; 상기 반도체 기판과 상보적인 도펀트로 저농도로 이온 임플란트하여 제 1 소스 영역 및 제 1 드레인 영역을 형성하는 단계; 반도체 기판상에 게이트 절연층을 적층시키는 단계; 메탈층과 전도층으로 이루어진 게이트를 형성하는 단계; 상기 게이트 측벽에 측벽 스페이서를 형성하는 단계; 및 상기 반도체 기판과 상보적인 도펀트로 고농도로 이온 임플란트하여 제 2 소스 영역 및 제 2 드레인 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
본 발명에 따르면 2 비트를 저장할 수 있는 메모리 셀을 구성하는 데 있어서, 상기 종래기술은 3개의 트랜지스터가 사용되는 반면에, 본 발명은 1개의 셀 트랜지스터가 사용되므로, 트랜지스터 개수로 비교하면 본 발명은 상기 종래 기술에 비해 3배 정도로 집적도를 높일 수 있는 이점이 있다.
또한, 메모리 셀들간의 제 2 소스 영역이나 혹은 제 2 드레인 영역이 컨택(contact)을 경유하지 않고 직접 상호 연결될 수 있으므로 메모리 에레이의 수평면적을 줄일 수 있는 이점이 있다.
또한, 종래 기술에서 메모리 셀을 구성하는 데 있어서 저장 트랜지스터는 얇은 산화막 트랜지스터가 사용되는 반면에 프로그램을 위한 고전압을 인가하기 위한 액세스 트랜지스터로서 두꺼운 산화막 트랜지스터을 사용해야 하는 단점이 있으나, 본 발명 따른 메모리 셀에서 게이트 절연층이 절연막으로 산화막일 경우, 1개의 얇은 산화막 트랜지스터를 기본으로 하여 사용할 수 있으므로 메모리 에레이에 대한 제조 공정이 용이하고 면적을 최소화하는 데 이점이 있다.
또한, 본 발명은 게이트 절연층을 사이에 두고 고전압을 인가하여 저항성 경로가 생성됨에 있어서, 절연 분리막이 반도체 기판으로 연결되는 저항성 경로를 차단할 수 있는 이점이 있다.
또한, 본 발명은 게이트 절연층이 가변저항체일 경우, 집적도가 높고 여러 번 프로그램할 수 있다는 이점이 있다.
도 1은 종래 기술에 따른 저장 MOS 트랜지스터를 보여주는 단면도.
도 2는 종래 기술에 따른 메모리 셀에 대한 회로 도면.
도 3a은 본 발명에 따른 메모리 셀에 대한 단면도.
도 3b은 본 발명의 일 실시예에 따른 메모리 셀에 대한 단면도.
도 3c은 본 발명의 다른 실시예에 따른 메모리 셀에 대한 단면도.
도 3d은 본 발명의 다른 실시예에 따른 메모리 셀에 대한 단면도.
도 3e은 본 발명에 따른 메모리 셀을 제조하기 위해 반도체 기판을 준비하는 것을 보여주는 단면도.
도 3f은 본 발명에 따른 메모리 셀을 제조하기 위해 절연 분리막이 형성된 것을 보여주는 단면도.
도 3g은 본 발명에 따른 메모리 셀을 제조하기 위해 제 1 소스 영역 및 제 1 드레인 영역이 형성되는 것을 보여주는 단면도.
도 3h은 본 발명에 따른 메모리 셀을 제조하기 위해 게이트 절연층, 게이트, 측벽 스페이서가 형성된 것을 보여주는 단면도.
도 3i은 본 발명에 따른 메모리 셀을 제조하기 위해 제 2 소스 영역 및 제 2 드레인 영역이 형성되는 것을 보여주는 단면도.
도 4a는 본 발명의 일 실시예에 메모리 셀에 대한 회로 도면.
도 4b는 본 발명의 다른 실시예에 따른 메모리 셀에 대한 회로 도면.
도 4c는 본 발명의 다른 실시예에 따른 메모리 셀에 대한 회로 도면.
도 4d는 본 발명의 다른 실시예에 따른 메모리 셀에 대한 회로 도면.
도 5a, 도 5b는 본 발명에 따른 메모리 셀에 대한 프로그램 이전 상태로 게이트 절연층을 캐퍼시터로 변환하여 간단하게 도시한 등가적인 회로 도면.
도 6a은 본 발명에 따른 메모리 셀에서 제 1 비트 셀을 프로그램한 이후의 등가적인 회로 도면.
도 6b는 본 발명의 일 실시예에 따른 메모리 어레이-A에 대한 레이아웃 도면.
도 6c는 본 발명의 다른 실시예에 따른 메모리 어레이-A에 대한 레이아웃 도면.
도 6d는 본 발명의 다른 실시예에 따른 메모리 어레이-A에 대한 레이아웃 도면.
도 7a는 본 발명에 따른 메모리 어레이-A에 대한 회로 도면.
도 7b는 본 발명에 따른 메모리 어레이-B에 대한 회로 도면.
도 8a는 본 발명의 실시예 따른 메모리 어레이-A에 대한 프로그램 및 읽기 동작을 설명하기 위한 회로 도면.
도 8b는 본 발명의 실시예 따른 메모리 어레이-B에 대한 프로그램 및 읽기 동작을 설명하기 위한 회로 도면.
도 9a는 본 발명에 따른 메모리 어레이-A에 데이터를 전달하기 위한 컬럼 디코더 일부 회로 및 쓰기 회로 도면.
도 9b는 본 발명에 따른 메모리 어레이-B에 데이터를 전달하기 위한 컬럼 디코더 일부 회로 및 쓰기 회로 도면.
도 10a는 본 발명에 따른 A형 구성의 메모리 장치에서 데이터가 프로그램이 되는 것을 보여주는 타이밍 도면.
도 10b는 본 발명에 따른 B형 구성의 메모리 장치에서 데이터가 프로그램이 되는 것을 보여주는 타이밍 도면.
도 11a는 본 발명에 따라 메모리 어레이-A에 저장된 데이터를 센스 증폭기로 판독하는 것을 보여 주는 컬럼 디코더 일부 회로 및 읽기 회로 도면.
도 11b은 본 발명에 따라 메모리 어레이-B에 저장된 데이터를 센스 증폭기로 판독하는 것을 보여 주는 컬럼 디코더 일부 회로 및 읽기 회로 도면.
도 12a는 본 발명에 따른 A형 구성의 메모리 장치에서 저장된 데이터를 읽는 것을 보여주는 타이밍 도면.
도 12b는 본 발명에 따른 B형 구성의 메모리 장치에서 저장된 데이터를 읽는 것을 보여주는 타이밍 도면.
도 13은 본 발명에 따른 전체적인 메모리 구성 도면.
이어지는 본 발명을 실시하기 위한 구체적인 내용은 사실상 본 발명의 단순한 예시에 해당하며 본 발명이나 본 발명의 적용 및 사용들을 제한하고자 의도된 것은 아니다. 또한, 앞에서 기재된 기술 분야, 배경기술, 발명의 목적 및 하기 상세한 설명에서 내포된 어떤 이론들에 의해 구속되고자 하는 어떤 의도도 없다.
이하 본 발명의 실시를 위한 구체적인 내용은 도면을 참조하여 자세히 설명한다.
본 발명은 벌크 실리콘 웨이퍼 혹은 절연 층상의 실리콘의 박막(보통은 실리콘-온-절연체 즉, SOI로 알려짐)으로 구성된 반도체 기판에 위에 형성될 수 있다.
이하 셀 트랜지스터의 게이트 절연층에 저항성 경로가 없는 상태는 데이터 '1'로, 저항성 경로가 있으면 데이터 '0'으로 저장된 것으로 정의하여 설명한다. 반대의 경우도 정의될 수 있으며 본 발명이 여기에 국한되는 것은 아니다.
이하 쓰기 및 읽기 회로 및 동작관련하여 비트라인로서 BL0, BL1으로, 글로벌 비트라인로서 GBL0, GBL1으로, 쓰기 데이터 입력신호로서 WD0, WD1으로, 읽기 데이터 출력신호로서 RD0, RD1 등으로, 2 비트 데이터 버스로 줄여서 설명하는 것은 본 발명에 따른 일 실시예로 간단히 설명하기 위함이며, 본 발명이 여기에 국한되는 것은 아니다.
본 발명에 따른 메모리 셀(250)이 도 3a에 단면도로 도시되어 있다.
본 발명에 따른 도 4a는 도 3a에 도시된 메모리 셀(250)에 대한 회로도이다.
도 5a와 도 5b는 본 발명에 따른 메모리 셀에 대해 이해를 돕기 위해 간단하게 표현한 등가적인 회로 도면이다.
본 발명에 따른 메모리 셀은 도 3a에 도시된 바와 같이 채널 영역에 절연 분리막(210)이 포함된 하나의 메탈 게이트 트랜지스터로 구성된다. 도 4a에 도시된 바와 같이 통상적인 트랜지스터와 달리 소스 전극(SS)과 드레인 전극(DD) 사이의 연결이 끊어져 있어, 도 3a에 도시된 절연 분리막(210)의 전기적인 이격 기능이 반영되어 있다.
구체적으로 살펴보면, 도 3a에서 도시된 바와 같이 메모리 셀(250)은 통상적인 MOS 트랜지스터와 유사하게 반도체 기판(215)이 있고, 게이트 절연층(235) 위에 게이트가 적층되는데, 그 게이트는 하부에 메탈층(242)이, 상부에 전도층(240)으로 이루어지고, 상기 게이트에 접속된 게이트 전극(GG), 그 게이트(240,242) 측벽에 형성된 측벽 스페이서(225), 그리고 소스 영역(216,226) 및 소스 영역에 접속된 소스 전극(SS)과, 드레인 영역(217,227) 및 드레인 영역에 접속된 드레인 전극(DD)을 포함하여 이루어진 MOS 트랜지스터를 기본 구성으로 하고 있다. 추가적으로 소스 영역(216,226) 및 드레인 영역(217,227) 사이, 즉 채널 영역을 포함하는 영역에는 절연 분리막(210)이 형성되며, 본 발명의 특징으로 한다.
한편, 본 발명의 실시예서는 측벽 스페이서가 형성되는 경우로 예시하였으나 본 발명은 여기에 국한되지 않고 측벽 스페이서가 없는 경우에도 변형되어 실시될 수 있다.
도 3a에 도시된 바와 같이 소스 영역(216,226)에서 게이트 절연층(235)이나 혹은 측벽 스페이서(225)와 교차되는 영역을 포함하여 제 1 소스 영역(216)이 되며, 제 1 소스 영역(216)은 저농도로 도펀트가 도핑되어 있고 제 1 소스 영역(216) 이외의 소스 영역은 제 2 소스 영역(226)이 되며, 즉 제 2 소스 영역(226)은 고농도로 도펀트가 도핑되어 있다.
또한, 도 3a에 도시된 바와 같이 드레인 영역(217,227)에서 게이트 절연층(235)이나 측벽 스페이서(225)와 교차되는 영역을 포함하여 제 1 드레인 영역(217)이 되며, 제 1 드레인 영역(217)은 저농도로 도펀트가 도핑되어 있고 제 1 드레인 영역(217) 이외의 드레인 영역은 제 2 드레인 영역(227)이 되며, 제 2 드레인 영역(227)은 고농도로 도펀트가 도핑되어 있다.
도 3a에 도시된 바와 같이 채널 영역에는 절연 분리막(210)이 형성되어 있고, 게이트(242)는 메탈층으로 되어 있으며 게이트 절연층(235)은 절연막이나 가변저항체로 구성되어 데이터 저장 장소가 된다.
도 3a에 도시된 바와 같이 게이트(242)와 제 1 소스 영역(216) 사이의 게이트 절연층(235)은 데이터를 저장하는 제 1 저장 장소로서 타원 모양의 점선(296)으로 이해를 돕게 위해 따로 표시되어 있다.
상기 제 1 저장 장소는 게이트 절연층(235)의 일 부분으로 제 1 저장층(296)이다. 상기 제 1 저장층(296)을 포함한 게이트(242) 및 소스 영역(216,226)은 제 1 비트 셀이 된다.
또한, 도 3a에 도시된 바와 같이 게이트(242)와 제 1 드레인 영역(217) 사이의 게이트 절연층(235)이 데이터를 저장하는 제 2 저장 장소로서 타원 모양의 점선(297)으로 이해를 돕기 위해 따로 표시되어 있다.
상기 제 2 저장 장소는 게이트 절연층(235)의 일 부분으로 제 2 저장층(297)이다. 상기 제 2 저장층(297)을 포함한 게이트(242) 및 드레인 영역(217,227)은 제 2 비트 셀이 된다.
도 3a에서 통상적으로 반도체 기판(215)은 P형 혹은 N형으로 도핑된다.
본 발명의 일 실시예를 따른 반도체 기판(215)은 P형인 것으로 예시한다. 따라서, 제 1 소스 영역 및 제 1 드레인 영역은 반도체 기판(215)과 상보적인 도펀트가 저농도로 도핑된 N형 반도체가 되며, 제 2 소스 영역(226) 및 제 2 드레인 영역(227)은 유사한 도펀트가 고농도로 도핑된 N형 반도체가 된다.
널리 공지된 바와 같이 저농도로 도핑된 반도체와 메탈이 접촉되면 쇼트키(Schottky) 다이오드가 형성된다.
본 발명은 상기와 같은 원리로 게이트(242)와 제 1 소스 영역(216) 사이의 게이트 절연층(235), 즉 제 1 저장층(296)이 도통상태가 되면 게이트(242)와 제 1 소스 영역(216)이 쇼트키(Schottky) 다이오드가 될 수 있는 것을 특징으로 한다.
또한 본 발명은 상기와 같은 원리로 게이트(242)와 제 1 드레인 영역(217) 사이의 게이트 절연층(235), 즉 제 2 저장층(297)이 도통상태가 되면 게이트와 제 1 드레인 영역(217)이 쇼트키(Schottky) 다이오드가 될 수 있는 것을 특징으로 한다.
다시 말해서, 상기 제 1 저장층(296)이 도통 상태가 되면 게이트(242)와 제 1 소스 영역(216)은 제 1 다이오드가 되고, 상기 제 2 저장층(297)이 도통 상태가 되면 게이트(242)와 제 1 드레인 영역(217)은 제 2 다이오드가 된다.
나아가, 본 발명은 게이트의 하부에 형성된 메탈층(242)이 전부 게이트를 형성하는 경우도 포함한다. 즉, 상기 게이트를 구성하는 메탈층(242)은 적어도 게이트의 하부 또는 게이트 전체에 형성되는 것을 특징으로 한다.
본 발명에 따른 다른 실시에서 상기 절연 분리막이 형성되는 영역이 채널 영역을 포함하여 형성되어 소스 영역과 드레인 영역이 모두 있는 구조나 혹은 상기 절연 분리막이 형성되는 영역이 채널 영역 및 소스 영역과 드레인 영역 중 어느 하나의 영역까지 포함하여 형성되어 소스 영역 및 드레인 영역 중 하나가 없는 구조를 포함할 수도 있다. 이에 대한 실시예로서, 도 3b에 도시된 바와 같다.
도 3b는 도 3a와 비교하여 보면 절연 분리막(212)이 드레인 영역까지 확장된 것이다. 이와 반대로 절연 분리막(212)이 드레인 영역 대신 소스 영역까지 확장되도록 형성할 수도 있다.
도 3b에 도시된 바와 같이 절연 분리막(212)이 드레인 영역까지 확장되어 드레인이 영역이 없으므로 제 2 저장층을 형성할 수가 없다. 따라서 저장층으로서 제 1 저장층(296)만 있으므로 1 비트를 저장할 수 있는 메모리 셀이 된다.
도 4b는 도 3b에 대한 회로도이며, 도 4b에 도시된 바와 같이 도 4a와 비교하여 보면 도 4a에 도시된 메모리 셀에서 제 2 비트 셀(207)에 해당하는 부분이 없다.
도 3c와 도 3d는 본 발명에 따른 메모리 셀로서, 벌크 실리콘 웨이퍼가 아닌 절연층상의 실리콘 박막(보통은 실리콘-온-절연체 즉, SOI로 알려짐)으로 구성된 반도체 기판 상에 형성된 단면도이다.
도 3c와 도 3d은 벌크 실리콘 웨이퍼로 구성된 반도체 기판이 아닌, 절연층상의 실리콘 박막(SOI)으로 구성된 반도체 기판 상에 형성된 것을 나타내지만, 본 발명이 이러한 반도체 기판에 국한되는 것이 아님은 명백하다.
도 3c에 도시된 바와 같이 매립 산화막(buried oxide,213)이 하부에 있으며, 매립 산화막(213) 위에 제 1 소스 영역(216), 제 2 소스 영역(226), 절연 분리막(312), 제 1 드레인 영역(217), 제 2 드레인 영역(227)이 형성되어 있다.
순차적으로 게이트 절연층(235)위에, 메탈층(242)과 전도층(240)으로 게이트를 형성하여 적층된 구조이다. 게이트의 측벽에는 측벽 스페이서(225)가 형성되어 있다.
상기 메탈층(242)는 게이트의 하부에 위치한 것으로서, 게이트 절연층(235), 즉 제 1 저장층(296) 혹은 제 2 저장층(297)가 도통 상태가 되면 쇼트키 다이오드로 전환될수 있도록 하기 위함이다.
도 3c에 도시된 바와 같이 제 1 소스 영역(216) 및 제 1 드레인 영역(217)은 도 3a와 유사하게 저농도로 도핑되어 게이트 절연층(235), 즉 제 1 저장층(296) 혹은 제 2 저장층(297)이 도통상태가 되면 게이트의 하부를 이루는 메탈층(242)과 쇼트키(Schottky) 다이오드가 될 수 있다. 따라서 도 3c에 도시된 메모리 셀(254)은 도 3a에 도시된 메모리 셀(250)과 유사한 구조로 유사한 기능을 가질 수 있다.
도 4c는 도 3c에 대한 회로 도면으로써 도 4a와 유사하나 도 4c에 도시된 바와 같이 반도체 기판 전극(VSB)이 없는 것이 특징이다. 도 3c에 도시된 바와 같이 반도체 기판 전극(VSB)이 될 바디가 절연 분리막(312)으로 채워져 있고 매립 산화막(213)으로 둘러싸여 있기 때문이다.
도 3d에 도시된 바와 같이 도 3c와 유사한 형태이지만 제 1 소스 영역(316)과 제 2 소스 영역(326), 그리고 제 1 드레인 영역(317)과 제 2 드레인 영역(327)이 각각 다이오드 구조체를 형성하고 있다는 것이 특징이다.
도 3d에 도시된 바와 같이 본 발명에 따른 실시예에 따라 제 1 소스 영역(316)과 제 2 소스 영역(326)은 각각 반도체와 메탈로 형성되어 쇼트키(Schottky) 다이오드가 된다. 즉, 제 1 소스 영역(316)은 도펀트가 저농도로 도핑된 반도체로 형성되며, 제 2 소스 영역(326)은 실리사이드로 형성된 것을 예시한다. 이와 반대로 각각 메탈과 반도체로 형성되도록 실시하여 쇼트키(Schottky) 다이오드가 될 수 있다.
마찬가지로, 제 1 드레인 영역(317)과 제 2 드레인 영역(327)은 각각 반도체와 메탈로 형성되어 쇼트키(Schottky) 다이오드가 된다. 즉, 제 1 드레인 영역(317)은 도펀트가 저농도로 도핑된 반도체로 형성되며, 제 2 드레인 영역(327)은 실리사이드로 형성된 것을 예시한다. 이와 반대로 각각 메탈과 반도체로 형성되도록 실시하여 쇼트키(Schottky) 다이오드가 될 수 있다.
상기 쇼트키(Schottky) 다이오드를 형성함에 있어서, 상기 메탈은 메탈 이외에 실리사이드, 금속화합물 등이 사용될 수 있다.
또한 본 발명은 제 1 소스 영역(316), 제 2 소스 영역(326), 제 1 드레인 영역(317) 및 제 2 드레인 영역(327)을 도펀트가 저농도로 도핑된 반도체로 형성되고 제 2 소스 영역 및 제 2 드레인 영역에 접속되는 소스 전극(SS) 및 드레인 전극(DD)을 실리사이드나 메탈로 형성시켜 쇼트키(Schottky) 다이오드 구조체를 형성하는 경우도 포함한다.
상기 다이오드 구조체를 형성함에 있어서 본 발명은 여기에 국한되는 것이 아니다.
본 발명은 예를 들어 제 1 소스 영역(316)과 제 2 소스 영역(326)은 각각 N형과 P형 반도체로 형성되어 PN 접합 다이오드 구조체가 된다. 이와 반대로 각각 P형과 N형으로 변형하여 실시될 수 있다.
마찬가지로, 본 발명에 따른 실시예에 따라 제 1 드레인 영역(317)과 제 2 드레인 영역(327)은 각각 N형과 P형 반도체로 형성되어 PN 접합 다이오드 구조체가 된다. 이와 반대로 각각 P형과 N형으로 변형하여 실시될 수 있다.
도 3d에 도시된 바와 같이 게이트(540)를 형성함에 있어서, 메탈, 실리사이드, 금속화합물, 또는 다결정 실리콘 등으로 이루어진 전도층으로 게이트를 형성할 수 있다. 통상적인 트랜지스터와 같이 전도층을 다결정 실리콘으로 하여 게이트(540)를 형성하는 것이 바람직하다.
도 3b에 예시된 바와 같이 도 3d에서 절연 분리막이 형성되는 영역이 채널 영역을 포함하여 형성되어 소스 영역과 드레인 영역이 모두 있는 구조나 혹은 상기 절연 분리막이 형성되는 영역이 채널 영역 및 소스 영역과 드레인 영역 중 어느 하나의 영역까지 포함하여 형성되어 소스 영역 및 드레인 영역 중 하나가 없는 구조를 포함하여 다른 실시예로 실시될 수 있다.
이러한 변형 실시예는 당업자라면 쉽게 이해할 수 있는 정도이기에, 여기서 자세한 설명은 생략하지만, 본 발명은 상기 변형가능한 다양한 실시예를 포함하는 것으로 해석되어야 할 것이다.
도 4d는 도 3d에 대한 회로 도면이며 도 4d에 도시된 바와 같이 소스 전극(SS)과 제 1 소스 영역(316) 사이에 제 1 다이오드(286)가 연결되고, 드레인 전극(DD)과 제 1 드레인 영역(317) 사이에 제 2 다이오드(287)가 연결되는 것으로 나타낼 수 있다.
본 발명에 따른 비휘발성 메모리의 제조 방법은 반도체 기판을 준비하는 단계; 반도체 기판에 절연 분리막을 형성하는 단계; 상기 반도체 기판과 상보적인 도펀트로 저농도로 이온 임플란트하여 제 1 소스 영역 및 제 1 드레인 영역을 형성하는 단계; 반도체 기판 상에 게이트 절연층을 적층시키는 단계; 메탈층과 전도층으로 이루어진 게이트를 형성하는 단계; 상기 게이트 측벽에 측벽 스페이서를 형성하는 단계; 및 상기 반도체 기판과 상보적인 도펀트로 고농도로 이온 임플란트하여 제 2 소스 영역 및 제 2 드레인 영역을 형성하는 단계를 포함하여 이루어진다.
일반적인 MOS 트랜지스터들을 제조함에 있어서 다양한 단계들이 널리 알려져 있다. 따라서 간결하게 나타내기 위해서 종래의 단계들을 여기에서는 간결하게 기술할 것이며, 혹은 공지된 일부 공정들은 전체적으로 생략하기로 한다.
본 발명에 따른 제조방법에 대한 것은 도 3e, 도 3f, 도3g, 도 3h, 도 3i에 도시되어 있다.
본 발명의 일 실시예에 따른 제조방법은 도 3e에 도시된 바와 같이 반도체 기판(215)을 준비하는 단계부터 시작된다.
상기 반도체 기판(215)은 단결정 실리콘 기판이 바람직하며, 본 실시예에서는 벌크 실리콘 웨이퍼로 예시하였으나 반드시 여기에 국한되는 것은 아니다.
반도체 기판(215)에 P형이나 N형 도펀트가 도핑되어 P형 기판이나 N형 기판으로 형성될 수 있는 데, 본 발명의 일 실시예서는 P형을 도핑된 것을 예로 하여 설명한다.
이어서, 도 3f에 도시된 바와 같이 절연 분리막(210)이 형성된다. 상기 절연 분리막은 통상적인 얇은 트렌치 분리(STI, shallow trench isolation)로 형성될 수 있다. 따라서, 상기 절연 분리막(210)을 형성하는 것에 있어서 통상적인 얇은 트렌치 분리를 이용하면 통상적인 제조공정에 따라 추가적인 매스크 제작없이 수행될 수 있다.
상기 절연 분리막(210) 형성은 상기 반도체 기판(215)의 표면 내부로 식각하여 트렌치하고 상기 트렌치에 절연물질로 채워지는 단계를 포함하여 이루어진다. 상기 트렌치가 절연물질로 채워진 후, 평탄화되는 데, 예를 들어 CMP(chemical mechanical planarization)를 이용하여 평탄화될 수 있다.
이어서, 도 3g에 도시된 바와 같이 제 1 소스 영역(216) 및 제 1 드레인 영역(217)이 형성된다. 전술한 바와 같이 제 1 소스 영역(216)과 제 1 드레인 영역(217)은 반도체 기판(215)과 상보적인 도펀트이고, 게이트 절연층(235)이 도통상태가 되면 게이트와 함께 쇼트키 다이오드로 전환되어야 하므로 도펀트가 저농도로 도핑된 반도체이어야 한다.
따라서, 도 3g에 도시된 화살표 방향으로 제 1 소스 영역(216) 및 제 1 드레인 영역(217)에 N형 도펀트가 저농도로 이온 임플란트되는 바람직하다.
상기 제 1 소스 영역(216) 및 제 1 드레인 영역(217)은 절연 분리막(210)에 의해 자기정렬로 이온 임플란트되는 것이 특징이다. 상기 절연 분리막(210)이 이온 임플란트 매스크 역할을 하기 때문이다.
상기 제 1 소스 영역(216) 및 제 1 드레인 영역(217)은 게이트 형성 전에 미리 형성하는 것이 바람직하다. 그러나, 본 발명은 여기에 국한되지 않고 통상적인 LDD 구조와 유사하게 게이트 형성이 된 이후에 제 1 소스 영역(216) 및 제 1 드레인 영역(217)을 형성하는 것까지 포함한다.
이어서, 도 3h에 도시된 바와 같이 게이트 절연층(235)을 적층시키고 하부에는 메탈층(242)과 상부에는 전도층(240)으로 이루어진 게이트(240,242)를 형성하고 게이트 측벽에 측벽 스페이서(225)를 형성시킨다. 본 발명의 실시예서는 측벽 스페이서가 형성되는 경우로 예시하였으나 본 발명은 여기에 국한되지 않고 측벽 스페이서가 없는 형태로 변형하여 실시될 수 있다.
본 발명의 일 실시예에서는 게이트 절연층(235)을 게이트 산화막으로 하고, 전도층(240)을 다결정 실리콘으로 사용되는 것을 예로 한다.
상기 게이트 산화막은 반도체 기판(215)의 표면에 열적 산화막 성장이나 산화막 증착으로 형성될 수 있다.
상기 게이트 산화막은 보통 1 내지 10 나노미터(nm)의 두께임이 바람직한데, 프로그램을 위한 VPP 전압을 낮추기 위해 두께를 얇게 하는 것이 유리할 수 있다.
본 발명의 다른 실시예로서 게이트 절연층이 가변저항체로 형성될 수 있다.
게이트 절연층(235)으로서 산화막 대신 소정의 두께로 가변저항체가 반도체 기판(215)의 표면 위에 적층될 수 있다. 상기 가변저항체는 여러 물질로 적층된 복합층일 수 있다.
상기 가변저항체로서 저항변화 물질이나 상전이 물질, 혹은 그 외 안정한 두 저항 상태 구현을 통한 메모리 특성이 있는 물질이다.
상기 저항변화 물질은 예를 들어 페로브스카이트(perowvskite)나 전이금속 산화물, 칼코게나이드 등의 다양한 물질이 될 수 있다. 상기 저장변화 물질은 일정 전압에 의해 저저항 상태나 또는 고저항 상태로 전기저항이 변화하는 물질로, TiO2, NiO, HfO2, Al2O3, ZrO2, ZnO, Ta2O5 및 Nb2O5와 같은 2성분계 전이금속 산화물과 SrTiO3, HfAlO, HfSiO 및 HfTiO와 같은 3성분계 전이금속 산화물 중 어느 하나 또는 이들의 조합으로 이루어질 수 있다. 또한, 저항변화 물질은 Cu가 도핑된 SiO2, Ag가 도핑된 SiO2, Cu가 도핑된 Ge-Se-Te화합물, Ag가 도핑된 Ge-Se-Te화합물, CuOx계 저항 변화 물질 중 어느 하나 또는 이들의 조합으로 이루어질 수 있다.
상기 상전이 물질은 일정 전류에 의해 상(phase)이 결정질 또는 비정질로 전이되는 물질로, 칼코제나이드계 화합물이 이용된다. 상(phase)이 전이되는 칼코제나이드계 화합물은 Ge, Te, Sb, In, Se 및 Sn의 조합으로 형성되는 2성분계 화합물, 3성분계 화합물, 4성분계 화합물과 이들에 Bi가 첨가된 것으로 이루어질 수 있다. 바람직하게는 상전이 물질은 Ge2Sb2Te5 또는 질소, 산소, SiO2, Bi2O3가 도핑된 Ge2Sb2Te5 중 어느 하나 또는 이들의 조합으로 이루어질 수 있다.
도 3h에서 게이트 하부에 형성된 메탈층(242)은 게이트 절연층(235) 위에 증착되며, 실리사이드나 그 밖의 금속화합물로 대체될 수 있다.
도 3h에 도시된 바와 같이 개이트 상부에 전도층(240)는 다결정 실리콘으로 메탈층(242) 위에 증착되며, 메탈층(242)과 다결정 실리콘인 전도층(240)은 식각과 포토리소그래피을 이용하여 패터닝된다.
본 발명에 따르면 상기 게이트의 하부에 형성된 메탈층이 게이트 전부를 형성하도록 실시될 수 있다.
패터닝에 이어 산화환경에서 열을 가하므로써 실리콘 옥사이드 박막(미도시)이 게이트(240,242) 측벽에 열적 성장하여 측벽 스페이서(225)가 형성된다.
도 3h에 도시된 게이트(240,242)는 수평으로 볼 때, 도 6b에 도시된 메모리 셀(250)의 게이트(424)와 같이 절연 분리막을 교차하여 지나가는 형태로 배치되고 섬 모양으로 형성된다. 앞에서 상술한 바와 같이 도 6b에서는 절연 분리막은 액티브 영역이 아닌 영역이 되므로 비트라인들(BL1,BL2) 사이에 위치한다.
이어서, 도 3i에 도시된 바와 같이 화살표 방향으로 고농도의 도펀트가 이온 임플란트되어 제 2 소스 영역(226) 및 제 2 드레인 영역(227)이 형성된다.
제 2 소스 영역(226) 및 제 2 드레인 영역(227)은 반도체 기판(215)과 상보적 도펀트로 도핑되어야 하므로 본 발명의 실시예서는 N형으로 이온 임플란트된다.
그리고 본 발명에 따른 메모리 셀은 최종적으로 유전 물질층을 증착하는 단계, 제 2 소스 영역과 제 2 드레인 영역의 부분을 노출시키기 위해 유전 물질을 통해 개구부를 식각하는 단계 및 상기 제 2 소스 영역과 제 2 드레인 영역에 전기적으로 접속하도록 상기 개구부들을 통해 연장되는 금속화부를 형성하는 단계들과 같은 공지된 단계들(미도시)에 의해 완성될 수 있다.
본 발명에 따른 메모리 셀의 등가적인 회로에 대한 것으로서, 도 3a 및 도 3c의 등가적 회로가 도 5a에 도시되어 있으며, 도 3d의 등가적 회로가 도 5b에 도시되어 있다. 도 3b에 해당되는 것은 도 3a와 도 5a를 참조하면 쉽게 이해가 될 것이므로 생략한다.
도 5a와 도 5b는 프로그램 이전 상태로서, 게이트 절연층(235)이 절연 상태이므로 게이트 절연층(235),즉 제 1 저장층(296)와 제 2 저장층(297)을 캐퍼시터(296,297)로 변환하여 간단하게 도시한 등가적인 회로 도면이다.
도 5a와 비교해 볼 때, 도 5b는 제 1 다이오드(286) 및 제 2 다이오드(287) 구조체가 반영되어 도시되어 있는 것이 특징이다.
본 발명에 따른 메모리 셀의 프로그램에 있어서 게이트 절연층(235)에서 저항성 경로가 생성되도록 게이트 전극(GG)과 소스 전극(SS) 사이에 혹은 게이트 전극(GG)과 드레인 전극(217) 사이에 충분한 고전압이 걸리도록 한다.
VCC 전압은 통상적으로 게이트 절연층이 산화막인 경우, 게이트 산화막에 걸리는 전계가 약 5 MV/cm 정도가 되도록 하며 게이트 산화막에 게이트 브레이크다운을 유발시켜 저항성 경로를 생성시키기 위해 필요한 전계는 약 20 MV/cm 정도가 되도록 하는 것이 바람직한 예가 될 수 있다.
예를 들어 게이트 길이가 130nm를 갖는 공정에서 게이트 절연층의 두께가 2.3 nm이면 VCC 전압은 1.2 V 정도, 저항성 경로가 생성될 수 있는 VPP 전압은 5V 정도로 하는 것이 바람직하다.
따라서 상기 예를 적용하면 프로그램을 위한 VPP 전압은 5V 정도로 하는 것이 바람직하다.
이하 게이트 절연층이 절연막인 경우를 A형이라고 가변 저항체인 경우를 B형이라 지칭한다.
A형 혹은 B형 메모리 셀을 포함하는 비휘발성 메모리 및 동작방법에 있어서 A형과 B형은 유사하다.
A형은 B형과 달리 저장장소가 되는 게이트 절연층, 즉 절연막은 가변저항체와 같이 저항이 낮은 상태에서 높은 상태로 바뀔 수가 없다. 그 외는 유사하다. 따라서 앞에서 상술된 메모리 장치의 회로 및 동작에 대한 일 실시예가 A형으로서 B형의 일 실시예로 용이하게 변경이 가능하므로 간결한 설명을 위해 중복 설명을 피한다.
예를 들어 앞에서 상술된 프로그램 전압인 VPP 전압은 절연막에서는 저항성 경로가 생성되는 전압으로서, 절연막의 저항을 높은 상태에서 낮은 상태가 되게 한다.
이와 유사하게 가변저항체에서는 세트 전압(set voltage)이 가변저항체의 저항을 높은 상태에서 낮은 상태가 되게 한다.
따라서 상기 프로그램 전압인 VPP 전압이 가변저항체를 위한 세트 전압(set voltage)으로 조정될 수 있으며 앞에서 상술한 A형과 유사한 방법으로 프로그램될 수 있다.
또한 상기 프로그램 전압인 VPP 전압이 가변저항체를 위한 리세트 전압(reset voltage)으로 조정될 수 있으며 가변저항체의 저항이 낮은 상태에서 높은 상태로 즉, 프로그램 이전 상태로 만들 수 있다.
본 발명의 일 실시예에 따른 메모리 셀의 프로그램 동작에서 게이트 전극(GG)은 VPP 전압으로 인가되고, VSB은 플로팅 상태(floating state)를 가질 수도 있다.
또한 제 1 비트 셀(206)을 프로그램할 경우, 소스 전극(SS)에 0V 전압이 인가되며, 제 2 비트 셀(207)을 프로그램할 경우, 드레인 전극(DD)에 0V 전압이 인가된다.
상기 프로그램 동작에서 제 1 비트 셀(206)을 프로그램 방지할 경우, 소스 전극(SS)이 플로팅 상태(floating state)가 되고 제 2 비트 셀(207)을 프로그램 방지할 경우, 드레인 전극(DD)이 플로팅 상태(floating state)가 된다.
이하 상기 제 1 비트 셀(206)에서 게이트 전극(GG)이 VPP 전압이고 소스 전극(SS)가 0V 전압로 인가되는 경우를 예를 들어 설명한다.
상기 게이트(242)와 제 1 소스 영역(216) 사이의 제 1 저장층(296)이 VPP 전압인 5V 정도가 걸리게 되므로 저항성 경로가 생성되어 제 1 저장층(296)이 도통상태가 되므로 게이트(242)와 제 1 소스 영역(216)은 쇼트키(Schottky) 다이오드가 된다.
즉, 프로그램이 되어, 데이터 '0'가 저장된 것이다. 상기 저항성 경로(236)는 이해를 돕기 위해 도 3a, 도 3b, 도 3c, 도 3d에 굵은 선으로 따로 도시되어 있다.
상기 쇼트키(Schottky) 다이오드를 등가적으로 나타낸 회로 도면은 도 6a에 도시된 바와 같다.
도 6a에 도시된 바와 같이 제 1 비트 셀(206)이 프로그램이 된 이후의 메모리 셀(278)로서, 쇼트키 다이오드(251)가 게이트 전극(GG)과 소스 전극(SS) 사이에 형성된다.
다른 예로서 게이트 전극(GG)이 VPP 전압이고 드레인 전극(DD)가 0V 전압으로 인가되면 제 2 비트 셀(207)은 상기 제 1 비트 셀(206)과 동일한 구조이므로 제 1 비트 셀(206)과 유사하게 프로그램된다. 상기 예에 따라 생성되는 저항성 경로(237)는 이해를 돕기 위해 도 3a에 굵은 선으로 도시되어 있다.
본 발명에 따른 메모리 셀(250)에 대한 일 실시예에서 게이트(242)에 접속된 게이트 전극(GG)은 프로그램 동작일 때, 선택되면 VPP 전압으로 인가되고 선택되지 않으면 0V 전압으로 미리 프리차지(pre-charge)된 플로팅 상태(floating state)가 된다.
또한 반도체 기판(215)에 접속된 VSB는 반도체 기판이 P형인 경우 0V 전압으로 인가되고 반도체 기판이 N형인 경우 보통 때는 VCC 전압으로 인가되는 것이 바람직하다.
상기 메모리 셀에서 읽기 동작할 때 게이트 전극(GG)과 소스 전극(SS)이나 혹은, 게이트 전극(GG)과 드레인 전극(DD) 사이에 다이오드 문턱 전압 보다 높은 전압으로 다이오드에 대해 순방향 전압이 걸리도록 하여 전류가 흐르게 한다.
도 6a에서 읽기 동작할 때 게이트 전극(GG)에 전원 전압인 VCC 전압을 인가하고 소스 전극(SS) 및 드레인 전극(DD)에 0V 전압을 인가할 경우, 저항성 경로로 인하여 형성된 다이오드(251)에 순방향 전압이 걸려 전류가 흐른다.
그러나 제 2 저장층(297)은 저항성 경로가 없는 캐퍼시터로서 절연 상태이므로 제 2 저장층(297)이 충분히 충전된 이후에는 전류가 흐르지 않는다.
따라서 읽기 회로를 통하여 상기 전류 흐름을 감지하면 제 1 저장층(296)에 저항성 경로가 생성되고 제 2 저장층(297)에는 저항성 경로가 생성되지 않은 것을 판독할 수 있다.
복수 개의 상기 메모리 셀(250)을 행과 열로 배열하여 메모리 어레이가 구성되고 메모리 장치에 집적된다.
전술된 바와 같이 상기 메모리 셀(250)에서 워드라인과 비트라인을 접속하는 데 2가지 방법이 있다. 하나는 게이트 전극(GG)은 워드라인으로, 소스 전극(SS)과 드레인 전극(DD)은 각각의 비트라인으로 접속된다. 이하 이와 같이 구성된 메모리 어레이를 메모리 어레이-A라고 지칭한다.
다른 하나는 이와 반대로 게이트 전극(GG)은 비트라인으로, 소스 전극(SS)과 드레인 전극(DD)은 각각 워드라인으로 접속된다. 이하 이와 같이 구성된 메모리 어레이를 메모리 어레이-B라고 지칭한다.
본 발명의 일 실시예 따른 메모리 어레이-A에 대한 레이아웃은 도 6b에 도시된 바와 같다.
도 6b에서 사각형 모양의 점선은 메모리 셀(250)에 해당하는 레이아웃 부분을 나타내기 위해 따로 도시한 것이다.
도 6b에서 메모리 셀(250)에 대한 단면도로서, A-A' 단면선을 따라 단면을 도시한 단면도는 워드라인(WL2)과 접속하기 위한 컨택(366)과 워드라인(WL2)을 제외하면 도 3a에 도시된 바와 같다.
도 6b에 도시된 바와 같이 상기 메모리 셀(250)이 행렬 구조로 나열되는 데, 연속적으로 놓이지 않고 행과 열에서 교번하여 하나씩 걸러서 배치된 구조이다. 즉 체크 보드 모양과 유사한 형태로 메모리 셀들이 배치된 구조이다.
상기와 같이 배치되지 않고 연속적으로 배열될 경우에는 비트라인이 공유되는 구조가 되어 2개의 메모리 셀의 데이터가 공유된 비트라인에서 충돌할 수 있는데, 이를 피하기 위함이다.
도 6b에 도시된 바와 같이 X 방향으로 워드라인들(WL0,WL1,WL2,…)이 달리고 Y 방향으로 비트라인들(BL0,BL1,BL2,…)이 달린다. 게이트들(412,420,424,432)은 비트라인들 사이와 워드라인들이 교차하는 영역을 포함하여 놓인다.
각 비트라인은 액티브 영역으로 소스 영역 혹은 드레인 영역이 되며, 액티브 영역이외는 얇은 트렌치 분리(STI, shall trench isolation)가 되는 영역이 된다.
즉, 비트라인들 사이에는 절연 분리막으로서, 얇은 트렌치 분리(STI, shall trench isolation)가 형성되는 것이다.
도 6b에 도시된 바와 같이 게이트가 비트라인의 일 부분이 되고 있는 소스 영역 및 드레인 영역과 교차하는 영역(362,364)이 제 1 소스 영역 및 제 1 드레인 영역의 일 부분이 되며 이해를 돕기 위해 빗살 무늬로 따로 도시되어 있다.
본 발명에 따르면 메모리 셀의 제 2 소스 영역이나 혹은 제 2 드레인 영역이 일방향으로 달려 상기 일방향으로 나열된 메모리 셀의 제 2 소스 영역이나 혹은 제 2 드레인 영역과 공유하여 컨택을 경유하지 않고 직접 접속될 수 있는 것을 특징으로 한다.
도 6b에서 예를 들어 메모리 셀(624)을 살펴보면 제 2 소스 영역(BL1) 및 제 2 드레인 영역(BL2)이 세로 방향으로 달려 세로 방향으로 이웃하는 메모리 셀(620)의 제 2 소스 영역(BL1) 및 제 2 드레인 영역(BL2)과 공유하여 컨택을 경유하지 않고 직접 접속된다.
이렇게 메모리 셀사이의 제 2 소스 영역이나 혹은 제 2 드레인 영역이 컨택을 경유않고 직접 연결될 수 있으므로 메모리 에레이의 수평면적을 줄일 수 있는 이점이 있다.
본 발명의 다른 실시예 따른 메모리 어레이-A에 대한 레이아웃은 도 6c에 도시된 바와 같다.
도 6c에서 사각형 모양의 점선은 메모리 셀(250)에 해당하는 레이아웃 부분을 나타내기 위해 따로 도시한 것이다.
도 6c에서 메모리 셀(250)에 대한 단면도로서, A-A' 단면선을 따라 단면을 도시한 단면도는 워드라인(WL2)과 접속하기 위한 컨택(366)과 워드라인(WL2)을 제외하면 도 3a에 도시된 바와 같다.
도 6c에 도시된 바와 같이 메모리 셀이 행렬 구조로 나열되는 데, 행은 연속적으로 배치되고 열은 하나씩을 걸러서 배치된 구조이다. 그 이유는 도 6b에 상술된 바와 같다.
그 이외는 도 6b와 유사하므로 간단한 설명을 위해 중복되는 것은 생략한다.
본 발명의 다른 실시예 따른 메모리 어레이-A에 대한 레이아웃은 도 6d에 도시된 바와 같다.
도 6d에서 사각형 모양의 점선은 메모리 셀(252)에 해당하는 레이아웃 부분을 나타내기 위해 따로 도시한 것이다.
도 6d에서 메모리 셀(252)에 대한 단면도로서, B-B' 단면선을 따라 단면을 도시한 단면도는 워드라인(WL2)과 접속하기 위한 컨택(366)과 워드라인(WL2)을 제외하면 도 3b에 도시된 바와 같다.
도 6d에 도시된 바와 같이 메모리 셀이 행렬 구조로 나열되어 있다. 메모리 셀에서 게이트가 교차하는 비트라인이 1개로 메모리 셀은 1개의 저장 장소를 가진다.
본 발명의 일 실시예에 따른 메모리 어레이-A는 도 7a에 도시된 바와 같다.
본 발명의 일 실시예에 따른 메모리 어레이-B는 도 7b에 도시된 바와 같다.
도 7a에 도시된 바와 같이 메모리 어레이-A(140)는 복수 개의 메모리 셀(250)이 행렬 구조로 배열되어 집적되어 있다.
도 7b에 도시된 바와 같이 메모리 어레이-B(142)는 복수 개의 메모리 셀(250)이 행렬 구조로 배열되어 집적되어 있다.
도 7a에 도시된 바와 같이 상기 메모리 셀의 소스 전극(SS), 드레인 전극(DD)은 다른 메모리 셀의 소스 전극(SS), 드레인 전극(DD)과 접속되고 열로 나열되어 비트라인 버스(BL0,BL1,BL2,…)를 이룬다.
상기 비트라인 버스는 컬럼 디코더(column decoder)의 선택을 받아 글로벌 비트라인 버스(GBL0,GBL1,GBL2,…)와 연결되어 읽기 회로와 쓰기 회로에 데이터를 주고 받는다.
도 7b에 도시된 바와 같이 상기 메모리 셀의 게이트 전극(GG)는 다른 메모리 셀의 게이트 전극(GG)과 접속되고 열로 나열되어 비트라인 버스(BL0,BL1,BL2,…)를 이룬다.
상기 비트라인 버스는 컬럼 디코더(column decoder)의 선택을 받아 글로벌 비트라인 버스(GBL0,GBL1,GBL2,…)와 연결되어 읽기 회로와 쓰기 회로에 데이터를 주고 받는다.
본 발명에 따른 메모리 어레이-A에 대한 쓰기 동작에서, 컴럼 디코더는 글로벌 비트라인(GBL0,GBL1)을 VPP 전압으로 프리차지(pre-charge)하고, 쓰기 프리차지 신호(WPB)를 받아 제어되는 트랜지스터들로 구성되는 비트라인 프리차지 회로를 포함한다.
상기 글로벌 비트라인(GBL0, GBL1)은 쓰기 회로의 제어 및 데이터에 따라 0V 전압이나 플로팅 상태(floating state)를 갖게 되고, 쓰기 데이터 입력신호(WD0,WD1)들은 인버터를 거쳐서 풀다운(pull-down) 트랜지스터 및 패스(pass) 트랜지스터들을 통하여 상기 글로벌 비트라인(GBL0,GBL1)이 각각 프로그램이 되게 하기 위해 0V 전압이나 프로그램 방지를 위해 플로팅 상태(floating state)를 갖게 하고, 컬럼 디코더에 의해 선택된 비트라인(BL0, BL1)에 전달된다.
본 발명에 따른 메모리 어레이-B에 대한 쓰기 동작에서, 컬럼 디코더는 글로벌 비트라인(GBL0, GBL1)을 0V 전압으로 프리차지(pre-charge)하고, 쓰기 프리차지 신호(WPB)를 받아 제어되는 트랜지스터들로 구성되는 비트라인 프리차지 회로를 포함한다.
상기 글로벌 비트라인(GBL0,GBL1)은 쓰기 회로의 제어 및 데이터에 따라 VPP 전압이나 플로팅 상태(floating state)를 갖게 되고, 쓰기 데이터 입력신호(WD0,WD1)들은 레벨 쉬프터(level shifter)를 거쳐서 풀업(pull-up) 트랜지스터 및 패스(pass) 트랜지스터들을 통하여 상기 글로벌 비트라인(GBL0,GBL1)이 각각 프로그램이 되게 하기 위해 VPP 전압이나 프로그램 방지를 위해 플로팅 상태(floating state)를 갖게 하고, 컬럼 디코더에 의해 선택된 비트라인(BL0, BL1)에 전달된다.
따라서, 데이터 '0' 또는 데이터 '1'로 저장되며, 상기 데이터 저장을 위해 쓰기 데이터 입력 신호(WD0, WD1)을 통하여 각각 데이터 입력 신호로서 로직 레벨 '0' 또는 로직 레벨 '1'이 입력된다.
또한 본 발명에 따른 메모리 어레이-A에 대한 읽기 동작에서, 선택된 셀 트랜지스터의 저장상태에 의해 비트라인의 전기적인 상태를 감지, 증폭할 수 있는 센스 증폭기(sense amplifier)에 의해 디지탈 데이터로 전환되고, 상기 읽기 동작에 필요한 읽기 회로는 글로벌 비트라인(GBL0,GBL1)과 연결되어 있으며 상기 글로벌 비트라인(GBL0, GBL1)을 0V 전압으로 프리차지(pre-charge)하기 위한 트랜지스터와, 상기 비트라인(BL0, BL1)의 전기적인 상태가 글로벌 비트라인(GBL0,GBL1)으로 전달되어 저장된 데이터를 판독하는 센스 증폭기가 더 포함된다.
본 발명에 따른 메모리 어레이-B에 대한 읽기 동작에서, 선택된 셀 트랜지스터의 저장상태에 의해 비트라인의 전기적인 상태를 감지, 증폭할 수 있는 센스 증폭기(sense amplifier)에 의해 디지탈 데이터로 전환되고, 상기 읽기 동작에 필요한 읽기 회로는 글로벌 비트라인(GBL0,GBL1)과 연결되어 있으며 상기 글로벌 비트라인(GBL0, GBL1)을 VCC 전압으로 프리차지(pre-charge)하기 위한 트랜지스터와, 상기 비트라인(BL0, BL1)의 전기적인 상태가 글로벌 비트라인(GBL0,GBL1)으로 전달되어 저장된 데이터를 판독하는 센스 증폭기가 더 포함된다.
상기 센스 증폭기는 SAE가 로직 레벨 '1'이 되면 동작하여 기준 전압인 VREF와 입력신호(GBL0,GBL1)의 전압과의 전압차이를 증폭한 다음 래치(latch)하여 출력단자로(RD0,RD1) 출력한다.
구체적으로 살펴보면, 도 7a에 도시된 바와 같이 상기 메모리 셀의 게이트 전극(GG)은 다른 메모리 셀의 게이트 전극(GG)과 접속되고 행으로 나열되어 워드라인 버스(WL0,WL1,WL2,WL3,…)를 이룬다. 상기 워드라인은 로우 디코더(row decoder)의 출력단자와 접속되어 로우 디코더에 의해 선택된다.
도 7b에 도시된 바와 같이 상기 메모리 셀의 소스 전극(SS) 및 드레인 전극(DD)은 다른 메모리 셀의 소스 전극(SS) 및 드레인 전극(DD)에 접속되고 열로 나열되어 워드라인 버스(WL0,WL1,WL2,WL3,…)를 이룬다. 상기 워드라인은 로우 디코더(row decoder)의 출력단자와 접속되어 로우 디코더에 의해 선택된다.
반도체 기판(215)은 P-웰로서 VSB에 접속되어 있다.
본 발명에 따른 메모리 어레이-A(140) 및 메모리 어레이-B(142)에서 워드라인 및 비트라인에 의해 메모리 셀이 선택되어지며, 선택된 메모리 셀을 구성하고 있는 셀 트랜지스터에 프로그램이 되어 데이터가 저장된다.
로우 디코더(row decoder)에 의해 선택된 워드라인 내에서 컬럼 디코더(column decoder)에 의해 선택된 비트라인의 전기적인 상태에 따라 프로그램된다.
본 발명에 따른 일 실시예에 따르면 셀 트랜지스터의 게이트 절연층에 저항성 경로가 없는 상태는 데이터 '1'로, 저항성 경로가 있으면 데이터 '0'으로 저장된 것으로 정의한다.
따라서 초기에는 모두 데이터가 '1'로 저장된 상태이다. 데이터 '0'을 저장하기 위해서 선택된 셀 트랜지스터의 게이트 절연층에 저항성 경로를 생성시켜야 한다.
반대로 데이터 '1'을 저장하기 위해서는 워드라인과 비트라인에 의해 선택되더라도 해당하는 셀 트랜지스터의 게이트 절연층에 저항성 경로가 생성되지 않도록 해야 한다, 즉 프로그램 방지하여야 한다. 이를 위해 선택된 비트라인을 플로팅 상태(floating state)가 되게 한다.
본 발명에 따른 일 실시예에 따라 메모리 어레이-A 대하여 프로그램 동작할때는 워드라인이 선택되면 선택된 워드라인에 VPP 전압이 인가되고 그 외 선택되지 않은 워드라인들은 0V 전압으로 프리차지(pre-charge)된 플로팅 상태(floating state)가 된다.
본 발명에 따른 일 실시예에 따라 메모리 어레이-B 대한 프로그램 동작할때는 워드라인이 선택되면 선택된 워드라인에 0V 전압이 인가되고 그 외 선택되지 않은 워드라인들은 VPP 전압으로 프리차지(pre-charge)된 플로팅 상태(floating state)가 된다.
도 8a에 도시된 바와 같이 메모리 어레이-A(550)에서 프로그램 동작이 수행되는 것을 일 실시예로 설명한다.
도 8a에 도시된 바와 같이 WL1, BL0 그리고 BL1이 선택된 것을 일 실시예로 하며 이해를 돕기위해 굵은 선으로 도시되어 있다.
본 발명의 일 실시예에 따르면 선택되지 않은 워드라인들은 플로팅 상태(floating state)를 유지하고 선택된 WL1은 플로팅 상태(floating state)에서 VPP 전압으로 인가된다.
그리고 VSB와 선택되지 않은 비트라인들(BL2,BL3,…)은 플로팅 상태(floating state)가 된다.
여기에서 BL0을 통해 데이터 '0', BL1을 통해 데이터 '1'을 저장하는 것으로 일 실시예로 한다.
앞에서 상술된 바와 같이 BL0에는 데이터 '0'을 저장하기 위해 0V 전압으로 인가되며, BL1에서 데이터 '1'을 저장하기 위해 플로팅 상태(floating state)가 된다.
또한 선택된 워드라인인 WL1이 VPP 전압으로 인가되고, BL0가 0V 전압으로 인가된다.
결국 상기 셀 트랜지스터(261)에서 게이트 전극(GG)와 소스 전극(SS) 사이에 VPP 전압이 걸리게 되는 데, 앞에서 VPP 전압과 관련하여 상술된 예를 따르면 VPP 전압이 5V 정도이므로 5V 정도가 걸리게 되는 셈이다.
그러므로 그 사이에 있는 제 1 저장층에 저항성 경로가 생성된다. 즉 데이터 '0'으로 프로그램이 된 것이다. 따라서 상기 제 1 저장층이 도통상태가 되어 제 1 다이오드(251)가 형성된다.
반면에 WL1과 무관하게 BL1이 플로팅 상태(floating state)에 있으므로 따라서 상기 셀 트랜지스터(261)에서 게이트 전극(GG)에 접속된 WL1이 VPP 전압으로 인가된 상태이더라도 게이트 전극(GG)와 드레인 전극(DD) 사이에 고전압으로 인가된 것이 아니다.
따라서 그 사이에 있는 제 2 저장층에 저항성 경로가 생성되지 않는다. 즉 프로그램이 방지된 것이다. 다시 말해서 초기 저장상태을 유지하게 되므로 데이터 '1'이 저장된 것이다.
상기 선택된 비트라인 BL0, BL1은 컬럼 디코더(column decoder)와 쓰기 회로가 포함되어 프로그램 동작에 필요한 데이터가 입력되는 경로가 된다.
도 8b에 도시된 바와 같이 메모리 어레이-B(142)에서 프로그램 동작이 수행되는 것을 일 실시예로 설명한다.
도 8b에 도시된 바와 같이 WL1, BL0 그리고 BL1이 선택된 것을 일 실시예로 하며 이해를 돕기위해 굵은 선으로 도시되어 있다.
본 발명의 일 실시예에 따르면 선택되지 않은 워드라인들은 플로팅 상태(floating state)을 유지하고 선택된 WL1은 플로팅 상태(floating state)에서 0V 전압으로 인가된다.
그리고 VSB와 선택되지 않은 비트라인들(BL2,BL3,…)은 플로팅 상태(floating state)가 된다.
여기에서 BL0을 통해 데이터 '0', BL1을 통해 데이터 '1'을 저장하는 것으로 일 실시예로 한다.
앞에서 상술된 바와 같이 BL0에는 데이터 '0'을 저장하기 위해 VPP 전압으로 인가되며, BL1에서 데이터 '1'을 저장하기 위해 플로팅 상태(floating state)가 된다.
또한 선택된 워드라인인 WL1이 0V 전압으로 인가되고, BL0가 VPP 전압으로 인가된다. 결국 상기 셀 트랜지스터(361)에서 게이트 전극(GG)와 소스 전극(SS) 사이에 VPP 전압이 걸리게 된다. 그러므로 그 사이에 있는 제 1 저장층에 저항성 경로가 생성된다. 즉 데이터 '0'으로 프로그램이 된 것이다. 따라서 상기 제 1 저장층이 도통상태가 되어 제 1 다이오드(351)가 형성된다. 이리하여 데이터 '0'가 저장된다.
반면에 WL1과 무관하게 BL1이 플로팅 상태(floating state)에 있으므로 프로그램 방지가 되므로 초기 상태를 유지되어 데이터 '1'로 저장된다.
도 9a에 메모리 어레이-A를 위한 컬럼 디코더(column decoder)의 일부 및 쓰기 회로가 도시되어 있다.
도 9b에 메모리 어레이-B를 위한 컬럼 디코더(column decoder)의 일부 및 쓰기 회로가 도시되어 있다.
도 9a 및 도 9b에서 도시된 바와 같이 컬럼 디코더(160,162)에서 BL0, BL1과 GBL0, GBL1을 컬럼 디코딩으로 선택되어 제어되는 트랜스미션 게이트(transmission gate,750,756)를 통하여 BL0, BL1 및 GBL0, GBL1이 선택된 경우로 하여 본 발명에 따른 일 실시예로 설명한다.
따라서 도 9a 및 도 9b에 도시된 바와 같이 선택된 트랜스미션 게이트(750,756)의 채널이 도통 상태가 되기 위한 조건으로 트랜스미션 게이트(750,756)의 게이트에 VCC 및 0V 전압으로 인가된 것으로 간략하게 도시되어 있다.
상기 BL0, BL1을 도 9a에서는 VPP 전압으로 도 9b에서는 0V 전압으로 프리차지(pre-charge)하기 위한 트랜지스터들(440,446,740,746)이 있으며 WPB 신호를 받아 제어된다.
도 9a에서는 상기 GBL0, GBL1은 쓰기 회로의 제어 및 데이터에 따라 0V 전압이나 플로팅 상태(floating state)를 갖게 된다.
도 9b에서는 상기 GBL0, GBL1은 쓰기 회로의 제어 및 데이터에 따라 VPP 전압이나 플로팅 상태(floating state)를 갖게 된다.
도 9a에 도시된 바와 같이 WD0, WD1이 쓰기 데이터 입력신호로서 인버터(510,516)를 거쳐서 풀다운(pull-down) 트랜지스터(520,526) 및 패스(pass) 트랜지스터들(530,536)을 통하여 GBL0, GBL1 이 각각 프로그램이 되기 위해 0V 전압이나 프로그램 방지를 위해 플로팅 상태(floating state)를 갖게 할 수 있다.
도 9b에 도시된 바와 같이 WD0, WD1이 쓰기 데이터 입력신호로서 레벨 쉬프터(710,716)를 거쳐서 풀업(pull-up) 트랜지스터(720,726) 및 패스(pass) 트랜지스터들(730,736)을 통하여 GBL0, GBL1 이 각각 프로그램이 되기 위해 VPP 전압이나 프로그램 방지를 위해 플로팅 상태(floating state)를 갖게 할 수 있다.
상기 메모리 어레이를 프로그램하는 일 실시예에 따라 연계하여 설명하면 BL0을 통하여 데이터 '0', 그리고 BL1을 통하여 데이터 '1'로 저장된 것이다.
따라서 WD0가 데이터 입력 신호로 로직 레벨 '0'이 되며 WD1이 데이터 입력 신호로 로직 레벨 '1'이 된다.
본 발명에 따라 상기 BL0 혹은 BL1이 프로그램 방지가 되는 경우가 필요하므로 플로팅 상태(floating state)가 도 9a에서는 VPP 전압에서 전환되고 도 9B에서는 0V 전압에서 전환되는 것이 바람직하다.
따라서 상기 BL0, BL1은 도 9a에서는 VPP 전압으로 도 9b에서는 0V 전압으로 프리차지(pre-charge)가 되어야 하므로 프로그램 모드에서 쓰기 사이클 동안에 워드라인 WL1이 선택되기 전에 WPB가 로직 레벨 '0'가 된다.
이와 관련하여 도 10a에 메모리 어레이-A를 위한 쓰기 사이클 타이밍(570)과 도 10b에 메모리 어레이-B를 위한 쓰기 사이클 타이밍(572)이 도시되어 있다.
상기 WD0가 로직 레벨 '0' 이므로 도 9a에서는 인버터(510)를 거쳐 풀다운(pull-down) 트랜지스터(520)의 게이트(512)가 VCC 전압이 되어 드레인(470)이 0V 전압으로 되고, 도 9b에서는 레벨 쉬프터(level shifter,710)를 거쳐 풀업(pull-up) 트랜지스터(720)의 게이트(712)가 0V 전압이 되어 드레인(770)이 VPP 전압으로 된다.
또한 상기 WD1이 로직 레벨 '1' 되므로 도 9a에서는 인버터(516)를 거쳐 풀다운(pull-down) 트랜지스터(526)의 게이트(518)가 0V 전압이 되어 드레인(476)은 플로팅 상태(floating state)로 되고 도 9b에서는 레벨 쉬프터(716)를 거쳐 풀업(pull-up) 트랜지스터(776)의 게이트(718)가 VPP 전압이 되어 드레인(776)은 플로팅 상태(floating state)로 된다.
이어서 도 10a 및 도 10b에 도시된 바와 같이 WPB가 로직 레벨 '1'이 되므로 도 9a에서는 레벨 쉬프터(449)를 거쳐서 비트라인 프리차지 트랜지스터(440,446)의 게이트(442)가 VPP 전압이 되어 BL0, BL1이 프리차지(pre-charge)가 끝나며 유사하게 도 9b에서는 인버터(749)를 거쳐서 비트라인 프리차지 트랜지스터(740,746)의 게이트(742)가 0V 전압이 되어 BL0, BL1이 프리차지(pre-charge)가 끝난다. 이어서 곧 바로 WE가 로직 레벨 '1'이 된다.
도 10a와 도 10b에 도시된 바와 같이 WE가 로직 레벨 '1' 되므로 도 9a에서는 레벨 쉬프터(539)를 거쳐서 패스(pass) 트랜지스터(530,536)의 게이트(532)가 VPP 전압이 되고 채널이 도통 상태가 되어 GBL0 및 BL0가 0V 전압으로 되며 GBL1 및 BL1은 플로팅 상태(floating state)가 되고 도 9b에서는 로직 레벨이 반대로 바뀌는 레벨 쉬프터(739)를 거쳐서 패스(pass) 트랜지스터(730,736)의 게이트(732)가 0V 전압이 되고 채널이 도통 상태가 되어 GBL0 및 BL0가 VPP 전압으로 되며 GBL1 및 BL1은 플로팅 상태(floating state)가 된다.
도 10a에 도시된 바와 같이 WL1이 선택되어 VPP 전압으로 인가되고 BL0가 0V 전압으로 인가되면 도 8a에 도시된 셀 트랜지스터(261)에서 BL0와 접속된 소스 전극(SS)이 0V 전압으로 되어 WL1과 접속된 게이트 전극(GG)과 BL0와 접속된 소스 전극(DD) 사이의 제 1 저장층에 고전압이 걸리게 되므로 저항성 경로가 생성되어 제 1 다이오드(251)가 형성된다. 즉 프로그램된 것으로, 데이터 '0'으로 저장된다. 그리고 셀 트랜지스터(261)에서 BL1과 접속된 드레인 전극(DD)이 플로팅 상태(floating state)가 되므로 WL1과 접속된 게이트 전극(GG)과 BL1과 접속된 드레인 전극(DD) 사이의 제 2 저장층에 저항성 경로가 생성되지 않아 프로그램 방지되어 데이터 '1'로 저장된다.
도 10b에 도시된 바와 같이 WL1이 선택되어 0V 전압으로 인가되고 BL0가 VPP 전압으로 인가되면 도 8b에 도시된 셀 트랜지스터(361)에서는 BL0와 접속된 게이트 전극(GG)이 VPP 전압이 되어 BL0와 접속된 게이트 전극(GG)과 WL1과 접속된 소스 전극(SS) 사이의 제 1 저장층에 고전압이 걸리게 되므로 저항성 경로가 생성되어 제 1 다이오드(351)가 형성된다. 즉 프로그램된 것으로, 데이터 '0'으로 저장된다. 그리고 셀 트랜지스터(363)에서는 BL1와 접속된 게이트 전극(DD)이 플로팅 상태(floating state)가 되므로 BL1과 접속된 게이트 전극(GG)과 WL1과 접속된 드레인 전극(DD) 사이의 제 2 저장층에 저항성 경로가 생성되지 않아 프로그램 방지되어 데이터 '1'로 저장된다.
이어서,도 10a에 도시된 바와 같이 WL1가 0V 전압으로 프리차지(pre-charge)되고 이어서 WE가 로직 레벨 '0'으로 되고 WPB가 로직 레벨 '0'으로 되면서 레벨 쉬프터(449)를 거쳐 비트라인 프리차지 트랜지스터(440,446)가 도통 상태가 되어 GBL0, GBL1이 다시 VPP 전압으로 프리차지(pre-charge)된다. 이로서 쓰기 싸이클 동작이 마무리 된다.
도 10b에서는 도시된 바와 같이 WL1가 VPP 전압으로 프리차지(pre-charge)되고 이어서 WE가 로직 레벨 '0'으로 되고 WPB가 로직 레벨 '0'으로 되면서 인버터(749)를 거쳐 비트라인 프리차지 트랜지스터(740,746)가 도통 상태가 되어 GBL0, GBL1이 다시 0V 전압으로 프리차지(pre-charge)된다. 이로서 쓰기 싸이클 동작이 마무리 된다.
프로그램이 잘 되었는지 쓰기 싸이클 동작에 이어서 읽기 싸이클 동작하여 검증할 수 있다. 쓰기 및 읽기 반복하여 프로그램을 확실히 할 수 있고 반복 횟수를 제한하여 불량처리 할 수 있다.
또한 메모리 셀에 저장된 데이터 읽기는 저항성 경로의 유무를 판별하는 원리로 이루어진다. 즉 워드라인에 의해 선택된 메모리 셀의 저장상태가 선택된 비트라인으로 전달되면 비트라인의 전기적인 상태를 감지, 증폭할 수 있는 센스 증폭기(sense amplifier)에 의해 디지탈 데이터로 전환된다.
도 8a 및 도 8b에 도시된 바와 같이 메모리 어레이(550,552)에서 읽기 동작을 수행하는 것을 일 실시예로 들어 설명한다.
또한, 예를 들어 도 8a에 도시된 셀 트랜지스터(261)에서, 게이트 전극(GG)과 소스 전극(SS) 사이의 게이트 절연층인 제 1 저장층에 저항성 경로가 형성되어 있어 데이터 '0'이 저장되어 있고, 게이트 전극(GG)과 드레인 전극(DD) 사이의 게이트 절연층인 제 2 저장층에 저항성 경로가 형성되지 않아 데이터 '1'로 저장되어 있다고 가정한다. 이해를 돕기 위해 데이터 '0'이 저장되는 경우에는 제 1 다이오드(251)로 표시하여 설명한다.
따라서, 도 8a에 도시된 바와 같이 데이터 '0'가 저장된 셀 트랜지스터(261)에서 게이트 전극(GG)과 소스 전극(SS) 사이에 제 1 다이오드(251)가 도시되어 연결되어 있다. 이는 후술될 읽기 동작에서 저장된 데이터가 '0'으로 판별되는 근거가 된다.
도 8a에 도시된 바와 같이 본 발명에 따른 일 실시예 따라 VSB는 0V 전압으로 인가되며 선택되지 않은 비트라인들(BL2,BL3,…)은 플로팅 상태(floating state)가 된다.
도 8b에서는 도 8a에 유사하게 셀 트랜지스터(361)의 게이트(GG)와 소스 전극(SS) 사이의 게이트 절연층인 제 1 저장층에 저항성 경로가 형성되어 있어 데이터 '0'이 저장되어 있고 제 1 다이오드(351)가 도시되어 있다.
또한 본 발명에 따른 일 실시예 따라 선택되지 않은 워드라인들(WL0,WL2,WL3,…)은 도 8a에서는 0V 전압으로 인가되는데, 도 8b에서는 전원 전압인 VCC 전압으로 인가된다.
본 발명에 따라 도 8a에서는 상기 WL1이 선택되어 VCC 전압이 되기 전에 BL0, BL1이 미리 0V 전압으로 프리차지(pre-charge)가 되어야 한다.
본 발명에 따라 도 8b에서는 상기 WL1이 선택되어 0V 전압이 되기 전에 BL0, BL1이 미리 VCC 전압으로 프리차지(pre-charge)가 되어야 한다.
도 8a에서 상기 WL1이 선택이 되면 VCC 전압이 되어 WL1이 BL0와 접속된 제 1 다이오드(251)를 통하여 도통 상태가 된다. 그러므로 BL0가 VCC 전압에서 다이오드 문턱 전압을 뺀 전압과 유사한 전압으로 된다.
도 8b에서 상기 WL1이 선택이 되면 0V 전압이 되어 WL1이 BL0와 접속된 제 1 다이오드(351)를 통하여 도통 상태가 된다. 그러므로 BL0가 다이오드 문턱 전압과 유사한 전압으로 된다.
도 8a에서 상기 WL1가 VCC 전압이 되더라도 셀 트랜지스터(261)에서 WL1과 접속된 게이트 전극(GG)과 BL1과 접속된 드레인 전극(DD) 사이의 제 2 저장층에 저항성 경로가 없으므로 BL1은 이미 프리차지(pre-charge)된 0V 전압으로 유지된다.
도 8b에서 상기 WL1가 0V 전압이 되면 도 8a와 유사하게 셀 트랜지스터(363)에서 WL1과 접속된 게이트 전극(GG)과 BL1과 접속된 드레인 전극(DD) 사이의 제 2 저장층에 저항성 경로가 없으므로 BL1은 플로팅 상태(floating state)로 이미 프리차지(pre-charge)된 VCC 전압으로 유지된다.
도 11a는 본 발명에 따른 일 실시예로 메모리 어레이-A에서 메모리 셀에 저장된 데이터를 읽기 위한 회로 도면이다.
도 11b는 본 발명에 따른 일 실시예로 메모리 어레이-B에서 메모리 셀에 저장된 데이터를 읽기 위한 회로 도면이다.
본 발명의 일 실시예에 따르면 도 11a 및 도 11b에 도시된 바와 같이 비트라인(BL0,BL1)은 컬럼 디코더(160,162)를 통하여 GBL0, GBL1과 연결되어 있으며 컬럼 디코딩에 의해 선택된다.
도 11a 및 도 11b에 도시된 바와 같이 상기 컬럼 디코더(160,162)는 쓰기 회로(170)와 공통으로 사용됨으로 따로 추가된 회로는 아니며 읽기 회로관련하여 이해를 돕기 위해 도시한 것이다.
본 발명에 따라 도 11a 및 도 11b에서 프로그램 동작이 아닐때는 WPB는 항상 로직 레벨 '1'을 유지하며 VPP 전압은 VCC 전압으로 조정된다.
도 11a에서는 상기 GBL0, GBL1을 0V 전압으로 프리차지(pre-charge)하기 위한 N-채널 MOS 트랜지스터(630,636)가 있으며 도 11b에서는 상기 GBL0, GBL1을 VCC 전압으로 프리차지(pre-charge)하기 위한 P-채널 MOS 트랜지스터(830,836)가 있다.
도 11a 및 도 11b에서 상기 BL0, BL1의 전기적인 상태가 GBL0, GBL1으로 전달되어 저장된 데이터를 판독하는 센스 증폭기(610,616,810,816)가 있다.
도 11a 및 도 11b에 도시된 바와 같이 본 발명에 따른 일 실시예에서는 상기 센스 증폭기(610,616,810,816)는 SAE가 로직 레벨 '1'이 되면 동작하여 기준 전압인 VREF와 입력신호(GBL0,GBL1)의 전압과의 전압차이를 증폭한 다음 래치(latch)하여 출력단자(RD0,RD1)로 출력한다.
상기 센스 증폭기(610,616,810,816)에 대한 회로로서 래치(latch)형 센스 증폭기가 바람직한 예가 될 수 있다. 상기 관련된 센스 증폭기에 대해 이미 공지된 바, 여기에서 자세하게 설명하지 않는다.
도 11a에서 저장된 데이터가 '0' 인경우, 상기 센스 증폭기(610,616)의 입력신호(GBL0,GBL1)가 0V 전압에서 'VCC-Vd(다이오드 문턱 전압)' 전압으로 바뀌고 저장된 데이터가 '1'인 경우, 0V 전압에서 거의 변화없이 유지된다.
따라서 상기 VREF는 'VCC-Vd(다이오드 문턱 전압)' 전압의 반값으로 취할 수 있으나 고속 동작을 위해서 보다 작은 값을 취할 수도 있다.
본 발명의 일 실시예에 따른 도 11a에서 VREF가 0.2V 전압인 경우를 예로 하여 설명한다.
SAE가 로직 레벨 '1'이 되면, 센스 증폭기가 동작하여 GBL0 > 0.2V 이면 GBL0 > VREF 가 되어 RD0는 로직 레벨 '0'가 되고 GBL0 < 0.2V 이면 RD0는 로직 레벨 '1'이 된다.
읽기 동작과 관련하여 도 12a에 읽기 사이클 타이밍이 도시되어 있다.
WL1이 선택되어 로직 레벨 '1'이 되기 전에 PCB이 로직 레벨 '0'이 되어 프리차지(pre-charge) 트랜지스터(630,636)에 의해 GL0,GL1이 0V 전압으로 프리차지(pre-charge)된다.
도 11b에서 저장된 데이터가 '0' 인 경우, 상기 센스 증폭기(810,816)의 입력신호(GBL0,GBL1)가 VCC 전압에서 Vd(다이오드 문턱 전압) 전압으로 바뀌고 저장된 데이터가 '1'인 경우, VCC 전압에서 거의 변화없이 유지된다.
따라서 상기 VREF는 VCC 전압과 Vd(다이오드 문턱 전압) 사이의 중간값으로 취할 수 있으나 고속 동작을 위해서 VCC 전압과의 차이가 작은 값을 취할 수도 있다.
본 발명의 일 실시예에 따른 도 11a에서 VREF가 'VCC-0.2V' 전압인 경우를 예로 하여 설명한다. 이하 VCC 전압이 1.2V 전압인 경우로 VREF는 1V가 된다.
상기 VREF는 VREF 생성기(850)로부터 제공된다.
SAE가 로직 레벨 '1'이 되면, 센스 증폭기가 동작하여 GBL0 < 1V 이면 GBL0 < VREF 가 되어 RD0는 로직 레벨 '0'가 되고 GBL0 > 1V 이면 RD0는 로직 레벨 '1'이 된다.
읽기 동작과 관련하여 도 12b에 읽기 사이클 타이밍이 도시되어 있다.
WL1이 선택되어 로직 레벨 '0'이 되기 전에 PCB이 로직 레벨 '0'이 되어 프리차지(pre-charge) 트랜지스터(830,836)에 의해 GL0,GL1이 VCC 전압으로 프리차지(pre-charge)된다.
A형 구성의 읽기 동작에서 WL1은 선택되어 VCC 전압이 인가되고 BL0는 0V 전압으로 이미 프리차지(pre-charge)된 플로팅 상태(floating state)가 된다.
도 8a에 도시된 바와 같이 WL1 및 BL0와 접속된 셀 트랜지스터(261)에서 제 1 저장층에 생성된 저항성 경로로 인하여 형성된 제 1 다이오드(251)에 순방향 전압이 걸리므로 전류가 흘러 BL0의 전압이 올라간다. 결국 BL0 및 GBL0가 0V에서 'VCC - Vd(다이오드 문턱 전압)' 전압까지 WL1가 선택된 동안에 올라간다. 본 발명의 실시예에서 상기 GBL0이 0V 전압에서 0.5V 전압으로 올라간다고 가정한다.
한편, WL1이 선택이 되어 VCC 전압이 인가되라도 WL1 및 BL1와 접속된 셀 트랜지스터(261)에서 제 2 저장층에 저항성 경로가 없는 상태이므로 WL1과 BL1 사이에 전류가 흐르지 않는다.
따라서 BL1 및 GBL1의 전압은 프리차지된 0V 전압으로 유지된다.
도 12a에 도시된 바와 같이 SAE가 로직 레벨 '1'이 되면 센스 증폭기(610)에 의해 GBL0가 0.5V 전압으로 0.2V 전압인 VREF보다 크므로 RD0는 로직 레벨 '0'으로 래치되어 출력되고 센스 증폭기(616)에 의해 GBL1이 0V 전압으로 0.2V 전압인 VREF보다 작으므로 RD1는 로직 레벨 '1'으로 래치되어 출력된다.
이어서 WL1이 0V 전압이 되고 SAE가 로직 레벨 '0'으로 되면서 센스 증폭기(610,616)의 동작이 끝나게 된다. 도 12a에 도시된 바와 같이 PCB가 로직 레벨 '0'이 되어 GBL0, GBL1은 다시 0V 전압으로 프라차지(pre-charge)되면서 읽기 사이클 동작이 마무리 된다.
B형 구성의 읽기 동작에서 WL1이 선택되어 0V 전압이 인가되고 BL0의 전압이 VCC 전압으로 이미 프리차지(pre-charge)된 플로팅 상태(floating state)이다.
도 8b에 도시된 바와 같이 WL1 및 BL0와 접속된 셀 트랜지스터(361)에서 게이트 절연층에 생성된 저항성 경로로 인하여 형성된 제 1 다이오드(351)에 순방향 전압이 걸리므로 전류가 흘러 BL0의 전압이 내려간다. 결국 BL0 및 GBL0가 VCC 전압에서 'Vd(다이오드 문턱 전압)' 전압까지 WL1가 선택된 동안에 내려간다. 본 발명의 실시예에서 상기 GBL0이 VCC 전압에서 0.5V 전압으로 내려간다고 가정한다.
한편, WL1이 선택이 되어 0V 전압이 인가되더라도 WL1 및 BL1와 접속된 셀 트랜지스터(363)에서 제 2 저장층에 저항성 경로가 없는 상태이므로 WL1과 BL1 사이에 전류가 흐르지 않는다.
따라서 BL1 및 GBL1의 전압은 변화없이 VCC 전압으로 유지된다.
도 12b에 도시된 바와 같이 SAE가 로직 레벨 '1'이 되면 센스 증폭기(810)에 의해 GBL0가 0.5V 전압으로 1V 전압인 VREF보다 작으므로 RD0는 로직 레벨 '0'으로 래치되어 출력되고 센스 증폭기(816)에 의해 GBL1이 VCC 전압으로 1V 전압인 VREF보다 크므로 RD1는 로직 레벨 '1'으로 래치되어 출력된다.
이어서 WL1이 0V 전압이 되고 SAE가 로직 레벨 '0'으로 되면서 센스 증폭기(810,816)의 동작이 끝나게 된다. 도 12b에 도시된 바와 같이 PCB가 로직 레벨 '0'이 되어 GBL0, GBL1은 다시 VCC 전압으로 프라차지(pre-charge)되면서 읽기 사이클 동작이 마무리 된다.
본 발명에 따른 일 실시예로 전체적인 메모리 장치의 구성은 도 13에 도시된 바와 같다.
본 발명에 따른 전체적인 메모리 장치는 복수개의 상기 메모리 셀로 배열하여 이루어진 메모리 어레이와, 상기 메모리 어레이에서 필요한 VSB를 생성하는 VSB공급기와, 상기 메모리 어레이에서 워드라인을 선택하는 로우 디코더와, VPP를 생성하여 상기 로우 디코더, 컬럼디코더, 그리고 쓰기 회로에 공급하는 VPP생성기와, 비트라인을 선택하는 컬럼 디코더와, 입출력기로 부터 데이터 버스를 공급받고 제어기의 제어에 의해 글로벌 비트라인 버스인 GBL에 전달하는 쓰기 회로와, 저장된 데이터가 글로벌 비트라인 버스인 GBL로 전달되며 센스 증폭기가 GBL의 전기적인 상태를 감지, 증폭하여 디지탈 신호로 바꾸어 입출력기에 전달하는 데이터 읽기 동작에 필요한 읽기 회로와, 내부를 제어하는 제어기와, 외부와 내부를 인터페이스하는 입출력기로 구성된다.
간단히 구성을 살펴보면, 앞에서 상술된 메모리 어레이(140 혹은 142)가 있고 메모리 어레이(140 혹은 142)에서 필요한 VSB를 생성하는 VSB공급기(110)가 있다.
상기 프로그램을 위한 고전압 전원인 VPP가 필요하며 VPP생성기(190)가 있어 VPP를 생성하고 로우 디코더(150), 컬럼 디코더(160 혹은 162) 그리고 쓰기 회로(170)에 공급한다.
상기 VPP생성기(190)에서 프로그램 동작이 아닐때에는 VPP 전압이 VCC전압으로 조정된다.
또한 상기 메모리 어레이(140 혹은 142)에서 워드라인을 선택하는 로우 디코더(150)가 있고 비트라인을 선택하는 컬럼 디코더(160)가 있다.
도 13에 도시된 바와 같이 상기 로우 디코더(150) 및 컬럼 디코더(160 혹은 162)는 입출력기(130)로부터 어드레스 버스를 공급받고 제어기(120)에 의해 제어되면서 어드레스를 디코딩한다. 상기 로우 디코더는(150) 프로그램 동작을 위해 VPP 전압이 필요하므로 VPP 생성기(190)로부터 VPP 전압을 공급받는다.
데이터 쓰기 동작에 필요한 쓰기 회로(170)가 있으며 쓰기 회로(170)는 입출력기(130)로 부터 데이터 버스를 공급받고 제어기(120)의 제어에 의해 글로벌 비트라인 버스(GBL0,GBL1,GBL2,…)인 GBL에 전달한다.
도 13에 도시된 바와 같이 데이터 읽기 동작에 필요한 읽기 회로(180)가 있다. 저장된 데이터가 글로벌 비트라인 버스(GBL0,GBL1,GBL2,…)인 GBL로 전달되며 센스 증폭기가 GBL의 전기적인 상태를 감지, 증폭하여 디지탈 신호로 바꾸어 입출력기(130)에 전달된다.
상기 입출력기(130)는 외부와 내부를 인터페이스(interface)하며 상기 제어기(120)는 입출력기(130)에 공급받은 쓰기와 읽기 동작에 필요한 명령을 받고 그 명령을 세부적으로 해석하여 관련 회로를 제어한다.
본 발명의 일 실시예에 따른 상기 메모리 장치의 구성에서 변형하여 실시될 수 있는 바, OTP(one-time programmable) 및 MTP(multi-time programmable) 메모리 장치에 국한되지 않고 DRAM이나 SRAM 등 각종 반도체 메모리 장치에서 사용되고 있는 리던던시 리페어(redundancy repair)에 퓨즈(fuse)를 포함하여 대체하여 실시될 수 있다.
전술한 발명의 상세한 설명에서 적어도 하나의 실시예가 제시되었지만, 수많은 실시예가 가능함이 인지되어야 할 것이다. 상기 실시예들은 단지 예시일뿐이며 본 발명의 범위,응용, 또는 구성을 한정하고자 의도된 것이 아님이 인지되어야 할 것이다.
110 : VSB공급기 120 : 제어기
130 : 입출력기 140, 142, 550, 552 : 메모리 어레이
150 : 로우 디코더
160, 162 : 컬럼 디코더 170 : 쓰기 회로
180 : 읽기 회로 190 : VPP 생성기
206 : 제 1 비트 셀 207 : 제 2 비트 셀
210, 212, 312 : 절연 분리막 213 : 매립 산화막(buried oxide)
215, 915 : 반도체 기판 216, 316 : 제 1 소스 영역
217, 317 : 제 1 드레인 영역
225, 925 : 측벽 스페이서 226, 326 : 제 2 소스 영역
227, 327 : 제 2 드레인 영역
235 : 게이트 절연층
236, 237, 936, 937 : 저항성 경로
240, 242, 340, 540, 940 : 게이트 245 : 실리사이드
250, 252, 254, 256, 274, 276, 278, 620, 624, 910 : 메모리 셀
251, 286, 287, 351 : 다이오드
260, 261, 361, 363 : 셀 트랜지스터
296, 297 : 저장층 366 : 컨택
440, 446, 630, 636, 740, 746, 830, 836 : 프리차지 트랜지스터
442, 742 : 프리차지 트랜지스터의 게이트
449, 539, 710, 716, 739 : 레벨 쉬프터
510, 516, 749 : 인버터
520, 526 : 풀다운 트랜지스터
530, 536, 730, 736 : 패스 트랜지스터
532, 732 : 패스 트랜지스터의 게이트
610, 616, 810, 816 : 센스 증폭기
720, 726 : 풀업 트랜지스터
750, 756 : 트랜스미션 게이트
850 : VREF 생성기
900, 990 : 저장 트랜지스터 901, 902 : 액세스 트랜지스터
926 : 소스 영역 927 : 드레인 영역
935 : 게이트 산화막
946 : 소스 전극 947 : 드레인 전극
956 : 저장 트랜지스터의 소스 957 : 저장 트랜지스터의 드레인

Claims (15)

  1. 반도체 기판과, 상기 반도체 기판상에 형성된 게이트 절연층과, 상기 게이트 절연층위에 적층된 게이트와, 소스 영역 및 드레인 영역을 포함하여 이루어진 MOS 트랜지스터를 기본 구성으로 하고,
    상기 소스 영역은 상기 게이트 절연층과 교차되는 영역을 포함하는 제 1 소스 영역과, 상기 제 1 소스 영역 이외의 나머지 소스 영역인 제 2 소스 영역으로 이루어지며, 상기 제 1 소스 영역은 도펀트가 저농도로 도핑되어 있고, 상기 제 2 소스 영역은 도펀트가 고농도로 도핑되어 있고,
    상기 드레인 영역은 상기 게이트 절연층과 교차되는 영역을 포함하는 제 1 드레인 영역과, 상기 제 1 드레인 영역 이외의 나머지 드레인 영역인 제 2 드레인 영역으로 이루어지며, 상기 제 1 드레인 영역은 도펀트가 저농도로 도핑되어 있고, 상기 제 2 드레인 영역은 도펀트가 고농도로 도핑되어 있고,
    상기 소스 영역과 드레인 영역 사이의 채널 영역을 포함하는 영역에는 상기 반도체 기판의 내측으로 절연 분리막이 형성되어 있고,
    상기 게이트는 그 게이트 하부가 메탈층으로 형성되고, 상기 게이트 절연층은 절연막이나 가변 저항체로 구성되어, 상기 메탈층과 상기 제 1 소스 영역 사이의 게이트 절연층은 데이터를 저장하는 제 1 저장층이 되고, 상기 메탈층과 상기 제 2 드레인 영역 사이의 게이트 절연층은 데이터를 저장하는 제 2 저장층이 되는 것을 특징으로 하는 비휘발성 메모리.
  2. 반도체 기판과, 상기 반도체 기판상에 형성된 게이트 절연층과, 상기 게이트 절연층위에 적층된 게이트와, 소스 영역 및 드레인 영역을 포함하여 이루어진 MOS 트랜지스터를 기본 구성으로 하고,
    상기 소스 영역은 상기 게이트 절연층과 교차되는 영역을 포함하는 제 1 소스 영역과, 상기 제 1 소스 영역 이외의 나머지 소스 영역인 제 2 소스 영역으로 이루어지며,
    상기 드레인 영역은 상기 게이트 절연층과 교차되는 영역을 포함하는 제 1 드레인 영역과, 상기 제 1 드레인 영역 이외의 나머지 드레인 영역인 제 2 드레인 영역으로 이루어지며,
    상기 제 1 소스 영역과 제 2 소스 영역, 그리고 제 1 드레인 영역과 제 2 드레인 영역이 각각 제 1 다이오드 구조체와 제 2 다이오드 구조체를 형성하거나 또는 상기 제 2 소스 영역에 접속된 소스 전극과 상기 제 2 소스 영역, 그리고 제 2 드레인 영역에 접속된 드레인 전극과 상기 제 2 드레인 영역이 각각 제 1 다이오드 구조체와 제 2 다이오드 구조체를 형성하고,
    상기 소스 영역과 드레인 영역 사이의 채널 영역을 포함하는 영역에는 상기 반도체 기판의 내측으로 절연 분리막이 형성되어 있고,
    상기 게이트는 전도층으로 형성되고, 상기 게이트 절연층은 절연막이나 가변 저항체로 구성되어, 데이터 저장 장소가 되는 메모리 셀을 포함하는 것을 특징으로 하는 비휘발성 메모리.
  3. 반도체 기판과, 상기 반도체 기판상에 형성된 게이트 절연층과, 상기 게이트 절연층위에 적층된 게이트와, 소스 영역을 포함하여 이루어진 MOS 트랜지스터를 기본 구성으로 하고,
    상기 소스 영역은 상기 게이트 절연층과 교차되는 영역을 포함하는 제 1 소스 영역과, 상기 제 1 소스 영역 이외의 나머지 소스 영역인 제 2 소스 영역으로 이루어지며, 상기 제 1 소스 영역은 도펀트가 저농도로 도핑되어 있고, 상기 제 2 소스 영역은 도펀트가 고농도로 도핑되어 있고,
    채널 영역을 포함하는 영역에는 상기 반도체 기판의 내측으로 형성됨과 동시에, 드레인 영역까지 확장하여 절연 분리막이 형성되어 있고,
    상기 게이트는 그 게이트 하부가 메탈층으로 형성되고, 상기 게이트 절연층은 절연막이나 가변 저항체로 구성되어, 상기 메탈층과 상기 제 1 소스 영역 사이의 게이트 절연층은 데이터를 저장하는 제 1 저장층이 되며, 제 1 저장층을 포함한 게이트 및 소스 영역은 제 1 비트 셀이 되는 것을 특징으로 하는 비휘발성 메모리.
  4. 반도체 기판과, 상기 반도체 기판상에 형성된 게이트 절연층과, 상기 게이트 절연층위에 적층된 게이트와, 드레인 영역을 포함하여 이루어진 MOS 트랜지스터를 기본 구성으로 하고,
    상기 드레인 영역은 상기 게이트 절연층과 교차되는 영역을 포함하는 제 1 드레인 영역과, 상기 제 1 드레인 영역 이외의 나머지 드레인 영역인 제 2 드레인 영역으로 이루어지며, 상기 제 1 드레인 영역은 도펀트가 저농도로 도핑되어 있고, 상기 제 2 드레인 영역은 도펀트가 고농도로 도핑되어 있고,
    채널 영역을 포함하는 영역에는 상기 반도체 기판의 내측으로 형성됨과 동시에, 소스 영역까지 확장하여 절연 분리막이 형성되어 있고,
    상기 게이트는 그 게이트 하부가 메탈층으로 형성되고, 상기 게이트 절연층은 절연막이나 가변 저항체로 구성되어, 상기 메탈층과 상기 제 1 드레인 영역 사이의 게이트 절연층은 데이터를 저장하는 제 2 저장층이 되며, 제 2 저장층을 포함한 게이트 및 드레인 영역은 제 2 비트 셀이 되는 것을 특징으로 하는 비휘발성 메모리.
  5. 제1항, 제3항 및 제4항 중 어느 한 항에 있어서,
    상기 제 1 저장층이 도통 상태가 되면 게이트와 제 1 소스 영역은 제 1 다이오드가 되거나 또는 상기 제 2 저장층이 도통 상태가 되면 게이트와 제 1 드레인 영역은 제 2 다이오드가 되는 것을 특징으로 하는 비휘발성 메모리.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 게이트 측벽에는 측벽 스페이서가 더 형성되고, 상기 절연 분리막은 얇은 트렌치 분리(STI, shallow trench isolation)로 형성되는 것을 특징으로 하는 비휘발성 메모리.
  7. 제1항, 제2항, 제3항 및 제4항 중 어느 한 항에 있어서,
    상기 게이트에 접속된 게이트 전극(GG)는 워드라인으로, 상기 소스 영역에 접속된 소스 전극(SS) 또는 상기 드레인 영역에 접속된 드레인 전극(DD)은 각각 비트라인으로 접속될 수 있거나 이와 반대로 상기 게이트 전극(GG)는 비트라인으로, 상기 소스 전극(SS) 또는 드레인 전극(DD)은 각각 워드라인으로 접속될 수 있는 것을 특징으로 하는 비휘발성 메모리.
  8. 제1항, 제2항, 제3항 및 제4항 중 어느 한 항에 있어서,
    상기 제 2 소스 영역이나 혹은 제 2 드레인 영역이 일방향으로 달려, 상기 일방향으로 나열된 다른 메모리 셀의 제 2 소스 영역이나 혹은 제 2 드레인 영역과 공유하여 컨택(contact)을 경유하지 않고 직접 접속될 수 있는 것을 특징으로 하는 비휘발성 메모리.
  9. 제1항 또는 제2항에 있어서,
    상기 게이트 절연층이 상기 절연 분리막으로 이격되어 제 1 저장층 및 제 2 저장층으로 분리되며,
    상기 절연 분리막이 프로그램 동작시 게이트와 반도체 기판 사이에 있는 게이트 절연층에 저항성 경로가 생성을 막아주는 것을 특징으로 하는 비휘발성 메모리.
  10. 제2항에 있어서,
    상기 제 1 다이오드 구조체를 이루는 제 1 소스 영역과 제 2 소스 영역 또는 상기 제 2 다이오드 구조체를 이루는 제 1 드레인 영역과 제 2 드레인 영역은 PN 접합 다이오드를 이루기 위해 각각 N형과 P형 반도체 또는 각각 P형과 N형 반도체이거나, 쇼트키(Schottky) 다이오드를 이루기 위해, 각각 반도체와 메탈 또는 각각 메탈과 반도체이거나, 그 외 각각 다이오드 특성을 갖는 물질로 구성될 수 있는 것을 특징으로 하는 비휘발성 메모리.
  11. 제1항, 제3항 및 제4항 중 어느 한 항에 있어서,
    상기 메탈층은 메탈, 실리사이드, 금속화합물, 또는 반도체와 접합되면 다이오드 특성을 갖는 물질로 구성될 수 있는 것을 특징으로 하는 비휘발성 메모리.
  12. 제1항, 제3항 및 제4항 중 어느 한 항에 있어서,
    상기 게이트에 접속된 게이트 전극(GG)은 워드라인에 접속되고, 상기 소스 영역 및 드레인 영역에 각각 접속된 소스 전극(SS)과 드레인 전극(DD)은 각각의 비트라인에 접속되는 구성의 메모리 어레이에 대한 프로그램 동작할 때는 워드라인이 선택되면 선택된 워드라인에 VPP 전압이 인가되고 그 외 선택되지 않은 워드라인들은 0V 전압으로 프리차지(pre-charge)된 플로팅 상태(floating state)가 되거나 또는 상기 게이트 전극(GG)은 비트라인에 접속되고, 상기 소스 전극(SS)과 드레인 전극(DD)은 각각의 워드라인에 접속되는 구성의 메모리 어레이에 대한 프로그램 동작할 때는 워드라인이 선택되면 선택된 워드라인에 0V 전압이 인가되고 그 외 선택되지 않은 워드라인들은 VPP 전압으로 프리차지(pre-charge)된 플로팅 상태(floating state)가 되며,
    제 1 비트 셀을 프로그램할 경우, 소스 전극(SS)에 0V 전압을 인가하며 제 2 비트 셀을 프로그램할 경우, 드레인 전극(DD)에 0V 전압을 인가하고, 프로그램 동작에서 제 1 비트 셀을 프로그램 방지할 경우, 소스 전극(SS)이 플로팅 상태(floating state)가 되고 제 2 비트 셀을 프로그램 방지할 경우, 드레인 전극(DD)이 플로팅 상태(floating state)가 되는 것을 특징으로 하는 비휘발성 메모리.
  13. 제1항, 제3항 및 제4항 중 어느 한 항에 있어서,
    쓰기 동작회로는 쓰기 프리차지 신호(WPB)를 받아 제어되는 트랜지스터들로 구성되는 비트라인 프리차지 회로를 포함하며, 상기 게이트 전극(GG)은 워드라인에 접속되고,
    상기 소스 영역과 드레인 영역에 각각 접속된 소스 전극(SS)과 드레인 전극(DD)이 각각 비트라인에 접속되는 구성이면, 컬럼 디코더는 비트라인(BL0, BL1)을 VPP 전압으로 프리차지(pre-charge)하며,
    상기 게이트에 접속된 게이트 전극(GG)이 비트라인에 접속되고 상기 소스 전극(SS)과 드레인 전극(DD)이 각각 워드라인에 접속되는 구성이면, 컬럼 디코더는 비트라인(BL0, BL1)을 0V 전압으로 프리차지(pre-charge)하는 것을 특징으로 하는 비휘발성 메모리.
  14. 제1항, 제3항 및 제4항 중 어느 한항에 있어서,
    읽기 동작에 필요한 회로는 글로벌 비트라인(GBL0,GBL1)과 연결되어 있으며 컬럼 디코딩에 의해 선택되는 비트라인(BL0,BL1)과, 상기 비트라인(BL0, BL1)의 전기적인 상태가 글로벌 비트라인(GBL0,GBL1)으로 전달되어 저장된 데이터를 판독하는 센스 증폭기를 포함하며,
    상기 게이트에 접속된 게이트 전극(GG)이 워드라인에 접속되고, 상기 소스 영역 및 드레인 영역에 각각 접속된 소스 전극(SS)과 드레인 전극(DD)이 각각 비트라인에 접속되는 구성이면, 상기 글로벌 비트라인(GBL0, GBL1)을 0V 전압으로 프리차지(pre-charge)하기 위한 트랜지스터를 포함하거나 또는
    게이트 전극(GG)이 비트라인에 접속되고, 소스 전극(SS)과 드레인 전극(DD)이 각각 워드라인에 접속되는 구성이면, VCC 전압으로 프리차지(pre-charge)하기 위한 트랜지스터를 포함하는 것을 특징으로 하는 비휘발성 메모리.
  15. 비휘발성 메모리의 제조 방법에 있어서,
    반도체 기판을 준비하는 단계;
    반도체 기판에 절연 분리막을 형성하는 단계;
    상기 반도체 기판과 상보적인 도펀트로 저농도로 이온 임플란트하여 제 1 소스 영역 및 제 1 드레인 영역을 형성하는 단계;
    반도체 기판상에 게이트 절연층을 적층시키는 단계;
    메탈층과 전도층으로 이루어진 게이트를 형성하는 단계;
    상기 게이트 측벽에 측벽 스페이서를 형성하는 단계; 및
    상기 반도체 기판과 상보적인 도펀트로 고농도로 이온 임플란트하여 제 2 소스 영역 및 제 2 드레인 영역을 형성하는 단계;
    를 포함하여 이루어지는 것을 특징으로 하는 비휘발성 메모리의 제조 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180000368A (ko) * 2016-06-22 2018-01-03 매그나칩 반도체 유한회사 Otp 셀 및 이를 이용한 otp 메모리 에레이
US11605428B2 (en) 2020-01-14 2023-03-14 Samsung Electronics Co., Ltd. Vertical nonvolatile memory device including memory cell string

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101088954B1 (ko) * 2011-08-26 2011-12-01 권의필 프로그램이 가능한 비휘발성 메모리
US20130299764A1 (en) * 2012-05-11 2013-11-14 Globalfoundries Singapore Pte. Ltd. Localized device
US20160005882A1 (en) * 2014-04-29 2016-01-07 Korea Institute Of Science And Technology Nonvolatile memory device including programmable memory cell and method of fabricating the same
US10163979B2 (en) * 2014-09-11 2018-12-25 Globalfoundries Singapore Pte. Ltd. Selector-resistive random access memory cell
US9859732B2 (en) 2014-09-16 2018-01-02 Navitas Semiconductor, Inc. Half bridge power conversion circuits using GaN devices
US9571093B2 (en) 2014-09-16 2017-02-14 Navitas Semiconductor, Inc. Half bridge driver circuits
JP5756971B1 (ja) * 2014-10-31 2015-07-29 株式会社フローディア アンチヒューズメモリおよび半導体記憶装置
JP6500200B2 (ja) * 2015-02-25 2019-04-17 株式会社フローディア 半導体記憶装置
TWI727960B (zh) * 2015-07-21 2021-05-21 美商愛德斯托科技公司 具形成於位元線下共用導體之具可程式阻抗元件記憶體裝置
US9831867B1 (en) 2016-02-22 2017-11-28 Navitas Semiconductor, Inc. Half bridge driver circuits
US10109791B2 (en) * 2016-08-24 2018-10-23 Euipil Kwon Nonvolatile memory device and method of fabricating the same
US10147492B1 (en) * 2017-11-27 2018-12-04 Flashsilicon Incorporation MOSFET threshold voltage sensing scheme for non-volatile memory
CN108155151A (zh) * 2017-12-21 2018-06-12 德淮半导体有限公司 金属氧化物半导体晶体管及其制造方法
EP3683833A4 (en) * 2018-08-30 2020-08-12 Shenzhen Weitongbo Technology Co., Ltd. STORAGE UNIT, STORAGE DEVICE, AND METHOD OF OPERATING A STORAGE UNIT
US11417762B2 (en) * 2019-06-26 2022-08-16 Skyworks Solutions, Inc. Switch with integrated Schottky barrier contact
CN113629098B (zh) * 2020-05-07 2023-11-07 华邦电子股份有限公司 电阻式存储器装置
US10950302B1 (en) * 2020-05-19 2021-03-16 Winbond Electronics Corp. Resistive memory device
US11094388B1 (en) 2020-07-20 2021-08-17 Winbond Electronics Corp. Anti-fuse device and program method using the same
CN113471205B (zh) * 2021-06-30 2023-11-03 沈阳工业大学 一种非易失性可重置双向开关装置及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070002662A (ko) * 2005-06-30 2007-01-05 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US7282409B2 (en) 2004-06-23 2007-10-16 Micron Technology, Inc. Isolation structure for a memory cell using Al2O3 dielectric
KR101063567B1 (ko) 2011-06-24 2011-09-07 권의필 Ｍｏｓ 디바이스 및 그 제조방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5768186A (en) * 1996-10-25 1998-06-16 Ma; Yueh Yale High density single poly metal-gate non-volatile memory cell
TW456002B (en) * 1999-04-03 2001-09-21 Taiwan Semiconductor Mfg Manufacturing method of mask ROM
KR20010056831A (ko) 1999-12-17 2001-07-04 박종섭 반도체 소자의 앤티퓨즈 형성방법
US20020142531A1 (en) * 2001-03-29 2002-10-03 Hsu Sheng Teng Dual damascene copper gate and interconnect therefore

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7282409B2 (en) 2004-06-23 2007-10-16 Micron Technology, Inc. Isolation structure for a memory cell using Al2O3 dielectric
KR20070002662A (ko) * 2005-06-30 2007-01-05 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR101063567B1 (ko) 2011-06-24 2011-09-07 권의필 Ｍｏｓ 디바이스 및 그 제조방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180000368A (ko) * 2016-06-22 2018-01-03 매그나칩 반도체 유한회사 Otp 셀 및 이를 이용한 otp 메모리 에레이
KR102106664B1 (ko) 2016-06-22 2020-05-06 매그나칩 반도체 유한회사 Otp 셀 및 이를 이용한 otp 메모리 어레이
US11605428B2 (en) 2020-01-14 2023-03-14 Samsung Electronics Co., Ltd. Vertical nonvolatile memory device including memory cell string
US11894053B2 (en) 2020-01-14 2024-02-06 Samsung Electronics Co., Ltd. Vertical nonvolatile memory device including memory cell string

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