KR101088954B1 - 프로그램이 가능한 비휘발성 메모리 - Google Patents
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Abstract
본 발명은 한 번 프로그램이 가능한 비휘발성 반도체 메모리 장치에 대한 것으로서, 보다 상세하게는, 2 비트를 저장할 수 있는 메모리 셀로서 앤티퓨즈 역할하는 1개의 트랜지스터와 액세스 위한 2개의 다이오드로 구성되는 메모리 셀을 포함하는 프로그램이 가능한 비휘발성 메모리에 관한 것이다.
본 발명은 2 비트를 저장할 수 있는 메모리 셀로서 앤티퓨즈 역할하는 1개의 트랜지스터와 액세스를 위한 2개의 다이오드로 구성되는 셀 트랜지스터를 포함하되, 상기 셀 트랜지스터는 메탈로 형성된 소스 전극과 소스 영역 접촉 구조로써 제조되는 제 1 다이오드와, 메탈로 형성된 드레인 전극과 드레인 영역 접촉 구조로써 제조되는 제 2 다이오드로 구성되며, 상기 셀 트랜지스터의 소스 영역과 게이트 사이의 산화막이 제 1 저장장소로서 제 1 앤티퓨즈가 되고, 상기 셀 트랜지스터의 드레인 영역과 게이트 사이의 산화막이 제 2 저장장소로서 제 2 앤티퓨즈가 되며, 상기 2개의 앤티퓨즈를 액세스하기 위해 상기 2개의 다이오드가 각각 직렬로 연결되는 것을 특징으로 한다.
본 발명은 2 비트를 저장할 수 있는 메모리 셀로서 앤티퓨즈 역할하는 1개의 트랜지스터와 액세스를 위한 2개의 다이오드로 구성되는 셀 트랜지스터를 포함하되, 상기 셀 트랜지스터는 메탈로 형성된 소스 전극과 소스 영역 접촉 구조로써 제조되는 제 1 다이오드와, 메탈로 형성된 드레인 전극과 드레인 영역 접촉 구조로써 제조되는 제 2 다이오드로 구성되며, 상기 셀 트랜지스터의 소스 영역과 게이트 사이의 산화막이 제 1 저장장소로서 제 1 앤티퓨즈가 되고, 상기 셀 트랜지스터의 드레인 영역과 게이트 사이의 산화막이 제 2 저장장소로서 제 2 앤티퓨즈가 되며, 상기 2개의 앤티퓨즈를 액세스하기 위해 상기 2개의 다이오드가 각각 직렬로 연결되는 것을 특징으로 한다.
Description
본 발명은 한 번 프로그램이 가능한 비휘발성 반도체 메모리 장치에 대한 것으로서, 보다 상세하게는, 2 비트를 저장할 수 있는 메모리 셀로서 앤티퓨즈 역할하는 1개의 트랜지스터와 액세스를 위한 2개의 다이오드로 구성되는 메모리 셀을 포함하는 프로그램이 가능한 비휘발성 메모리에 관한 것이다.
종래 기술인 한국공개특허 제2001-0056831호는 반도체 소자의 앤티퓨즈를 형성하는 방법에 관한 것으로, 더 상세하게는 반도체 기판의 직각모양의 모서리부분을 이용하여 보다 낮은 전압에서 쉽게 절연막이 깨질 수 있도록 하는 반도체 소자의 앤티퓨즈 형성방법에 관한 것으로, 상기 기술에 의한 앤티퓨즈의 형성방법은 하부 공정이 완료된 반도체 기판 상에 일정한 패턴을 형성하여 직각모양의 모서리를 갖는 구조로 형성하는 단계 이후 게이트 산화막을 증착하고 게이트 산화막의 상부에 나이트라이드 막/제 1폴리실리콘막을 적층하는 단계 이후 반도체 기판의 직각모양의 모서리 부분의 제 1 폴리실리콘막이 노출되도록 감광막 패턴을 형성하는 단계 이후 노출된 제 1 폴리실리콘막을 건식식각을 행하여 반도체 기판의 직각모양의 모서리 부분의 나이트라이드 막이 우선적으로 노출되도록 하는 단계 이후 나이트라이드 막을 건식식각하는 단계 및 이후 제 2 폴리실리콘막을 증착하고 패턴을 형성하는 단계를 포함하여 이루어져 있고, 상기 기술에 따른 반도체 소자의 앤티퓨즈 형성방법에 의하여 보다 낮은 전압을 사용하여서도 깨뜨릴 수 있는 반도체 소자의 앤티퓨즈 형성방법에 대한 것이다.
또한 종래 기술인 한국공개특허 제1997-0067848호는 워드 라인의 정보를 액세스하는 액세스 트랜지스터(T)와, 액세스 트랜지스터(T)가 동작함에 따라 비트라인을 통해 저장된 정보를 저장하는 스토리지 노드 캐패시터(C)와, 스토리지 노드 캐패시터에 전하를 공급하는 차아지업 트랜지스터(P)로 구성되어, 스토리지 노드 캐패시터에 지속적인 전하를 공급할 수 있고, 이로써, 반도체 메모리 소자의 처리 속도를 향상시킬 수 있는 반도체 메모리 소자 및 그의 제조방법에 대한 것이다.
한편 비휘발성 반도체 메모리는 전원이 공급이 되지 않아도 메모리 셀에 저장된 정보가 계속 유지되는 반도체 메모리이다.
이러한 한 번 프로그램(One-time programmable, OTP)할 수 있는 비휘발성 메모리 장치는 전기적으로 프로그램이 되며, 상기 메모리 장치의 데이터 저장 원리는 게이트 산화막 사이에 프로그램을 위한 고전압을 인가함으로써 게이트 브레이크다운(gate breakdown)을 유발시키면 저항성 경로가 생성되는데 이를 이용한 것이다.
본 발명과 관련된 기술로서 도 1은 저장 N-채널 MOS 트랜지스터(990)에 대한 단면도이다. 도 1에 도시된 바와 같이 통상적인 N-채널 MOS 트랜지스터로서 얇은 산화막(935)을 갖고 있고, 그 산화막(935) 위에서 다결정 실리콘으로 형성된 게이트(940)가 있으며, 그 게이트(940) 측면에는 측벽 스페이스(925)가 형성되어 있고, 게이트(940)를 사이에 두고 이격하여 소스 영역(926)과 드레인 영역(927)이 N형으로 고농도 및 저농도를 도핑되어 있으며, 반도체 기판(915)은 P형으로 저농도로 도핑되어 있다. 상기 저장 N-채널 MOS 트랜지스터(990)에서 게이트(940)에 0V 전압을 갖는 그라운드(GND)에 접속되어 있고, 그리고 소스 영역(926)나 드레인 영역(927)에 고전압을 인가하여 산화막에서 게이트 브레이크다운(gate breakdown)을 유발시켜 저항성 경로를 생성시키는 것이 프로그램의 기본 원리이다. 따라서 소스 영역(926)나 드레인 영역(927)에 프로그램을 위한 고전압을 인가할 수 있는 액세스 MOS 트랜지스터가 필요하다. 게이트 브레이크다운(gate breakdown)이 발생되는 경로로서 게이트(940)와 소스 영역(926) 사이의 산화막(935)에 생성되는 저항성 경로(936)와, 게이트(940)와 드레인 영역(927)사이의 산화막(935)에 생성되는 저항성 경로(937)가 이해를 돕기 위해 따로 굵은 선으로 도시되어 있다. 상기 저장 MOS 트랜지스터(990)는 얇은 산화막 MOS 트랜지스터가 사용되는 데 반면에 고전압 동작에 적합하기 위해 액세스 MOS 트랜지스터는 두꺼운 산화막 MOS 트랜지스터가 사용되어야 한다는 단점이 있다. 또한 액세스 트랜지스터가 필요하여 집적도를 높히는 데 기본 한계가 있다는 단점이 있다.
본 발명과 관련된 기술로서 도 2는 2개의 액세스 N-채널 MOS 트랜지스터와 1개의 저장 N-채널 MOS 트랜지스터로 구성되는 메모리 셀(910)에 대한 회로도이다. 도 2에서 도시한 바와 같이 저장 N-채널 MOS 트랜지스터(900)의 게이트는 0V 전압을 갖는 그라운드(GND)에 접지되어 있고 각각의 액세스 N-채널 MOS 트랜지스터(901,902)의 게이트는 각각의 워드라인(WL0,WL1)과 접속되어 있고 각각의 액세스 N-채널 MOS 트랜지스터(901,902)의 드레인은 비트라인(BL)과 공통으로 접속되어 있고 각각의 액세스 N-채널 MOS 트랜지스터(901,902)의 소스는 저장 N채널 MOS 트랜지스터(900)의 소스(956)와 드레인(957)에 각각으로 접속되어 있다.
앞에서 상술된 바와 같이 상기 액세스 N-채널 MOS 트랜지스터(901,902)들이 구성되어 있으므로 집적도를 높히는 데 기본 한계가 되는 요인이 되고 있다.
앞에서 상술된 바와 같이 저장 N-채널 MOS 트랜지스터(900)의 소스(956)나 드레인(957)에 프로그램을 위한 고전압을 인가하려면 액세스 N-채널 MOS 트랜지스터(901,902)를 통하여 고전압이 전달되어야 한다. 따라서 공통 비트라인(BL)에 고전압을 인가해야 하고 선택된 워드라인(WL0 혹은 WL1)에는 보다 높은 고전압을 인가해야 한다.
상기 종래 기술에 따르면 메모리 셀이 두 가지 두께가 다른 산화막 MOS 트랜지스터들이 고밀도로 제조되어야 하므로 보다 제조 공정이 상대적으로 까다로와진다. 또한 2 비트를 저장할 수 있는 메모리 셀을 구성하는 데 3개의 트랜지스터가 필요하므로 집적도를 높히는 데 기본적인 한계를 갖고 있다.
본 발명은 상기 종래 기술보다 집적도를 높히기 위해 본 발명에 따른 2 비트를 저장할 수 있는 메모리 셀을 구성하는 데 있어서, 1개의 트랜지스터와 2개의 다이오드로 구성된 메모리 셀 및 동작 방법을 제공하는 데 목적이 있다.
또한 본 발명은 보다 집적도를 높히기 위해 상기 트랜지스터를 제조하는 데 있어서, 추가적인 면적없이 2개의 다이오드를 포함하는 트랜지스터가 형성될 수 있는 구조와 그 제조방법을 제공하는 데 목적이 있다.
또한 본 발명은 복수 개의 상기 메모리 셀을 포함하는 반도체 메모리 장치 및 동작 방법을 제공하는 데 목적이 있다.
또한 본 발명은 제조 공정을 용이하게 하고 셀 면적을 줄이기 위해 상기 종래 기술과 달리 모두 얇은 산화막 MOS 트랜지스터들로 구성될 수 있는 메모리 어레이 및 이를 포함하는 반도체 메모리 장치 및 동작 방법을 제공하는 데 목적이 있다.
본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있으며, 본 발명의 실시예에 의해 보다 분명하게 알게 될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
본 발명은 2 비트를 저장할 수 있는 메모리 셀로서 앤티퓨즈 역할하는 1개의 트랜지스터와 액세스를 위한 2개의 다이오드로 구성되는 셀 트랜지스터를 포함하되, 상기 셀 트랜지스터는 메탈로 형성된 소스 전극과 소스 영역 접촉 구조로써 제조되는 제 1 다이오드와, 메탈로 형성된 드레인 전극과 드레인 영역 접촉 구조로써 제조되는 제 2 다이오드로 구성되며, 상기 셀 트랜지스터의 소스 영역과 게이트 사이의 산화막이 제 1 저장장소로서 제 1 앤티퓨즈가 되고, 상기 셀 트랜지스터의 드레인 영역과 게이트 사이의 산화막이 제 2 저장장소로서 제 2 앤티퓨즈가 되며, 상기 2개의 앤티퓨즈를 액세스하기 위해 상기 2개의 다이오드가 각각 직렬로 연결된다.
상기 다이오드들은 메탈로 형성된 소스/드레인 전극과 상기 소스/드레인 영역과의 접촉 구조에서 도펀트를 저농도로 도핑한 쇼트키(Schottky) 다이오드이다.
상기 제 1 다이오드의 애노드는 상기 소스 쪽 SS에 접속되어 있고, 상기 제 2 다이오드의 애노드는 상기 드레인 쪽 DD에 접속되며, 상기 셀 트랜지스터에서 트랜지스터의 바디는 VSB에 접속되어 있고, 제 1 앤티퓨즈와 제 2 앤티퓨즈는 게이트를 공통 전극으로 하고, 상기 게이트는 GG에 접속되되, 제 1 앤티퓨즈와 제 1 다이오드는 소스 영역과 공유하면서 직렬 연결구조로서 1 비트를 저장할 수 있는 제 1 비트 셀이 되고, 제 2 앤티퓨즈와 제 2 다이오드는 드레인 영역을 공유하면서 직렬 연결구조로서 1 비트를 저장할 수 있는 제 2 비트 셀이 된다.
상기 GG는 워드라인으로, 상기 SS와 DD는 각각의 비트라인으로 접속되거나
이와 반대로 상기 GG는 비트라인으로, 상기 SS와 DD는 각각 워드라인으로 접속된다.
본 발명은 게이트 산화막인 상기 앤티퓨즈들에 게이트 브레이크다운(gate breakdown)이 유발되어 저항성 경로가 생성되도록 상기 앤티퓨즈 사이에 전압이 된다.
상기 메모리 셀에서의 프로그램 동작에서 GG은 0V 전압으로 인가되고, VSB은 플로팅 상태(floating state)를 갖게되며, 상기 제 1 비트 셀을 프로그램할 경우, SS에 VPP 전압을 인가하며 상기 제 2 비트 셀을 프로그램할 경우, DD에 VPP 전압을 인가하고, 상기 프로그램 동작에서 상기 제 1 비트 셀을 프로그램 방지할 경우, SS가 플로팅 상태(floating state)가 되고 상기 제 2 비트 셀을 프로그램 방지할 경우, DD가 플로팅 상태(floating state)가 된다.
상기 GG가 워드라인에 접속되고, 상기 SS와 DD가 각각의 비트라인에 접속되는 구성의 쓰기 동작에서, 컬럼 디코더는 비트라인(BL0, BL1)을 VHH 전압으로 프리차지(pre-charge)하고, 쓰기 프리차지 신호(WPB)를 받아 제어되는 트랜지스터들로 구성되는 비트라인 프리차지 회로를 포함한다.
상기 GG가 워드라인에 접속되고, 상기 SS와 DD가 각각의 비트라인에 접속되는 구성의 읽기 동작에 필요한 읽기 회로는, 글로벌 비트라인(GBL0,GBL1)과 연결되어 있으며 컬럼 디코딩에 의해 선택되는 비트라인(BL0,BL1)과, 상기 글로벌 비트라인(GBL0, GBL1)을 VCC 전압으로 프리차지(pre-charge)하기 위한 트랜지스터와, 상기 비트라인(BL0, BL1)의 전기적인 상태가 글로벌 비트라인(GBL0,GBL1)으로 전달되어 저장된 데이터를 판독하는 센스 증폭기를 포함한다.
상기 셀 트랜지스터로 구성된 전체적인 메모리 장치는, 복수개의 상기 메모리 셀로 배열하여 이루어진 메모리 어레이와, 상기 메모리 어레이에서 필요한 VSB를 생성하는 VSB공급기와, 상기 메모리 어레이에서 워드라인을 선택하는 로우 디코더와, VPP와 VHH를 생성하여 상기 로우 디코더, 컬럼 디코더 그리고 쓰기 회로에 공급하는 VPP생성기와, 비트라인을 선택하는 컬럼 디코더와, 입출력기로 부터 데이터 버스를 공급받고 제어기의 제어에 의해 글로벌 비트라인 버스인 GBL에 전달하는 쓰기 회로와, 저장된 데이터가 글로벌 비트라인 버스인 GBL로 전달되며 센스 증폭기가 GBL의 전기적인 상태를 감지, 증폭하여 디지탈 신호로 바꾸어 입출력기에 전달하는 데이터 읽기 동작에 필요한 읽기 회로와 내부를 제어하는 제어기와, 외부와 내부를 인터페이스하는 입출력기로 구성된다.
상기 GG가 비트라인에 접속되고, 상기 SS와 DD가 각각의 워드라인에 접속되는 구성의 쓰기 동작에서, 컬럼 디코더는 비트라인(BL0, BL1)을 VPP 전압으로 프리차지(pre-charge)하고, 쓰기 프리차지 신호(WPB)를 받아 제어되는 트랜지스터들로 구성되는 비트라인 프리차지 회로를 포함한다.
상기 GG가 비트라인에 접속되고, 상기 SS와 DD가 각각의 워드라인에 접속되는 구성의 읽기 동작에 필요한 읽기 회로는, 글로벌 비트라인(GBL0,GBL1)과 연결되어 있으며 컬럼 디코딩에 의해 선택되는 비트라인(BL0,BL1)과, 상기 글로벌 비트라인(GBL0, GBL1)을 0V 전압으로 프리차지(pre-charge)하기 위한 트랜지스터와, 상기 비트라인(BL0, BL1)의 전기적인 상태가 글로벌 비트라인(GBL0,GBL1)으로 전달되어 저장된 데이터를 판독하는 센스 증폭기를 포함한다.
상기 다이오드들은 메탈로 형성된 소스/드레인 전극과 상기 소스/드레인 영역과의 접촉 구조에서 도펀트를 저농도로 도핑한 쇼트키(Schottky) 다이오드 이외에 통상적인 P-N 접합 다이오드이거나 그 외 한쪽 방향 전류 특성을 갖는 소자로 구성될 수 있다.
한편, 상기 메모리 셀 구성에 있어서, 다이오드의 연결 방향을 반대로 하여 구성될 수 있다. 즉, 상기 다이오드들 중 제 1 다이오드의 케소드는 상기 소스 쪽 SS에 접속되어 있고, 상기 다이오드들 중 제 2 다이오드의 케소드는 상기 드레인 쪽 DD에 접속되며, 상기 트랜지스터에서 트랜지스터의 바디는 VSB에 접속되어 있고, 제 1 앤티퓨즈와 제 2 앤티퓨즈는 게이트를 공통 전극으로 하고, 상기 게이트는 GG에 접속되되, 제 1 앤티퓨즈와 제 1 다이오드는 소스 영역과 공유하면서 직렬 연결구조로서 1 비트를 저장할 수 있는 제 1 비트 셀이 되고, 제 2 앤티퓨즈와 제 2 다이오드는 드레인 영역을 공유하면서 직렬 연결구조로서 1 비트를 저장할 수 있는 제 2 비트 셀이 된다.
상기 GG가 워드라인에 접속되고, 상기 SS와 DD가 각각의 비트라인에 접속되는 구성의 메모리 어레이에 대한 프로그램 동작할때는 워드라인이 선택되면 선택된 워드라인에 0V 전압이 인가되고 그 외 선택되지 않은 워드라인들은 VPP 전압으로 프리차지(pre-charge)된 플로팅 상태(floating state)가 된다.
상기 GG가 비트라인에 접속되고, 상기 SS와 DD가 각각의 워드라인에 접속되는 구성의 메모리 어레이에 대한 프로그램 동작할때는 워드라인이 선택되면 선택된 워드라인에 VPP 전압이 인가되고 그 외 선택되지 않은 워드라인들은 VHH 전압으로 프리차지(pre-charge)된 플로팅 상태(floating state)가 된다.
본 발명에 따르면 2 비트를 저장할 수 있는 메모리 셀을 구성하는 데 있어서, 상기 종래기술은 3개의 트랜지스터가 사용되는 반면에, 본 발명은 1개의 셀 트랜지스터가 사용되므로, 트랜지스터 개수로 비교하면 본 발명은 상기 종래 기술에 비해 3배 정도로 집적도를 높일 수 있는 이점이 있다.
또한 종래 기술에서 메모리 셀을 구성하는 데 있어서 저장 트랜지스터는 얇은 산화막 트랜지스터가 사용되는 반면에 프로그램을 위한 고전압을 인가하기 위해 액세스 트랜지스터로서 두꺼운 산화막 트랜지스터을 사용해야 하는 단점이 있으나, 본 발명 따른 메모리 셀은 1개의 얇은 산화막 트랜지스터를 사용하므로 메모리 에레이에 대한 제조 공정이 용이하고 면적을 최소화하는 데 이점이 있다.
도 1은 종래 기술에 따른 저장 MOS 트랜지스터를 보여주는 단면도.
도 2는 종래 기술에 따른 메모리 셀에 대한 회로 도면.
도 3은 본 발명에 따른 메모리 셀에 대한 단면도.
도 4는 본 발명에 따른 메모리 셀에 대한 회로 도면.
도 5는 본 발명에 따른 메모리 셀에 대한 프로그램 이전 상태로 산화막을 앤티퓨즈로 변환하여 간단하게 도시한 등가적인 회로 도면.
도 6은 본 발명의 따른 메모리 셀에서 제 1 비트 셀을 프로그램한 이후의 등가적인 회로 도면.
도 7a는 본 발명에 따른 메모리 어레이-A에 대한 회로 도면.
도 7b는 본 발명에 따른 메모리 어레이-B에 대한 회로 도면.
도 8a는 본 발명의 실시예 따른 메모리 어레이-A에 대한 프로그램 및 읽기 동작을 설명하기 위한 회로 도면.
도 8b는 본 발명의 실시예 따른 메모리 어레이-B에 대한 프로그램 및 읽기 동작을 설명하기 위한 회로 도면.
도 9a는 본 발명에 따른 메모리 어레이-A에 데이터를 전달하기 위한 컬럼 디코더 일부 회로 및 쓰기 회로 도면.
도 9b는 본 발명에 따른 메모리 어레이-B에 데이터를 전달하기 위한 컬럼 디코더 일부 회로 및 쓰기 회로 도면.
도 10a는 본 발명에 따른 A형 구성의 메모리 장치에서 데이터가 프로그램이 되는 것을 보여주는 타이밍 도면.
도 10b는 본 발명에 따른 B형 구성의 메모리 장치에서 데이터가 프로그램이 되는 것을 보여주는 타이밍 도면.
도 11a는 본 발명에 따라 메모리 어레이-A에 저장된 데이터를 센스 증폭기로 판독하는 것을 보여 주는 컬럼 디코더 일부 회로 및 읽기 회로 도면.
도 11b은 본 발명에 따라 메모리 어레이-B에 저장된 데이터를 센스 증폭기로 판독하는 것을 보여 주는 컬럼 디코더 일부 회로 및 읽기 회로 도면.
도 12a는 본 발명에 따른 A형 구성의 메모리 장치에서 저장된 데이터를 읽는 것을 보여주는 타이밍 도면.
도 12b는 본 발명에 따른 B형 구성의 메모리 장치에서 저장된 데이터를 읽는 것을 보여주는 타이밍 도면.
도 13은 본 발명에 따른 전체적인 메모리 구성 도면.
도 2는 종래 기술에 따른 메모리 셀에 대한 회로 도면.
도 3은 본 발명에 따른 메모리 셀에 대한 단면도.
도 4는 본 발명에 따른 메모리 셀에 대한 회로 도면.
도 5는 본 발명에 따른 메모리 셀에 대한 프로그램 이전 상태로 산화막을 앤티퓨즈로 변환하여 간단하게 도시한 등가적인 회로 도면.
도 6은 본 발명의 따른 메모리 셀에서 제 1 비트 셀을 프로그램한 이후의 등가적인 회로 도면.
도 7a는 본 발명에 따른 메모리 어레이-A에 대한 회로 도면.
도 7b는 본 발명에 따른 메모리 어레이-B에 대한 회로 도면.
도 8a는 본 발명의 실시예 따른 메모리 어레이-A에 대한 프로그램 및 읽기 동작을 설명하기 위한 회로 도면.
도 8b는 본 발명의 실시예 따른 메모리 어레이-B에 대한 프로그램 및 읽기 동작을 설명하기 위한 회로 도면.
도 9a는 본 발명에 따른 메모리 어레이-A에 데이터를 전달하기 위한 컬럼 디코더 일부 회로 및 쓰기 회로 도면.
도 9b는 본 발명에 따른 메모리 어레이-B에 데이터를 전달하기 위한 컬럼 디코더 일부 회로 및 쓰기 회로 도면.
도 10a는 본 발명에 따른 A형 구성의 메모리 장치에서 데이터가 프로그램이 되는 것을 보여주는 타이밍 도면.
도 10b는 본 발명에 따른 B형 구성의 메모리 장치에서 데이터가 프로그램이 되는 것을 보여주는 타이밍 도면.
도 11a는 본 발명에 따라 메모리 어레이-A에 저장된 데이터를 센스 증폭기로 판독하는 것을 보여 주는 컬럼 디코더 일부 회로 및 읽기 회로 도면.
도 11b은 본 발명에 따라 메모리 어레이-B에 저장된 데이터를 센스 증폭기로 판독하는 것을 보여 주는 컬럼 디코더 일부 회로 및 읽기 회로 도면.
도 12a는 본 발명에 따른 A형 구성의 메모리 장치에서 저장된 데이터를 읽는 것을 보여주는 타이밍 도면.
도 12b는 본 발명에 따른 B형 구성의 메모리 장치에서 저장된 데이터를 읽는 것을 보여주는 타이밍 도면.
도 13은 본 발명에 따른 전체적인 메모리 구성 도면.
이어지는 본 발명을 실시하기 위한 구체적인 내용은 사실상 본 발명의 단순한 예시에 해당하며 본 발명이나 본 발명의 적용 및 사용들을 제한하고자 의도된 것은 아니다. 또한, 앞에서 기재된 기술 분야, 배경기술, 발명의 목적 및 하기 상세한 설명에서 내포된 어떤 이론들에 의해 구속되고자 하는 어떤 의도도 없다.
이하 본 발명의 실시를 위한 구체적인 내용은 도면을 참조하여 자세히 설명한다.
본 발명은 벌크 실리콘 웨이퍼 혹은 절연 층상의 실리콘의 박막(보통은 실리콘-온-절연체 즉, SOI로 알려짐)으로 구성된 반도체 기판에 위에 형성되는 MOS 디바이스를 포함한다.
이하 셀 트랜지스터의 게이트 산화막에 저항성 경로가 없는 상태는 데이터 '1'로, 저항성 경로가 있으면 데이터 '0'으로 저장된 것으로 정의하여 설명한다. 반대의 경우도 정의 될 수 있으며 본 발명이 여기에 국한되는 것은 아니다.
이하 쓰기 및 읽기 회로 및 동작관련하여 비트라인로서 BL0, BL1으로, 글로벌 비트라인로서 GBL0, GBL1으로, 쓰기 데이터 입력신호로서 WD0, WD1으로, 읽기 데이터 출력신호로서 RD0, RD1 등으로, 2 비트 데이터 버스로 줄여서 설명하는 것은 본 발명에 따른 일 실시예로 간단히 설명하기 위함이며, 본 발명이 여기에 국한되는 것은 아니다.
본 발명에 따른 메모리 셀(250)이 도 3에 단면도로 도시되어 있다.
본 발명에 따른 도 4는 도 3에 도시된 메모리 셀(250)에 대한 회로도이다.
도 5는 상기 메모리 셀(250)에 대해 이해를 돕기위해 앤티퓨즈와 다이오드 중심으로 간단하게 표현한 등가적인 회로도이다.
상기 메모리 셀(250)은 도 3 및 도 4에 도시된 바와 같이 1개의 트랜지스터와 2개의 다이오드로 구성된다.
즉 본 발명에 따른 프로그램이 가능한 비휘발성 메모리는 2 비트를 저장할 수 있는 메모리 셀로서 앤티퓨즈 역할을 하는 1개의 트랜지스터와 액세스를 위한 2개의 다이오드로 구성되는 메모리 셀을 포함한다.
여기에서 상기 메모리 셀은 메탈로 형성된 소스 전극과 소스 영역 접촉 구조로써 제조되는 제 1 다이오드와, 상기 셀 트랜지스터에서 메탈로 형성된 드레인 전극과 드레인 영역 접촉 구조로써 제조되는 제 2 다이오드로 구성된다.
즉 상기 셀 트랜지스터의 소스 영역과 게이트 사이의 산화막이 제 1 저장장소로서 제 1 앤티퓨즈가 되고, 상기 셀 트랜지스터의 드레인 영역과 게이트 사이의 산화막이 제 2 저장장소로서 제 2 앤티퓨즈가 되며, 상기 2개의 앤티퓨즈를 액세스하기 위해 2개의 다이오드가 각각 직렬로 연결되는 것이 바람직하다.
구체적으로 살펴보면, 상기 메모리 셀을 제조하는 데 있어서, 상기 다이오드들은 본 발명에 따라 소스 전극(246)와 소스 영역(226)과의 접촉 구조체(216), 드레인 전극(247)와 드레인 영역(227)과의 접촉 구조체(217)에서 쇼트키(Schottky) 다이오드를 형성시켜 제조된다.
본 발명에 따른 일 실시예에서 상기 메모리 셀(250)은 게이트에 0V 전압이 인가되더라도 채널이 형성되지 않도록 하기 위해 N-채널 MOS 트랜지스터가 사용되는 것이 바람직하다. 하지만 본 발명이 상기 N-채널 MOS 트랜지스터에만 국한되지 않고 동작 전압으로 달리하여 P-채널 MOS 트랜지스터가 사용될 수 있다.
도 3에 도시된 바와 같이 상기 메모리 셀(250)은 통상적인 N-채널 MOS 트랜지스터와 유사하게 다결정 실리콘으로 형성된 게이트(240)가 얇은 산화막(235)의 위에 놓이고 그 게이트(240) 측면에는 측벽 스페이스(225)가 형성되어 있고, 상기 게이트(240)를 사이에 두고 이격하여 소스 영역(226)과 드레인 영역(227)에 N형 도펀트가 저농도로 도핑되어 있으며, 반도체 기판(215)은 P형으로 저농도로 도핑되어 있다.
여기에서 반도체 기판(215)은 P형으로 도핑된 것에 국한되지 않고 P형 웰로 형성된 경우도 포함된다는 것을 인지해야 할 것이다.
상기 소스 영역(226) 위에 실리사이드(245)로 증착된 소스 전극(246)과 서로 접촉된 구조로 되어있다. 상기 드레인 영역(227) 위에도 유사하게 실리사이드(245)가 증착된 드레인 전극(247)과 서로 접촉된 구조로 되어있다.
본 발명은 상기 구조에서 상기 실리사이드(245)를 메탈로 대체하여 실시되는 것도 포함된다는 것이 인지되어야 할 것이다.
통상적인 MOS 트랜지스터에서는 상기 소스 영역(226)과 드레인 영역(227)에 도펀트가 고농도로 도핑되어 소스 전극(246)과 소스 영역(226)의 접촉 구조체(216), 드레인 전극(247)과 드레인 영역(227)의 접촉 구조체(217)는 오믹 접촉(ohmic contact)이다. 하지만 도 3에서 도시된 바와 같이 본 발명에 따른 제조 방법은 통상적인 MOS 트랜지스터와 달리 쇼트키(Schottky) 다이오드를 형성시키기 위해 상기 소스 영역(226)과 드레인 영역(227)에 도펀트가 고농도가 아닌 저농도로 도핑된다.
널리 공지된 바와 같이 저농도로 도핑된 반도체와 메탈이 접촉되면 쇼트키(Schottky) 다이오드가 형성된다. 상기와 같은 원리로 소스 영역(226)과 소스 전극(246)와 접촉 구조체(216)는 쇼트키 다이오드가 되며, 여기에서 제 1 다이오드로 정의한다. 또한 상기와 같은 원리로 드레인 영역(227)과 드레인 전극(247)와 접촉 구조체(217)는 쇼트키 다이오드가 되며 여기에서 제 2 다이오드로 정의한다.
이하 본 발명에 따른 상기 메모리 셀을 구성하는 1개의 트랜지스터로서, 2개의 다이오드를 포함하는 상기 트랜지스터를 셀 트랜지스터로 지칭한다.
또한 본 발명은 보다 집적도를 높이기 위해 상기 트랜지스터에 2개의 다이오드가 포함될 수 있는 구조이다.
본 발명에 따른 메모리 셀 구성에 있어서 상기 트랜지스터는 통상적인 모든 MOS 트랜지스터가 될 수 있으며 상기 다이오드는 통상적인 모든 다이오드가 되는 것을 포함한다.
따라서 본 발명에 따른 상기 메모리 셀은 다이오드에 의한 추가적인 면적없이 2개의 다이오드를 포함하는 1개의 트랜지스터, 즉 1개의 셀 트랜지스터로 구성될 수 있다.
즉 상기 메모리 셀에서 면적으로 볼때 1개의 트랜지스터가 차지하는 것과 같다.
본 발명에 따른 상기 셀 트랜지스터는 기본적인 MOS 디바이스 구조로 2개의 앤티퓨즈로 활용될수 있는 게이트 산화막을 갖고 있다.
상기 트랜지스터에서 소스 영역(226)과 게이트(240) 사이의 산화막이 제 1 앤티퓨즈(296)가 되고, 드레인 영역(227)과 게이트(240) 사이의 산화막이 제 2 앤티퓨즈가 된다.
상기 제 1 앤티퓨즈(296)와 제 1 다이오드(286)는 소스 영역(226)과 공유하면서 직렬 연결구조로서 1 비트를 저장할 수 있는 제 1 비트 셀(206)이 된다.
상기 제 2 앤티퓨즈(297)와 제 2 다이오드(287)는 드레인 영역(227)을 공유하면서 직렬 연결구조로서 1 비트를 저장할 수 있는 제 2 비트 셀(207)이 된다.
상기 제 1 앤티퓨즈(296)과 제 2 앤티퓨즈(297)의 한 쪽 전극은 게이트(240)에 공통으로 접속된 구조이다. 또한 게이트(240)는 GG에 접속되어 있다.
상기 제 1 다이오드(286)의 애노드는 소스 쪽 SS에 접속되어 있고, 상기 제 2 다이오드(287)의 애노드는 드레인 쪽 DD에 접속되어 있다.
도 5는 본 발명에 따른 메모리 셀에 대한 프로그램 이전 상태로 산화막을 앤티퓨즈(296,297)로 변환하여 간단하게 도시한 등가적인 회로 도면이다.
상기 메모리 셀(250)에서 본 발명에 따른 프로그램에 있어서 게이트 산화막인 앤티퓨즈에 게이트 브레이크다운(gate breakdown)이 유발되어 저항성 경로가 생성되도록 앤티퓨즈 사이에 충분한 고전압이 인가된다. 상기 고전압을 VAF 전압으로 정의하여 설명한다.
VCC 전압은 통상적으로 게이트 산화막에 걸리는 전계가 약 5 MV/cm 정도가 되도록 하며 게이트 산화막에 게이트 브레이크다운을 유발시키기 위해 필요한 전계는 약 20 MV/cm 정도가 되도록 하는 것이 바람직한 예가 될 수 있다.
예를 들어 게이트 길이가 130 nm를 갖는 공정에서 게이트 산화막의 두께가 2.3 nm이면 VCC 전압은 1.2 V 정도, 게이트 브레이크다운이 유발될 수 있는 VAF 전압은 5V 정도로 하는 것이 바람직하다.
따라서 상기 예를 적용하면 프로그램을 위한 VPP 전압은 5.3V 정도로 하는 것이 바람직하다. 이하 후술될 VHH 전압은 VPP 전압의 반으로 2.2V 정도로 한다.
본 발명의 일 실시예에 따른 메모리 셀의 프로그램 동작에서 GG은 0V 전압으로 인가되고, VSB은 플로팅 상태(floating state)를 갖게 된다.
또한 제 1 비트 셀(206)을 프로그램할 경우, SS에 VPP 전압이 인가되며, 제 2 비트 셀(207)을 프로그램할 경우, DD에 VPP 전압이 인가된다.
상기 프로그램 동작에서 제 1 비트 셀(206)을 프로그램 방지할 경우, SS가 플로팅 상태(floating state)가 되고 제 2 비트 셀(207)을 프로그램 방지할 경우, DD가 플로팅 상태(floating state)가 된다.
이하 상기 제 1 비트 셀(206)에서 GG이 0V 전압이고 SS가 VPP 전압로 인가되는 경우를 예를 들어 설명한다.
제 1 다이오드의 케소드(226) 즉 소스 영역(226)은 VPP 전압에서 다이오드 문턱 전압을 뺀 전압이 걸리게 된다.
예를 들어 다이오드 문턱 전압이 0.2 내지 0.3V 라고 하면, 상기 예시에서 VPP 전압이 5.3V 정도이고, 상기 앤티퓨즈에 VAF 전압인 5V 정도가 걸리게 되므로 저항성 경로가 생성된다. 즉 프로그램이 되어, 데이터 '0'가 저장된 것이다. 상기 저항성 경로(236)가 이해를 돕기 위해 도 3에 굵은 선으로 따로 도시되어 있다.
저항 소자로 상기 저항성 경로를 나타내는 것은 도 6에 도시된 바와 같다.
도 6에 도시된 바와 같이 제 1 비트 셀(206)이 프로그램이 된 이후의 메모리 셀(250)로서 저항 소자로 나타낸 상기 저항성 경로(251)가 게이트(240)과 소스 영역(226) 사이에 추가된 등가적 회로가 된다.
다른 예로서 GG이 0V 전압이고 DD가 VPP 전압으로 인가되면 제 2 비트 셀(207)은 상기 제 1 비트 셀(206)과 동일한 구조이므로 제 1 비트 셀(206)과 유사하게 프로그램된다. 상기 예에 따라 생성되는 저항성 경로(237)가 이해를 돕기위해 도 3에 굵은 선으로 도시되어 있다.
본 발명에 따른 메모리 셀(250)에 대한 일 실시예에서 게이트(240)에 접속된 GG은 프로그램 동작일때 선택되면 0V 전압으로 인가되고 선택되지 않으면 VPP 전압으로 미리 프리차지(pre-charge)된 플로팅 상태(floating state)가 된다.
또한 반도체 기판(215)에 접속된 VSB는 보통 때는 0V 전압으로 인가되나 프로그램 동작일때는 플로팅 상태(floating state)로 된다. 이것은 게이트(240)와 VSB와의 전압차를 최소화하고 전류 경로를 차단하여 게이트(240)와 채널영역 사이의 산화막(235)에서 유발될 수 있는 게이트 브레이크다운(gate breakdown)을 방지하기 위함이다.
상기 메모리 셀에서 읽기 동작할때 WL와 SS/DD 사이에 다이오드 문턱전압 보다 높은 전압으로 다이오드에 대해 순방향 전압이 되도록 인가된다.
도 6에서 읽기 동작할때 WL에 0V 전압을 인가하고 SS 및 DD에 다이오드 문턱전압과 저항성 경로(251)에 의한 전압강하를 합한 전압보다 더 높은 전압을 인가할 경우, 제 1 다이오드(286)에 순방향 전압이 걸려 전류가 흐른다.
그러나 제 2 앤티퓨즈(297)가 캐퍼시터로 절연 상태이므로 제 2 앤티퓨즈(297)가 충분히 충전된 이후에는 제 2 다이오드(287)에 전류가 흐르지 않는다.
읽기 회로를 통하여 상기 전류 흐름을 감지하여 제 1 앤티퓨즈(296)에 저항성 경로가 생성되고 제 2 앤티퓨즈(297)에는 저항성 경로가 생성되지 않은 것을 판독할 수 있다.
복수 개의 상기 메모리 셀(250)을 행과 열로 배열하여 메모리 어레이가 구성되고 메모리 장치에 집적된다.
전술된 바와 같이 상기 메모리 셀(250)에서 워드라인과 비트라인을 접속하는 데 2가지 방법이 있다. 하나는 GG는 워드라인으로, SS와 DD는 각각의 비트라인으로 접속된다. 이하 이와 같이 구성된 메모리 어레이를 메모리 어레이-A이라고 지칭한다.
다른 하나는 이와 반대로 GG는 비트라인으로, SS와 DD는 각각 워드라인으로 접속된다. 이하 이와 같이 구성된 메모리 어레이를 메모리 어레이-B이라고 지칭한다.
본 발명의 일 실시예에 따른 메모리 어레이-A는 도 7a에 도시된 바와 같다.
본 발명의 일 실시예에 따른 메모리 어레이-B는 도 7b에 도시된 바와 같다.
도 7a에 도시된 바와 같이 메모리 어레이-A(140)는 복수 개의 메모리 셀(250)이 행렬 구조로 배열되어 집적되어 있다.
도 7b에 도시된 바와 같이 메모리 어레이-B(142)는 복수 개의 메모리 셀(250)이 행렬 구조로 배열되어 집적되어 있다.
도 7a에 도시된 바와 같이 상기 메모리 셀의 SS, DD는 다른 메모리 셀의 SS, DD과 접속되고 열로 나열되어 비트라인 버스(BL0, BL1, BL2, …)를 이룬다.
상기 비트라인 버스는 컬럼 디코더(column decoder)의 선택을 받아 글로벌 비트라인 버스(GBL0,GBL1,GBL2, …)와 연결되어 읽기 회로와 쓰기 회로에 데이터를 주고 받는다.
도 7b에 도시된 바와 같이 상기 메모리 셀의 GG는 다른 메모리 셀의 GG과 접속되고 열로 나열되어 비트라인 버스(BL0, BL1, BL2, …)를 이룬다.
상기 비트라인 버스는 컬럼 디코더(column decoder)의 선택을 받아 글로벌 비트라인 버스(GBL0,GBL1,GBL2, …)와 연결되어 읽기 회로와 쓰기 회로에 데이터를 주고 받는다.
본 발명에 따른 메모리 어레이-A에 대한 쓰기 동작에서, 컴럴 디코더는 글로벌 비트라인(GBL0, GBL1)을 VHH 전압으로 프리차지(pre-charge)하고, 쓰기 프리차지 신호(WPB)를 받아 제어되는 트랜지스터들로 구성되는 비트라인 프리차지 회로를 포함한다.
상기 글로벌 비트라인(GBL0, GBL1)은 쓰기 회로의 제어 및 데이터에 따라 VPP 전압이나 플로팅 상태(floating state)를 갖게 되고, 쓰기 데이터 입력신호(WD0,WD1)들은 레벨 쉬프터(level shifter)를 거쳐서 풀업(pull-up) 트랜지스터 및 패스(pass) 트랜지스터들을 통하여 상기 글로벌 비트라인(GBL0,GBL1)이 각각 프로그램이 되게 하기 위해 VPP 전압이나 프로그램 방지를 위해 플로팅 상태(floating state)를 갖게 하고, 컬럼 디코더에 의해 선택된 비트라인(BL0, BL1)에 전달된다.
본 발명에 따른 메모리 어레이-B에 대한 쓰기 동작에서, 컬럼 디코더는 글로벌 비트라인(GBL0, GBL1)을 VPP 전압으로 프리차지(pre-charge)하고, 쓰기 프리차지 신호(WPB)를 받아 제어되는 트랜지스터들로 구성되는 비트라인 프리차지 회로를 포함한다.
상기 글로벌 비트라인(GBL0, GBL1)은 쓰기 회로의 제어 및 데이터에 따라 0V 전압이나 플로팅 상태(floating state)를 갖게 되고, 쓰기 데이터 입력신호(WD0,WD1)들은 인버터를 거쳐서 풀다운(pull-down) 트랜지스터 및 패스(pass) 트랜지스터들을 통하여 상기 글로벌 비트라인(GBL0,GBL1)이 각각 프로그램이 되게 하기 위해 0V 전압이나 프로그램 방지를 위해 플로팅 상태(floating state)를 갖게 하고, 컬럼 디코더에 의해 선택된 비트라인(BL0, BL1)에 전달된다.
따라서, 데이터 '0' 또는 데이터 '1'로 저장되며, 상기 데이터 저장을 위해 쓰기 데이터 입력 신호(WD0, WD1)을 통하여 각각 데이터 입력 신호로서 로직 레벨 '0' 또는 로직 레벨 '1'이 입력된다.
또한 본 발명에 따른 메모리 어레이-A에 대한 읽기 동작에서, 선택된 셀 트랜지스터의 저장상태에 의해 비트라인의 전기적인 상태를 감지, 증폭할 수 있는 센스 증폭기(sense amplifier)에 의해 디지탈 데이터로 전환되고, 상기 읽기 동작에 필요한 읽기 회로는 글로벌 비트라인(GBL0,GBL1)과 연결되어 있으며 상기 글로벌 비트라인(GBL0, GBL1)을 VCC 전압으로 프리차지(pre-charge)하기 위한 트랜지스터와, 상기 비트라인(BL0, BL1)의 전기적인 상태가 글로벌 비트라인(GBL0,GBL1)으로 전달되어 저장된 데이터를 판독하는 센스 증폭기가 더 포함된다.
본 발명에 따른 메모리 어레이-B에 대한 읽기 동작에서, 선택된 셀 트랜지스터의 저장상태에 의해 비트라인의 전기적인 상태를 감지, 증폭할 수 있는 센스 증폭기(sense amplifier)에 의해 디지탈 데이터로 전환되고, 상기 읽기 동작에 필요한 읽기 회로는 글로벌 비트라인(GBL0,GBL1)과 연결되어 있으며 상기 글로벌 비트라인(GBL0, GBL1)을 0V 전압으로 프리차지(pre-charge)하기 위한 트랜지스터와, 상기 비트라인(BL0, BL1)의 전기적인 상태가 글로벌 비트라인(GBL0,GBL1)으로 전달되어 저장된 데이터를 판독하는 센스 증폭기가 더 포함된다.
상기 센스 증폭기는 SAE가 로직 레벨 '1'이 되면 동작하여 기준 전압인 VREF와 입력신호(GBL0,GBL1)의 전압과의 전압차이를 증폭한 다음 래치(latch)하여 출력단자로(RD0,RD1) 출력한다.
구체적으로 살펴보면, 도 7a에 도시된 바와 같이 상기 메모리 셀의 GG은 다른 메모리 셀의 GG과 접속되고 행으로 나열되어 워드라인 버스(WL0, WL1, WL2, WL3, WL4, …)를 이룬다. 상기 워드라인은 로우 디코더(row decoder)의 출력단자와 접속되어 로우 디코더에 의해 선택된다.
도 7b에 도시된 바와 같이 상기 메모리 셀의 SS와 DD은 다른 메모리 셀의 SS와 DD과 접속되고 열로 나열되어 워드라인 버스(WL0, WL1, WL2, WL3, WL4, …)를 이룬다. 상기 워드라인은 로우 디코더(row decoder)의 출력단자와 접속되어 로우 디코더에 의해 선택된다
상기 셀 트랜지스터(260)의 바디는 P-웰로서 다른 셀 트랜지스터(260)와 같이VSB에 접속되어 있다.
본 발명에 따른 메모리 어레이-A(140) 및 메모리 어레이-B(142)에서 워드라인와 비트라인에 선택된 메모리 셀을 구성하고 있는 셀 트랜지스터에 프로그램을 통하여 저장된다.
로우 디코더(row decoder)에 의해 선택된 워드라인 내에서 컬럼 디코더(column decoder)에 의해 선택된 비트라인의 전기적인 상태에 따라 프로그램된다.
본 발명에 따른 일 실시예에 따르면 셀 트랜지스터의 게이트 산화막인 앤티퓨즈에 저항성 경로가 없는 상태는 데이터 '1'로, 저항성 경로가 있으면 데이터 '0'으로 저장된 것으로 정의한다.
따라서 초기에는 모두 데이터가 '1'로 저장된 상태이다. 데이터 '0'을 저장하기 위해서 선택된 셀 트랜지스터의 게이트 산화막인 앤티퓨즈에 저항성 경로를 생성시켜야 한다.
반대로 데이터 '1'을 저장하기 위해서는 워드라인과 비트라인에 의해 선택되더라도 해당하는 셀 트랜지스터의 게이트 산화막인 앤티퓨즈에 저항성 경로가 생성되지 않도록 해야 한다, 즉 프로그램 방지하여야 한다. 이를 위해 선택된 비트라인을 플로팅 상태(floating state)가 되게 한다.
본 발명에 따른 일 실시예에 따라 메모리 어레이-A 대하여 프로그램 동작할때는 워드라인이 선택되면 선택된 워드라인에 0V 전압이 인가되고 그 외 선택되지 않은 워드라인들은 VPP 전압으로 프리차지(pre-charge)된 플로팅 상태(floating state)가 된다.
본 발명에 따른 일 실시예에 따라 메모리 어레이-B 대한 프로그램 동작할때는 워드라인이 선택되면 선택된 워드라인에 VPP 전압이 인가되고 그 외 선택되지 않은 워드라인들은 VHH 전압으로 프리차지(pre-charge)된 플로팅 상태(floating state)가 된다.
도 8a에 도시된 바와 같이 메모리 어레이-A(550)에서 프로그램 동작이 수행되는 것을 일 실시예로 설명한다.
도 8a에 도시된 바와 같이 WL1, BL0 그리고 BL1이 선택된 것을 일 실시예로 하며
이해를 돕기위해 굵은 선으로 도시되어 있다.
본 발명의 일 실시예에 따르면 선택되지 않은 워드라인들은 플로팅 상태(floating state)을 유지하고 선택된 WL1은 플로팅 상태(floating state)에서 0V 전압으로 인가된다.
그리고 VSB와 선택되지 않은 비트라인들(BL2,BL3, …)은 플로팅 상태(floating state)가 된다.
여기에서 BL0을 통해 데이터 '0', BL1을 통해 데이터 '1'을 저장하는 것으로 일 실시예로 한다.
앞에서 상술된 바와 같이 BL0에는 데이터 '0'을 저장하기 위해 VPP 전압으로 인가되며, BL1에서 데이터 '1'을 저장하기 위해 플로팅 상태(floating state)가 된다.
또한 선택된 워드라인인 WL1이 0V 전압으로 인가되고, BL0가 VPP 전압으로 인가되어 제 1 다이오드(286)가 도통상태로 된다.
그러므로 상기 셀 트랜지스터(261)의 소스 영역(271)이 VPP 전압에서 다이오드 문턱 전압을 뺀 전압이 된다.
결국 상기 셀 트랜지스터(261)의 게이트(GG)와 소스 영역(271) 사이에 VPP 전압에서 다이오드 문턱 전압을 뺀 전압으로 고전압이 걸리게 되는 데, 앞에서 VPP 전압과 관련하여 상술된 예를 따르면 VPP 전압이 5.3V 정도이므로 VAF 전압인 5V 정도가 걸리게 되는 셈이다.
그러므로 그 사이에 있는 산화막인 제 1 앤티퓨즈에 게이트 브레이크다운(gate breakdown)이 유발되어 저항성 경로가 생성된다. 즉 데이터 '0'으로 프로그램이 된 것이다.
반면에 WL1과 무관하게 BL1이 플로팅 상태(floating state)에 있으므로 제 2 다이오드(287)가 도통상태가 되더라도 셀 트랜지스터(261)의 드레인 영역(276)이 BL1과 유사하게 플로팅 상태(floating state)로 된다.
따라서 상기 셀 트랜지스터(261)에서 게이트에 접속된 WL1이 0V 전압으로 인가된 상태이더라도 게이트(WL1)와 드레인 영역(276) 사이에 고전압으로 인가된 것이 아니다.
따라서 그 사이에 있는 산화막인 제 2 앤티퓨즈에 게이트 브레이크다운이 유발될 수 없어 저항성 경로가 생성되지 않는다. 즉 프로그램이 방지된 것이다. 다시 말해서 초기 저장상태을 유지하게 되므로 데이터 '1'이 저장된 것이다.
상기 선택된 비트라인 BL0, BL1은 컬럼 디코더(column decoder)와 쓰기 회로가 포함되어 프로그램 동작에 필요한 데이터가 입력되는 경로가 된다.
도 8b에 도시된 바와 같이 메모리 어레이-B(142)에서 프로그램 동작이 수행되는 것을 일 실시예로 설명한다.
도 8b에 도시된 바와 같이 WL1, BL0 그리고 BL1이 선택된 것을 일 실시예로 하며 이해를 돕기위해 굵은 선으로 도시되어 있다.
본 발명의 일 실시예에 따르면 선택되지 않은 워드라인들은 플로팅 상태(floating state)을 유지하고 선택된 WL1은 플로팅 상태(floating state)에서 VPP 전압으로 인가된다.
그리고 VSB와 선택되지 않은 비트라인들(BL2,BL3, …)은 플로팅 상태(floating state)가 된다.
여기에서 BL0을 통해 데이터 '0', BL1을 통해 데이터 '1'을 저장하는 것으로 일 실시예로 한다.
앞에서 상술된 바와 같이 BL0에는 데이터 '0'을 저장하기 위해 0V 전압으로 인가되며, BL1에서 데이터 '1'을 저장하기 위해 플로팅 상태(floating state)가 된다.
또한 선택된 워드라인인 WL1이 VPP 전압으로 인가되고, BL0가 OV 전압으로 인가되어 제 2 다이오드(387)가 도통상태로 된다. 이리하여 데이터 '0'가 저장된다.
반면에 WL1과 무관하게 BL1이 플로팅 상태(floating state)에 있으므로 제 2 다이오드(397)이 도통상태가 되더라도 셀 트랜지스터(361)의 드레인 영역(376)가 BL1과 유사하게 플로팅 상태(floating state)로 된다. 이리하여 프로그램 방지가 되므로 초기 상태를 유지되어 데이터 '1'로 저장된다.
도 9a에 메모리 어레이-A를 위한 컬럼 디코더(column decoder)의 일부 및 쓰기 회로가 도시되어 있다.
도 9b에 메모리 어레이-B를 위한 컬럼 디코더(column decoder)의 일부 및 쓰기 회로가 도시되어 있다.
도 9a 및 도 9b에서 도시된 바와 같이 컬럼 디코더(160,162)에서 BL0, BL1과 GBL0, GBL1을 컬럼 디코딩으로 선택되어 제어되는 트랜스미션 게이트(transmission gate,750,756)를 통하여 BL0, BL1 및 GBL0, GBL1이 선택된 경우로 하여 본 발명에 따른 일 실시예로 설명한다.
따라서 도 9a 및 도 9b에 도시된 바와 같이 선택된 트랜스미션 게이트(750,756)의 채널이 도통 상태가 되기 위한 조건으로 트랜스미션 게이트(750,756)의 게이트에 VCC 및 0V 전압으로 인가된 것으로 간략하게 도시되어 있다.
상기 BL0, BL1을 도 9a에서는 VHH 전압으로 도 9b에서는 VPP 전압으로 프리차지(pre-charge)하기 위한 트랜지스터들(740,746,440,446)이 있으며 WPB 신호를 받아 제어된다.
도 9a에서는 상기 GBL0, GBL1은 쓰기 회로의 제어 및 데이터에 따라 VPP 전압이나 플로팅 상태(floating state)를 갖게 된다.
도 9b에서는 상기 GBL0, GBL1은 쓰기 회로의 제어 및 데이터에 따라 0V 전압이나 플로팅 상태(floating state)를 갖게 된다.
도 9a에 도시된 바와 같이 WD0, WD1이 쓰기 데이터 입력신호로서 레벨 쉬프터(710,716)를 거쳐서 풀업(pull-up) 트랜지스터(720,726) 및 패스(pass) 트랜지스터들(730,736)을 통하여 GBL0, GBL1 이 각각 프로그램이 되기 위해 VPP 전압이나 프로그램 방지를 위해 플로팅 상태(floating state)를 갖게 할 수 있다.
도 9b에 도시된 바와 같이 WD0, WD1이 쓰기 데이터 입력신호로서 인버터(410,416)를 거쳐서 풀다운(pull-down) 트랜지스터(420,426) 및 패스(pass) 트랜지스터들(430,436)을 통하여 GBL0, GBL1 이 각각 프로그램이 되기 위해 0V 전압이나 프로그램 방지를 위해 플로팅 상태(floating state)를 갖게 할 수 있다.
상기 메모리 어레이를 프로그램하는 일 실시예에 따라 연계하여 설명하면 BL0을 통하여 데이터 '0', 그리고 BL1을 통하여 데이터 '1'로 저장된 것이다.
따라서 WD0가 데이터 입력 신호로 로직 레벨 '0'이 되며 WD1이 데이터 입력 신호로 로직 레벨 '1'이 된다.
본 발명에 따라 상기 BL0 혹은 BL1이 프로그램 방지가 되는 경우가 필요하므로 플로팅 상태(floating state)가 도 9a에서는 VHH 전압에서 전환되고 도 9B에서는 VPP 전압에서 전환되는 것이 바람직하다.
따라서 상기 BL0, BL1은 도 9a에서는 VHH 전압으로 도 9b에서는 VPP 전압으로 프리차지(pre-charge)가 되어야 하므로 프로그램 모드에서 쓰기 사이클 동안에 워드라인 WL1이 선택되기 전에 WPB가 로직 레벨 '0'가 된다.
이와 관련하여 도 10a에 메모리 어레이-A를 위한 쓰기 사이클 타이밍(570)과
도 10b에 메모리 어레이-B를 위한 쓰기 사이클 타이밍(572)이 도시되어 있다.
상기 WD0가 로직 레벨 '0' 이므로 도 9a에서는 레벨 쉬프터(level shifter,710)를 거쳐 풀업(pull-up) 트랜지스터(720)의 게이트(712)가 0V 전압이 되어 드레인(770)이 VPP 전압으로 되고 도 9b에서는 인버터(410)를 거쳐 풀다운(pull-down) 트랜지스터(420)의 게이트(412)가 VCC 전압이 되어 드레인(470)이 0V 전압으로 된다.
또한 상기 WD1이 로직 레벨 '1' 되므로 도 9a에서는 레벨 쉬프터(716)를 거쳐 풀업(pull-up) 트랜지스터(726)의 게이트(718)가 VPP 전압이 되어 드레인(776)은 플로팅 상태(floating state)로 되고 도 9b에서는 인버터(416)를 거쳐 풀다운(pull-down) 트랜지스터(426)의 게이트(418)가 0V 전압이 되어 드레인(476)은 플로팅 상태(floating state)로 된다.
이어서 도 10a 및 도 10b에 도시된 바와 같이 WPB가 로직 레벨 '1'이 되므로 도 9a에서는 레벨 쉬프터(749)를 거쳐서 비트라인 프리차지 트랜지스터(740,746)의 게이트(742)가 VPP 전압이 되어 BL0, BL1이 프리차지(pre-charge)가 끝나며 유사하게 도 9b에서는 레벨 쉬프터(449)를 거쳐서 비트라인 프리차지 트랜지스터(440,446)의 게이트(442)가 VPP 전압이 되어 BL0, BL1이 프리차지(pre-charge)가 끝난다. 이어서 곧 바로 WE가 로직 레벨 '1'이 된다.
도 10a와 도 10b에 도시된 바와 같이 WE가 로직 레벨 '1' 되므로 도 9a에서는 로직 레벨이 반대로 바뀌는 레벨 쉬프터(739)를 거쳐서 패스(pass) 트랜지스터(730,736)의 게이트(732)가 0V 전압이 되고 채널이 도통 상태가 되어 GBL0 및 BL0가 VPP 전압으로 되며 GBL1 및 BL1은 플로팅 상태(floating state)가 되고 도 9b에서는 레벨 쉬프터(439)를 거쳐서 패스(pass) 트랜지스터(430,436)의 게이트(432)가 VCC 전압이 되고 채널이 도통 상태가 되어 GBL0 및 BL0가 0V 전압으로 되며 GBL1 및 BL1은 플로팅 상태(floating state)가 된다.
도 10a에 도시된 바와 같이 WL1이 선택되어 0V 전압으로 인가되고 BL0가 VPP 전압으로 인가되면 도 8a에서 셀 트랜지스터(261)의 제 1 다이오드(286)가 도통 상태가 된다.
도 10b에 도시된 바와 같이 WL1이 선택되어 VPP 전압으로 인가되고 BL0가 0V 전압으로 인가되면 도 8b에서 셀 트랜지스터(361)의 제 2 다이오드(387)가 도통 상태가 된다.
도 8a에서는 셀 트랜지스터(261)의 소스 영역(271)이 VPP 전압에서 다이오드 문턱 전압을 뺀 5V 전압 정도가 되어 게이트(WL1)와 소스 영역(271) 사이의 산화막인 제 1 앤티퓨즈에 VAF인 고전압이 걸리게 되므로 게이트 브레이크다운(gate breakdown)이 유발되어 저항성 경로가 생성된다. 즉 프로그램된 것으로, 데이터 '0'으로 저장된다.
그리고 셀 트랜지스터(261)의 드레인 영역(276)이 BL1과 연결되어 서로 전하가 이동하고 플로팅 상태(floating state)로 남아, 게이트(WL1)와 드레인 영역 (276)사이의 산화막인 제 2 앤티퓨즈에 게이트 브레이크다운(gate breakdown)이 유발되지 않아 프로그램이 방지되어 데이터 '1'로 저장된다.
도 8b에서는 셀 트랜지스터(361)의 드레인 영역(376)이 VPP 전압에서 다이오드 문턱 전압을 뺀 5V 전압 정도가 되어 게이트(WL1)와 드레인 영역(376) 사이의 산화막인 제 2 앤티퓨즈에 VAF인 고전압이 걸리게 되므로 게이트 브레이크다운(gate breakdown)이 유발되어 저항성 경로가 생성된다. 즉 프로그램된 것으로, 데이터 '0'으로 저장된다.
그리고 셀 트랜지스터(363)의 드레인 영역(377)이 BL1과 연결되어 서로 전하가 이동하고 플로팅 상태(floating state)로 남아, 게이트(WL1)와 드레인 영역 (377)사이의 산화막인 제 2 앤티퓨즈에 게이트 브레이크다운(gate breakdown)이 유발되지 않아 프로그램이 방지되어 데이터 '1'로 저장된다.
이어서 도 10a에 도시된 바와 같이 WL1가 VPP 전압으로 프리차지(pre-charge)되고이어서 WE가 로직 레벨 '0'으로 되고 WPB가 로직 레벨 '0'으로 되면서 레벨 쉬프터(749)를 거쳐 비트라인 프리차지 트랜지스터(740,746)가 도통 상태가 되어 GBL0, GBL1이 다시 VHH 전압으로 프리차지(pre-charge)된다. 이로서 쓰기 싸이클 동작이 마무리 된다.
도 10b에서는 WL1가 VHH 전압으로 프리차지(pre-charge)되고 이어서 WE가 로직 레벨 '0'으로 되고 WPB가 로직 레벨 '0'으로 되면서 레벨 쉬프터(449)를 거쳐 비트라인 프리차지 트랜지스터(440,446)가 도통 상태가 되어 GBL0, GBL1이 다시 VPP 전압으로 프리차지(pre-charge)된다. 이로서 쓰기 싸이클 동작이 마무리 된다.
프로그램이 잘 되었는 지 쓰기 싸이클 동작에 이어서 읽기 싸이클 동작하여 검증할 수 있다. 쓰기 및 읽기 반복하여 프로그램을 확실히 할 수 있고 반복 횟수를 제한하여 불량처리 할 수 있다.
또한 메모리 셀에 저장된 데이터 읽기는 저항성 경로의 유무를 판별하는 원리로 이루어진다. 즉 워드라인에 의해 선택된 메모리 셀의 저장상태가 선택된 비트라인으로 전달되면 비트라인의 전기적인 상태를 감지, 증폭할 수 있는 센스 증폭기(sense amplifier)에 의해 디지탈 데이터로 전환된다.
도 8a 및 8b에 도시된 바와 같이 메모리 어레이(550,552)에서 읽기 동작을 수행하는 것을 일 실시예로 들어 설명한다.
또한 예를 들어 도 8a에서는 셀 트랜지스터(261)의 게이트와 소스 영역(271) 사이의 산화막인 제 1 앤티퓨즈에 저항성 경로가 형성되어 있어 데이터 '0'이 저장되어 있고, 셀 트랜지스터(261)의 게이트(WL1)와 드레인 영역(276) 사이의 산화막인 제 2 앤티퓨즈에 저항성 경로가 형성되지 않아 데이터 '1'로 저장되어 있다고 가정한다. 이해를 돕기위해 데이터 '0'이 저장되어 경우에 저항 소자로 나타낸 저항성 경로(251)를 도시하여 설명한다.
따라서 도 8a에 도시된 바와 같이 데이터 '0'가 저장된 셀 트랜지스터(261)의 게이트와 소스 영역(271) 사이에 저항성 경로(251)가 저항 소자로 도시되어 연결되어 있다. 이는 후술될 읽기 동작에서 저장된 데이터가 '0'으로 판별되는 근거가 된다.
도 8a에 도시된 바와 같이 본 발명에 따른 일 실시예 따라 VSB는 0V 전압으로 인가되며 선택되지 않은 비트라인들(BL2,BL3, …)은 플로팅 상태(floating state)가 된다.
도 8b에서는 도 8a에 유사하게 셀 트랜지스터(361)의 게이트와 드레인 영역(376) 사이의 산화막인 제 2 앤티퓨즈에 저항성 경로가 형성되어 있어 데이터 '0'이 저장되어 있고 저항 소자로 나타낸 저항성 경로(351)가 도시되어 있다.
또한 본 발명에 따른 일 실시예 따라 선택되지 않은 워드라인들(WL0,WL2,WL3, …)은 도 8a에서는 전원 전압인 VCC 전압으로 인가되는데, 도 8b에서는 0V로 인가된다.
본 발명에 따라 도 8a에서는 상기 WL1이 선택되어 0V 전압이 되기 전에 BL0, BL1이 미리 VCC 전압으로 프리차지(pre-charge)가 되어야 한다.
본 발명에 따라 도 8b에서는 상기 WL1이 선택되어 VCC 전압이 되기 전에 BL0, BL1이 미리 0V 전압으로 프리차지(pre-charge)가 되어야 한다.
도 8a에서 상기 WL1이 선택이 되면 0V 전압이 되어 WL1이 BL0와 접속된 제 1 다이오드와 저항성 경로(251)를 통하여 도통 상태가 된다. 그러므로 BL0가 다이오드 문턱 전압에 유사한 전압으로 된다.
도 8b에서 상기 WL1이 선택이 되면 VCC 전압이 되어 WL1이 BL0와 접속된 제 2 다이오드와 저항성 경로(351)를 통하여 도통 상태가 된다. 그러므로 BL0가 VCC 전압에서 다이오드 문턱 전압을 뺀 전압에 유사한 전압으로 된다.
도 8a에서 상기 WL1가 0V 전압이 되면 BL1과 접속된 제 2 다이오드가 셀 트랜지스터의 게이트 캐퍼시턴스와 직렬 연결되어 있어 커플받아 상승하여 도통 상태가 될 수 있다.
그렇게 되더라도 BL1과 셀 트랜지스터(261)의 드레인 영역(276)의 사이에 서로 전하가 이동하지만 BL1은 기생 캐퍼시턴스(capacitance)가 드레인(276)보다 상대적으로 매우 크므로 전압이 변화가 거의 없어 플로팅 상태(floating state)로 이미 프리차지(pre-charge)된 VCC 전압와 유사한 전압이 된다.
도 8b에서 상기 WL1가 VCC 전압이 되면 도 8a와 유사하게 BL1은 플로팅 상태(floating state)로 이미 프리차지(pre-charge)된 0V 전압와 유사한 전압이 된다.
도 11a는 본 발명에 따른 일 실시예로 메모리 어레이-A에서 메모리 셀에 저장된 데이터를 읽기 위한 회로 도면이다.
도 11b는 본 발명에 따른 일 실시예로 메모리 어레이-B에서 메모리 셀에 저장된 데이터를 읽기 위한 회로 도면이다.
본 발명의 일 실시예에 따르면 도 11a 및 도 11b에 도시된 바와 같이 비트라인(BL0,BL1)은 컬럼 디코더(160,162)를 통하여 GBL0, GBL1과 연결되어 있으며 컬럼 디코딩에 의해 선택된다.
도 11a 및 도 11b에 도시된 바와 같이 상기 컬럼 디코더(160,162)는 쓰기 회로(170)와 공통으로 사용됨으로 따로 추가된 회로는 아니며 읽기 회로관련하여 이해를 돕기 위해 도시한 것이다.
본 발명에 따라 도 11a 및 도 11b에서 프로그램 동작이 아닐때는 WPB는 항상 로직 레벨 '1' 을 유지하며 VPP 전압과 VHH 전압은 VCC 전압으로 조정된다.
도 11a에서는 상기 GBL0, GBL1을 VCC 전압으로 프리차지(pre-charge)하기 위한 P-채널 MOS 트랜지스터(830,836)가 있으며 도 11b에서는 상기 GBL0, GBL1을 0V 전압으로 프리차지(pre-charge)하기 위한 N-채널 MOS 트랜지스터(630,636)가 있다.
도 11a 및 도 11b에서 상기 BL0, BL1의 전기적인 상태가 GBL0, GBL1으로 전달되어 저장된 데이터를 판독하는 센스 증폭기(810,816,610,616)가 있다.
도 11a 및 도 11b에 도시된 바와 같이 본 발명에 따른 일 실시예에서는 상기 센스 증폭기(810,816,610,616)는 SAE가 로직 레벨 '1'이 되면 동작하여 기준 전압인 VREF와 입력신호(GBL0,GBL1)의 전압과의 전압차이를 증폭한 다음 래치(latch)하여 출력단자(RD0,RD1)로 출력한다.
상기 센스 증폭기(810,816,610,616)에 대한 회로로서 래치(latch)형 센스 증폭기가 바람직한 예가 될 수 있다. 상기 관련된 센스 증폭기에 대해 이미 공지된 바, 여기에서 자세하게 설명하지 않는다.
도 11a에서 저장된 데이터가 '0' 인경우, 상기 센스 증폭기(810,816)의 입력신호(GBL0,GBL1)가 VCC 전압에서 Vd(다이오드 문턱 전압) 전압으로 바뀌고 저장된 데이터가 '1'인 경우, VCC 전압에서 거의 변화없이 유지된다.
따라서 상기 VREF는 VCC 전압과 Vd(다이오드 문턱 전압) 사이의 중간값으로 취할 수 있으나 고속 동작을 위해서 VCC전압과의 차이가 작은 값을 취할 수도 있다.
본 발명의 일 실시예에 따른 도 11a에서 VREF가 'VCC-0.2V' 전압인 경우를 예로 하여 설명한다. 이하 VCC 전압이 1.2V 전압인 경우로 VREF는 1V가 된다.
상기 VREF는 VREF 생성기(850)로부터 제공된다.
SAE가 로직 레벨 '1'이 되면 센스 증폭기가 동작하여 GBL0 > 1V 이면 GBL0 > VREF 가 되어 RD0는 로직 레벨 '0'가 되고 GBL0 < 1V 이면 RD0는 로직 레벨 '1'이 된다.
읽기 동작과 관련하여 도 12a에 읽기 사이클 타이밍이 도시되어 있다.
WL1이 선택되어 로직 레벨 '1'이 되기 전에 PCB이 로직 레벨 '0'이 되어 프리차지(pre-charge) 트랜지스터(830,836)에 의해 GL0,GL1이 VCC 전압으로 프리차지(pre-charge)된다.
도 11b에서 저장된 데이터가 '0' 인경우, 상기 센스 증폭기(610,616)의 입력신호(GBL0,GBL1)가 0V 전압에서 'VCC-Vd(다이오드 문턱 전압)' 전압으로 바뀌고 저장된 데이터가 '1'인 경우, 0V 전압에서 거의 변화없이 유지된다.
따라서 상기 VREF는 'VCC-Vd(다이오드 문턱 전압)' 전압의 반값으로 취할 수 있으나 고속 동작을 위해서 보다 작은 값을 취할 수도 있다.
본 발명의 일 실시예에 따른 도 11b에서 VREF가 0.2V 전압인 경우를 예로 하여 설명한다.
SAE가 로직 레벨 '1'이 되면 센스 증폭기가 동작하여 GBL0 < 0.2V 이면 GBL0 < VREF 가 되어 RD0는 로직 레벨 '0'가 되고 GBL0 > 0.2V 이면 RD0는 로직 레벨 '1'이 된다.
읽기 동작과 관련하여 도 12b에 읽기 사이클 타이밍이 도시되어 있다.
WL1이 선택되어 로직 레벨 '1'이 되기 전에 PCB이 로직 레벨 '0'이 되어 프리차지(pre-charge) 트랜지스터(630,636)에 의해 GL0,GL1이 0V 전압으로 프리차지(pre-charge)된다.
A형 구성의 읽기 동작에서 WL1이 선택되어 0V 전압이 인가되고 BL0의 전압이 VCC 전압으로 이미 프리차지(pre-charge)된 플로팅 상태(floating state)이다.
도 8a에 도시된 바와 같이 WL1 및 BL0와 접속된 셀 트랜지스터(261)에서 제 1 앤티퓨즈에 생성된 저항성 경로(251)와 제 1 다이오드가 직렬로 연결된 구조이고 상기 다이오드에 순방향 전압이 걸리므로 전류가 흘러 BL0의 전압이 내려간다. 결국 BL0 및 GBL0가 다이오드 문턱 전압만큼 줄어든 'Vd(다이오드 문턱 전압)' 전압까지 WL1가 선택된 동안에 내려간다. 본 발명의 실시예에서 상기 GBL0이 VCC 전압에서 0.5V 전압으로 내려간다고 가정한다.
WL1이 선택이 되어 0V 전압이 인가되면 WL1 및 BL1와 접속된 셀 트랜지스터(261)에서 저항성 경로가 없는 상태이므로 제 2 앤티퓨즈가 충전이 된 이후에는 제 2 다이오드에 전류가 흐르지 않는다.
제 2 다이오드의 케소드와 BL1과 서로간에 전하이동이 일어날 수 있지만 BL1의 기생 캐퍼시턴스(capacitance)가 상대적으로 제 2 다이오드의 케소드보다 매우 크므로 BL1 및 GBL1의 전압은 큰 변화없이 VCC 전압과 유사한 전압으로 된다.
도 12a에 도시된 바와 같이 SAE가 로직 레벨 '1'이 되면 센스 증폭기(810)에 의해 GBL0가 0.5V 전압으로 1V 전압인 VREF보다 작으므로 RD0는 로직 레벨 '0'으로 래치되어 출력되고 센스 증폭기(816)에 의해 GBL1이 VCC 전압으로 1V 전압인 VREF보다 크므로 RD1는 로직 레벨 '1'으로 래치되어 출력된다.
이어서 WL1이 VCC 전압이 되고 SAE가 로직 레벨 '0'으로 되면서 센스 증폭기(810,816)의 동작이 끝나게 된다. 도 12a에 도시된 바와 같이 PCB가 로직 레벨 '0'이 되어 GBL0, GBL1은 다시 VCC 전압으로 프라차지(pre-charge)되면서 읽기 사이클 동작이 마무리 된다.
B형 구성의 읽기 동작에서 WL1이 선택되어 VCC 전압이 인가되고 BL0의 전압이 0V 전압으로 이미 프리차지(pre-charge)된 플로팅 상태(floating state)이다.
도 8b에 도시된 바와 같이 WL1 및 BL0와 접속된 셀 트랜지스터(361)에서 제 2 앤티퓨즈에 생성된 저항성 경로(351)와 제 2 다이오드가 직렬로 연결된 구조이고 상기 다이오드에 순방향 전압이 걸리므로 전류가 흘러 BL0의 전압이 올라간다. 결국 BL0 및 GBL0가 다이오드 문턱 전압만큼 줄어든 'VCC-Vd(다이오드 문턱 전압)' 전압까지 WL1가 선택된 동안에 올라간다. 본 발명의 실시예에서 상기 GBL0이 0V 전압에서 0.5V 전압으로 올라간다고 가정한다.
WL1이 선택이 되어 VCC 전압이 인가되면 WL1 및 BL1와 접속된 셀 트랜지스터(361)에서 저항성 경로가 없는 상태이므로 제 2 앤티퓨즈가 충전이 된 이후에는 제 2 다이오드에 전류가 흐르지 않는다.
제 2 다이오드의 케소드와 BL1과 서로간에 전하이동이 일어날 수 있지만 BL1의 기생 캐퍼시턴스(capacitance)가 상대적으로 제 2 다이오드의 케소드보다 매우 크므로 BL1 및 GBL1의 전압은 큰 변화없이 0V 전압과 유사한 전압으로 된다.
도 12b에 도시된 바와 같이 SAE가 로직 레벨 '1'이 되면 센스 증폭기(610)에 의해 GBL0가 0.5V 전압으로 0.2V 전압인 VREF보다 크므로 RD0는 로직 레벨 '0'으로 래치되어 출력되고 센스 증폭기(616)에 의해 GBL1이 0V 전압으로 0.2V 전압인 VREF보다 작으므로 RD1는 로직 레벨 '1'으로 래치되어 출력된다.
이어서 WL1이 0V 전압이 되고 SAE가 로직 레벨 '0'으로 되면서 센스 증폭기(610,616)의 동작이 끝나게 된다. 도 12b에 도시된 바와 같이 PCB가 로직 레벨 '0'이 되어 GBL0, GBL1은 다시 0V 전압으로 프라차지(pre-charge)되면서 읽기 사이클 동작이 마무리 된다.
본 발명에 따른 일 실시예로 전체적인 메모리 장치의 구성은 도 13에 도시된 바와 같다.
본 발명에 따른 전체적인 메모리 장치는 복수개의 상기 메모리 셀로 배열하여 이루어진 메모리 어레이와, 상기 메모리 어레이에서 필요한 VSB를 생성하는 VSB공급기와, 상기 메모리 어레이에서 워드라인을 선택하는 로우 디코더와, VPP와 VHH를 생성하여 상기 로우 디코더, 컬럼디코더, 그리고 쓰기 회로에 공급하는 VPP생성기와, 비트라인을 선택하는 컬럼 디코더와, 입출력기로 부터 데이터 버스를 공급받고 제어기의 제어에 의해 글로벌 비트라인 버스인 GBL에 전달하는 쓰기 회로와, 저장된 데이터가 글로벌 비트라인 버스인 GBL로 전달되며 센스 증폭기가 GBL의 전기적인 상태를 감지, 증폭하여 디지탈 신호로 바꾸어 입출력기에 전달하는 데이터 읽기 동작에 필요한 읽기 회로와, 내부를 제어하는 제어기와, 외부와 내부를 인터페이스하는 입출력기로 구성된다.
간단히 구성을 살펴보면, 앞에서 상술된 메모리 어레이(140 혹은 142)가 있고 메모리 어레이(140 혹은 142)에서 필요한 VSB를 생성하는 VSB공급기(110)가 있다.
상기 프로그램을 위한 고전압 전원인 VPP 및 프램그램 방지 및 고속동작을 위한 프리차지 전압인 VHH 전압이 필요하며 VPP생성기(190)가 있어 VPP와 VHH를 생성하고 로우 디코더(150), 컬럼 디코더(160 혹은 162) 그리고 쓰기 회로(170)에 공급한다.
상기 VPP생성기(190)에서 프로그램 동작이 아닐때에는 VPP 전압과 VHH 전압이 VCC전압으로 조정된다.
또한 상기 메모리 어레이(140 혹은 142)에서 워드라인을 선택하는 로우 디코더(150)가 있고 비트라인을 선택하는 컬럼 디코더(160)가 있다.
도 13에 도시된 바와 같이 상기 로우 디코더(150) 및 컬럼 디코더(160 혹은 162)는 입출력기(130)로 부터 어드레스 버스를 공급받고 제어기(120)에 의해 제어되면서 어드레스를 디코딩한다. 상기 로우 디코더는(150) 프로그램 동작을 위해 VPP 전압 및 VHH 전압이 필요하므로 VPP 생성기(190)로 부터 VPP 전압 및 VHH 전압을 공급받는다.
데이터 쓰기 동작에 필요한 쓰기 회로(170)가 있으며 쓰기 회로(170)는 입출력기(130)로 부터 데이터 버스를 공급받고 제어기(120)의 제어에 의해 글로벌 비트라인 버스(GBL0,GBL1,GBL2, …)인 GBL에 전달한다.
도 13에 도시된 바와 같이 데이터 읽기 동작에 필요한 읽기 회로(180)가 있다. 저장된 데이터가 글로벌 비트라인 버스(GBL0,GBL1,GBL2, …)인 GBL로 전달되며 센스 증폭기가 GBL의 전기적인 상태를 감지, 증폭하여 디지탈 신호로 바꾸어 입출력기(130)에 전달된다.
상기 입출력기(130)는 외부와 내부를 인터페이스(interface)하며 상기 제어기(120)는 입출력기(130)에 공급받은 쓰기와 읽기 동작에 필요한 명령을 받고 그 명령을 세부적으로 해석하여 관련 회로를 제어한다.
본 발명의 일 실시예에 따른 상기 메모리 장치의 구성에서 변형하여 실시될 수 있는 바, OTP(one-time programmable) 메모리 장치에 국한되지 않고 DRAM이나 SRAM 등 각종 반도체 메모리 장치에서 사용되고 있는 리던던시 리페어(redundancy repair)에 퓨즈(fuse)를 포함하여 대체하여 실시될 수 있다.
전술한 발명의 상세한 설명에서 적어도 하나의 실시예가 제시되었지만, 수많은 실시예가 가능함이 인지되어야 할 것이다. 상기 실시예들은 단지 예시일뿐이며 본 발명의 범위,응용, 또는 구성을 한정하고자 의도된 것이 아님이 인지되어야 할 것이다.
110 : VSB공급기 120 : 제어기
130 : 입출력기 140, 142, 550 : 메모리 어레이
150 : 로우 디코더
160, 162 : 컬럼 디코더 170 : 쓰기 회로
180 : 읽기 회로 190 : VPP 생성기
206 : 제 1 비트 셀 207 : 제 2 비트 셀
215, 915 : 반도체 기판 216, 217 : 쇼트키 다이오드 접촉
225, 925 : 측벽 스페이서 226, 271, 926 : 소스 영역
227, 276, 927 : 드레인 영역 235, 935 : 산화막
236, 237, 936, 937 : 저항성 경로
240, 940 : 게이트 245 : 실리사이드
246, 946 : 소스 전극 247, 947 : 드레인 전극
250, 910 : 메모리 셀 251, 351 : 저항 소자로 나타낸 저항성 경로
260, 261, 267, 361, 363 : 셀 트랜지스터
280, 286, 287, 387, 397 : 다이오드
295 : 게이트와 바디 사이의 캐퍼시터
296, 297 : 절연 상태의 앤티퓨즈 410, 416 : 인버터
420, 426 : 풀다운 트랜지스터
430, 436, 730, 736 : 패스 트랜지스터
439, 449, 710, 716, 739,749 : 레벨 쉬프터
440, 446, 720, 726 : 풀업 트랜지스터
432, 732 : 패스 트랜지스터의 게이트
442, 742 : 프리차지 트랜지스터의 게이트
610, 616, 810, 816 : 센스 증폭기
630, 636, 740, 746, 830, 836 : 프리차지 트랜지스터
750, 756 : 트랜스미션 게이트
850 : VREF 생성기
900, 990 : 저장 트랜지스터 901, 902 : 액세스 트랜지스터
956 : 저장 트랜지스터의 소스 957 : 저장 트랜지스터의 드레인
130 : 입출력기 140, 142, 550 : 메모리 어레이
150 : 로우 디코더
160, 162 : 컬럼 디코더 170 : 쓰기 회로
180 : 읽기 회로 190 : VPP 생성기
206 : 제 1 비트 셀 207 : 제 2 비트 셀
215, 915 : 반도체 기판 216, 217 : 쇼트키 다이오드 접촉
225, 925 : 측벽 스페이서 226, 271, 926 : 소스 영역
227, 276, 927 : 드레인 영역 235, 935 : 산화막
236, 237, 936, 937 : 저항성 경로
240, 940 : 게이트 245 : 실리사이드
246, 946 : 소스 전극 247, 947 : 드레인 전극
250, 910 : 메모리 셀 251, 351 : 저항 소자로 나타낸 저항성 경로
260, 261, 267, 361, 363 : 셀 트랜지스터
280, 286, 287, 387, 397 : 다이오드
295 : 게이트와 바디 사이의 캐퍼시터
296, 297 : 절연 상태의 앤티퓨즈 410, 416 : 인버터
420, 426 : 풀다운 트랜지스터
430, 436, 730, 736 : 패스 트랜지스터
439, 449, 710, 716, 739,749 : 레벨 쉬프터
440, 446, 720, 726 : 풀업 트랜지스터
432, 732 : 패스 트랜지스터의 게이트
442, 742 : 프리차지 트랜지스터의 게이트
610, 616, 810, 816 : 센스 증폭기
630, 636, 740, 746, 830, 836 : 프리차지 트랜지스터
750, 756 : 트랜스미션 게이트
850 : VREF 생성기
900, 990 : 저장 트랜지스터 901, 902 : 액세스 트랜지스터
956 : 저장 트랜지스터의 소스 957 : 저장 트랜지스터의 드레인
Claims (17)
- 2 비트를 저장할 수 있는 메모리 셀로서 앤티퓨즈 역할하는 1개의 트랜지스터와 액세스를 위한 2개의 다이오드로 구성되는 셀 트랜지스터를 포함하되, 상기 셀 트랜지스터는 메탈로 형성된 소스 전극과 소스 영역 접촉 구조로써 제조되는 제 1 다이오드와
메탈로 형성된 드레인 전극과 드레인 영역 접촉 구조로써 제조되는 제 2 다이오드로 구성되며,
상기 셀 트랜지스터의 소스 영역과 게이트 사이의 산화막이 제 1 저장장소로서 제 1 앤티퓨즈가 되고,
상기 셀 트랜지스터의 드레인 영역과 게이트 사이의 산화막이 제 2 저장장소로서 제 2 앤티퓨즈가 되며,
상기 2개의 앤티퓨즈를 액세스하기 위해 상기 2개의 다이오드가 각각 직렬로 연결되는 것을 특징으로 하는 프로그램이 가능한 비휘발성 메모리. - 제1항에 있어서,
상기 다이오드들은 메탈로 형성된 소스/드레인 전극과 상기 소스/드레인 영역과의 접촉 구조에서 도펀트를 저농도로 도핑한 쇼트키(Schottky) 다이오드인 것을 특징으로 하는 프로그램이 가능한 비휘발성 메모리. - 제1항에 있어서,
상기 제 1 다이오드의 애노드는 상기 소스 쪽 SS에 접속되어 있고, 상기 제 2 다이오드의 애노드는 상기 드레인 쪽 DD에 접속되며, 상기 셀 트랜지스터에서 트랜지스터의 바디는 VSB에 접속되어 있고, 제 1 앤티퓨즈와 제 2 앤티퓨즈는 게이트를 공통 전극으로 하고, 상기 게이트는 GG에 접속되되, 제 1 앤티퓨즈와 제 1 다이오드는 소스 영역과 공유하면서 직렬 연결구조로서 1 비트를 저장할 수 있는 제 1 비트 셀이 되고, 제 2 앤티퓨즈와 제 2 다이오드는 드레인 영역을 공유하면서 직렬 연결구조로서 1 비트를 저장할 수 있는 제 2 비트 셀이 되는 것을 특징으로 하는 프로그램이 가능한 비휘발성 메모리. - 제3항에 있어서,
상기 GG는 워드라인으로, 상기 SS와 DD는 각각의 비트라인으로 접속되거나
이와 반대로 상기 GG는 비트라인으로, 상기 SS와 DD는 각각 워드라인으로 접속되는 것을 특징으로 하는 프로그램이 가능한 비휘발성 메모리. - 제1항에 있어서,
게이트 산화막인 상기 앤티퓨즈들에 게이트 브레이크다운(gate breakdown)이 유발되어 저항성 경로가 생성되도록 상기 앤티퓨즈 사이에 전압이 인가되는 것을 특징으로 하는 프로그램이 가능한 비휘발성 메모리. - 제3항에 있어서,
상기 메모리 셀에서의 프로그램 동작에서 GG은 0V 전압으로 인가되고, VSB은 플로팅 상태(floating state)를 갖게되며, 상기 제 1 비트 셀을 프로그램할 경우, SS에 VPP 전압을 인가하며 상기 제 2 비트 셀을 프로그램할 경우, DD에 VPP 전압을 인가하고, 상기 프로그램 동작에서 상기 제 1 비트 셀을 프로그램 방지할 경우, SS가 플로팅 상태(floating state)가 되고 상기 제 2 비트 셀을 프로그램 방지할 경우, DD가 플로팅 상태(floating state)가 되는 것을 특징으로 하는 프로그램이 가능한 비휘발성 메모리. - 제3항에 있어서,
상기 GG가 워드라인에 접속되고, 상기 SS와 DD가 각각의 비트라인에 접속되는 구성의 쓰기 동작에서, 컬럼 디코더는 비트라인(BL0, BL1)을 VHH 전압으로 프리차지(pre-charge)하고, 쓰기 프리차지 신호(WPB)를 받아 제어되는 트랜지스터들로 구성되는 비트라인 프리차지 회로를 포함하는 것을 특징으로 하는 프로그램이 가능한 비휘발성 메모리. - 제3항에 있어서,
상기 GG가 워드라인에 접속되고, 상기 SS와 DD가 각각의 비트라인에 접속되는 구성의 읽기 동작에 필요한 읽기 회로는,
글로벌 비트라인(GBL0,GBL1)과 연결되어 있으며 컬럼 디코딩에 의해 선택되는 비트라인(BL0,BL1)과, 상기 글로벌 비트라인(GBL0, GBL1)을 VCC 전압으로 프리차지(pre-charge)하기 위한 트랜지스터와, 상기 비트라인(BL0, BL1)의 전기적인 상태가 글로벌 비트라인(GBL0,GBL1)으로 전달되어 저장된 데이터를 판독하는 센스 증폭기를 포함하는 것을 특징으로 하는 프로그램이 가능한 비휘발성 메모리. - 제1항에 있어서,
상기 셀 트랜지스터로 구성된 전체적인 메모리 장치는, 복수개의 상기 메모리 셀로 배열하여 이루어진 메모리 어레이와 상기 메모리 어레이에서 필요한 VSB를 생성하는 VSB공급기와 상기 메모리 어레이에서 워드라인을 선택하는 로우 디코더와 VPP와 VHH를 생성하여 상기 로우 디코더, 컬럼 디코더 그리고 쓰기 회로에 공급하는 VPP생성기와 비트라인을 선택하는 컬럼 디코더와 입출력기로 부터 데이터 버스를 공급받고 제어기의 제어에 의해 글로벌 비트라인 버스인 GBL에 전달하는 쓰기 회로와 저장된 데이터가 글로벌 비트라인 버스인 GBL로 전달되며 센스 증폭기가 GBL의 전기적인 상태를 감지, 증폭하여 디지탈 신호로 바꾸어 입출력기에 전달하는 데이터 읽기 동작에 필요한 읽기 회로와 내부를 제어하는 제어기와 외부와 내부를 인터페이스하는 입출력기로 구성되는 것을 특징으로 하는 프로그램이 가능한 비휘발성 메모리. - 제3항에 있어서,
상기 GG가 비트라인에 접속되고, 상기 SS와 DD가 각각의 워드라인에 접속되는 구성의 쓰기 동작에서, 컬럼 디코더는 비트라인(BL0, BL1)을 VPP 전압으로 프리차지(pre-charge)하고, 쓰기 프리차지 신호(WPB)를 받아 제어되는 트랜지스터들로 구성되는 비트라인 프리차지 회로를 포함하는 것을 특징으로 하는 프로그램이 가능한 비휘발성 메모리. - 제3항에 있어서,
상기 GG가 비트라인에 접속되고, 상기 SS와 DD가 각각의 워드라인에 접속되는 구성의 읽기 동작에 필요한 읽기 회로는,
글로벌 비트라인(GBL0,GBL1)과 연결되어 있으며 컬럼 디코딩에 의해 선택되는 비트라인(BL0,BL1)과, 상기 글로벌 비트라인(GBL0, GBL1)을 0V 전압으로 프리차지(pre-charge)하기 위한 트랜지스터와, 상기 비트라인(BL0, BL1)의 전기적인 상태가 글로벌 비트라인(GBL0,GBL1)으로 전달되어 저장된 데이터를 판독하는 센스 증폭기를 포함하는 것을 특징으로 하는 프로그램이 가능한 비휘발성 메모리. - 제1항에 있어서,
상기 다이오드들은 메탈로 형성된 소스/드레인 전극과 상기 소스/드레인 영역과의 접촉 구조에서 도펀트를 저농도로 도핑한 쇼트키(Schottky) 다이오드 이외에 통상적인 P-N 접합 다이오드이거나 그 외 한쪽 방향 전류 특성을 갖는 소자인 것을 특징으로 하는 프로그램이 가능한 비휘발성 메모리. - 제1항 또는 제12항에 있어서,
상기 다이오드들 중 제 1 다이오드의 케소드는 상기 소스 쪽 SS에 접속되어 있고, 상기 다이오드들 중 제 2 다이오드의 케소드는 상기 드레인 쪽 DD에 접속되며, 상기 트랜지스터에서 트랜지스터의 바디는 VSB에 접속되어 있고, 제 1 앤티퓨즈와 제 2 앤티퓨즈는 게이트를 공통 전극으로 하고, 상기 게이트는 GG에 접속되되, 제 1 앤티퓨즈와 제 1 다이오드는 소스 영역과 공유하면서 직렬 연결구조로서 1 비트를 저장할 수 있는 제 1 비트 셀이 되고, 제 2 앤티퓨즈와 제 2 다이오드는 드레인 영역을 공유하면서 직렬 연결구조로서 1 비트를 저장할 수 있는 제 2 비트 셀이 되는 것을 특징으로 하는 프로그램이 가능한 비휘발성 메모리. - 제3항에 있어서,
상기 GG가 워드라인에 접속되고, 상기 SS와 DD가 각각의 비트라인에 접속되는 구성의 메모리 어레이에 대한 프로그램 동작할때는 워드라인이 선택되면 선택된 워드라인에 0V 전압이 인가되고 그 외 선택되지 않은 워드라인들은 VPP 전압으로 프리차지(pre-charge)된 플로팅 상태(floating state)가 되는 것을 특징으로 하는 프로그램이 가능한 비휘발성 메모리. - 제3항에 있어서,
상기 GG가 비트라인에 접속되고, 상기 SS와 DD가 각각의 워드라인에 접속되는 구성의 메모리 어레이에 대한 프로그램 동작할때는 워드라인이 선택되면 선택된 워드라인에 VPP 전압이 인가되고 그 외 선택되지 않은 워드라인들은 VHH 전압으로 프리차지(pre-charge)된 플로팅 상태(floating state)가 되는 것을 특징으로 하는 프로그램이 가능한 비휘발성 메모리. - 제3항에 있어서,
상기 GG가 워드라인에 접속되고, 상기 SS와 DD가 각각의 비트라인에 접속되는 구성의 메모리 어레이에 대한 읽기 동작할때는 워드라인이 선택되면 선택된 워드라인에 0V 전압이 인가되고 그 외 선택되지 않은 워드라인들은 VCC 전압으로 인가되는 것을 특징으로 하는 프로그램이 가능한 비휘발성 메모리. - 제3항에 있어서,
상기 GG가 비트라인에 접속되고, 상기 SS와 DD가 각각의 워드라인에 접속되는 구성의 메모리 어레이에 대한 읽기 동작할때는 워드라인이 선택되면 선택된 워드라인에 VCC 전압이 인가되고 그 외 선택되지 않은 워드라인들은 0V 전압으로 인가되는 것을 특징으로 하는 프로그램이 가능한 비휘발성 메모리.
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