KR102522314B1 - 단일 트랜지스터 드라이버들을 갖는 메모리 디바이스 및 메모리 디바이스 동작 방법 - Google Patents

단일 트랜지스터 드라이버들을 갖는 메모리 디바이스 및 메모리 디바이스 동작 방법 Download PDF

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마이크론 테크놀로지, 인크.
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Abstract

단일 트랜지스터 드라이버들을 갖는 메모리 디바이스 및 메모리 디바이스를 동작시키는 방법들이 설명된다. 일부 실시예에서, 메모리 디바이스는 메모리 어레이의 액세스 라인의 크로스 포인트에 있는 메모리 셀, 유휴 단계 동안 제1 짝수 액세스 라인을 방전 전압으로 구동하고, 활성 단계 동안 제1 짝수 액세스 라인을 플로팅 전압으로 구동하고, 펄스 단계 동안 제1 짝수 액세스 라인을 판독/프로그램 전압으로 구동하도록 구성된 제1 짝수 단일 트랜지스터 드라이버, 및 유휴 단계 동안 제1 짝수 액세스 라인에 물리적으로 인접한 제1 홀수 액세스 라인을 방전 전압으로 구동하고, 활성 단계 동안 제1 홀수 액세스 라인을 플로팅 전압으로 구동하고, 펄스 단계 동안 제1 홀수 액세스 라인을 차폐 전압으로 구동하도록 구성된 제1 홀수 단일 트랜지스터 드라이버를 포함할 수 있다.

Description

단일 트랜지스터 드라이버들을 갖는 메모리 디바이스 및 메모리 디바이스 동작 방법
이하는 전반적으로 메모리 디바이스들에 관한 것으로, 보다 구체적으로는 단일 트랜지스터 드라이버들을 갖는 메모리 디바이스들 및 그 방법들에 관한 것이다.
메모리 디바이스는 컴퓨터, 무선 통신 디바이스, 카메라, 디지털 디스플레이 등과 같은 다양한 전자 디바이스에 정보를 저장하는데 널리 사용된다. 정보는 메모리 디바이스의 상이한 상태들을 프로그래밍함으로써 저장된다. 예를 들어, 이진 디바이스들은 종종 로직 "1" 또는 로직 "0"으로 표시되는 2개의 상태들을 갖는다. 다른 시스템들에서, 둘 초과의 상태들이 저장될 수 있다. 저장된 정보에 액세스하기 위해, 전자 디바이스의 컴포넌트는 메모리 디바이스에 저장된 상태를 판독하거나 감지할 수 있다. 정보를 저장하기 위해, 전자 디바이스의 컴포넌트는 상태를 메모리 디바이스에 기록하거나 프로그래밍할 수 있다.
자기 하드 디스크들, 랜덤 액세스 메모리 (RAM), 판독 전용 메모리 (ROM), 동적 RAM (DRAM), 동기식 동적 RAM (SDRAM), 강유전체 RAM (FeRAM), 자기 RAM (MRAM), 저항성 RAM (RRAM), 플래시 메모리, 상 변화 메모리 (PCM) 등을 포함하는 다양한 유형들의 메모리 디바이스들이 존재한다. 메모리 디바이스는 휘발성 또는 비휘발성일 수 있다. 비휘발성 메모리, 예를 들어, FeRAM은 심지어 외부 전원이 없는 경우에도 장기간 동안 저장된 로직 상태를 유지할 수 있다. 휘발성 메모리 셀들은 외부 전원에 의해 주기적으로 리프레시(refresh)되지 않는 한 시간이 지남에 따라 저장된 상태를 상실할 수 있다.
비용 감소 및 디바이스 성능은 대부분의 진보된 메모리 디바이스들에서 점점 관련된다. 그러나, 스케일링(scaling) 기술은, 예를 들어, 더 작은 피처 크기를 갖는 제조 기술들을 채택하고, 상당한 프로세싱 비용을 추가하고 있다. 3차원(3D) 기술들과 같은 일부 기술들은 메모리 용량과 공간 사이의 비율을 개선하기 위한 메모리 셀들을 형성하도록 칩의 수직 차원을 이용한다. 특히 액세스 라인 드라이버와 같은 어레이 관련 회로에 대해 더 비용 효과적이고 더 성능이 좋은 설계 솔루션을 찾는 것이 매우 바람직하다.
도 1은 본 개시의 실시예들에 따른 단일 트랜지스터 드라이버들을 지원하는 메모리 셀들의 어레이를 포함하는 메모리 디바이스의 예시적인 다이어그램을 예시한다.
도 2는 본 개시의 실시예들에 따른 단일 트랜지스터 드라이버들을 지원하는 예시적인 3D 메모리 어레이의 사시도를 예시한다.
도 3은 본 개시의 실시예들에 따른 단일 트랜지스터 드라이버들을 지원하는 3D 메모리 어레이의 디코딩 회로부의 예시적인 블록 레이아웃을 예시한다.
도 4는 본 개시의 실시예들에 따른 메모리 디바이스를 위한 단일 트랜지스터 드라이버의 예를 예시한다.
도 5는 본 개시의 실시예들에 따른 메모리 디바이스에서 단일 트랜지스터 드라이버들을 그룹화하는 예를 예시한다.
도 6은 본 개시의 실시예들에 따른 단일 트랜지스터 드라이버들을 지원하는 메모리 디바이스의 유휴(IDLE) 단계 동안의 예시적인 구성을 예시한다.
도 7은 본 개시의 실시예들에 따른 단일 트랜지스터 드라이버들을 지원하는 메모리 디바이스의 활성(ACTIVE) 단계 동안의 예시적인 구성을 예시한다.
도 8은 본 개시의 실시예들에 따른 단일 트랜지스터 드라이버들을 지원하는 메모리 디바이스의 포지티브(positive) 판독/프로그램 단계 동안의 예시적인 구성을 예시한다.
도 9는 본 개시의 실시예들에 따른 단일 트랜지스터 드라이버들을 지원하는 메모리 디바이스의 네거티브(negative) 판독/프로그램 단계 동안의 예시적인 구성을 예시한다.
도 10은 본 개시의 실시예들에 따른 단일 트랜지스터 드라이버들을 지원하는 메모리 디바이스의 포지티브 판독/프로그램 단계 동안의 다른 예시적인 구성을 예시한다.
도 11은 본 개시의 실시예들에 따른 단일 트랜지스터 드라이버들을 지원하는 메모리 디바이스의 네거티브 판독/프로그램 단계 동안의 다른 예시적인 구성을 예시한다.
도 12는 본 개시의 실시예들에 따른 단일 트랜지스터 드라이버들을 지원하는 메모리 디바이스의 단계도(phase diagram)를 예시한다.
도 13은 본 개시의 실시예들에 따른 단일 트랜지스터 드라이버들을 지원하는 메모리 디바이스에 대한 방법의 흐름도를 예시한다.
도 14는 본 개시의 실시예들에 따른 단일 트랜지스터 드라이버들을 지원하는 메모리 디바이스에 대한 방법의 블록도를 예시한다.
도 15는 본 개시의 실시예들에 따른 단일 트랜지스터 드라이버들을 지원하는 메모리 디바이스의 블록도를 예시한다.
디지털 정보 스토리지는 점점 더 까다로워지고 있다. 메모리 셀의 로직 상태들에 정보의 비트들을 저장하기 위해 상이한 기술들이 이용 가능하다. 정보 저장을 허용하는 물리적 메커니즘과는 독립적으로, 점점 더 조밀한(denser) 패킹이 요구된다. 또한, 예를 들어, 점점 더 짧은 액세스 시간의 면에서 성능이 지속적으로 증가되어야 하고, 특히 모바일 또는 배터리 공급 애플리케이션에 대해 최소 전력 소비가 바람직하다.
메모리 셀들의 매우 조밀한 패킹(packing) 및 동작 동안 매우 낮은 소비를 허용하는, 특히 비휘발성 데이터 저장에 적합한 메모리 어레이 아키텍처가 본 명세서에 개시된다. 메모리 아키텍처는 실행되는 커맨드(command)에 따라 액세스 라인들을 포지티브 및 네거티브 판독/프로그램 전압으로 구동하기 위한 단일 트랜지스터 드라이버들을 포함한다. 메모리 셀들은, 예를 들어, 멀티-데크 3D 메모리 어레이에서와 같은 크로스-포인트(cross-point) 메모리 어레이 조직에서 워드 라인들과 디지트 라인들의 교차점(intersection)들에 있을 수 있다. 판독/프로그램 전압 분할은 드라이버들 및 메모리 셀들에서의 전압 스트레스를 제한하고 어레이에서의 누설을 감소시키기 위해 채택될 수 있다.
개시된 솔루션에 따르면, 동작은 유휴 단계(IDLE phase), 활성 단계 및 펄스(PULSE) 단계와 같은 일부 단계들로 세분화될 수 있다. 본 개시는 위의 단계들 각각 동안 각각의 액세스 라인이 어떻게 디코딩되고 바이어싱되는 지를 교시한다. 특히, 유휴 단계 동안, 모든 액세스 라인들은 방전 전압(예를 들어, 접지 전압)으로 바이어싱되고, 활성 단계 동안, 모든 액세스 라인들은 플로팅 전압(floating voltage)으로 바이어싱되고, 펄스 단계 동안, 어드레싱된 액세스 라인들은 원하는(포지티브 또는 네거티브) 판독/프로그램 전압으로 바이어싱되는 반면, 어드레싱된 라인들에 물리적으로 인접하거나 그와 그룹화된 액세스 라인들은 차폐 전압(shielding voltage)(예를 들어, 접지 전압)으로 바이어싱되고 관련되지 않은 액세스 라인들(예를 들어, 어드레싱된 라인들에 인접하지도 그룹화되지도 않음)은 플로팅 전압으로 유지된다. 액세스 동작의 실행 후에(예를 들어, 펄스 단계로부터 종료 시에), 메모리 디바이스는 활성 단계로 복귀하고, 새로운 커맨드가 수신될 때까지 거기서 대기한다. 임계 수의 액세스 동작들 및/또는 타임아웃(timeout)은 활성 단계에서 지속성(permanence)을 제한하고, 유휴 단계를 주기적으로 트리거하기 위해 사용될 수 있다.
단일 트랜지스터 드라이버의 동작 조건들은 트랜지스터 노드들이 유휴, 활성 및 펄스 단계들 중 임의의 단계 동안 최대 신뢰성 트랜지스터 정격을 초과하지 않는 전압들로 바이어싱되도록 하는 것이다.
본 개시의 특징부들은 처음에, 도 1-3을 참조하여 설명된 메모리 디바이스 및 메모리 다이의 맥락에서 설명된다. 본 개시의 특징부들은 도 4 및 5를 참조하여 설명된 드라이버 또는 드라이버들의 그룹의 맥락에서 설명된다. 그런 다음, 본 개시의 특징부들은 도 6 내지 11을 참조하여 설명된 드라이버들 및 어레이 구성들의 맥락에서 설명된다. 본 개시의 다른 특징부들은 도 12 내지 14를 참조하여 설명되는 흐름도들을 참조하여 설명되고 도 15를 참조하여 설명된 장치 다이어그램과 관련된 단계들에 따른 메모리 디바이스의 동작과 관련된 단계 다이어그램 및 대응하는 방법들에 의해 추가로 예시된다.
도 1은 본 명세서에 개시된 예시적인 메모리 디바이스(100)를 예시한다. 메모리 디바이스(100)는 또한 전자 메모리 장치로 지칭될 수 있다. 도 1은 메모리 디바이스(100)의 다양한 컴포넌트들 및 특징부들의 예시적인 표현이다. 예컨대, 메모리 디바이스(100)의 컴포넌트들 및 특징부들은 메모리 디바이스(100) 내의 그것들의 실제 물리적 위치들이 아니라 기능적 상호 관계들을 예시하도록 도시된다는 것이 이해되어야 한다. 도 1의 예시적인 예에서, 메모리 디바이스(100)는 3차원(3D) 메모리 어레이(102)를 포함한다. 3D 메모리 어레이(102)는 상이한 상태들을 저장하도록 프로그램 가능할 수 있는 메모리 셀들(105)을 포함한다. 일부 예들에서, 각각의 메모리 셀(105)은 로직 0 및 로직 1로 표시된 2개의 상태들을 저장하도록 프로그램 가능할 수 있다. 일부 예들에서, 메모리 셀(105)은 2개 초과의 로직 상태들을 저장하도록 구성될 수 있다. 도 1에 포함된 일부 엘리먼트들이 숫자 표시자로 라벨링되고 다른 대응하는 엘리먼트들은 라벨링되지 않지만, 그러나 묘사된 특징부들의 가시성 및 명확성을 증가시키기 위한 노력으로, 이들은 동일하거나 유사한 것으로 이해될 것이다.
3D 메모리 어레이(102)는 서로의 상부에 형성된 2개 이상의 2차원(2D) 메모리 어레이들(103)을 포함할 수 있다. 이는 2D 어레이들과 비교하여 단일 다이 또는 기판 상에 배치되거나 생성될 수 있는 메모리 셀들의 수를 증가시킬 수 있으며, 이는 결국 생산 비용들을 감소시키거나, 메모리 디바이스의 성능을 증가시키거나, 또는 둘 모두 일 수 있다. 메모리 어레이(102)는 2개의 레벨의 메모리 셀(105)을 포함할 수 있고, 따라서 3D 메모리 어레이로 간주될 수 있지만; 레벨의 수는 2개로 제한되지 않는다. 각각의 레벨은 메모리 셀들(105)이 각각의 레벨에 걸쳐 서로 정렬(정확히, 중첩, 또는 근접하게)되어 메모리 셀 스택(145)을 형성할 수 있도록 정렬 또는 위치될 수 있다. 일부 경우에, 메모리 셀 스택(145)은 아래에 설명되는 바와 같이 둘 모두에 대한 액세스 라인을 공유하면서 다른 것의 상부에 놓인 다수의 메모리 셀을 포함할 수 있다. 일부 경우에, 메모리 셀은 멀티 레벨 저장 기술을 사용하여 하나 초과의 비트의 데이터를 저장하도록 구성된 멀티 레벨 메모리 셀일 수 있다.
일부 예들에서, 메모리 셀들(105)의 각각의 행(row)은 워드 라인(110)에 연결되고, 메모리 셀들(105)의 각각의 열(column)은 비트 라인(115)에 연결된다. 액세스 라인들이라는 용어는 워드 라인들(110), 비트 라인들(115), 또는 이들의 조합들을 지칭할 수 있다. 워드 라인들(110) 및 비트 라인들(115)은 서로 수직일 수 있고(또는 거의 수직일 수 있고), 메모리 셀들의 어레이를 생성할 수 있다. 도 1에 도시된 바와 같이, 메모리 셀 스택(145) 내의 2개의 메모리 셀(105)은 비트 라인(115)과 같은 공통 전도성 라인을 공유할 수 있다. 즉, 비트 라인(115)은 상부 메모리 셀(105)의 바닥 전극 및 하부 메모리 셀(105)의 상부 전극과 결합될 수 있다. 다른 구성들이 가능할 수 있으며, 예를 들어, 제3 데크는 하부 데크와 워드 라인(110)을 공유할 수 있다. 일반적으로, 하나의 메모리 셀(105)은 워드 라인(110) 및 비트 라인(115)과 같은 2개의 전도성 라인의 교차점에 위치될 수 있다. 이 교차는 메모리 셀의 어드레스로 지칭될 수 있다. 타겟 메모리 셀(105)은 통전된(energized) 워드 라인(110)과 비트 라인(115)의 교차점에 위치된 메모리 셀(105)일 수 있다; 즉, 워드 라인(110) 및 비트 라인(115)은 그들의 교차점에서 메모리 셀(105)을 판독 또는 기록하도록 통전될 수 있다. 동일한 워드 라인(110) 또는 비트 라인(115)과 결합된(예를 들어, 연결된) 다른 메모리 셀들(105)은 타겟팅되지 않은(untargeted) 메모리 셀들(105)로 지칭될 수 있다.
전극들은 메모리 셀(105) 및 워드 라인(110) 또는 비트 라인(115)과 결합될 수 있다. 전극이라는 용어는 전기 전도체를 지칭할 수 있고, 일부 경우에 메모리 셀(105)에 대한 전기 컨택(contact)으로 사용될 수 있다. 전극은 메모리 디바이스(100)의 엘리먼트들 또는 컴포넌트들 사이에 전도성 경로를 제공하는 트레이스, 와이어, 전도성 라인, 전도성 재료 등을 포함할 수 있다. 일부 예에서, 메모리 셀(105)은 제1 전극과 제2 전극 사이에 위치된 칼코게나이드 재료를 포함할 수 있다. 제1 전극의 일측은 워드 라인(110)에 결합되고 제1 전극의 타측은 칼코게나이드 재료에 결합될 수 있다. 또한, 제2 전극의 일측은 비트 라인(115)에 결합되고, 제2 전극의 타측은 칼코게나이드 재료에 결합될 수 있다. 제1 전극 및 제2 전극은 동일한 재료(예를 들어, 탄소)이거나 상이할 수 있다.
판독 및 기록과 같은 동작들은 워드 라인(110) 및 비트 라인(115)을 활성화 또는 선택함으로써 메모리 셀들(105) 상에서 수행될 수 있다. 일부 예들에서, 비트 라인들(115)은 또한 알려진 디지트 라인들(115)일 수 있다. 액세스 라인들, 워드 라인들, 및 비트 라인들, 또는 이들의 유사체들에 대한 언급들은 이해 또는 동작의 손실 없이 상호교환가능하다. 워드 라인(110) 또는 비트 라인(115)을 활성화 또는 선택하는 것은 개별 라인에 전압을 인가하는 것을 포함할 수 있다. 워드 라인(110) 및 비트 라인(115)은 금속(예를 들어, 구리(Cu), 알루미늄(Al), 금(Au), 텅스텐(W), 티타늄(Ti)), 금속 합금, 탄소, 전도성으로 도핑된 반도체, 또는 다른 전도성 재료, 합금, 화합물 등과 같은 전도성 재료로 제조될 수 있다.
메모리 셀들(105)에 액세스하는 것은 행 디코더(120) 및 열 디코더(130)를 통해 제어될 수 있다. 예를 들어, 행 디코더(120)는 메모리 제어기(140)로부터 행 어드레스를 수신하고, 수신된 행 어드레스에 기초하여 적절한 워드 라인(110)을 활성화할 수 있다. 유사하게, 열 디코더(130)는 메모리 제어기(140)로부터 열 어드레스를 수신하고 적절한 비트 라인(115)을 활성화할 수 있다. 예를 들어, 메모리 어레이(102)는 WL_1 내지 WL_M으로 라벨링된 다수의 워드 라인(110) 및 BL_1 내지 BL_N으로 라벨링된 다수의 디지트 라인(115)을 포함할 수 있으며, 여기서 M 및 N은 어레이 크기에 의존한다. 따라서, 워드 라인(110) 및 비트 라인(115), 예를 들어 WL_2 및 BL_3을 활성화함으로써, 이들의 교차점에 있는 메모리 셀(105)이 액세스될 수 있다. 이하에서 더 상세히 논의되는 바와 같이, 메모리 셀들(105)에 액세스하는 것은 메모리 어레이(102)에 결합된 기판의 표면으로부터 멀어지는 방향으로 연장되는 하나 이상의 도핑된 재료를 포함할 수 있는 행 디코더(120) 및 열 디코더(130)를 통해 제어될 수 있다.
액세스 시, 메모리 셀(105)은 메모리 셀(105)의 저장된 상태를 결정하기 위해 감지 컴포넌트(125)에 의해 판독 또는 감지될 수 있다. 예를 들어, 전압이 (대응하는 워드 라인(110) 및 비트 라인(115)을 사용하여) 메모리 셀(105)에 인가될 수 있고, 결과적인 전류의 존재는 인가된 전압 및 메모리 셀(105)의 임계 전압에 의존할 수 있다. 일부 경우에, 하나 초과의 전압이 인가될 수 있다. 추가적으로, 인가된 전압이 전류 흐름을 초래하지 않으면, 전류가 감지 컴포넌트(125)에 의해 검출될 때까지 다른 전압들이 인가될 수 있다. 전류 흐름을 초래한 전압을 평가함으로써, 메모리 셀(105)의 저장된 로직 상태가 결정될 수 있다. 일부 경우에, 전압은 전류 흐름이 검출될 때까지 크기가 램프업(ramp up)될 수 있다. 다른 경우에, 전류가 검출될 때까지 미리 결정된 전압이 순차적으로 인가될 수 있다. 마찬가지로, 전류가 메모리 셀(105)에 인가될 수 있고, 전류를 생성하기 위한 전압의 크기는 메모리 셀(105)의 전기 저항 또는 임계 전압에 의존할 수 있다. 일부 예에서, 메모리 셀(105)은 메모리 저장 소자를 포함할 수 있는 셀에 전기 펄스를 제공함으로써 프로그래밍될 수 있다. 펄스는 워드 라인(110), 비트 라인(115), 또는 이들의 조합을 통해 제공될 수 있다.
감지 컴포넌트(125)는 신호의 차이를 검출 및 증폭하기 위한 다양한 트랜지스터 또는 증폭기를 포함할 수 있으며, 이는 래칭(latching)으로 지칭될 수 있다. 그런 다음, 메모리 셀(105)의 검출된 로직 상태는 출력(135)으로서 열 디코더(130)를 통해 출력될 수 있다. 일부 경우에, 감지 컴포넌트(125)는 열 디코더(130) 또는 행 디코더(120)의 일부일 수 있다. 또는, 감지 컴포넌트(125)는 열 디코더(130) 또는 행 디코더(120)에 연결되거나 결합될 수 있다. 감지 컴포넌트는 열 디코더 또는 행 디코더와 연관될 수 있다.
메모리 셀(105)은 관련 워드 라인(110) 및 비트 라인(115)을 활성화시킴으로써 설정되거나 기록될 수 있고, 적어도 하나의 로직 값이 메모리 셀(105)에 저장될 수 있다. 열 디코더(130) 또는 행 디코더(120)는 메모리 셀들(105)에 기록될 데이터, 예를 들어 입력/출력(135)을 수용할 수 있다. 칼코게나이드 재료를 포함하는 메모리 셀의 경우, 디코더(예를 들어, 행 디코더(120) 또는 열 디코더(130))의 제1 전도성 라인을 액세스 라인(예를 들어, 워드 라인(110) 또는 비트 라인(115))과 결합한 것에 기초하여 액세스 동작의 일부로서 제1 전압을 메모리 셀(105)에 인가함으로써 메모리 셀(105)에 로직 상태를 저장하도록 메모리 셀(105)이 기록될 수 있다.
메모리 디바이스(100)는 유휴 단계(IDLE phase)에 있을 수 있다; 유휴 단계는 예를 들어, 저전력 소비를 갖는 구성일 수 있다. 일부 예들에서, 메모리 디바이스(100)는 활성 단계(ACTIVE phase)에 있을 수 있고; 활성 단계는 예를 들어, 메모리 디바이스가 수신된 커맨드들을 즉시 실행할 준비가 된 구성일 수 있다. 일부 예들에서, 메모리 디바이스는 펄스 단계(PULSE phase)에 있을 수 있고; 펄스 단계는 커맨드가 실행되는 구성, 예를 들어, 타겟 메모리 셀이 메모리 셀에 또는 메모리 셀로부터 로직 상태를 프로그래밍하거나 판독하기 위해 액세스되고 바이어싱되는 구성일 수 있다.
메모리 디바이스의 단계(예를 들어, 다른 것들 중에서도, 유휴 단계, 활성 단계 또는 펄스 단계)에 기초하여, 메모리 제어기(140)는 다양한 컴포넌트들, 예를 들어, 행 디코더(120), 열 디코더(130) 및 감지 컴포넌트(125)를 통해 메모리 셀들(105)의 동작 및 전압들(예를 들어, 판독, 기록, 재기록, 리프레시, 방전, 차폐, 플로팅)을 제어할 수 있다. 일부 경우에, 행 디코더(120), 열 디코더(130) 및 감지 컴포넌트(125) 중 하나 이상은 메모리 제어기(140)와 같은 장소에 위치될 수 있다.
메모리 제어기(140)는 원하는 워드 라인(110) 및 비트 라인(115)을 활성화시키기 위해 행 및 열 어드레스 신호들을 생성할 수 있다. 메모리 제어기(140)는 또한 메모리 디바이스(100)의 동작 동안 사용되는 다양한 다른 전압 또는 전류를 생성 및 제어할 수 있다. 예를 들어, 메모리 제어기(140)는 타겟 액세스 라인에 인접한 액세스 라인들 및/또는 어드레싱된 액세스 라인과 동일한 그룹 내의 액세스 라인들을 차폐 전압(예를 들어, 접지 전압)으로 바이어싱할 수 있다. 메모리 제어기(140)는 또한 어드레싱된 액세스 라인과 관련되지 않은 다른 액세스 라인들을 플로팅(float)할 수 있다.
메모리 제어기(140)는 디코더(예를 들어, 행 디코더(120) 또는 열 디코더(130))의 제1 전도성 라인에 제1 전압을 인가함으로써 메모리 셀(105)을 선택하도록 구성될 수 있다. 일부 경우에, 메모리 제어기(140)는 메모리 셀(105)을 선택한 것에 기초하여 디코더의 제1 전도성 라인을 메모리 셀(105)과 연관된 액세스 라인(예를 들어, 워드 라인(110) 또는 비트 라인(115))과 결합하도록 구성될 수 있다. 메모리 제어기(140)는 디코더의 제1 전도성 라인을 액세스 라인과 결합시킨 것에 적어도 부분적으로 기초하여 메모리 셀(105)에 제1 전압을 인가하도록 구성될 수 있다.
일부 예들에서, 메모리 제어기(140)는 액세스 동작의 일부로서 디코더의 제2 전도성 라인에 제2 전압을 인가하도록 구성될 수 있다. 메모리 셀(105)에 제1 전압을 인가하는 것은 제2 전도성 라인에 제2 전압을 인가한 것에 기초할 수 있다. 예를 들어, 메모리 제어기(140)는 제1 전압과 제2 전압의 교차에 기초하여 메모리 셀(105)을 선택할 수 있다. 일부 경우에, 액세스 동작의 일부로서 메모리 셀(105)에 인가되는 신호는 포지티브 극성(positive polarity) 또는 네거티브 극성(negative polarity)을 가질 수 있다.
일부 예에서, 메모리 제어기(140)는 메모리 셀(105)에 대한 액세스 동작을 수행하기 위한 명령을 포함하는 커맨드를 수신하고 커맨드를 수신한 것에 기초하여 메모리 셀(105)의 어드레스를 식별할 수 있다. 일부 경우에, 제2 전압을 제2 전도성 라인에 인가하는 것은 어드레스를 식별한 것에 기초할 수 있다. 액세스 동작이 판독 동작인 경우, 메모리 제어기(140)는 제1 전압을 메모리 셀(105)에 인가한 것에 기초하여 메모리 셀(105)에 저장된 로직 상태를 출력하도록 구성될 수 있다. 액세스 동작이 기록 동작이면, 메모리 제어기(140)는 메모리 셀(105)에 제1 전압을 인가한 것에 기초하여 메모리 셀(105)에 로직 상태를 저장할 수 있다.
일부 예들에서, 메모리 제어기(140)는 커맨드를 수신한 것에 기초하여 메모리 디바이스(100)의 상태를 수정할 수 있다. 예를 들어, 메모리 제어기(140)는 액세스 커맨드를 수신한 것에 기초하여 유휴 단계에서 활성 단계로의 천이(transition)를 구현할 수 있다. 예를 들어, 메모리 제어기(140)는 액세스 커맨드를 수신한 것에 기초하여 활성 단계로부터 펄스 단계로의 천이를 구현할 수 있다. 예를 들어, 메모리 제어기(140)는 펄스 단계 커맨드의 완료에 기초하여 펄스 단계에서 활성 단계로 다시 천이할 수 있다. 예를 들어, 메모리 제어기(140)는, 이하에서 상세히 설명되는 바와 같이, 액세스 카운터 또는 시간 카운터가 개별 임계치를 충족한 것에 기초하여 활성 단계로부터 유휴 단계으로의 천이를 구현할 수 있다. 예를 들어, 메모리 제어기(140)는 액세스 카운터 및 시간 카운터가 각각의 임계치 미만인 경우 메모리 디바이스(100)를 활성 상태로 유지할 수 있다.
도 2 는 본 개시의 실시예들에 따른 단일 트랜지스터 드라이버들을 지원하는 예시적인 3D 메모리 어레이의 사시도를 예시한다. 메모리 어레이(200)는 도 1을 참조하여 설명된 메모리 어레이(102)의 일부들의 예일 수 있다. 메모리 어레이(200)는 기판(204) 위에 위치된 메모리 셀들의 제1 어레이 또는 데크(205) 및 제1 어레이 또는 데크(205)의 상부에 있는 메모리 셀들의 제2 어레이 또는 데크(210)를 포함할 수 있다. 메모리 어레이(200)는 또한 워드 라인(110-a) 및 워드 라인(110-b), 및 비트 라인(115-a)을 포함할 수 있으며, 이는 도 1을 참조하여 설명된 워드 라인(110) 및 비트 라인(115)의 예일 수 있다. 제1 데크(205) 및 제2 데크(210)의 메모리 셀들 각각은 하나 이상의 메모리 셀(예를 들어, 각각 메모리 셀(220-a) 및 메모리 셀(220-b))을 가질 수 있다. 도 2에 포함된 일부 엘리먼트들이 숫자 표시자로 라벨링되고, 다른 대응하는 엘리먼트들은 라벨링되지 않지만, 그러나 묘사된 특징들의 가시성 및 명확성을 증가시키기 위한 노력으로, 이들은 동일하거나 유사한 것으로 이해될 것이다.
제1 데크(205)의 메모리 셀들은 제1 전극(215-a), 메모리 셀(220-a)(예를 들어, 칼코게나이드 재료를 포함함), 및 제2 전극(225-a)을 포함할 수 있다. 또한, 제2 데크(210)의 메모리 셀은 제1 전극(215-b), 메모리 셀(220-b)(예를 들어, 칼코게나이드 재료를 포함함) 및 제2 전극(225-b)을 포함할 수 있다. 제1 데크(205) 및 제2 데크(210)의 메모리 셀들은, 일부 예들에서, 각각의 데크(205 및 210)의 대응하는 메모리 셀들은 도 1을 참조하여 설명된 바와 같이 비트 라인들(115) 또는 워드 라인들(110)을 공유할 수 있도록 공통 전도성 라인들을 가질 수 있다. 예를 들어, 제2 데크(210)의 제1 전극(215-b) 및 제1 데크(205)의 제2 전극(225-a)은 비트 라인(115-a)이 수직으로 인접한 메모리 셀들에 의해 공유되도록 비트 라인(115-a)에 결합될 수 있다. 본 명세서의 교시들에 따르면, 메모리 어레이(200)가 하나 초과의 데크를 포함하는 경우, 디코더는 각각의 데크 위 또는 아래에 위치될 수 있다. 예를 들어, 디코더는 제1 데크(205) 위에 그리고 제2 데크(210) 위에 위치될 수 있다. 일부 경우에, 메모리 셀(220)은 상 변화 메모리 셀 또는 자기 선택 메모리 셀의 예일 수 있다.
메모리 어레이(200)의 아키텍처는 크로스-포인트 아키텍처(cross-point architecture)로 지칭될 수 있으며, 일부 경우에, 메모리 셀은 도 2에 도시된 바와 같이 워드 라인과 비트 라인 사이의 토폴로지 크로스-포인트(topological cross-point)에서 형성된다. 이러한 크로스-포인트 아키텍처는 다른 메모리 아키텍처에 비해 더 낮은 생산 비용으로 상대적으로 고 밀도의 데이터 저장을 제공할 수 있다. 예를 들어, 크로스-포인트 아키텍처는 다른 아키텍처에 비해 감소된 면적 및 결과적으로 증가된 메모리 셀 밀도를 갖는 메모리 셀을 가질 수 있다. 예를 들어, 아키텍처는 3단자 선택 컴포넌트를 갖는 것들과 같은 6F2 메모리 셀 면적을 갖는 다른 아키텍처들과 비교하여 4F2 메모리 셀 영역을 가질 수 있으며, 여기서 F는 가장 작은 피처 사이즈(smallest feature size)이다. 예를 들어, DRAM은 각각의 메모리 셀에 대한 선택 컴포넌트로서 3-단자 디바이스인 트랜지스터를 사용할 수 있고, 크로스-포인트 아키텍처에 비해 더 큰 메모리 셀 면적을 가질 수 있다.
도 2의 예는 2개의 메모리 데크들을 도시하지만, 다른 구성들이 가능하다. 일부 예들에서, 메모리 셀들의 단일 메모리 데크는 2차원 메모리로 지칭될 수 있는 기판(204) 위에 구성될 수 있다. 일부 예들에서, 메모리 셀들의 3개 또는 4개의 메모리 데크들은 3차원 크로스 포인트 아키텍처에서 유사한 방식으로 구성될 수 있다.
일부 예들에서, 메모리 데크들 중 하나 이상은 칼코게나이드 재료를 포함하는 메모리 셀(220)을 포함할 수 있다. 메모리 셀(220)은, 예를 들어, 셀레늄(Se), 텔루륨(Te), 비소(As), 안티몬(Sb), 탄소(C), 게르마늄(Ge) 및 실리콘(Si)의 합금과 같은 칼코게나이드 유리를 포함할 수 있다. 주로 셀레늄(Se), 비소(As) 및 게르마늄(Ge)을 갖는 칼코게나이드 재료는 SAG-합금으로 지칭될 수 있다. 일부 예들에서, SAG-합금은 실리콘(Si) 또는 인듐(In) 또는 이들의 조합을 포함할 수 있고, 이러한 칼코게나이드 재료들은 각각 SiSAG-합금 또는 InSAG-합금, 또는 이들의 조합으로 지칭될 수 있다. 일부 예에서, 칼코게나이드 유리는 각각 원자 또는 분자 형태의 수소(H), 산소(O), 질소(N), 염소(Cl) 또는 불소(F)와 같은 추가 원소를 포함할 수 있다.
일부 예에서, 칼코게나이드 재료를 포함하는 메모리 셀(220)은 제1 전압을 인가함으로써 로직 상태로 프로그래밍될 수 있다. 예로서 그리고 특정 이론에 구속되지 않고, 특정 메모리 셀(220)이 프로그래밍될 때, 셀 내의 원소들이 분리되어 이온 마이그레이션(migration)을 야기한다. 이온들은 메모리 셀에 인가된 전압의 극성에 따라 특정 전극을 향해 마이그레이트할 수 있다. 예를 들어, 메모리 셀(220)에서, 이온은 음극을 향해 마이그레이트할 수 있다. 그런 다음, 메모리 셀은 감지하기 위해 셀에 걸쳐 전압을 인가함으로써 판독될 수 있다. 판독 동작 동안 보이는 임계 전압은 메모리 셀에서의 이온들의 분포 및 판독 펄스의 극성에 기초할 수 있다.
일부 경우에, 제1 전압은 메모리 셀(220)의 액세스 동작의 일부로서 디코더의 제1 전도성 라인에 인가될 수 있다. 제1 전압 인가시에, 제1 전도성 라인은 메모리 셀(220)과 연관된 액세스 라인(예를 들어, 워드 라인(110-a), 워드 라인(110-b) 또는 비트 라인(115-a))과 결합될 수 있다. 일부 예들에서, 차폐 전압이 디코더의 제2 전도성 라인에 인가될 수 있고, 제2 전도성 라인은 어드레싱된 액세스 라인에 인접한 액세스 라인에 또는 어드레싱된 액세스 라인과 그룹화된 액세스 라인에 결합될 수 있다. 일부 예들에서, 플로팅 전압은 어드레싱된 액세스 라인에 인접하지 않거나 그와 그룹화되지 않는 액세스 라인들(예를 들어, 어드레싱된 액세스 라인과 동일한 데크 내의 다른 액세스 라인들 - 도 2에 도시되지 않음)에 인가될 수 있다.
도 3은 본 개시의 실시예들에 따른 단일 트랜지스터 드라이버들을 지원하는 3D 메모리 어레이의 디코딩 회로부의 예시적인 블록 레이아웃을 예시한다. 도 3에 도시된 예에서, 본 발명의 메모리 아키텍처(300)는 다수의 서브 어레이들로 파티션(partition)되는 활성 메모리 어레이(302)를 포함한다. 이 예에서, 4개의 서브 어레이들(304, 306, 308 및 310)이 존재한다. 따라서, y-축의 2개의 대향 측면 중 하나를 향해 연장되는 디지트 라인(320)에 의해 걸쳐 있는 Y1의 길이는 y-방향으로의 2개의 서브 어레이의 길이와 동일하다. 유사하게, x-축의 2개의 대향 측면들 중 하나를 향해 연장되는 워드 라인(330)에 의해 걸쳐 있는 X1의 길이는 x-방향으로의 2개의 서브 어레이들의 길이와 동일하다.
워드 라인 드라이버들(312)은 실질적으로 활성 어레이의 풋프린트(footprint) 내에 그리고 서브 어레이들의 주변부 근처에 위치될 수 있다. 디지트 라인 드라이버(314)는 또한 실질적으로 활성 어레이의 풋프린트 내에 그리고 서브 어레이의 주변부 근처에 위치될 수 있다. 각각의 음영 영역은 다수의 드라이버 회로들을 포함할 수 있는 영역을 포함한다는 것이 이해될 것이다. 예시된 실시예에서, 평면도에서의 개별 서브 어레이 레이아웃들은 인접한 서브 어레이들의 레이아웃의 "미러(mirror)" 카피를 포함한다. 즉, 서브 어레이(304)에서, 워드 라인 드라이버들(312)은 서브 어레이의 상부 좌측 및 하부 우측 코너들에 있고, 전체적으로 y-방향을 따라 에지들을 따라 연장되어 x-방향으로 연장되는 워드 라인들(330)과 연결된다. 워드 라인 드라이버들(312)은 인접한 서브 어레이들 사이의 경계들을 가로지르는 워드 라인들의 중심 위치에 결합된다는 것에 유의한다. 디지트 라인 드라이버(314)는 서브 어레이(304)의 상부 우측 및 하부 좌측 코너에 있고, 전체적으로 x 방향으로 연장되는 에지를 따라 연장되어 y 방향으로 연장되는 디지트 라인(320)과 연결된다.
디지트 라인 드라이버(314)는 서브 어레이의 하부 우측 및 상부 좌측 코너에 있고, 전체적으로 y 방향으로 연장되는 디지트 라인(330)과 연결하기 위해 x 방향으로 연장되는 에지를 따라 연장된다. 디지트 라인 드라이버들(314)은 인접한 서브 어레이들 사이의 경계들을 교차하는 디지트 라인들(330)의 중앙 위치에 결합된다는 것에 유의한다. 인접한 서브 어레이(306)에서, 워드 라인 드라이버들(312)은 서브 어레이들의 하부 좌측 및 상부 우측 코너들에 있고, 전체적으로 수직 에지들을 따라 연장되어 수평으로 연장되는 워드 라인들과 연결된다. 따라서, 평면도에서, 드라이버들의 레이아웃은 인접한 서브 어레이들(304 및 306) 사이의 미러 이미지이다. 유사한 미러링이 도 3에 도시된 바와 같이, 서브 어레이들(304 및 310) 사이, 서브 어레이들(306 및 308) 사이 및 서브 어레이들(310 및 308) 사이에서 보여질 수 있다.
도 3의 어레이 아키텍처에서, 메모리 어레이(302)의 디지트 라인들(320)을 위한 소켓 상호연결 영역(socket interconnect region)들(322) 및 워드 라인들(330)을 위한 소켓 상호연결 영역들(332)은 개별적으로 디지트 드라이버들(314) 및 워드 라인 드라이버들(312) 위에 존재한다. 소켓 영역들은 서브 어레이들의 경계들에 있다는 점에 유의한다. 워드 및 디지트 라인 드라이버들 및 소켓 영역들을 작은 세그먼트들로 분해하고, 도 3에 예시된 바와 같이, 라인들 또는 라인들의 그룹들을 교번하는 행들로 스태거링(staggering)함으로써, 워드 라인들 및 디지트 라인들은 활성 어레이(302)를 통해 그리고 소켓 영역들을 통해 연장될 수 있다.
타겟 또는 어드레싱된 메모리 셀(305)은 어드레싱된 디지트 라인(321)과 어드레싱된 워드 라인(331)의 교차점에 있을 수도 있고; 어드레싱된 디지트 라인(321) 및 워드 라인(331)은 디지트 라인에 대한 각각의 드라이버(314) 및 워드 라인에 대한 각각의 드라이버(312)에 의해 디코딩되고 바이어싱된다. 메모리 어레이(302)에서, 어드레싱된 액세스 라인(예를 들어, 어드레싱된 워드 라인(331))은 인접한 액세스 라인들(예를 들어, 워드 라인들(330adj))을 갖는다. 어드레싱된 워드 라인을 타겟팅하는 액세스 동작 동안(예를 들어, 펄스 단계 동안), 인접한 액세스 라인들은 어드레싱되지 않고, 일부 실시예들에서 단일 트랜지스터 드라이버들일 수 있는 개별 드라이버들을 통해 차폐 전압으로 바이어싱될 수 있다. 유사한 고려사항들이 디지트 라인들(320)에 적용될 수 있고, 따라서 어드레싱된 디지트 라인에 인접한 어드레싱되지 않은 디지트 라인들(도시되지 않음)이 펄스 단계 동안 차폐 전압, 예를 들어, 접지 전압으로 바이어싱될 수 있다.
도 3에 도시된 예에서, 어드레싱된 워드 라인(331)에 인접한 어드레싱되지 않은 워드 라인(331adj)은 도면의 좌측-하부 부분의 각각의 드라이버(312)에 의해 디코딩되고 바이어싱되는 반면, 어드레싱된 워드 라인은 도면의 우측-하부 부분의 드라이버(312)에 의해 디코딩되고 바이어싱된다는 것에 유의해야 한다. 다른 실시예들에서, 어드레싱된 그리고 인접한 어드레싱되지 않은 워드 라인들(및/또는 디지트 라인들)의 드라이버들(312)은 예를 들어, 동일한 워드 라인 드라이버 부분(각각 동일한 디지트 라인 드라이버 부분)에서 서로 물리적으로 가깝게 위치될 수 있다. 동일한 드라이버 부분은 또한 어드레싱된 워드 라인과 그룹화되거나 그것과 완전히 관련없는 다른 어드레싱되지 않은 워드 라인들(각각 디지트 라인들)의 드라이버들을 포함할 수 있다.
다른 어드레싱되지 않은 액세스 라인들(디지트 라인들 또는 워드 라인들, 또는 둘 모두)은 아래에서 설명될 바와 같이, 액세스 동작 동안 개개의 드라이버에 의해 플로팅될 수 있다. 액세스 라인들 중 일부는 그룹화될 수 있고, 예를 들어 디코딩 신호를 공유할 수 있고, 어드레싱된 액세스 라인의 동일한 그룹 내의 어드레싱되지 않은 액세스 라인들은 펄스 단계 동안 차폐 전압, 예를 들어 접지 전압으로 바이어싱될 수 있다.
액세스 라인 드라이버, 예를 들어 워드 라인 드라이버(312) 및/또는 디지트 라인 드라이버(314)는 단일 트랜지스터 드라이버를 포함할 수 있다. 각각의 단일 트랜지스터 드라이버는, 이하에서 상세히 설명되는 바와 같이, 유휴 단계 동안 방전 전압으로 각각의 액세스 라인을 구동하고, 활성 단계 동안 플로팅 전압으로 액세스 라인을 구동하고, 펄스 단계 동안 판독/프로그램 전압 또는 차폐 전압 또는 플로팅 전압으로 액세스 라인을 구동하도록 구성될 수 있다.
도 4는 본 개시의 실시예들에 따른 메모리 디바이스를 위한 단일 트랜지스터 드라이버의 예를 예시한다. 단일 트랜지스터 드라이버(400)는 N-채널 유형 트랜지스터일 수 있고, 신호 라인(LX1)에 결합된 게이트 노드(470), 신호 라인(LX2)에 결합된 드레인 노드(480), 전압 바디(body)로 바이어싱된 바디 노드(499) 및 액세스 라인(XPL)에 결합된 소스 노드(490)를 포함할 수 있다. 액세스 라인(XPL)의 전압은 단일 트랜지스터 드라이버(400)의 다른 노드들의 디코딩 및 바이어싱에 기초하여 결정될 수 있다. 일부 실시예들에서, 단일 트랜지스터 드라이버는 N형 CMOS 트랜지스터일 수 있고; 일부 실시예들에서, 단일 트랜지스터 드라이버는 N형 FinFET 트랜지스터일 수 있고; 일부 실시예들에서, 단일 트랜지스터 드라이버는 N형 수직 박막 트랜지스터(TFT)일 수 있고; 또 다른 실시예들에서, 단일 트랜지스터 드라이버는 이전 기술들 중 임의의 기술에 의해 획득된 P형(예컨대, P-채널) 트랜지스터일 수 있다. 다른 유형의 트랜지스터도 가능하다.
단일 트랜지스터 드라이버(400)는 메모리 디바이스(100)의 임의의 동작 단계 동안 액세스 라인(예를 들어, 도 1 및 도 2의 워드 라인(110) 및/또는 디지트 라인(115) 또는 도 3의 워드 라인(330) 및/또는 디지트 라인(320))을 원하는 전압으로 구동하기에 적합하다. 예를 들어, 드라이버(400)는 도 1의 행 디코더(120) 및/또는 열 디코더(130)에 또는 도 3의 워드 라인 드라이버(312) 및/또는 디지트 라인 드라이버(314)에 통합될 수 있다. 메모리 디바이스, 예를 들어, 도 1의 메모리 디바이스(100)는 상이한 상태들 또는 단계들에서 동작할 수 있으며; 가능한 동작 단계들 중에서: 유휴(IDLE) 단계, 활성(ACTIVE) 단계 및 펄스(PULSE) 단계가 있다.
단일 트랜지스터 드라이버(400)는 유휴 단계 동안 액세스 라인(490)(XPL)을 방전 전압으로 구동하고, 활성 단계 동안 액세스 라인(490)(XPL)을 플로팅 전압으로 구동하고, 펄스 단계 동안 어드레싱된(addressed) 액세스 라인(490)(XPL)을 액세스 전압(예를 들어, 판독/프로그램 전압)으로 구동하도록 구성될 수 있다. 단일 트랜지스터(400)는 어드레스 액세스 라인(상이한 단일 트랜지스터 드라이버에 의해 구동됨)에 물리적으로 인접한 어드레스되지 않은(unaddressed) 액세스 라인(490)을 펄스 단계 동안 차폐 전압으로 구동하도록 구성된다. 단일 트랜지스터(400)는 (예를 들어, 액세스 라인(490)과 공통 게이트 신호 라인을 공유하는 상이한 단일 트랜지스터 드라이버에 의해 구동되는) 어드레싱된 액세스 라인과 그룹화되는 어드레싱되지 않은 액세스 라인(490)을 펄스 단계 동안 차폐 전압으로 구동하도록 구성된다. 단일 트랜지스터(400)는 (예를 들어, 액세스 라인(490)과 공통 게이트 신호 라인을 공유하는 상이한 단일 트랜지스터 드라이버에 의해 구동되는) 어드레싱된 액세스 라인과 그룹화되는 어드레싱되지 않은 액세스 라인(490)을 펄스 단계 동안 차폐 전압으로 구동하도록 구성된다.
방전 전압(discharging voltage)은 일부 예들에서 접지 전압(예를 들어, 0V)일 수 있다. 플로팅 전압(floating voltage)은 바이어싱되지 않은 전압일 수 있고; 플로팅 전압은 마지막 바이어싱된 전압에 대해 실질적으로 변하지 않고 유지될 수 있다. 일부 경우에, 플로팅 전압은 플로팅 노드에 용량성으로 결합될 수 있는 주변 라인 및 노드의 전압에 의해 약간 수정될 수 있다. 액세스 전압은 포지티브 프로그래밍 전압(예를 들어, +3.1V) 또는 네거티브 프로그래밍 전압(예를 들어, -3.1V)일 수 있다. 차폐 전압은 일부 예들에서 접지 전압(예를 들어, 0V)일 수 있다.
전압 값들은, 예를 들어, 분할 전압 접근법(split voltage approach)을 사용할 때 메모리 셀들(105, 205, 305)에 대한 액세스 전압들의 예들일 수 있다. 분할 전압 접근법에서, 메모리 셀에 인가된 총 전압(예를 들어, 메모리 셀들에 결합된 디지트 라인과 워드 라인 사이의 전압 강하)은 디지트 라인 및 워드 라인 상의 각각의 전압들의 임의의 편리한 조합에 의해 획득될 수 있다. 일부 경우에, 총 전압은 실질적으로 동일한 진폭이지만 반대 극성의 2개의 부분으로 분할될 수 있고; 따라서, 예를 들어, 하나의 노드에서 +3.1V를 인가하고 다른 노드에서 -3.1V를 동시에 인가하는 6.2V의 프로그램/판독 전압이 획득될 수 있다. 메모리 아키텍처는 디지트 라인을 구동하고 워드 라인을 구동하기 위해 본원에 개시된 단일 트랜지스터 드라이버를 특징으로 할 수 있다. 이하의 설명에서, 하나의 액세스 라인 드라이버(예를 들어, 워드 라인 드라이버 또는 디지트 라인 드라이버)에 대해서만 참조가 이루어지며, 다른 액세스 라인 드라이버(예를 들어, 디지트 라인 드라이버 또는 워드 라인 드라이버)에 대해 동일하거나 유사한 솔루션이 구현될 수 있다는 것이 이해된다. 전압 값들은 단지 표시이며, 단일 트랜지스터 드라이버(400)의 동작은 상이한 값들이 타겟팅이 되더라도 본질적으로 변경되지 않는다.
일반적으로 말하면, 단일 트랜지스터 드라이버(400)는 트랜지스터의 게이트 노드(470)에서 신호 라인(LX1)에 의해 제공된 전압에 적어도 부분적으로 기초하여 그의 드레인 노드(480)에서 신호 라인(LX2)에 의해 제공된 전압을 그의 소스 노드(490)에 결합된 액세스 라인(XPL)에 전달하도록 구성된다. 일부 예들에서, 바디 노드(499) 전압은 신호 라인(Body)을 통해 적절한 일정한 전압(예를 들어, 트랜지스터(400)에서의 임의의 접합의 순방향 바이어싱(forward biasing)을 회피하기에 적합한 전압)으로; 예를 들어, 값 -3.1V로 유지될 수 있다.
상이한 단계들 동안 단일 트랜지스터 드라이버(400)의 소스 노드(490)에 결합된 액세스 라인(XPL)의 예시적인 바이어싱 조건들은 제어 신호 라인들(LX1 및 LX2)을 통해 각각 인가되는 게이트(470) 및 드레인(480) 노드들에 기초하여 아래의 테이블 I에 보고된다. 테이블 I에 보고된 예에서, 바디 노드 전압은 모든 단계 동안 일정한 값 -3.1V인 것으로 가정된다. 본 발명의 범위를 벗어나지 않으면서 제어 신호 라인(LX1, LX2)을 통해 단일 트랜지스터 드라이버(400)에 상이한 전압이 인가될 수 있다.
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단일 트랜지스터 드라이버(400)는 트랜지스터의 노드들이 유휴, 활성 및 펄스 단계들 중 임의의 단계 동안 신뢰성 트랜지스터 정격(rating)을 초과하지 않는 차이들을 갖는 전압들로 각각 바이어싱되는 방식으로 동작하도록 구성된다. 다시 말해서, 예를 들어, 게이트 노드(470)와 드레인 노드(480) 사이의 전압 차이는 동작 단계들 중 임의의 단계 동안 트랜지스터에 대한 최대 신뢰성 정격을 결코 초과하지 않는다. 유사하게, 게이트-대-바디(470 내지 499), 게이트-대-소스(470 내지 490), 드레인-대-바디(480 내지 499), 드레인-대-소스(480 내지 490) 및 소스-대-바디(490 내지 499) 전압 차이들은 각각의 그리고 모든 동작 단계들, 예를 들어, 유휴, 활성 및/또는 펄스 단계 동안 각각의 최대 신뢰성 정격들 내에 있다.
전술한 바와 같이, 예를 들어 테이블 I에 보고된 바이어싱 조건을 참조하여, 단일 트랜지스터 드라이버(400)는 메모리 디바이스(100)의 임의의 동작 단계 동안 그것에 결합된 액세스 라인(XPL)을 임의의 원하는 전압으로 구동할 수 있다. 단일 트랜지스터 드라이버들(400)은 이하의 도면들에 도시된 바와 같이, 하나 이상의 제어 신호 라인들을 공유하기 위한 그룹들로 그룹화될 수 있다.
도 5는 본 개시의 실시예들에 따른 메모리 디바이스에서 단일 트랜지스터 드라이버들을 그룹화하는 예를 예시한다. 복수의 단일 트랜지스터 드라이버들(500<0> ... 500<n>)은 하나 이상의 제어 신호 라인들을 공유하는 그룹(500)으로 그룹화될 수 있다. 도시된 예에서, 제1 단일 트랜지스터 드라이버(500<0>)는 트랜지스터(500<0>)의 게이트 노드(570<0>)에서의 전압에 적어도 부분적으로 기초하여, 드레인 노드(580<0>)에서의 신호 라인(LX2<0>)에 의해 제공된 전압을 소스 노드(590<0>)에 결합된 액세스 라인(XPL<0>)에 전달하도록 구성된다. 제2 단일 트랜지스터 드라이버(500<n>)는 트랜지스터(500<n>)의 게이트 노드(570<n>)에서의 전압에 적어도 부분적으로 기초하여, 드레인 노드(580<n>)에서의 신호 라인(LX2<n>)에 의해 제공된 전압을 소스 노드(590<n>)에 결합된 액세스 라인(XPL<n>)에 전달하도록 구성된다. 제1 트랜지스터(500<0>)의 게이트 노드(570<0>) 및 제2 트랜지스터(500<n>)의 게이트 노드(570<n>)는 서로 결합되고 공통 제어 신호 라인(571) LX<i>에 의해 구동될 수 있다. 일부 예들에서, 각각의 트랜지스터들의 바디 노드들(599<0> 및 599<n>)은 공통 노드(바디(Body))일 수 있다. 다른 단일 트랜지스터 드라이버들(도시되지 않음)은 공통 제어 신호 라인(571) LX1<i>에 결합될 수 있으며, 이는 짝수 신호 라인일 수 있다(예를 들어, 트랜지스터 드라이버들(500<0> ... 500<n>)의 짝수 그룹(500)에 결합됨).
메모리 디바이스(100)는 짝수 그룹들(500)로 조직된 복수의 짝수 드라이버들, - 각각의 드라이버(500<0> ... 500<n>)는 개개의 짝수 액세스 라인(590<0> ... 590<n>)(XPL<0> ... XPL<n>)에 결합됨 - , 및 홀수 그룹들로 조직된 복수의 홀수 드라이버들, - 각각의 드라이버는 각각의 홀수 액세스 라인(591<0> ... 591<n>)에 결합됨 - 을 포함할 수 있다. 일부 예에서, 짝수(590<0> ... 590<n>) 및 홀수(591<0> ... 591<n>) 액세스 라인은 메모리 디바이스(100)의 어레이(102)에서 교번할 수 있다. 도 5 및 도 1을 참조하면, 짝수 액세스 라인(590<0> ... 590<n>)(XPL<0> ... XPL<n>)은 워드 라인(WL_2)(또는, 대안으로, 디지트 라인(BL_2))의 예일 수 있고, 홀수 액세스 라인들(591<0> ... 591<n>)은 짝수 액세스 라인에 물리적으로 인접한 워드 라인(WL_1)(또는, 대안으로, 디지트 라인(BL_1))의 예일 수 있다. 짝수 및 홀수 액세스 라인들은 메모리 디바이스(100 또는 200)의 동일한 데크(예를 들어, 도 2의 하부 데크(205) 또는 상부 데크(210)) 내의 액세스 라인들일 수 있다. 단일 트랜지스터 드라이버들은 도 3을 참조하여 설명된 바와 같이, 메모리 어레이(302)의 워드 라인 드라이버들(312) 및/또는 디지트 라인 드라이버들(314)의 예들일 수 있다.
도 6 내지 도 11은 메모리 디바이스의 상이한 동작 단계들 동안 단일 트랜지스터 드라이버들의 예시적인 구성들을 예시한다. 단일 트랜지스터 드라이버들은 도 4를 참조하여 설명된 단일 트랜지스터 드라이버들에 대응할 수 있고, 이들은 일부 예들에서, 도 5를 참조하여 예시된 바와 같이 그룹화될 수 있다.
도 6은 본 개시의 실시예들에 따른 단일 트랜지스터 드라이버들을 지원하는 메모리 디바이스의 유휴 단계 동안의 예시적인 구성을 예시한다. 메모리 어레이(102, 200 및/또는 302)의 예일 수 있는 메모리 어레이(600)의 일부는 복수의 짝수 드라이버(601E) 및 복수의 홀수 드라이버(601O)를 포함한다. 일부 예들에서, 드라이버들(601E 및 601O)은 메모리 어레이 아래에 위치될 수 있다. 짝수(601E) 및 홀수(601O) 드라이버들이 도 3에 도시된 상이한 부분들(312 및 또는 314) 내의 드라이버들과 유사한 방식으로 서로 멀리 떨어져 도시되어 있지만, 일부 실시예들에서, 짝수(601E) 및 홀수(601O) 드라이버들은 동일한 드라이버 영역에서 실현될 수 있다.
각각의 복수의 짝수/홀수 드라이버들은 단일 트랜지스터 드라이버들(602)의 그룹들(604)로 조직화될 수 있으며, 이는 도면들 4 및 5를 참조하여 위에서 설명된 단일 트랜지스터 드라이버들(500<0> ... 500<n> 및/또는 400)의 그룹(500)의 예들일 수 있다.
단일 트랜지스터 드라이버들의 게이트 노드들은 개개의 (짝수/홀수) 제어 신호 라인(671O 및 671E)에 결합된다. 다수의 단일 트랜지스터 드라이버들이 그룹화될 수 있고, 개개의 게이트 노드들은 동일한 게이트 제어 신호 라인에 결합될 수 있다; 예를 들어, 이는 도 5의 그룹(500)에 대한 공통 신호(571) LX1<i>에 대응할 수 있는, L1E<1>로 명명된 신호(671E)에 의해 게이트 노드들이 구동되는 한 쌍의 단일 트랜지스터 드라이버들을 포함하는 그룹(604)에 대해 도시되어 있다 - 상이한 수의 트랜지스터 드라이버들이 전술된 바와 같이 그룹화될 수 있다.
단일 트랜지스터 드라이버들의 드레인 노드들은 도 4 및 도 5의 제어 신호 라인들(LX2)을 참조하여 설명된 것과 유사한 방식으로 각각의 (짝수/홀수) 제어 신호 라인(L2E<0> ... L2E<1> 및 L2O<0> ... L2O<1>)에 결합된다.
각각의 단일 트랜지스터 드라이버는, 도 1 내지 도 5의 액세스 라인(XPL 및/또는 110, 115 및/또는 320, 330)의 예일 수 있는 개개의 (짝수/홀수) 액세스 라인(690E 및 690O)에 결합된다. 짝수(690E) 및 홀수(690O) 액세스 라인들은 교번할 수 있어서, 짝수 액세스 라인은 메모리 어레이 데크 내의 홀수 액세스 라인에 항상 물리적으로 인접하거나, 그 반대이다. 다른 배치도 가능하다.
유휴 단계 동안, 게이트 및 드레인 제어 신호 라인들은 위의 테이블 I의 대응하는 행에 요약되고 그리고 도 6에 도시된 바와 같이 바이어싱될 수 있다. 방전 전압, 예를 들어 접지 전압이 각각의 그리고 모든 액세스 라인들(690)에 인가될 수 있다. 따라서, 메모리 어레이 내의 메모리 셀들은 널 교란(null disturb)를 경험하며, 어레이 내의 소비가 없다. 이러한 원하는 결과는 게이트 제어 신호 라인(671E, 671O)에 패스 게이트 전압(pass gate voltage)(예를 들어, +1.5V)을 인가하고, 드레인 제어 신호 라인(L2E, L2O)에 방전 전압(예를 들어, 0V)을 인가함으로써 달성될 수 있다. 바디 노드 전압은 예를 들어, -3.1V의 정전압으로 유지될 수 있다.
도 7은 본 개시의 실시예들에 따른 단일 트랜지스터 드라이버들을 지원하는 메모리 디바이스의 활성 단계 동안의 예시적인 구성을 예시한다. 도 7의 엘리먼트들은 도 6의 등가 엘리먼트들에 대응하고, 설명은 반복되지 않을 것이며; 대응하는 엘리먼트들은 대응하는 도면 번호에 정렬된 번호의 제1 숫자와 동일한 라벨을 갖는다는 것에 유의한다(예를 들어, 도 6의 액세스 라인들(690E 및 690O)은 도 7에서 각각 790E 및 790O로 라벨링됨).
활성 단계 동안, 게이트 및 드레인 제어 신호 라인들은 위의 테이블 I의 대응하는 행에 요약되고 도 7에 도시된 바와 같이 바이어싱될 수 있다. 플로팅 전압, 예를 들어, 바이어싱되지 않은 전압이 각각 및 모든 액세스 라인(790)에 인가될 수 있다. 따라서, 메모리 어레이 내의 메모리 셀들은 널 디스터브(null disturb)를 받으며, 어레이 내의 소비가 없다. 이는 게이트 제어 신호 라인(771E, 771O)에 금지 게이트 전압(inhibit gate voltage)(예를 들어, -3.1V)을 인가하고, 드레인 제어 신호 라인(L2E, L2O)에 접지 전압(예를 들어, 0V)을 인가함으로써 달성될 수 있다. 바디 노드 전압은 예를 들어, -3.1V의 정전압으로 유지될 수 있다.
도 8은 본 개시의 실시예들에 따른 단일 트랜지스터 드라이버들을 지원하는 메모리 디바이스의 펄스 단계 동안, 보다 구체적으로는 포지티브 판독/프로그램 동작 동안 예시적인 구성을 예시한다. 도 8의 엘리먼트들은 도 6 및 도 7의 등가 엘리먼트들에 대응하며, 설명은 반복되지 않을 것이며; (예를 들어, 대응하는 엘리먼트들에 대해) 동일한 라벨 규칙이 채택된다.
펄스(PULSE) 단계 동안, 게이트 및 드레인 제어 신호 라인들은 위의 테이블 I에 요약되고 도 8에 도시된 바와 같이 바이어싱될 수 있다. 어드레싱된(addressed) 액세스 라인 및 어드레싱되지 않은(unaddressed) 액세스 라인들에 대해 상이한 바이어싱 조건들이 바람직하고, 이는 결국 동일한 전압들로 모두 바이어싱되지 않고; 따라서, 테이블 I의 제2 열에 표시된, 어드레싱된 라인(예를 들어, 판독/프로그램 펄스가 인가되는 액세스 라인)에 대해 단일 트랜지스터 드라이버가 결합된 액세스 라인에 기초하여 테이블 I의 대응하는 행들이 고려되어야 한다.
L1E<1>로 명명된 게이트 제어 신호 라인들(871E)에 패스 게이트 전압(예를 들어, +4.5V)을 인가함으로써 그리고 드레인 제어 신호 라인들(L2E<0>)에 원하는 포지티브 판독/프로그램 전압(+3.1V)을 인가함으로써 어드레싱된 액세스 라인(890<0>)에 포지티브 판독/프로그램 전압, 예를 들어, +3.1V가 인가될 수 있다 (테이블 I에서, 라인 펄스 - 판독/프로그램 포지티브 - 어드레싱됨). 어드레싱된 액세스 라인(890<0>)에 결합된 단일 트랜지스터 드라이버는 그룹(804)에 있을 수 있고, 다른 단일 트랜지스터 드라이버와 일부 제어 신호들을 공유할 수 있다; 예를 들어, 게이트 제어 신호 라인(L1E<1>)은 그룹(804)의 적어도 다른 단일 트랜지스터 드라이버와 공통이고, 드레인 제어 신호 라인(L2E<0>)은 또한 복수의 짝수 드라이버들(801E)의 상이한 그룹들에서의 다른 단일 트랜지스터 드라이버들의 드레인 노드들에 결합된다. 이러한 공통 신호의 관리 및 처리는 이하에서 상세히 설명될 것이다.
L1O<1>로 명명된 게이트 제어 신호 라인들(871O)에 패스 게이트 전압(예를 들어, +1.5V)을 인가함으로써 그리고 드레인 제어 신호 라인들(L2O<0> 및/또는 L2O<1>)에 원하는 차폐 전압(예를 들어, 0V)을 인가함으로써 어드레싱된 액세스 라인(890<0>)에 물리적으로 인접한 하나 이상의 액세스 라인(들)(890adj)에 차폐 전압, 예를 들어, 접지 전압이 인가될 수 있다(테이블 I에서, 라인 펄스 - 판독/프로그램 포지티브 - 인접함). 어드레싱된 액세스 라인(890<0>)이 도시된 예에서와 같이 함께 그룹화된(예를 들어, 둘 다 동일한 게이트 제어 신호 라인(L1O<1>)에 의해 구동됨) 단일 트랜지스터 드라이버에 결합된 인접한 액세스 라인(890adj)을 양쪽에 가질 때, 인접한 액세스 라인(890adjo) 모두를 차폐하거나 접지하기 위해 공통 공유 게이트 제어 신호 라인(예를 들어, L1O<1>)을 게이트 패스 전압(예를 들어, 1.5V)으로 구동하는 것으로 충분하다. 다른 구성에 대해서는 도 10을 참조하여 후술될 것이다.
L1E<1>로 명명된 게이트 제어 신호 라인들(871E)에 공유 패스 게이트 전압(예를 들어, +4.5V)을 인가함으로써 그리고 드레인 제어 신호 라인(L2E<1>)에 원하는 차폐 전압(예를 들어, 0V)을 인가함으로써 동일한 그룹(804)에서 어드레싱된 액세스 라인(890<0>)과 그룹화된 하나 이상의 액세스 라인(들)(890<1>)에 차폐 전압, 예를 들어, 접지 전압이 인가될 수 있다(테이블 I에서, 라인 펄스 - 판독/프로그램 포지티브 - 그룹화됨).
플로팅 전압, 예를 들어, 바이어싱되지 않은 전압이 어드레싱된 액세스 라인(890<0>)과 관련없는 하나 이상의 액세스 라인(들)(890unrel)에 인가될 수 있고; 관련되지 않은 액세스 라인들(890unrel)은 인접한 액세스 라인들을 차폐 전압으로 바이어싱하는 데 사용된 드라이버(들)와 상이한 그룹들에서 복수의(801O) 내의 단일 트랜지스터 드라이버들에 결합된 액세스 라인들 및/또는 어드레싱된 드라이버와 상이한 그룹들에서 복수의(801E) 내의 단일 트랜지스터 드라이버들에 결합된 액세스 라인들을 포함한다. 관련되지 않은 액세스 라인들(890unrel)은 L1E<0>, L1E<2>, L1O<0> 및 L1O<2>로 명명된 게이트 제어 신호 라인들(871E)에 억제 게이트 전압(예를 들어, -3.1V)을 인가함으로써 플로팅 전압으로 바이어싱될 수 있으며; 이는 대응하는 드라이버들에 결합된 액세스 라인들을 드라이버들의 드레인 노드에서의 (짝수 드라이버에 대해 +3.1V 또는 홀수 드라이버에 대해 접지) 전압에 관계없이 임의의 전압으로 바이어싱하는 것을 방지할 것이다, 예를 들어, 이들을 플로팅으로 남겨둘 것이다 (테이블 I에서 라인들 펄스 - 판독/프로그램 포지티브 - 관련 없음).
모든 단계에서, 바디 노드 전압은 예를 들어, -3.1V의 정전압으로 유지될 수 있다. 제어 신호들, 바디 및 액세스 라인들에 대한 상이한 전압 값들이 본 발명의 범위를 벗어나지 않고 사용될 수 있다.
도 9는 본 개시의 실시예들에 따른 단일 트랜지스터 드라이버들을 지원하는 메모리 디바이스의 펄스 단계 동안, 보다 구체적으로는 네거티브 판독/프로그램 단계 동안의 예시적인 구성을 예시한다. 도 9의 엘리먼트들은 도 6-8의 등가 엘리먼트들에 대응하며, 설명은 반복되지 않을 것이며; (예를 들어, 대응하는 엘리먼트들에 대하여) 동일한 라벨 규칙이 채택된다.
도 9는 어드레싱된 액세스 라인(990<0>) 상의 원하는 판독/프로그램 전압이 포지티브(예를 들어, +3.1V)가 아니라 네거티브(예를 들어, -3.1V)라는 점에서 도 8과 단지 상이하다. 따라서, 드레인 제어 신호 라인(L2E<0>)은 네거티브 판독/프로그램 전압(-3.1V)으로 바이어싱될 수 있고, 그것은 L1E<1>로 명명된 게이트 제어 신호 라인들(971E)에 패스 게이트 전압(예를 들어, +1.5V)을 인가함으로써 전달될 수 있다(테이블 I에서, 라인 펄스 - 판독/프로그램 네거티브 - 어드레싱됨).
차폐 전압, 예를 들어, 접지 전압은 포지티브 전압 판독/프로그램 펄스 단계와 관련하여 전술한 동일한 전압들을 인가함으로써 어드레싱된 액세스 라인(990<0>)에 물리적으로 인접한 하나 이상의 액세스 라인(들)(990adj)에 인가될 수 있으며, 이는 간결함을 위해 여기서 반복되지 않을 것이다(테이블 I에서, 라인 펄스 - 판독/프로그램 네거티브 - 인접).
L1E<1>로 명명된 게이트 제어 신호 라인들(971E)에 공유 패스 게이트 전압(예를 들어, +1.5V)을 인가함으로써 그리고 드레인 제어 신호 라인(L2E<1>)에 원하는 차폐 전압(예를 들어, 0V)을 인가함으로써 동일한 그룹(904) 내의 어드레싱된 액세스 라인(990<0>)과 그룹화된 하나 이상의 액세스 라인(들)(990<1>)에 차폐 전압, 예를 들어, 접지 전압이 인가될 수 있다(테이블 I에서, 라인 펄스 - 판독/프로그램 네거티브 - 그룹화됨).
플로팅 전압, 예를 들어, 바이어싱되지 않은 전압이 어드레싱된 액세스 라인(990<0>)과 무관한 하나 이상의 액세스 라인(들)(990unrel)에 인가될 수 있다. 관련되지 않은 액세스 라인들(990unrel)을 플로팅하기 위한 바이어싱 조건들은 도 8을 참조하여 설명된 대응하는 관련되지 않은 액세스 라인(890unrel)에 대해 위에서 설명된 것들과 동일하거나 적어도 유사하며, 간결함을 위해 여기서 반복되지 않을 것이다(테이블 I에서, 라인 펄스 - 판독/프로그램 네거티브 - 관련 없음).
모든 단계에서 바디 노드 전압은 예를 들어 -3.1V의 정전압으로 유지될 수 있다. 제어 신호들, 바디 및 액세스 라인들에 대한 상이한 전압 값들이 본 발명의 범위를 벗어나지 않고 사용될 수 있다.
도 10은 본 개시의 실시예들에 따른 단일 트랜지스터 드라이버들을 지원하는 메모리 디바이스의 포지티브 판독/프로그램 단계 동안의 다른 예시적인 구성을 예시한다. 도 10의 엘리먼트들은 도 6-9의 등가 엘리먼트들에 대응하며, 설명은 반복되지 않을 것이며; (예를 들어, 대응하는 엘리먼트들에 대하여) 동일한 라벨 규칙이 채택된다.
도 10에 도시된 구성은 도 8에 도시된 것과 유사하지만; 도 10에서 어드레싱된 액세스 라인 1090<1>은 그룹(1004E) 내의 단일 트랜지스터 드라이버에 결합되고, 동일한 그룹에 결합된 다른 단일 트랜지스터 드라이버는 또한 어드레싱되지 않은 액세스 라인(1090<0>)에 결합된다. 타겟 또는 어드레싱된 액세스 라인이 이전 예와 상이하기 때문에(cfr. 도 8), 게이트(L1E<1>) 및 드레인(L2E<1>) 제어 신호들의 디코딩 및 바이어싱 전압들은 펄스 단계 동안 상이할 수 있다. 포지티브 판독/프로그램 동작을 구체적으로 참조하면, 판독/프로그램 전압(예를 들어, +3.1V)은 게이트 제어 신호 라인(L1E<1>)에 패스 게이트 전압(예를 들어, +4.5V)을 인가하고 드레인 제어 신호 라인(L2E<1>)에 포지티브 판독/프로그램 전압(예를 들어, +3.1V)을 인가함으로써 어드레싱된 액세스 라인(1090<1>)에 인가될 수 있다(테이블 I에서, 라인 펄스 - 판독/프로그램 포지티브 - 어드레싱됨).
타겟 또는 어드레싱된 액세스 라인(1090<1>)은 드라이버들(1001O)의 2개의 상이한 그룹들(1004O)에 속하는 단일 트랜지스터 드라이버들에 결합된 물리적으로 인접한 액세스 라인들(1090adj)을 갖는다. 다시 말해서, 어드레싱된 액세스 라인(890<0>)과 반대로, 어드레싱된 액세스 라인(1090<1>)은, 동일한 그룹의 인접한 액세스 라인들(890adj) 사이에 있지 않고, 오히려 2개의 그룹들(1004O)의 인접한 액세스 라인들(1090adj) 사이의 경계(border)에 있다. 따라서, L1O<1>로 명명된 게이트 제어 신호 라인(1071O)과 L1O<2>로 명명된 게이트 제어 신호 라인(1071O)에 패스 게이트 전압(예를 들어, +1.5V)을 인가함으로써 (예를 들어, 어드레싱된 액세스 라인(1090<1>)이 접하는 두 그룹에 결합된 게이트 제어 신호 라인에), 드레인 제어 신호 라인 L2O<0> 및/또는 L2O<1>에 원하는 차폐 전압(예를 들어, 0V)을 인가함으로써 차폐 전압, 예를 들어, 접지 전압이 어드레싱된 액세스 라인(890<0>)에 물리적으로 인접한 하나 이상의 액세스 라인(들)(890adj)에 인가될 수 있다 (테이블 I에서, 라인 펄스(PULSE) - 판독/프로그램 포지티브 - 인접).
예를 들어, 동일한 어드레싱된 그룹(1004E) 내의 단일 트랜지스터 드라이버에 결합된 어드레싱되지 않은 액세스 라인(1090<0>) 및 관련되지 않은 액세스 라인들(1090unrel)(짝수(1001E) 또는 홀수(1001O) 드라이버들에 의해 구동됨) 둘 모두에 대한 다른 바이어싱 조건들은 도 8을 참조하여 설명된 바이어싱 조건들에 대해 변경되지 않으며, 간결함을 위해 여기서 반복되지 않을 것이다. 어느 경우든, 이들은 도 10에 도시되고, 테이블 I의 대응 라인 펄스(PULSE) - 판독/프로그램 포지티브 - 그룹화됨 (어드레스되지 않은 액세스 라인(1090<0>)에 한함) 및 펄스 - 판독/프로그램 포지티브 - 관련 없음 (액세스 라인(1090unrel)에 한함)으로 요약된다. 바디 노드 전압은 펄스 단계 동안 모든 단일 드라이버 트랜지스터들에 대해, 예를 들어, -3.1V의 일정한 전압으로 유지될 수 있다. 제어 신호들, 바디 및 액세스 라인들에 대한 상이한 전압 값들이 본 발명의 범위를 벗어나지 않고 사용될 수 있다.
도 11은 본 개시의 실시예들에 따른 단일 트랜지스터 드라이버들을 지원하는 메모리 디바이스의 네거티브 판독/프로그램 단계 동안의 다른 예시적인 구성을 예시한다. 도 11의 엘리먼트들은 도 6-10의 등가 엘리먼트들에 대응하며, 그 설명은 반복되지 않을 것이며; (예를 들어, 대응하는 엘리먼트들에 대하여) 동일한 라벨 규칙이 채택된다.
도 11에 도시된 구성은 도 9에 도시된 것과 유사하지만; 도 11에서 어드레싱된 액세스 라인 1190<1>은 그룹(1104E) 내의 단일 트랜지스터 드라이버에 결합되고, 동일한 그룹에 결합된 다른 단일 트랜지스터 드라이버는 또한 어드레싱되지 않은 액세스 라인(1190<0>)에 결합된다. 타겟 또는 어드레싱된 액세스 라인이 이전 예와 상이하기 때문에(cfr. 도 9), 게이트(L1E<1>) 및 드레인(L2E<1>) 제어 신호들의 디코딩 및 바이어싱 전압들은 펄스 단계 동안 상이할 수 있다. 네거티브 판독/프로그램 동작을 구체적으로 참조하면, 게이트 제어 신호 라인(L1E<1>)에 패스 게이트 전압(예를 들어, +1.5V)을 인가함으로써 그리고 드레인 제어 신호 라인(L2E<1>)에 네거티브 판독/프로그램 전압(예를 들어, -3.1V)을 인가함으로써 판독/프로그램 전압(예를 들어, -3.1V)이 어드레싱된 액세스 라인(1190<1>)에 인가될 수 있다(테이블 I에서, 라인 펄스 - 판독/프로그램 네거티브 - 어드레싱됨).
타겟 또는 어드레싱된 액세스 라인(1190<1>)은 드라이버들(1101O)의 2개의 상이한 그룹들(1104O)에 속하는 단일 트랜지스터 드라이버들에 결합된 물리적으로 인접한 액세스 라인들(1190adj)을 갖는다. 다시 말해서, 어드레싱된 액세스 라인(990<0>)과 반대로, 어드레싱된 액세스 라인(1190<1>)은 동일한 그룹의 인접한 액세스 라인들(990adj) 사이에 있지 않고, 오히려 2개의 그룹들(1104O)의 인접한 액세스 라인들(1190adj) 사이의 경계에 있다. 따라서, L1O<1>로 명명된 게이트 제어 신호 라인(1171O)과 L1O<2>로 명명된 게이트 제어 신호 라인(1171O)에 패스 게이트 전압(예를 들어 +1.5V)을 인가함으로써 (예를 들어, 어드레싱된 액세스 라인(1190<1>)이 접하는 두 그룹에 결합된 게이트 제어 신호 라인에), 그리고 원하는 차폐 전압(예를 들어 0V)을 드레인 제어 신호 라인 (L2O<0> 및/또는 L2O<1>)에 인가함으로써, 차폐 전압, 예를 들어 접지 전압이 어드레싱된 액세스 라인(1190<0>)에 물리적으로 인접한 하나 이상의 액세스 라인(들)(1190adj)에 인가될 수 있다 (테이블 I - 라인 펄스(PULSE) - 판독/프로그램 네거티브 - 인접).
예를 들어, 동일한 어드레싱된 그룹(1104E) 내의 단일 트랜지스터 드라이버에 결합된 어드레싱되지 않은 액세스 라인(1190<0>) 및 관련되지 않은 액세스 라인들(1190unrel)(짝수(1101E) 또는 홀수(1101O) 드라이버들에 의해 구동됨) 둘 모두에 대한 다른 바이어싱 조건들은 도 9를 참조하여 설명된 바이어싱 조건들에 대해 변경되지 않으며, 간결함을 위해 여기서 반복되지 않을 것이다. 어느 경우든, 이들은 도 11에 도시되고 테이블 I의 대응 라인 펄스 - 판독/프로그램 네거티브 - 그룹화됨 (어드레스되지 않은 액세스 라인(1190<0>)에 한함) 및 펄스 - 판독/프로그램 네거티브 - 관련 없음 (액세스 라인(1190unrel)에 한함)으로 요약된다. 바디 노드 전압은 펄스 단계 동안 모든 단일 드라이버 트랜지스터들에 대해, 예를 들어, -3.1V의 정전압으로 유지될 수 있다. 제어 신호들, 바디 및 액세스 라인들에 대한 상이한 전압 값들이 본 발명의 범위를 벗어나지 않고 사용될 수 있다.
상기 설명은 개시된 솔루션의 여러 양태들을 예시한다. 일부 예에서, 메모리 디바이스는 메모리 어레이의 액세스 라인의 크로스 포인트(cross point)에 있는 메모리 셀, 유휴 단계(IDLE PHASE) 동안 제1 짝수 액세스 라인을 방전 전압(예를 들어, 접지 전압)으로 구동하고, 활성 단계(ACTIVE PHASE) 동안 제1 짝수 액세스 라인을 플로팅 전압(floating voltage)(예를 들어, 바이어스되지 않은 전압)으로 구동하고, 펄스 단계(PULSE phase) 동안 제1 짝수 액세스 라인을 판독/프로그램 전압(예를 들어, +3.1V 또는 -3.1V)으로 구동하도록 구성된 제1 짝수 단일 트랜지스터 드라이버(even single transistor driver)를 포함할 수 있고; 메모리 디바이스는 또한 유휴 단계 동안 제1 홀수 액세스 라인을 방전 전압으로 구동하고, 활성 단계 동안 제1 홀수 액세스 라인을 플로팅 전압으로 구동하고, 펄스 단계 동안 제1 홀수 액세스 라인을 차폐 전압(예를 들어, 접지 전압)으로 구동하도록 구성된 제1 홀수 단일 트랜지스터 드라이버(first odd single transistor driver)를 포함할 수 있으며; 제1 홀수 액세스 라인(odd access line)은 제1 짝수 액세스 라인(even access line)에 물리적으로 인접한다.
일부 실시예들에서, 제1 짝수/홀수 단일 트랜지스터 드라이버들은 짝수/홀수 그룹 게이트 구동 라인에 결합된 각각의 게이트 및 제1 짝수/홀수 드레인 구동 라인에 결합된 드레인을 갖고; 메모리 디바이스는 짝수/홀수 그룹 게이트 구동 라인들에 결합된 게이트 및 제2 짝수/홀수 드레인 구동 라인에 결합된 드레인을 갖고, 유휴 단계 동안 제2 짝수/홀수 액세스 라인을 방전 전압(예를 들어, 0V)으로 구동하고, 활성 단계 동안 제2 짝수/홀수 액세스 라인을 플로팅 전압으로 구동하고, 펄스 단계 동안 제2 짝수/홀수 액세스 라인을 차폐 전압(예를 들어, 0V)으로 구동하도록 구성된 각각의 제2 짝수/홀수 단일 트랜지스터 드라이버들을 더 포함할 수 있으며, 제2 홀수 액세스 라인은 제1 짝수 액세스 라인에 물리적으로 인접한다.
일부 실시예들에서, 메모리 디바이스는 짝수/홀수 그룹들로 조직된 각각의 복수의 짝수/홀수 드라이버들을 포함할 수 있고, 각각의 드라이버는 각각의 짝수/홀수 액세스 라인에 결합되고, 제1 짝수/홀수 단일 트랜지스터 드라이버는 복수의 짝수/홀수 드라이버들 중 제1 그룹에 있고, 각각의 짝수 액세스 라인들 및 각각의 홀수 액세스 라인들은 메모리 디바이스의 데크에서 교번한다. 제1 짝수 액세스 라인은 복수의 홀수 드라이버들 중 제1 그룹 또는 제2 그룹 내의 제2 홀수 단일 트랜지스터 드라이버에 결합된 개개의 홀수 액세스 라인에 물리적으로 인접할 수 있다. 메모리 디바이스는 복수의 짝수 드라이버들의 제2 그룹 및 복수의 홀수 드라이버들의 제2 그룹을 더 포함할 수 있고, 짝수 및 홀수 드라이버들의 제2 그룹들은 제1 짝수 액세스 라인의 활성 단계 동안 및 펄스 단계 동안 각각의 짝수 및 홀수 액세스 라인들을 플로팅 전압으로 구동하도록 구성된다.
일부 실시예들에서, 제1 짝수 단일 트랜지스터 드라이버 및 제1 홀수 단일 트랜지스터 드라이버는 메모리 어레이 아래에 있다. 제1 짝수 단일 트랜지스터 드라이버 및 제1 홀수 단일 트랜지스터 드라이버는 각각 CMOS 트랜지스터, FinFET 트랜지스터 또는 수직 TFT 트랜지스터 중 하나를 포함할 수 있다. 제1 짝수 단일 트랜지스터 드라이버는 트랜지스터 노드들을 포함하고, 메모리 디바이스는 유휴, 활성 및 펄스 단계들 중 임의의 단계 동안 신뢰성 트랜지스터 정격을 초과하지 않는 전압 차이들로 트랜지스터 노드들을 구동하도록 구성된 제어기를 더 포함할 수 있다.
메모리 디바이스의 동작은 이제 도 12 내지 도 14를 참조하여, 메모리 디바이스를 동작시키기 위한 단계 다이어그램 및 방법들의 관점에서 설명된다.
도 12는 본 개시의 실시예들에 따른 단일 트랜지스터 드라이버들을 지원하는 메모리 디바이스의 단계도를 예시한다. 단계 다이어그램(1200)은 유휴 단계(1201), 활성 단계(1202) 및 펄스 단계(1203)을 포함하며; 다른 단계들(미도시)이 존재할 수 있다.
유휴 단계(1201)는 메모리 디바이스가 저 소비 상태, 예를 들어, 스탠바이(standby) 상태인 단계일 수 있다. 커맨드, 예를 들어, 판독 또는 프로그램 커맨드와 같은 액세스 커맨드는 메모리 디바이스에 의한 실행을 위해 유휴 단계(1201) 동안 수신될 수 있고; 다른 커맨드들은 유휴 단계 동안 수신될 수 있다. 유휴 단계(1201) 동안, 메모리 어레이의 모든 액세스 라인들(예를 들어, 도 1, 3, 및 6-11을 참조하여, 액세스 라인들(110 및 115, 320 및 330, 690-1190))은 예를 들어, 접지 전압과 같은 방전 전압으로 유지되는 것이 바람직하다. 이러한 원하는 결과는 예를 들어, 도 6을 참조하여 전술한 바와 같이 단일 트랜지스터 드라이버를 제어함으로써 획득될 수 있다.
활성 단계(1202)는 메모리 디바이스가 커맨드를 수신 및/또는 실행할 준비가 된 단계일 수 있으며; 예를 들어, 판독 또는 프로그램 커맨드와 같은 액세스 커맨드는 메모리 디바이스에 의한 실행을 위해 활성 단계(1202) 동안 수신될 수 있다. 활성 단계 동안 다른 커맨드들이 수신될 수 있다. 활성 단계(1202) 동안, 메모리 어레이 내의 모든 액세스 라인들(예를 들어, 도 1, 3, 및 6-11을 참조하는 액세스 라인들(110 및 115, 320 및 330, 690-1190))은 플로팅 전압으로 유지되는 것이 바람직하며; 모든 액세스 라인들은 예를 들어, 절연되고 바이어스되지 않을 수 있다. 이러한 원하는 결과는, 예를 들어, 도 7을 참조하여 전술된 바와 같이 단일 트랜지스터 드라이버들을 제어함으로써 획득될 수 있다.
펄스(PULSE) 단계(1203)는 메모리 디바이스가 커맨드, 예를 들어, 판독 또는 프로그램 커맨드와 같은 액세스 커맨드를 실행하는 단계일 수 있다. 펄스 단계(1203) 동안, 원하는 판독/프로그램 전압(예를 들어, +3.1V 또는 -3.1V)이 타겟 또는 어드레싱된 액세스 라인에 인가될 수 있고, 어드레싱된 액세스 라인에 물리적으로 인접한 액세스 라인들(예를 들어, 도면들 8-11의 액세스 라인들(890adj-1190adj))은 차폐 전압(예를 들어, 접지 전압)으로 바이어싱될 수 있고; 또한, 관련되지 않은 액세스 라인들(예를 들어, 도면들 8-11의 액세스 라인들(890unrel-1190unrel))이 플로팅으로 유지되는 것이 또한 바람직하다. 이러한 원하는 결과는 예를 들어, 도 8-11을 참조하여 전술한 바와 같이 단일 트랜지스터 드라이버들을 제어함으로써 획득될 수 있다. 임의의 특정 판독/프로그램 펄스 형상이 사용될 수 있으며; 예를 들어, 램핑된(ramped) 펄스들, 또는 계단 펄스들, 또는 상이한 극성들 및/또는 상이한 전압 값들을 갖는 펄스들이 펄스 단계 동안 인가될 수 있다는 것에 유의해야 한다.
도 12에서 설명한 바와 같이, 상이한 단계에서 천이가 발생할 수 있다.
예를 들어, 메모리 디바이스가 유휴 단계에 있을 때, 유휴 단계(1201)로부터 활성 단계(1202)로의 천이는 액세스(예를 들어, 판독/프로그램) 커맨드일 수 있는 제1 R/W 커맨드와 같은 커맨드를 수신한 것에 기초하여 발생할 수 있다. 이러한 유휴 단계에서 활성 단계로의 천이는 도 12에 (1)로 표시되어 있다. 유휴-활성 천이(1)의 결과로서, 초기에 접지된 모든 액세스 라인들은 플로팅된다. 추가적으로, 유휴-활성 단계들 천이(1)에 기초하여, 액세스 카운터가 리셋되고 타이머가 시작된다. 액세스 카운터는 예를 들어 뱅크, 파티션, 타일, 페이지 등과 같은 메모리 디바이스 또는 메모리 디바이스의 일부에 다수의 액세스 동작을 저장하도록 구성된 카운터이다. 일부 실시예들에서, 다수의 카운터들이 존재할 수 있고, 각각의 카운터는 메모리 디바이스의 각각의 부분(뱅크, 파티션, 타일, 페이지 등)과 연관된다. 모든 카운터는 유휴-활성 천이(1)로 리셋(reset)될 수 있다. 일부 실시예들에서, 타이머는 마지막 유휴-활성 천이 시간으로부터 현재 시간까지 경과한 시간을 추적할 수 있다.
유휴-활성 천이(1) 이후, 메모리 디바이스는 활성 단계에 있다. 수신된 커맨드의 실행을 완료하기 위해, 유휴-활성 천이(1) 후에, 도 12에서 (1)로 또한 표시된 활성-펄스 천이가 발생할 수 있다. 활성-펄스 천이(1)의 결과로서, 타겟 또는 어드레싱된 라인은 판독/프로그램 펄스 생성 회로부에 결합되고, 어드레싱된 액세스 라인에 물리적으로 인접하거나 그에 그룹화된 액세스 라인들은 차폐 전압 생성 회로부에 결합되고, 관련되지 않은 액세스 라인들은 플로팅 상태로 유지된다. 아래에서 설명되는 바와 같이, 활성-펄스 천이(1)은, 타이머에 의해 결정된, 카운트 임계까지(예를 들어, 최대 K 판독/프로그램 동작들 까지) 또는 시간 기간의 경과까지 허용된다.
활성-펄스 천이(1) 이후에, 펄스 단계의 메모리 디바이스 및 판독/프로그램 펄스가 커맨드를 실행하기 위해 인가될 수 있다. 판독/프로그램 펄스의 인가의 완료에 기초하여, 어드레싱된 액세스 라인은 접지될 수 있고 펄스-활성 천이(2)가 발생할 수 있다. 펄스-활성 천이 (2)의 결과로서, 어레이 내의 모든 액세스 라인들이 플로팅된다. 활성-펄스 천이(1)에 기초하여, 관련 액세스 카운터(예를 들어, 어드레싱된 뱅크, 파티션, 타일, 페이지 등에 연관된 단독 카운터 및/또는 카운터)가 증가된다.
활성 단계(1202)에 있는 동안, 예를 들어, 새로운 판독/프로그램 커맨드를 대기하는 동안, 타이머는 업데이트된다(예를 들어, 시간-구동 카운터가 증가된다). 이러한 활성-활성 천이는 도 12에서 (3)으로 표시되어 있다. 활성 단계(1202)에 있는 동안, 액세스 카운터가 액세스 임계치(예를 들어, 관련 메모리 부분에 대한 K개의 액세스 동작들)를 갖는지 또는 초과하지 않는지가 체크될 수 있다. 액세스 카운터에서 체크 결과가 임계치를 충족하거나 초과하면 도 12에 (4)로 표시된 활성-유휴 천이가 수행된다. 활성 단계(1202)에 있는 동안, 타이머가 시간 임계치를 갖는지 또는 초과하지 않는지(예를 들어, 마지막 유휴-활성 천이(1) 이후 미리 정의된 기간이 경과했는지)가 체크될 수 있다. 액세스 카운터에서 체크 결과가 임계치를 충족하거나 초과하는 경우 활성-유휴 천이(4)가 수행된다. 액세스 카운터 상에서의 체크 및 타이머 상에서 체크 중 하나 또는 둘 모두가 발생할 수 있다; 이들은 개별적으로 또는 조합하여, 메모리 디바이스가 과도하게 많은 수의 액세스 동작 후에 또는 너무 긴 시간 기간 동안 활성 단계에 머무르는 것을 피하도록 의도되며, 이는 다른 식으로 플로팅 액세스 라인들 상에서 각각 또는 조합하여 어쩌면 전압 드리프트(voltage drift)를 유도할 수 있다. 활성-유휴 천이(4)의 결과로서, 메모리 어레이 내의 모든 액세스 라인들은 방전 전압(예를 들어, 접지 전압)으로 바이어싱되고, 따라서 어레이의 안전한 바이어싱 조건을 주기적으로 리프레시한다.
활성 단계(1202)에 있는 동안, 새로운 커맨드, 예를 들어, 판독/프로그램 커맨드와 같은 액세스 커맨드가 수신될 수 있다. 커맨드를 수신한 것에 기초하여, 활성-펄스 천이(1)가 직접 발생할 수 있고, 판독/프로그램 펄스가 전술한 바와 같이 인가될 수 있다.
모든 경우들에서, 펄스 단계(1203)(및 대응하는 판독/프로그램 펄스)는 모든 액세스 라인들이 플로팅하는 것을 특징으로 하는 활성 단계(1202)로부터 진입된다. 따라서, 플로팅 라인들 상에 유도된 교란(disturb)들을 회피하기 위해 차폐 전압(예를 들어, 접지 또는 0V)으로 바이어싱되는 어드레싱된 액세스 라인에 인접한 액세스 라인들을 제외하고, 어드레싱되지 않은 액세스 라인들을 충전 또는 방전할 필요가 없기 때문에 상당한 에너지 절감이 획득된다. 메모리 디바이스는 통상적으로 어떠한 커맨드들도 수신되지 않거나 미리 정의된 시간 기간 동안 수신되지 않을 때 유휴 단계(1201)에 있을 수 있고, 그것은 마지막 유휴-활성 천이(1)이 발생한 후 시간 기간이 경과할 때까지 및/또는 액세스 카운트들의 임계치가 충족되거나 초과될 때까지 활성 단계(1202)에 있을 수 있다.
도 13은 본 개시의 실시예들에 따른 단일 트랜지스터 드라이버들을 지원하는 메모리 디바이스에 대한 방법의 흐름도를 예시한다. 방법(1300)은, 도 13의 표현에서, 유휴 단계(1301), 활성 단계(1302) 및 펄스 단계(1303)에서 그룹화된 다수의 스텝들 뿐만 아니라, 상기 단계들 중 하나로부터 다른 단계로의 천이 동안 수행될 수 있는 다른 스텝들을 포함한다. 방법(1300)은 다른 단계들 및/또는 스텝들(도시되지 않음)을 포함할 수 있다. 방법(1300)은 일부 예들에서, 상기의 도면들 1, 4, 및 6-11을 참조하여 설명된 단일 트랜지스터 드라이버들(400, 601E/601O-1101E/1101O)을 사용하여 메모리 디바이스(100)에 의해 구현될 수 있고, 가능하게는 도 12에 설명된 단계도의 설명에 따라 동작하도록 구성될 수 있다.
방법(1300)은 모든 액세스 라인들이 접지된 유휴 단계(1301)에서 메모리 디바이스가 액세스 커맨드(예를 들어, 판독/프로그램 R/W 커맨드)를 대기할 때 스텝(1310)에서 시작할 수 있다. 메모리 디바이스는 스텝(1315)에서 커맨드가 수신되고 래칭될 때까지 스텝(1310)(분기 N)에 머무른다. 부가적으로, 스텝(1320)에서, 유휴 단계에서 활성 단계로의 천이에 기초하여, 액세스 카운터(예컨대, 리셋 카운터)가 0으로 리셋되고 타이머(예컨대, Auto-SBY 타이머)가 시작된다. Atuo-SBY 타이머는 마지막 유휴-활성 천이 시간으로부터 현재 시간까지 경과한 시간을 추적할 수 있다.
스텝(1325)에서, 메모리 디바이스는 모든 액세스 라인들이 플로팅되는 활성 단계(1302)에 있고, 수신된 R/W 커맨드에 기초하여, 방법(1300)은 액세스 라인들(예를 들어, 워드 라인들 및 디지트 라인들)이 펄스 단계(1303) 동안 선택될 때 스텝(1330)로 계속된다. 스텝(1335)에서, 판독 또는 프로그램이 수행되고(예를 들어, 판독 또는 프로그램 펄스가 어드레싱된 액세스 라인(들)에 인가됨), 스텝(1340)에서 워드 라인(WL) 및 디지트 라인(DL)이 선택 해제(deselect)된다(예를 들어, 어드레싱된 액세스 라인들이 접지되고, 그런 다음 어드레싱된 액세스 라인에 인접하거나 그와 그룹화된 액세스 라인들을 포함하는 모든 액세스 라인들이 플로팅된다).
방법(1300)은 액세스 카운터가 증가될 때 스텝(1345)에서 계속될 수 있다. 메모리 디바이스는 액세스 카운터가 임계치에 대해 체크될 때 스텝(1350)에서 활성 단계(1302)로 복귀할 수 있다. 카운터가 임계치를 충족하거나 초과하면(분기 Y), 방법(1300)은 스텝(1365)에서 계속될 수 있고; 반대로, 임계치가 충족되거나 초과되지 않으면(분기 N), 스텝(1355)에서 타임아웃 체크가 수행된다(예를 들어, 마지막 유휴-활성 천이 이후에 경과된 시간을 측정하는 타이머를 사용함으로써). 타임아웃의 경우(분기 Y), 방법(1300)은 스텝(1365)에서 계속되고; 타임아웃이 없는 경우(분기 N), 메모리 디바이스는 스텝(1360)에서 새로운 커맨드가 수신되기를 대기하고, 종료 조건이 충족될 때까지 1355에서의 타임아웃 체크 및 1360에서의 커맨드 수신을 통해 반복(분기)한다. 판독/프로그램 커맨드와 같은 액세스 커맨드일 수 있는 커맨드가 수신될 때(1360의 분기 Y), 방법(1300)은 이미 상기에서 설명된 스텝(1325 및 1330)에서 계속된다(펄스(PULSE) 단계(1303) 동안 판독/프로그램 펄스의 인가를 유도하고 활성 단계(1302)로 복귀한다).
방법(1300)이 스텝(1365)에 도달할 때(예를 들어, 액세스 카운터가 스텝(1350)에서 임계치를 충족하거나 초과하기 때문에, 분기 Y, 또는 스텝(1355)에서 타임아웃의 경우, 분기 Y), 워드 라인(WL) 및 디지트 라인(DL) 디코더들은 유휴 단계(1301) 동안의 경우에서와 같이 모든 액세스 라인들을 방전 전압(예를 들어, 접지 전압)으로 바이어싱하도록 구성된다. 스텝(1370)는 도 13의 다이어그램을 시작 스텝(1310)에 단순히 재연결한다.
도 14는 본 개시의 실시예들에 따른 단일 트랜지스터 드라이버들을 지원하는 메모리 디바이스에 대한 방법의 블록도를 예시한다. 방법(1400)은 유휴 단계(1401)와 연관될 수 있는 일부 스텝들, 예를 들어, 스텝들(1410 및 1415), 활성 단계(1402)와 연관될 수 있는 일부 스텝들, 예를 들어, 스텝들(1420 및 1425), 펄스 단계(1403)와 연관될 수 있는 일부 스텝들, 예를 들어 스텝들(1430 및 1435)을 포함한다. 유휴(1401), 활성(1402), 및 펄스(1403) 단계들은 도면들 12 및 13을 참조하여 설명된 유휴(1201, 1301), 활성(1202, 1302), 및 펄스(1203, 1303) 단계들 및/또는 도면들 6, 7, 및 8-11에 각각 설명된 유휴, 활성 및 펄스 단계들의 예들일 수 있고, 방법(1400)은 일부 실시예들에서 도 1의 메모리 디바이스(100)와 같은 메모리 디바이스에서 구현될 수 있다. 일부 예들에서, 방법(1400)은 도 4의 단일 트랜지스터 드라이버(400)와 같은 단일 트랜지스터 드라이버들에 의존할 수 있고; 일부 실시예들에서, 단일 트랜지스터 드라이버들은 도 5 내지 도 11을 참조하여 상기 설명된 그룹들(500, 604, 및 804 내지 1104)로 그룹화될 수 있다.
방법(1400)은 스텝(1410)에서, 짝수 단일 트랜지스터 드라이버를 통해 메모리 셀에 결합된 짝수 액세스 라인을 방전 전압으로 구동하는 단계를 포함할 수 있다. 일부 실시예에서, 방전 전압은 접지 전압일 수 있으며, 예를 들어 0V일 수 있다.
방법(1400)은 스텝(1415)에서, 짝수 액세스 라인에 인접한 홀수 액세스 라인을 홀수 단일 트랜지스터 드라이버를 통해 방전 전압으로 구동하는 단계를 포함할 수 있다. 일부 실시예들에서, 추가적인 액세스 라인들(예를 들어, 짝수 액세스 라인 및 짝수 액세스 라인에 인접한 홀수 액세스 라인 이외의 더 많은 액세스 라인들)은 각각의 단일 트랜지스터 드라이버들을 통해 방전 전압으로 구동될 수 있다. 일부 경우에, 메모리 어레이의 모든 액세스 라인은 예를 들어, 유휴 단계(1401) 동안 방전되거나 접지될 수 있다.
방법(1400)은 스텝(1420)에서 짝수 단일 트랜지스터 드라이버를 통해 짝수 액세스 라인을 플로팅 전압으로 구동하는 단계를 포함할 수 있다. 일부 실시예들에서, 플로팅 전압은 바이어싱되지 않은 전압일 수 있으며, 예를 들어 플로팅 전압은 바이어싱 전압이 인가될 때까지 실질적으로 변하지 않고 유지될 수 있다.
방법(1400)은 스텝(1425)에서, 짝수 액세스 라인에 인접한 홀수 액세스 라인을 홀수 단일 트랜지스터 드라이버를 통해 플로팅 전압으로 구동하는 단계를 포함할 수 있다. 일부 실시예들에서, 추가적인 액세스 라인들(예를 들어, 짝수 액세스 라인 및 짝수 액세스 라인에 인접한 홀수 액세스 라인 이외의 더 많은 액세스 라인들)은 각각의 단일 트랜지스터 드라이버들을 통해 플로팅 전압으로 구동될 수 있다. 일부 경우에, 메모리 어레이의 모든 액세스 라인은 예를 들어, 활성 단계(1402) 동안 플로팅될 수 있다.
방법(1400)은 스텝(1430)에서 짝수 단일 트랜지스터 드라이버를 통해 짝수 액세스 라인을 판독/프로그램 전압으로 구동하는 단계를 포함할 수 있다. 일부 실시예에서, 판독/프로그램 전압은 포지티브 판독/프로그램 전압(예를 들면, +3.1V)일 것이다. 일부 실시예에서, 판독/프로그램 전압은 네거티브 판독/프로그램 전압(예를 들어, -3.1V)일 수 있다.
방법(1400)은 스텝(1435)에서, 짝수 액세스 라인에 인접한 홀수 액세스 라인을 홀수 단일 트랜지스터 드라이버를 통해 차폐 전압으로 구동하는 단계를 포함할 수 있다. 일부 실시예들에서, 차폐 전압은 접지 전압일 수 있고, 예를 들어 0V일 수 있다. 일부 실시예들에서, 짝수 액세스 라인과 그룹화된 다른 액세스 라인들은 개개의 단일 트랜지스터 드라이버들을 통해 차폐 전압으로 구동될 수 있고 및/또는 (어드레싱된) 짝수 액세스 라인과 관련되지 않은 다른 액세스 라인들은 개개의 단일 트랜지스터 드라이버들을 통해, 예를 들어, 펄스 단계(1403) 동안 플로팅 전압으로 구동될 수 있다.
일부 실시예들에서, 방법(1400)은 드라이버들 내의 각각의 단일 트랜지스터들의 개개의 드레인 노드들에 결합된 드레인 구동 라인들을 통해 짝수 및 홀수 단일 트랜지스터 드라이버들에 방전 전압, 판독/기록 전압 및/또는 차폐 전압을 선택적으로 제공하는 단계(도 14의 흐름도에는 도시되지 않음)를 추가로 포함할 수 있다. 추가적으로, 방법(1400)은 드라이버들 내의 각각의 단일 트랜지스터들의 각각의 게이트 노드들에 결합된 게이트 구동 라인들을 통해 짝수 및 홀수 단일 트랜지스터 드라이버들에 게이트 제어 신호들을 선택적으로 제공하는 단계를 더 포함할 수 있다. 일부 경우에, 게이트 제어 신호를 선택적으로 제공하는 단계는 짝수 또는 홀수 단일 트랜지스터 드라이버의 그룹에 병렬로 게이트 제어 신호를 제공하는 단계를 포함하고, 방전 전압, 판독/기록 전압 및/또는 차폐 전압을 선택적으로 제공하는 단계는 상이한 그룹 내의 복수의 짝수 또는 홀수 단일 트랜지스터 드라이버에 병렬로 방전 전압, 판독/기록 전압 및/또는 차폐 전압 각각을 제공하는 단계를 포함한다.
방전 전압, 판독/기록 전압 및/또는 차폐 전압을 제공하는 단계, 및 게이트 제어 신호들을 제공하는 단계는 유휴, 활성 및 펄스 단계들 중 임의의 단계 동안 신뢰성 트랜지스터 정격을 초과하지 않는 전압 차이들로 트랜지스터 노드들을 바이어싱하는 단계를 포함할 수 있다.
일부 실시예들에서, 방법(1400)은 어레이의 메모리 부분(예를 들어, 뱅크, 파티션, 타일, 페이지 등, 또는 전체 메모리 어레이)에 대한 판독 또는 기록 커맨드 중 하나일 수 있는 액세스 커맨드를 수신하는 단계, 및 유휴 단계에 있는 경우, 판독 또는 기록 커맨드를 수신한 것에 기초하여 메모리 부분을 유휴 단계로부터 활성 단계로 천이하는 단계, 그런 다음, 메모리 부분을 활성 단계로부터 펄스 단계로 천이하는 단계, 활성 단계에 있는 경우, 판독 또는 기록 커맨드를 수신한 것에 기초하여 메모리 부분을 활성 단계로부터 펄스 단계로 천이하는 단계, 메모리 부분에서 펄스 단계를 실행하는 단계, 실행에 기초하여 판독/프로그램 카운터를 증가시키고 메모리 부분을 활성 단계로 복귀하는 단계, 및 판독/프로그램 카운터 및/또는 시간 카운터가 각각의 임계치를 충족하지 않는 것에 기초하여 메모리 부분을 활성 단계에서 유지하는 단계, 또는 판독/프로그램 카운터 또는 시간 카운터가 각각의 임계치를 충족하는 것에 기초하여 메모리 부분을 유휴 단계로 복귀하는 단계를 포함할 수 있다.
방법(1400)에서, 실행에 기초하여 메모리 부분을 활성 단계로 복귀하는 단계는 짝수 액세스 라인을 판독/프로그램 전압으로 구동한 후에 짝수 액세스 라인을 방전 전압으로 구동하는 단계를 포함할 수 있다. 추가적으로 또는 대안으로, 메모리 부분을 유휴 단계에서 활성 단계로 천이시키는 단계는 판독/프로그램 카운터 및/또는 시간 카운터를 리셋하는 단계를 더 포함할 수 있다.
도 15는 본 개시의 실시예들에 따른 단일 트랜지스터 드라이버들을 지원하는 메모리 디바이스(1500)의 블록도를 예시한다. 메모리 디바이스(1500)는 일부 실시예들에서 도 1을 참조하여 설명된 메모리 디바이스(100)의 예일 수 있다. 메모리 디바이스(1500)는 상술된 방법들(1300 및 1400)을 구현하도록 구성될 수 있다. 일부 실시예들에서, 디바이스(1500)는, 도 12를 참조하여 설명된 바와 같이, 다른 것들 중에서도, 유휴 단계, 활성 단계 및 펄스 단계와 같은 일부 단계들에서 동작하도록 구성될 수 있다.
메모리 디바이스(1500)는 다른 컴포넌트들(도시되지 않음) 중에서, 입력/출력(I/O) 컴포넌트(1509), 메모리 컴포넌트(1519), 디코딩 컴포넌트(1529), 바이어싱 컴포넌트(1539), 감지 컴포넌트(1549), 단계 천이(phase transitioning) 컴포넌트(1559), 카운팅 & 타이밍 컴포넌트(1569) 및 제어기 컴포넌트(1579)를 포함할 수 있다. 다양한 컴포넌트들(1509-1579)은 버스(1589)를 통해 서로 결합될 수 있다.
I/O 컴포넌트(1509)는 외부 매체 관리자(도시되지 않음)로부터 커맨드, 어드레스 및/또는 데이터를 수신하고/하거나 그것에 발송할 수 있다. 예를 들어, I/O 컴포넌트는 메모리 어레이 내의 하나 이상의 메모리 셀(예를 들어, 메모리 컴포넌트(1519) 내의 메모리 셀)에 액세스하기 위해 판독 또는 프로그램 커맨드와 같은 액세스 커맨드를 수신할 수 있다. I/O 컴포넌트는 또한 액세스될 메모리 셀(들)의 메모리 셀 어드레스, 및 예를 들어 프로그램 커맨드의 경우, 메모리 셀(들)에 기록될 데이터를 수신할 수 있다. 다른 예에서, I/O 컴포넌트는 이전에 수신된 판독 커맨드의 결과로서 메모리 어레이 내의 메모리 셀들로부터 검색된 데이터를 외부 매체 관리자에게 송신할 수 있다.
메모리 컴포넌트(1519)는 메모리 어레이, 예를 들어, 도 1-3 및 6-11을 참조하여 전술한 메모리 어레이의 일 실시예를 포함할 수 있다. 메모리 컴포넌트(1519)는 또한 액세스 라인 드라이버, 예를 들어, 도 4를 참조하여 상술된 단일 트랜지스터 드라이버(400)를 갖는 디코더(예를 들어, 행 및 열 디코더)를 포함할 수 있다. 단일 트랜지스터 드라이버들은 도면들 5, 6-11 및 12-14를 참조하여 위에서 설명된 바와 같이 구성 및 동작될 수 있다.
메모리 디바이스(1500)는 일부 경우에 메모리 컴포넌트(1519)에 포함될 수 있는 디코딩 컴포넌트(1529)를 포함할 수 있다. 메모리 셀 어드레스에 기초하여, 디코딩 컴포넌트(1529)는 바이어싱 컴포넌트(1539)에 의한 바이어싱을 위해 어드레싱된 메모리 셀(들)에 결합된 액세스 라인들, 예를 들어 워드 라인(들) 및 디지트 라인(들)을 선택할 수 있다. 바이어싱 컴포넌트(1539)는 메모리 디바이스(1500)에 의해 수신된 커맨드 및/또는 메모리 디바이스(1500)의 단계 또는 상태에 응답하여, 메모리 컴포넌트(1519) 내의 메모리 셀을 방전, 차폐 및/또는 판독/프로그래밍하기 위한 전압을 생성할 수 있다. 감지 컴포넌트(1549)는 메모리 컴포넌트(1519) 내의 메모리 셀들을 감지하고, 그에 저장된 하나 이상의 로직 상태들에 관한 결정을 행할 수 있다.
메모리 디바이스(1500)는 예를 들어, 전술한 바와 같이, 디바이스 상태를 수정하기 위해, 예를 들어, 유휴 단계로부터 활성 단계로, 활성 단계로부터 펄스 단계로, 펄스 단계로부터 활성 단계로 및/또는 활성 단계로부터 유휴 단계로 천이하기 위해 메모리 디바이스(1500) 내의 다른 컴포넌트와 협력할 수 있는 단계 천이 컴포넌트(1559)를 포함할 수 있다. 카운팅 & 타이밍 컴포넌트(1569)는 메모리 컴포넌트(1519) 내의 임의의 메모리 부분에 대한 액세스들의 수; 예를 들어, 뱅크, 파티션, 타일, 페이지 등 또는 전체 메모리 어레이로부터의/로의 판독 및/또는 프로그램 동작들의 수를 추적할 수 있다. 액세스 횟수는 카운터에 저장되고 액세스 카운트가 임계치를 충족하는지 또는 초과하는지 여부를 결정하는데 사용될 수 있다. 카운팅 & 타이밍 컴포넌트(1569)는 가능한 타임아웃을 결정하기 위해 마지막 유휴에서 활성으로의 천이 후에 경과된 시간을 추적할 수 있다. 액세스 카운터 및 타임아웃 결정들 중 어느 하나 또는 둘 모두에 기초하여, 활성에서 유휴로의 단계 천이는 단계 천이 컴포넌트(1559)에 의해 트리거될 수 있다.
메모리 디바이스(1500)는 또한 메모리 디바이스(1500)의 전역(global) 동작을 감독하고, 특히 메모리 어레이의 액세스 라인들의 단일 트랜지스터 드라이버들에 제어 신호들 및 바이어싱 전압들을 제공하는 제어기 컴포넌트(1579)를 포함할 수 있다.
메모리 디바이스(1500)는 시스템의 예일 수 있거나, 시스템의 서브시스템일 수 있으며, 메모리 어레이 및 제어기를 포함하고, 상기 제어기는 유휴 단계 동안, 메모리 셀에 결합된 짝수 액세스 라인을 짝수 단일 트랜지스터 드라이버를 통해 방전 전압으로 구동하고, 짝수 액세스 라인에 인접한 홀수 액세스 라인을 홀수 단일 트랜지스터 드라이버를 통해 방전 전압으로 구동하도록 구성되고, 제어기는 또한 활성 단계 동안, 짝수 액세스 라인을 짝수 단일 트랜지스터 드라이버를 통해 플로팅 전압으로 구동하고, 짝수 액세스 라인에 인접한 홀수 액세스 라인을 홀수 단일 트랜지스터 드라이버를 통해 플로팅 전압으로 구동하도록 구성되고, 제어기는 또한 펄스 단계 동안, 짝수 액세스 라인을 짝수 단일 트랜지스터 드라이버를 통해 판독/프로그램 전압으로 구동하고, 짝수 액세스 라인에 인접한 홀수 액세스 라인을 홀수 단일 트랜지스터 드라이버를 통해 차폐 전압으로 구동하도록 구성된다. 이들 및 다른 동작 조건들은 도 1 내지 도 14를 참조하여 상기에서 상세하게 설명되었다.
디바이스(1500)의 컴포넌트들은 그 기능들을 수행하도록 설계된 회로부를 포함할 수 있다. 이는 다양한 회로 엘리먼트들, 예를 들어, 본 명세서에 설명된 기능들을 수행하도록 구성된 전도성 라인들, 트랜지스터들, 커패시터들, 인덕터들, 저항기들, 증폭기들, 또는 다른 활성 또는 비활성 엘리먼트들을 포함할 수 있다. 디바이스(1500)는 컴퓨터, 서버, 랩탑 컴퓨터, 노트북 컴퓨터, 태블릿 컴퓨터, 휴대폰, 웨어러블 전자 디바이스, 개인용 전자 디바이스 등일 수 있다. 또는 디바이스(1500)는 이러한 디바이스의 일부 또는 엘리먼트일 수 있다.
본 명세서의 설명은 예들을 제공하며, 청구항들에 기재된 범위, 적용가능성, 또는 예들을 제한하지 않는다. 본 개시의 범위를 벗어나지 않고 논의된 엘리먼트들의 기능 및 장치에서 변경들이 이루어질 수 있다. 일부 예들은 다양한 동작들, 절차들, 또는 컴포넌트들을 적절하게 생략, 대체, 또는 추가할 수 있다. 또한, 일부 예들에 대해 설명된 특징부들은 다른 예들에서 결합될 수 있다.
본 명세서에 설명된 정보 및 신호들은 다양한 상이한 기술들 및 기법들 중 임의의 것을 사용하여 표현될 수 있다. 예를 들어, 상기 설명 전반에 걸쳐 참조될 수 있는 데이터, 명령들, 커맨드들, 정보, 신호들, 비트들, 심볼들, 및 칩들은 전압들, 전류들, 전자기파들, 자기장들 또는 입자들, 광학장들 또는 입자들, 또는 이들의 임의의 조합에 의해 표현될 수 있다. 일부 도면들은 단일 신호로서 신호들을 예시할 수 있지만; 신호는 신호들의 버스를 나타낼 수 있으며, 여기서 버스는 다양한 비트 폭들을 가질 수 있다는 것이 당업자에 의해 이해될 것이다.
본 명세서에서 사용되는 바와 같이, 용어 "가상 접지(virtual ground)"는 대략 0 볼트(0V)의 전압으로 유지되는 전기 회로의 노드를 지칭하거나, 또는 보다 일반적으로 접지와 직접 결합될 수 있거나 결합되지 않을 수 있는, 전기 회로를 포함하는 전기 회로 또는 디바이스의 기준 전압을 나타낸다. 따라서, 가상 접지의 전압은 일시적으로 변동하여 정상 상태에서 대략 0V 또는 가상 0V로 복귀할 수 있다. 가상 접지는 연산 증폭기와 저항기로 구성된 전압 분배기 등 다양한 전자 회로 소자를 이용하여 구현될 수 있다. 다른 구현들도 가능하다. "가상 접지" 또는 "가상으로 접지된"은 대략 0V, 또는 디바이스의 일부 다른 기준 전압에 연결되는 것을 의미한다.
용어 "전자 통신" 및 "결합된"은 컴포넌트들 사이의 전자 흐름을 지원하는 컴포넌트들 사이의 관계를 지칭한다. 이것은 컴포넌트들 사이의 직접 연결 또는 결합을 포함할 수 있거나, 중간 컴포넌트들을 포함할 수 있다. 즉, "서로 연결" 또는 "결합"된 컴포넌트들은 서로 전자 통신한다. 전자 통신 내의 컴포넌트들은 (예를 들어, 통전된(energized) 회로에서) 전자들 또는 신호들을 능동적으로 교환하고 있을 수 있거나, (예를 들어, 비통전된(de-energized) 회로에서) 전자들 또는 신호들을 능동적으로 교환하고 있지 않을 수 있지만, 회로가 통전될 때 전자들 또는 신호들을 교환하도록 구성되고 동작가능할 수 있다. 예로서, 스위치(예를 들어, 트랜지스터)를 통해 물리적으로 연결되거나 결합된 2개의 컴포넌트들은 스위치의 상태(예를 들어, 개방, 폐쇄)에 관계없이 전자 통신한다.
문구 "사이에 결합된(coupled between)"은 서로 관련된 컴포넌트들의 순서를 의미할 수 있고, 전기적 결합을 의미할 수 있다. 일 예에서, 컴포넌트 "A"와 컴포넌트 "C" 사이에 전기적으로 결합된 컴포넌트 "B"는 전기적 의미에서 "A-B-C" 또는 "C-B-A"의 컴포넌트들의 순서를 지칭할 수 있다. 다시 말해서, 전기 신호들(예를 들어, 전압, 전하, 전류)은 컴포넌트 B에 의해 컴포넌트 A로부터 컴포넌트 C로 전달될 수 있다.
컴포넌트 B가 컴포넌트 A와 컴포넌트 C "사이에 결합된" 것의 설명은 반드시 설명된 순서로 다른 개재 컴포넌트들을 배제하는 것으로 해석되어서는 안 된다. 예를 들어, 컴포넌트 "D"는 설명된 컴포넌트 A와 컴포넌트 B 사이에 결합될 수 있지만(예를 들어, 예들로서 "A-D-B-C" 또는 "C-B-D-A"의 컴포넌트들의 순서를 지칭함), 컴포넌트 B는 여전히 컴포넌트 A와 컴포넌트 C 사이에 전기적으로 결합되는 것을 지원한다. 즉, "결합된"이라는 문구의 사용이 반드시 배타적 순차 순서를 나타내는 것으로 해석되어서는 안 된다.
또한, 컴포넌트 B가 컴포넌트 A와 컴포넌트 C "사이에 결합됨"이라는 설명은 컴포넌트 A와 컴포넌트 C 사이의 제2의 상이한 결합을 배제하지 않는다. 예를 들어, 컴포넌트 A 및 컴포넌트 C는 컴포넌트 B를 통한 결합과 전기적으로 병렬인 별개의 결합으로 서로 결합될 수 있다. 다른 예에서, 컴포넌트 A 및 컴포넌트 C는 다른 컴포넌트 "E"를 통해 결합될 수 있다(예를 들어, 컴포넌트 B는 컴포넌트 A와 컴포넌트 C 사이에 결합되고, 컴포넌트 E는 컴포넌트 A와 컴포넌트 C 사이에 결합됨). 다시 말해서, "사이에 결합된"이라는 문구의 사용은 컴포넌트들 사이의 배타적 결합으로 해석되어서는 안 된다.
용어 "격리된"은 전자들이 현재 그것들 사이에서 흐를 수 없는 컴포넌트들 사이의 관계를 지칭하며; 컴포넌트들은 그것들 사이에 개방 회로가 존재하면 서로로부터 격리된다. 예를 들어, 스위치에 의해 물리적으로 결합된 2개의 컴포넌트는 스위치가 개방될 때 서로 격리될 수 있다.
본 명세서에서 사용되는, 용어 "단락(shorting)"은 문제의 2개의 컴포넌트들 사이의 단일 중간 컴포넌트의 활성화를 통해 컴포넌트들 사이에 전도성 경로가 수립되는 컴포넌트들 사이의 관계를 지칭한다. 예를 들어, 제2 컴포넌트에 단락된 제1 컴포넌트는 2개의 컴포넌트 사이의 스위치가 폐쇄될 때 제2 컴포넌트와 전자를 교환할 수 있다. 따라서, 단락은 전자 통신하는 컴포넌트들(또는 라인들) 사이에 전압 및/또는 전하의 흐름을 인가하는 동적 동작일 수 있다.
본 명세서에서 사용되는, 용어 "단자(terminal)"는 회로 소자의 물리적 경계 또는 연결 지점을 제안할 필요가 없다. 오히려, "단자"는 회로 소자와 관련된 회로의 기준점을 지칭할 수 있으며, 이는 "노드" 또는 "기준점"으로도 지칭될 수 있다.
본 명세서에서 논의된 디바이스들은 도 1, 2, 3 및 4-5를 참조하여 설명된 메모리 디바이스(100), 어레이(200), 및 회로부(300), 및 드라이버들(400)을 포함하고, 및 도 6 내지 11에 설명된 이들의 조합은 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 비소, 갈륨 질화물 등과 같은 반도체 기판 상에 형성될 수 있다. 일부 경우에, 기판은 반도체 웨이퍼이다. 다른 경우들에서, 기판은 실리콘-온-글래스(SOG) 또는 실리콘-온-사파이어(SOP)와 같은 실리콘-온-절연체(SOI) 기판, 또는 다른 기판 상의 반도체 재료들의 에피택셜 층들일 수 있다. 기판, 또는 기판의 서브-영역들의 전도도는 인, 붕소, 또는 비소를 포함하지만 이에 제한되지 않는 다양한 화학 종들을 사용하는 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 동안, 이온 주입에 의해, 또는 임의의 다른 도핑 수단에 의해 수행될 수 있다.
본 명세서에서 논의된 트랜지스터 또는 트랜지스터들은 전계 효과 트랜지스터(FET)를 나타낼 수 있고, 소스, 드레인 및 게이트를 포함하는 3 단자 디바이스를 포함할 수 있다. 단자들은 전도성 재료, 예컨대, 금속을 통해 다른 전자 소자들과 연결될 수 있다. 소스 및 드레인은 전도성일 수 있고, 고농도로 도핑되거나 또는 축퇴성 반도체 영역을 포함할 수 있다. 소스 및 드레인은 저농도 도핑된 반도체 영역 또는 채널에 의해 분리될 수 있다. 채널이 n-형이면(예를 들어, 다수 캐리어가 전자이면), FET는 n-형 FET로 지칭될 수 있다. 채널이 p-형이면(예를 들어, 다수 캐리어가 홀이면), FET는 p-형 FET로 지칭될 수 있다. 채널은 절연 게이트 산화물로 캡핑될 수 있다. 채널 전도도는 게이트에 전압을 인가함으로써 제어될 수 있다. 예를 들어, n-형 FET 또는 p-형 FET에 각각 포지티브 전압 또는 네거티브 전압을 인가하는 것은 채널이 전도성이 되게 할 수 있다. 트랜지스터는 트랜지스터의 임계 전압 이상의 전압이 트랜지스터 게이트에 인가될 때 "온(on)" 또는 "활성화"될 수 있다. 트랜지스터는 트랜지스터 게이트에 트랜지스터의 임계 전압보다 낮은 전압이 인가될 때 "오프(off)" 또는 "비활성화"될 수 있다.
첨부된 도면들과 관련하여 본 명세서에 설명된 설명은 예시적인 구성들을 기술하며, 구현될 수 있거나 청구항들의 범위 내에 있는 모든 예들을 표현하지 않는다. 본 명세서에서 사용되는 용어 "예시적인"은 "예제, 인스턴스, 또는 예시로서 작용하는 것"을 의미하고, "선호되는" 또는 "다른 예들에 비해 유리한 것"은 아니다. 상세한 설명은 설명된 기술의 이해 제공의 목적을 위해 특정 세부 사항을 포함한다. 그러나, 이러한 기술들은 이러한 특정 세부사항들 없이 실시될 수 있다. 일부 경우들에서, 잘 알려진 구조들 및 디바이스들은 설명된 예들의 개념들을 모호하게 하는 것을 피하기 위해 블록도 형태로 도시된다.
첨부된 도면들에서, 유사한 컴포넌트들 또는 특징들은 동일한 참조 라벨을 가질 수 있다. 또한, 동일한 유형의 다양한 컴포넌트들은 유사한 컴포넌트들을 구별하는 대시 및 제2 라벨에 의해 참조 라벨에 뒤따르게 함으로써 구별될 수 있다. 본 명세서에서 제1 참조 라벨만을 사용한다면, 제2 참조 라벨에 관계없이 동일한 제1 참조 라벨을 갖는 유사한 컴포넌트들 중 어느 하나에 대해서도 설명이 적용될 수 있다.
본 명세서의 개시와 관련하여 설명된 다양한 예시적인 블록들 및 모듈들은 범용 프로세서, DSP, ASIC, FPGA 또는 다른 프로그래밍 가능 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들, 또는 본 명세서에 설명된 기능들을 수행하도록 설계된 이들의 임의의 조합으로 구현 또는 수행될 수 있다. 범용 프로세서는 마이크로프로세서일 수 있지만, 대안적으로, 프로세서는 임의의 통상의 프로세서, 제어기, 마이크로컨트롤러, 또는 상태 머신일 수 있다. 프로세서는 또한 컴퓨팅 디바이스들의 조합 (예를 들어, DSP(digital signal processor) 와 마이크로프로세서의 조합, 다수의 마이크로프로세서들, DSP 코어와 결합된 하나 이상의 마이크로프로세서들, 또는 임의의 다른 이러한 구성)으로 구현될 수도 있다.
본 명세서에서 설명되는 기능들은 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어, 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행되는 소프트웨어로 구현되는 경우, 기능들은 컴퓨터 판독가능 매체 상의 하나 이상의 명령어들 또는 코드로서 저장되거나 전송될 수 있다. 다른 예들 및 구현들은 본 개시 및 첨부된 청구항들의 범위 내에 있다. 예를 들어, 소프트웨어의 특성으로 인해, 상기에서 설명된 기능들은 프로세서에 의해 실행되는 소프트웨어, 하드웨어, 펌웨어, 하드 와이어링, 또는 이들 중 임의의 것의 조합들을 사용하여 구현될 수 있다. 기능들을 구현하는 특징부들은 또한 기능들의 부분들이 상이한 물리적 위치들에서 구현되도록 분산되는 것을 포함하여, 다양한 위치들에 물리적으로 위치될 수 있다. 또한, 청구항들을 포함하는 본 명세서에서 사용되는 바와 같이, 아이템들의 리스트(예를 들어, "중 적어도 하나" 또는 "중 하나 이상"과 같은 문구에 의해 서문을 쓰는 아이템들의 리스트)에서 사용되는 "또는"는, 예를 들어, A, B, 또는 C 중 적어도 하나의 리스트가 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(예를 들어, A 및 B 및 C)를 의미하도록 하는 포괄 리스트를 나타낸다.
본 명세서에서 사용되는 바와 같이, 용어 "실질적으로"는 수정된 특성(예를 들어, 용어 "실질적으로"에 의해 수정된 동사 또는 형용사)이 절대적일 필요는 없지만 특성의 이점을 달성하기에 충분히 가깝거나, 본 개시의 관련 양태들의 맥락에서 언급된 특성이 참일 만큼 충분히 가깝다는 것을 의미한다.
본 명세서에서 사용되는, 문구 "기초하여"은 폐쇄 세트의 조건들에 대한 언급으로 해석되지 않을 것이다. 예를 들어, "조건 A에 기초하여"라고 설명되는 예시적인 단계는 본 발명의 범위를 벗어나지 않고 조건 A 및 조건 B 둘 모두에 기초할 수 있다. 즉, 본 명세서에서 사용되는, 문구 "기초하여"은 문구 "적어도 부분적으로 기초하여"와 동일한 방식으로 해석되어야 한다.
본 명세서에서의 설명은 통상의 기술자가 본 개시를 만들거나 사용할 수 있도록 제공된다. 본 개시에 대한 다양한 수정들은 당업자에게 용이하게 명백할 것이며, 본 명세서에 정의된 일반적인 원리들은 본 개시의 범위를 벗어나지 않고 다른 변형들에 적용될 수 있다. 따라서, 본 개시는 본 명세서에 설명된 예들 및 설계들에 제한되지 않고, 본 명세서에 개시된 원리들 및 새로운 특징들에 부합하는 가장 넓은 범위에 부여되어야 한다.

Claims (25)

  1. 메모리 디바이스에 있어서,
    메모리 어레이의 액세스 라인들의 크로스 포인트(cross point)들에 있는 메모리 셀들,
    유휴 단계(IDLE phase) 동안 제1 짝수 액세스 라인을 방전 전압으로 구동하고, 활성 단계(ACTIVE phase) 동안 상기 제1 짝수 액세스 라인을 플로팅 전압(floating voltage)으로 구동하고, 펄스 단계(PULSE phase) 동안 상기 제1 짝수 액세스 라인을 판독/프로그램 전압으로 구동하도록 구성된 제1 짝수 단일 트랜지스터 드라이버(even single transistor driver),
    상기 유휴 단계 동안 상기 제1 짝수 액세스 라인에 물리적으로 인접한 제1 홀수 액세스 라인을 상기 방전 전압으로, 구동하고, 상기 활성 단계 동안 상기 제1 홀수 액세스 라인을 상기 플로팅 전압으로 구동하고, 상기 펄스 단계 동안 상기 제1 홀수 액세스 라인을 차폐 전압(shielding voltage)으로 구동하도록 구성된 제1 홀수 단일 트랜지스터 드라이버를 포함하는, 메모리 디바이스.
  2. 제1항에 있어서,
    상기 제1 짝수 단일 트랜지스터 드라이버는 짝수 그룹 게이트 구동 라인에 결합된 게이트, 제1 짝수 드레인 구동 라인에 결합된 드레인을 갖고.
    상기 제1 홀수 단일 트랜지스터 드라이버는 홀수 그룹 게이트 구동 라인에 결합된 게이트, 제1 홀수 드레인 구동 라인에 결합된 드레인을 갖고,
    상기 메모리 디바이스는,
    상기 짝수 그룹 게이트 구동 라인에 결합된 게이트 및 제2 짝수 드레인 구동 라인에 결합된 드레인을 갖고, 상기 유휴 단계 동안 제2 짝수 액세스 라인을 상기 방전 전압으로 구동하고, 상기 활성 단계 동안 상기 제2 짝수 액세스 라인을 상기 플로팅 전압으로 구동하고, 상기 펄스 단계 동안 상기 제2 짝수 액세스 라인을 상기 차폐 전압으로 구동하도록 구성된 제2 짝수 단일 트랜지스터 드라이버,
    홀수 그룹 게이트 구동 라인에 결합된 게이트, 제2 홀수 드레인 구동 라인에 결합된 드레인을 갖고, 상기 유휴 단계 동안 제2 홀수 액세스 라인을 상기 방전 전압으로 구동하고, 상기 활성 단계 동안 상기 제2 홀수 액세스 라인을 상기 플로팅 전압으로 구동하고, 상기 펄스 단계 동안 상기 제2 홀수 액세스 라인을 상기 차폐 전압으로 구동하도록 구성되고, 상기 제2 홀수 액세스 라인은 상기 제1 짝수 액세스 라인에 물리적으로 인접한, 제2 홀수 단일 트랜지스터 드라이버를 더 포함하는, 메모리 디바이스.
  3. 제1항에 있어서,
    상기 제1 짝수 단일 트랜지스터 드라이버는 짝수 그룹 게이트 구동 라인에 결합된 게이트, 제1 짝수 드레인 구동 라인에 결합된 드레인을 갖고,
    상기 제1 홀수 단일 트랜지스터 드라이버는 홀수 그룹 게이트 구동 라인에 결합된 게이트, 제1 홀수 드레인 구동 라인에 결합된 드레인을 갖고,
    상기 메모리 디바이스는,
    상기 짝수 그룹 게이트 구동 라인에 결합된 게이트 및 제2 짝수 드레인 구동 라인에 결합된 드레인을 갖고, 상기 유휴 단계 동안 제2 짝수 액세스 라인을 상기 방전 전압으로 구동하고, 상기 활성 단계 동안 상기 제2 짝수 액세스 라인을 상기 플로팅 전압으로 구동하고, 상기 펄스 단계 동안 상기 제2 짝수 액세스 라인을 상기 차폐 전압으로 구동하도록 구성된, 제2 짝수 단일 트랜지스터 드라이버,
    상기 홀수 그룹 게이트 구동 라인과는 상이한 제2 홀수 그룹 게이트 구동 라인에 결합된 게이트, 제2 홀수 드레인 구동 라인에 결합된 드레인을 갖고, 상기 유휴 단계 동안 제2 홀수 액세스 라인을 상기 방전 전압으로 구동하고, 상기 활성 단계 동안 상기 제2 홀수 액세스 라인을 상기 플로팅 전압으로 구동하고, 상기 펄스 단계 동안 상기 제2 홀수 액세스 라인을 상기 차폐 전압으로 구동하도록 구성되며, 상기 제2 홀수 액세스 라인은 상기 제1 짝수 액세스 라인에 물리적으로 인접한, 제2 홀수 단일 트랜지스터 드라이버를 더 포함하는, 메모리 디바이스.
  4. 제1항에 있어서,
    짝수 그룹들로 조직화된 복수의 짝수 드라이버들, 각각의 드라이버는 개개의 짝수 액세스 라인에 결합되고, 상기 제1 짝수 단일 트랜지스터 드라이버는 상기 복수의 짝수 드라이버들 중 제1 그룹 내에 있고,
    홀수 그룹들로 조직화된 복수의 홀수 드라이버들, 각각의 드라이버는 개개의 홀수 액세스 라인에 결합되고, 상기 제1 홀수 단일 트랜지스터 드라이버는 상기 복수의 홀수 드라이버들 중 제1 그룹 내에 있고;
    개개의 짝수 액세스 라인들 및 개개의 홀수 액세스 라인들은 상기 메모리 디바이스의 데크(deck)에서 교번하는, 메모리 디바이스.
  5. 제4항에 있어서,
    상기 제1 짝수 액세스 라인은 상기 복수의 홀수 드라이버들의 제1 그룹 내의 제2 홀수 단일 트랜지스터 드라이버에 결합된 개개의 홀수 액세스 라인에 물리적으로 인접하거나, 또는
    상기 제1 짝수 액세스 라인은 상기 복수의 홀수 드라이버들의 제2 그룹 내의 제2 홀수 단일 트랜지스터 드라이버에 결합된 개개의 홀수 액세스 라인에 물리적으로 인접한, 메모리 디바이스.
  6. 제4항에 있어서, 상기 복수의 짝수 드라이버들의 제2 그룹 및 상기 복수의 홀수 드라이버들의 제2 그룹을 더 포함하고, 상기 짝수 및 홀수 드라이버들의 제2 그룹들은 상기 제1 짝수 액세스 라인의 활성 단계 동안 및 상기 펄스 단계 동안 상기 개개의 짝수 및 홀수 액세스 라인들을 상기 플로팅 전압으로 구동하도록 구성된, 메모리 디바이스.
  7. 제4항에 있어서,
    상기 복수의 짝수/홀수 드라이버의 각각의 짝수/홀수 그룹은 개개의 게이트 구동 라인에 결합되고,
    복수의 짝수/홀수 드레인 구동 라인들은 상기 복수의 짝수/홀수 드라이버들의 각각의 그룹에서 대응하는 짝수/홀수 드라이버들에 결합되는, 메모리 디바이스.
  8. 제1항에 있어서, 상기 유휴 단계 동안 상기 제1 짝수 액세스 라인에 실질적으로 수직인 직교(orthogonal) 액세스 라인을 상기 방전 전압으로 구동하고, 활성 단계 동안 상기 직교 액세스 라인을 플로팅 전압으로 구동하고, 상기 펄스 단계 동안 상기 직교 액세스 라인을 직교 판독/프로그램 전압으로 구동하도록 구성된 추가 단일 트랜지스터 드라이버를 포함하는, 메모리 디바이스.
  9. 제8항에 있어서, 상기 방전 전압 및 상기 차폐 전압은 접지 전압이고, 상기 판독/프로그램 전압은 포지티브 전압 및 네거티브 전압 중 하나이고, 상기 직교 판독/프로그램 전압은 상기 판독/프로그램 전압과 반대의 극성을 갖는, 메모리 디바이스.
  10. 제1항에 있어서, 상기 제1 짝수 단일 트랜지스터 드라이버 및 상기 제1 홀수 단일 트랜지스터 드라이버는 상기 메모리 어레이 아래에 있는, 메모리 디바이스.
  11. 제1항에 있어서, 상기 제1 짝수 단일 트랜지스터 드라이버 및 상기 제1 홀수 단일 트랜지스터 드라이버는 각각 CMOS 트랜지스터, FinFET 트랜지스터 또는 수직 TFT 트랜지스터 중 하나를 포함하는, 메모리 디바이스.
  12. 제1항에 있어서, 상기 제1 짝수 단일 트랜지스터 드라이버는 트랜지스터 노드들을 포함하고, 상기 메모리 디바이스는 상기 유휴 단계, 활성 단계 및 펄스 단계 중 임의의 단계 동안 신뢰성 트랜지스터 정격(rating)을 초과하지 않는 전압 차이들로 트랜지스터 노드들을 구동하도록 구성된 제어기를 더 포함하는, 메모리 디바이스.
  13. 제1항에 있어서, 판독/프로그램 카운터, 시간 카운터(time counter), 및 제어기를 더 포함하고, 상기 제어기는,
    판독 또는 기록 커맨드의 수신에 기초하여 상기 유휴 단계로부터 상기 활성 단계으로의 천이(transition)를 구현하고, 그런 다음 상기 활성 단계로부터 상기 펄스 단계으로의 천이를 구현하거나, 또는
    판독 또는 기록 커맨드의 수신 시에 상기 활성 단계로부터 상기 펄스 단계로의 천이를 구현하고,
    상기 판독/프로그램 전압의 인가의 완료 시에 상기 활성 단계로 복귀(return)하고,
    상기 판독/프로그램 카운터 및 상기 시간 카운터가 각각의 임계치 미만인 경우 상기 활성 단계에서 유지되거나, 또는
    상기 판독/프로그램 카운터 또는 상기 시간 카운터가 각각의 임계치를 충족하는 경우 상기 유휴 상태로 복귀하도록 구성된, 메모리 디바이스.
  14. 단일 트랜지스터 드라이버들을 포함하는 메모리 디바이스를 동작시키는 방법으로서,
    유휴 단계 동안,
    짝수 단일 트랜지스터 드라이버를 통해 메모리 셀에 결합된 짝수 액세스 라인을 방전 전압으로 구동하는 단계, 및
    홀수 단일 트랜지스터 드라이버를 통해 상기 짝수 액세스 라인에 인접한 홀수 액세스 라인을 상기 방전 전압으로 구동하는 단계;
    활성 단계 동안,
    상기 짝수 단일 트랜지스터 드라이버를 통해 상기 짝수 액세스 라인을 플로팅 전압으로 구동하는 단계, 및
    상기 홀수 단일 트랜지스터 드라이버를 통해 상기 짝수 액세스 라인에 인접한 상기 홀수 액세스 라인을 상기 플로팅 전압으로 구동하는 단계;
    펄스 단계 동안,
    상기 짝수 단일 트랜지스터 드라이버를 통해 상기 짝수 액세스 라인을 판독/프로그램 전압으로 구동하는 단계, 및
    상기 홀수 단일 트랜지스터 드라이버를 통해 상기 짝수 액세스 라인에 인접한 상기 홀수 액세스 라인을 차폐 전압으로 구동하는 단계를 포함하는, 방법.
  15. 제14항에 있어서,
    상기 짝수 액세스 라인의 펄스 단계 동안, 상기 짝수 액세스 라인에 인접한 다른 액세스 라인을 상기 다른 액세스 라인에 결합된 개개의 단일 트랜지스터 드라이버를 통해 상기 차폐 전압으로 구동하는 단계를 더 포함하는, 방법.
  16. 제14항에 있어서,
    상기 짝수 액세스 라인의 펄스 단계 동안, 상기 짝수 액세스 라인에 인접하지 않은 다른 액세스 라인을 상기 다른 액세스 라인에 결합된 개개의 단일 트랜지스터 드라이버를 통해 상기 플로팅 전압으로 구동하는 단계를 더 포함하는, 방법.
  17. 제14항에 있어서,
    상기 드라이버들 내의 개개의 단일 트랜지스터들의 개개의 드레인 노드들에 결합된 드레인 구동 라인들을 통해 상기 짝수 단일 트랜지스터 드라이버 및 상기 홀수 단일 트랜지스터 드라이버에 방전 전압, 판독/기록 전압 및/또는 차폐 전압을 선택적으로 제공하는 단계를 더 포함하는, 방법.
  18. 제17항에 있어서,
    상기 드라이버들 내의 개개의 단일 트랜지스터들의 개개의 게이트 노드들에 결합된 게이트 구동 라인들을 통해 상기 짝수 단일 트랜지스터 드라이버 및 상기 홀수 단일 트랜지스터 드라이버에 게이트 제어 신호들을 선택적으로 제공하는 단계를 더 포함하는, 방법.
  19. 제18항에 있어서,
    상기 게이트 제어 신호들을 선택적으로 제공하는 단계는 상기 짝수 단일 트랜지스터 드라이버 또는 상기 홀수 단일 트랜지스터 드라이버의 그룹에 병렬로 상기 게이트 제어 신호들을 제공하는 단계를 포함하고, 및
    상기 방전 전압, 상기 판독/기록 전압 및/또는 상기 차폐 전압을 선택적으로 제공하는 단계는 상기 방전 전압, 상기 판독/기록 전압 및/또는 상기 차폐 전압 각각을 상이한 그룹들의 복수의 짝수 단일 트랜지스터 드라이버 또는 홀수 단일 트랜지스터 드라이버에 병렬로 제공하는 단계를 포함하는, 방법.
  20. 제19항에 있어서, 상기 방전 전압, 상기 판독/기록 전압 및/또는 상기 차폐 전압을 제공하는 단계, 및 상기 게이트 제어 신호들을 제공하는 단계는 상기 유휴 단계, 활성 단계 및 펄스 단계 중 임의의 단계 동안 신뢰성 트랜지스터 정격을 초과하지 않는 전압 차이들로 트랜지스터 노드들을 바이어싱하는 단계를 포함하는, 방법.
  21. 제14항에 있어서, 상기 방전 전압 및 상기 차폐 전압은 접지 전압이고, 상기 판독/프로그램 전압은 포지티브 전압 및 네거티브 전압 중 하나인, 방법.
  22. 제14항에 있어서,
    메모리 부분의 메모리 셀에 대한 판독 또는 기록 커맨드를 수신하는 단계,
    상기 유휴 단계에 있는 경우, 상기 판독 또는 기록 커맨드를 수신한 것에 기초하여 상기 메모리 부분을 상기 유휴 단계에서 상기 활성 단계로 천이시키고, 그런 다음 상기 메모리 부분을 상기 활성 단계에서 상기 펄스 단계로 천이시키는 단계,
    상기 활성 단계에 있는 경우, 상기 판독 또는 기록 커맨드를 수신한 것에 기초하여 상기 메모리 부분을 상기 활성 단계에서 상기 펄스 단계로 천이시키는 단계,
    상기 메모리 부분에서 상기 펄스 단계를 실행시키고, 판독/프로그램 카운터를 증가시키고, 상기 실행에 기초하여 상기 메모리 부분을 상기 활성 단계로 복귀시키는 단계(returning),
    상기 판독/프로그램 카운터 및/또는 시간 카운터가 개개의 임계치를 충족하지 않는 것에 기초하여 상기 메모리 부분을 상기 활성 단계에서 유지시키는 단계, 또는
    상기 판독/프로그램 카운터 또는 상기 시간 카운터가 개개의 임계치를 충족한 것에 기초하여 상기 메모리 부분을 상기 유휴 단계로 복귀시키는 단계를 더 포함하는, 방법.
  23. 제22항에 있어서,
    상기 실행에 기초하여 상기 메모리 부분을 상기 활성 단계로 복귀시키는 단계는 상기 짝수 액세스 라인을 상기 판독/프로그램 전압으로 구동한 후에 상기 짝수 액세스 라인을 상기 방전 전압으로 구동하는 단계를 포함하는, 방법.
  24. 제22항에 있어서, 상기 메모리 부분을 상기 유휴 단계로부터 상기 활성 단계로 천이시키는 단계는 상기 판독/프로그램 카운터 및/또는 상기 시간 카운터를 리셋(reset)하는 단계를 더 포함하는, 방법.
  25. 시스템에 있어서, 메모리 어레이 및 제어기를 포함하고, 상기 제어기는,
    유휴 단계 동안 짝수 단일 트랜지스터 드라이버를 통해 메모리 셀에 결합된 짝수 액세스 라인을 방전 전압으로 구동하고, 홀수 단일 트랜지스터 드라이버를 통해 짝수 액세스 라인에 인접한 홀수 액세스 라인을 방전 전압으로 구동하고,
    활성 단계 동안, 상기 짝수 단일 트랜지스터 드라이버를 통해 상기 짝수 액세스 라인을 플로팅 전압으로 구동하고, 상기 홀수 단일 트랜지스터 드라이버를 통해 상기 짝수 액세스 라인에 인접한 상기 홀수 액세스 라인을 상기 플로팅 전압으로 구동하고, 및
    펄스 단계 동안, 상기 짝수 단일 트랜지스터 드라이버를 통해 상기 짝수 액세스 라인을 판독/프로그램 전압으로 구동하고, 상기 홀수 단일 트랜지스터 드라이버를 통해 상기 짝수 액세스 라인에 인접한 상기 홀수 액세스 라인을 차폐 전압으로 구동하도록 구성된, 시스템.
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