KR100843210B1 - 저항 메모리 소자 및 데이터 기입 방법 - Google Patents

저항 메모리 소자 및 데이터 기입 방법 Download PDF

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Abstract

본 발명의 바람직한 실시예에 따른 저항 메모리 소자는 M 행의 워드 라인(word line)들, N 열의 비트 라인(bit line)들, M/2 행의 로컬 소스 라인(local source line)들 및 M 행 N 열의 저항 메모리 셀들을 구비한다. 상기 저항 메모리 셀들 각각은, 제 1 전극이 대응되는 비트 라인에 연결되는 저항 가변 소자 및 제 1 단자가 상기 저항 가변 소자의 제 2 전극에 연결되고 제 2 단자가 대응되는 로컬 소스 라인에 연결되며 제어 단자가 대응되는 워드 라인에 연결되는 셀 트랜지스터를 구비한다. 어느 1 행의 로컬 소스 라인은 이웃하는 2 행의 셀 트랜지스터들의 제 2 단자들에 공통적으로 연결된다.
저항 메모리 소자, 저항 가변체, 양방향, 로컬 소스 라인

Description

저항 메모리 소자 및 데이터 기입 방법{Resistive memory device and method of writing data on the same}
본 발명의 상세한 설명에서 인용되는 도면을 이해하기 위하여 각 도면에 대한 간단한 설명이 제공된다.
도 1a는 저항 메모리 소자의 셀 구조를 나타내는 도면이고, 도 1b는 도 1a에 도시된 저항 메모리 셀의 등가 모델이다.
도 2는 양방향성 저항 가변체의 저항 특성을 설명하기 위한 도면이다.
도 3a는 단방향성(uni-directional) 저항 메모리 소자의 셀 어레이 구조를 나타내는 도면이고, 도 3b는 양방향성(bi-directional) 저항 메모리 소자의 셀 어레이 구조를 나타내는 도면이다.
도 4는 본 발명의 바람직한 실시예에 따른 저항 메모리 소자의 셀 어레이 구조를 나타내는 도면이다.
도 5a는 본 발명의 바람직한 실시예에 따른 저항 메모리 소자의 일 예를 나타내는 도면이고, 도 5b는 본 발명의 바람직한 실시예에 따른 저항 메모리 소자의 다른 예를 나타내는 도면이다.
본 발명은 저항 메모리 소자 및 데이터 기입 방법에 관한 것으로서, 특히 1 행의 로컬 소스 라인이 이웃하는 2 행의 셀 트랜지스터들에 공통적으로 연결되는 저항 메모리 소자 및 그 저항 메모리 소자에 데이터를 기입하는 방법에 관한 것이다.
차세대 메모리 소자는 DRAM(Dynamic Random Access Memory)의 고집적성, FLASH 메모리의 비휘발성, SRAM(Static RAM)의 고속성 등을 갖출 것을 요구받고 있다. 현재 차세대 메모리 소자로 거론되고 있는 메모리 소자로서는 PRAM(Phase change RAM), NFGM(Nano Floating Gate Memory), PoRAM(Polymer RAM), MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM), RRAM(Resistive RAM) 등이 있다. 이 중에서 RRAM은 저항 가변 소자의 저항값 변화를 이용하여 데이터를 기입하는 저항 메모리 소자이다.
도 1a는 저항 메모리 소자의 셀 구조를 나타내는 도면이고, 도 1b는 도 1a에 도시된 저항 메모리 셀의 등가 모델이다. 저항 메모리 셀은 도 1b의 <A>와 같이 표시되기도 하고 도 1b의 <B>와 같이 표시되기도 한다.
저항 메모리 셀은 1 개의 저항 가변 소자와 1 개의 셀 트랜지스터를 구비한다. 저항 가변 소자는 제 1 전극(상부 전극 TE: Top Electrode)과 제 2 전극(하부 전극 BE: Bottom Electrode) 사이에 저항 가변체(Resistance variable substance)를 구비한다. 셀 트랜지스터는 제 1 단자(DRAIN), 제 2 단자(SOURCE) 및 제어 단자(GATE)를 구비한다. 저항 가변 소자의 제 1 전극(TE)은 비트 라인 연결 단 자(BCT)를 통하여 대응되는 비트 라인(미도시)에 연결된다. 셀 트랜지스터의 제 2 단자(SOURCE)는 공통 단자(COM)에 연결된다.
저항 가변 소자에 구비되는 저항 가변체(Resistance variable substance)는 인가되는 전압(VR) 또는 전류(IR)에 따라서 저항값이 변화한다. 단방향성(uni-directional) 저항 가변체는 인가되는 전압(VR) 또는 전류(IR)의 크기에 따라서 저항값이 변화하며, 양방향성(bi-directional) 저항 가변체는 인가되는 전압(VR) 또는 전류(IR)의 크기와 인가되는 전압(VR) 또는 전류(IR)의 방향에 따라서 저항값이 변화한다.
도 2는 양방향성 저항 가변체의 저항 특성을 설명하기 위한 도면이다. 도 2에서 가로축은 저항 가변체의 양단에 인가되는 전압(VR)을 나타내고, 세로축은 저항 가변체의 저항값(R)을 나타낸다. 도 2에서 α와 β는 어느 저항 가변체의 특성을 나타내는 지표이다.
제 1 저항값(R1)을 갖는 상태의 저항 가변체의 양단에 +βV 이상의 전압(VR)을 인가하면 저항 가변체는 제 2 저항값(R2)을 갖는 상태로 변화한다. 반대로, 제 2 저항값(R2)을 갖는 상태의 저항 가변체의 양단에 -αV 이하의 전압(VR)을 인가하면 저항 가변체는 제 1 저항값(R1)을 갖는 상태로 변화한다. 이와 같이, 저항 가변체에 인가되는 전압(VR) 또는 전류(IR)의 크기와 방향을 조절함으로써, 저항 가변체에 하이 레벨 데이터 또는 로우 레벨 데이터를 기입할 수 있다. 예컨대, 제 1 저항 값(R1)을 갖는 상태는 하이 레벨 데이터가 기입된 상태에 대응될 수 있고, 제 2 저항값(R2)을 갖는 상태는 로우 레벨 데이터가 기입된 상태에 대응될 수 있다.
도 3a는 단방향성(uni-directional) 저항 메모리 소자의 셀 어레이 구조를 나타내는 도면이고, 도 3b는 양방향성(bi-directional) 저항 메모리 소자의 셀 어레이 구조를 나타내는 도면이다.
도 3a에는 제 1 비트 라인(BL1) 내지 제 4 비트 라인(BL4), 제 1 워드 라인(WL1) 내지 제 4 워드 라인(WL4) 및 4 행 4 열의 저항 메모리 셀들을 구비하는 단방향성 저항 메모리 소자가 도시되어 있다. 각 저항 메모리 셀들의 공통 단자들(예컨대, COM41, COM42, ...)은 필요에 따라서 서로 연결될 수 있다.
도 3b에는 제 1 비트 라인(BL1) 내지 제 4 비트 라인(BL4), 제 1 워드 라인(WL1) 내지 제 4 워드 라인(WL4), 제 1 소스 라인(SL1) 내지 제 4 소스 라인(SL4) 및 4 행 4 열의 저항 메모리 셀들을 구비하는 양방향성 저항 메모리 소자가 도시되어 있다. 어느 1 행의 워드 라인을 활성화시켜 대응되는 셀 트랜지스터들을 턴 온 시키고, 대응되는 비트 라인과 대응되는 소스 라인에 전압을 인가하여 하이 레벨 데이터 또는 로우 레벨 데이터를 저항 메모리 셀에 기입할 수 있다.
도 3a 및 도 3b에 도시된 셀 어레이 구조 외에도 다양한 셀 어레이 구조에 관한 방안들이 제안되고 있다. 이러한 방안들은 모두 저항 메모리 소자의 집적도를 높여 대용량의 저항 메모리 소자를 제공하려는 방안들이라고 할 수 있다.
본 발명은 고집적 대용량의 구현에 적합한 셀 어레이 구조를 갖는 저항 메모 리 소자 및 그 저항 메모리 소자에 데이터를 기입하는 방법을 제공하고자 한다.
본 발명의 바람직한 실시예에 따른 저항 메모리 소자는 M 행의 워드 라인(word line)들, N 열의 비트 라인(bit line)들, M/2 행의 로컬 소스 라인(local source line)들 및 M 행 N 열의 저항 메모리 셀들을 구비한다. 상기 저항 메모리 셀들 각각은, 제 1 전극이 대응되는 비트 라인에 연결되는 저항 가변 소자 및 제 1 단자가 상기 저항 가변 소자의 제 2 전극에 연결되고 제 2 단자가 대응되는 로컬 소스 라인에 연결되며 제어 단자가 대응되는 워드 라인에 연결되는 셀 트랜지스터를 구비한다. 어느 1 행의 로컬 소스 라인은 이웃하는 2 행의 셀 트랜지스터들의 제 2 단자들에 공통적으로 연결된다.
본 발명의 어느 한 실시예에 있어서, 상기 로컬 소스 라인에는 상기 제 1 하이 레벨 전압을 인가하고 상기 비트 라인에는 상기 로우 레벨 전압을 인가함으로써, 상기 저항 메모리 셀에 하이 레벨 데이터를 기입할 수 있다. 상기 저항 메모리 셀에 하이 레벨 데이터를 기입하는 동작은, 셀 단위(저항 메모리 셀 1 개 단위), 행 단위(저항 메모리 셀 N 개 단위) 또는 블럭 단위(저항 메모리 셀 M×N 개 단위)로 실행될 수 있다.
본 발명의 어느 한 실시예에 있어서, 상기 로컬 소스 라인에는 상기 로우 레벨 전압을 인가하고 상기 비트 라인에는 상기 제 2 하이 레벨 전압을 인가함으로써, 상기 저항 메모리 셀에 로우 레벨 데이터를 기입할 수 있다. 상기 저항 메모리 셀에 로우 레벨 데이터를 기입하는 동작은, 셀 단위(저항 메모리 셀 1 개 단위)로 실행될 수 있다.
본 발명의 어느 한 실시예에 있어서, 상기 저항 메모리 셀에 하이 레벨 데이터를 기입하는 동작은 행 단위(저항 메모리 셀 N 개 단위) 또는 블럭 단위(저항 메모리 셀 M×N 개 단위)로 실행되고, 상기 저항 메모리 셀에 로우 레벨 데이터를 기입하는 동작은 셀 단위(저항 메모리 셀 1 개 단위)로 실행되는 경우에, 상기 저항 메모리 셀에 하이 레벨 데이터를 기입하는 동작이 상기 저항 메모리 셀에 로우 레벨 데이터를 기입하는 동작보다 먼저 실행된다.
본 발명의 어느 한 실시예에 있어서, 상기 제 1 하이 레벨 전압의 전위는 상기 제 2 하이 레벨 전압의 전위보다 낮도록 설정된다.
본 발명의 일 실시예에 따른 저항 메모리 소자는 상기 M/2 행의 로컬 소스 라인들 각각에 연결되는 M/2 개의 인버터(inverter)들 및 상기 M/2 개의 인버터들 각각에 연결되는 M/2 개의 글로벌 소스 라인(global source line)들을 더 구비할 수 있다. 상기 M/2 개의 인버터들 각각은, 대응되는 글로벌 소스 라인의 전압에 응답하여 제 1 하이 레벨 전압을 상기 로컬 소스 라인으로 전달하는 하이 레벨 트랜지스터 및 대응되는 글로벌 소스 라인의 전압에 응답하여 로우 레벨 전압을 상기 로컬 소스 라인으로 전달하는 로우 레벨 트랜지스터를 구비한다. 제 m(m은 1~M 중에서 임의의 자연수) 행 제 n(n은 1~N 중에서 임의의 자연수) 열의 저항 메모리 셀에 하이 레벨 데이터 또는 로우 레벨 데이터를 기입하는 경우에, 제 m 행의 워드 라인, 제 n 열의 비트 라인, 제 m/2[m이 홀수인 경우에는 (m+1)/2] 행의 로컬 소스 라인, 제 m/2[m이 홀수인 경우에는 (m+1)/2] 번째 인버터 및 제 m/2[m이 홀수인 경 우에는 (m+1)/2] 번째 글로벌 소스 라인이 관여한다.
본 발명의 다른 실시예에 따른 저항 메모리 소자는 상기 M/2 행의 로컬 소스 라인들 모두와 연결되는 1 개의 인버터(inverter) 및 상기 1 개의 인버터와 연결되는 1 개의 글로벌 소스 라인(global source line)을 더 구비할 수 있다. 상기 1 개의 인버터는, 상기 1 개의 글로벌 소스 라인의 전압에 응답하여 제 1 하이 레벨 전압을 상기 로컬 소스 라인으로 전달하는 하이 레벨 트랜지스터 및 상기 1 개의 글로벌 소스 라인의 전압에 응답하여 로우 레벨 전압을 상기 로컬 소스 라인으로 전달하는 로우 레벨 트랜지스터를 구비한다. 제 m(m은 1~M 중에서 임의의 자연수) 행 제 n(n은 1~N 중에서 임의의 자연수) 열의 저항 메모리 셀에 하이 레벨 데이터 또는 로우 레벨 데이터를 기입하는 경우에, 제 m 행의 워드 라인, 제 n 열의 비트 라인, 상기 M/2 행의 로컬 소스 라인들, 상기 1 개의 인버터 및 상기 1 개의 글로벌 소스 라인이 관여한다.
M 행의 워드 라인들, N 열의 비트 라인들, M/2 행의 로컬 소스 라인들 및 대응되는 비트 라인에 연결된 저항 가변 소자와 대응되는 로컬 소스 라인에 연결된 셀 트랜지스터를 각각 구비하는 M 행 N 열의 저항 메모리 셀들을 구비하는 저항 메모리 소자에 데이터를 기입하는 방법에 있어서, 본 발명에 따른 데이터 기입 방법은 다음과 같은 기술적 특징을 구비한다. 하이 레벨 데이터를 기입하는 동작은, 어느 1 행의 워드 라인을 활성화시켜 대응되는 셀 트랜지스터들을 턴 온 시키고, 이웃하는 2 행의 셀 트랜지스터들에 공통적으로 연결된 어느 1 행의 로컬 소스 라인에는 제 1 하이 레벨 전압을 인가하며, 데이터를 기입시키고자 하는 저항 가변 소 자에 연결된 비트 라인에는 로우 레벨 전압을 인가함으로써 실행된다. 로우 레벨 데이터를 기입하는 동작은, 어느 1 행의 워드 라인을 활성화시켜 대응되는 셀 트랜지스터들을 턴 온 시키고, 데이터를 기입시키고자 하는 저항 가변 소자에 연결된 비트 라인에는 제 2 하이 레벨 전압을 인가하며, 이웃하는 2 행의 셀 트랜지스터들에 공통적으로 연결된 어느 1 행의 로컬 소스 라인에는 로우 레벨 전압을 인가함으로써 실행된다.
본 발명에 따른 데이터 기입 방법에 있어서, 상기 하이 레벨 데이터를 기입하는 동작은 행 단위(저항 메모리 셀 N 개 단위) 또는 블럭 단위(저항 메모리 셀 M×N 개 단위)로 실행되고 상기 로우 레벨 데이터를 기입하는 동작은 셀 단위(저항 메모리 셀 1 개 단위)로 실행되는 경우에는, 상기 하이 레벨 데이터를 기입하는 동작이 상기 로우 레벨 데이터를 기입하는 동작보다 먼저 실행된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 본 발명을 설명함에 있어, 관련된 공지의 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
도 4는 본 발명의 바람직한 실시예에 따른 저항 메모리 소자의 셀 어레이 구조를 나타내는 도면이다.
도 4에는 M 행의 워드 라인들[WL1, WL2, ..., WL(M-1), WLM], N 열의 비트 라인들[BL1, BL2, ..., BL(N-1), BLN], M/2 행의 로컬 소스 라인들[LSL12, LSL34, LSL56, ..., LSL(M-1)M] 및 M 행 N 열의 저항 메모리 셀들을 구비하는 저항 메모리 소자가 도시되어 있다.
도 4에서 보듯이, 저항 메모리 셀들 각각은 저항 가변 소자와 셀 트랜지스터를 구비한다. 저항 가변 소자의 제 1 전극은 대응되는 비트 라인[BLn]에 연결되고, 저항 가변 소자의 제 2 전극은 셀 트랜지스터에 연결된다. 셀 트랜지스터의 제 1 단자는 저항 가변 소자의 제 2 전극에 연결되고, 셀 트랜지스터의 제 2 단자는 대응되는 로컬 소스 라인[m이 짝수인 경우에는 LSL(m-1)m, m이 홀수인 경우에는 LSLm(m+1)]에 연결되며, 셀 트랜지스터의 제어 단자는 대응되는 워드 라인[WLm]에 연결된다. 그리고, 제 m(m은 1~M 중에서 임의의 자연수) 행의 워드 라인[WLm]은 대응되는 제 m 행의 셀 트랜지스터들의 제어 단자들에 공통적으로 연결되고, 제 n(n은 1~N 중에서 임의의 자연수) 열의 비트 라인[BLn]은 대응되는 제 n 열의 저항 가변 소자들의 제 1 전극들에 공통적으로 연결된다.
특히, 본 발명에 따른 저항 메모리 소자에서는, 어느 1 행의 로컬 소스 라인이 이웃하는 2 행의 셀 트랜지스터들의 제 2 단자들에 공통적으로 연결된다. 즉, m이 짝수인 경우에, 제 m/2 행의 로컬 소스 라인은 제 m-1 행의 셀 트랜지스터들의 제 2 단자들과 제 m 행의 셀 트랜지스터들의 제 2 단자들에 공통적으로 연결된다. m이 홀수인 경우에, 제 (m+1)/2 행의 로컬 소스 라인은 제 m 행의 셀 트랜지스터들의 제 2 단자들과 제 m+1 행의 셀 트랜지스터들의 제 2 단자들에 공통적으로 연결된다. 이와 같이, 본 발명에 따른 저항 메모리 소자에서는 어느 1 행의 로컬 소스 라인이 이웃하는 2 행의 셀 트랜지스터들의 제 2 단자들에 공통적으로 연결되므로, 본 발명에 따른 저항 메모리 소자는 도 3b에 도시된 저항 메모리 소자에 비하여 집 적도가 높으며, 따라서 도 4에 도시된 셀 어레이 구조는 대용량의 저항 메모리 소자에 적합한 셀 어레이 구조라고 할 수 있다.
이하에서는, 도 4에 도시된 저항 메모리 셀들에 하이 레벨 데이터 또는 로우 레벨 데이터를 기입하는 과정을 살펴 본다.
제 m 행 n 열의 저항 메모리 셀에 데이터를 기입하는 과정에서, 제 m 행의 워드 라인[WLm]을 활성화시켜 제 m 행의 셀 트랜지스터들을 턴 온 시키고, 대응되는 로컬 소스 라인[m이 짝수인 경우에는 LSL(m-1)m, m이 홀수인 경우에는 LSLm(m+1)]에는 제 1 하이 레벨 전압(예컨대, 도 2를 참고할 때 ｜-α｜V) 또는 로우 레벨 전압(예컨대, 접지 전압)을 인가하며, 대응되는 비트 라인[BLn]에는 로우 레벨 전압(예컨대, 접지 전압) 또는 제 2 하이 레벨 전압(예컨대, 도 2를 참고할 때 ｜+β｜V)을 인가한다.
구체적으로, 제 m 행의 셀 트랜지스터들을 턴 온 시키고 대응되는 로컬 소스 라인[m이 짝수인 경우에는 LSL(m-1)m, m이 홀수인 경우에는 LSLm(m+1)]에는 제 1 하이 레벨 전압(예컨대, 도 2를 참고할 때 ｜-α｜V)을 인가하며 대응되는 비트 라인[BLn]에는 로우 레벨 전압(예컨대, 접지 전압)을 인가하는 동작을, 제 m 행 n 열의 저항 메모리 셀에 하이 레벨 데이터를 기입하는 동작으로 설정할 수 있다. 이와 같은 동작에서는 제 m 행 n 열의 저항 메모리 셀의 양단에 -αV가 인가되므로, 제 m 행 n 열의 저항 메모리 셀은 제 1 저항값(도 2에서의 R1)을 갖는 상태로 된다. 본 발명의 어느 한 실시예에 있어서, 저항 메모리 셀이 제 1 저항값(도 2에서의 R1)을 갖는 상태를 저항 메모리 셀에 하이 레벨 데이터가 기입된 상태로 설정할 수 있다. 다만, 여기서 한가지 주의할 점이 있다. 엄밀하게 설명하자면, 셀 트랜지스터의 문턱 전압(Vth)을 고려할 때 저항 가변체의 양단에 -αV 이상의 전압(VR)이 인가되려면, 제 1 하이 레벨 전압은 [ ｜-α｜+ Vth ] V 이상의 전위를 가져야 한다.
그리고, 제 m 행의 셀 트랜지스터들을 턴 온 시키고 대응되는 로컬 소스 라인[m이 짝수인 경우에는 LSL(m-1)m, m이 홀수인 경우에는 LSLm(m+1)]에는 로우 레벨 전압(예컨대, 접지 전압)을 인가하며 대응되는 비트 라인[BLn]에는 제 2 하이 레벨 전압(예컨대, 도 2를 참고할 때 +βV)을 인가하는 동작을, 제 m 행 n 열의 저항 메모리 셀에 로우 레벨 데이터를 기입하는 동작으로 설정할 수 있다. 이와 같은 동작에서는 제 m 행 n 열의 저항 메모리 셀의 양단에 +βV가 인가되므로, 제 m 행 n 열의 저항 메모리 셀은 제 2 저항값(도 2에서의 R2)을 갖는 상태로 된다. 본 발명의 어느 한 실시예에 있어서, 저항 메모리 셀이 제 2 저항값(도 2에서의 R2)을 갖는 상태를 저항 메모리 셀에 로우 레벨 데이터가 기입된 상태로 설정할 수 있다. 엄밀하게 설명하자면, 셀 트랜지스터의 문턱 전압(Vth)을 고려할 때 저항 가변체의 양단에 +βV 이상의 전압(VR)이 인가되려면, 제 2 하이 레벨 전압은 [ β + Vth ] V 이상의 전위를 가져야 한다.
물론, 위의 설명과는 반대로, 저항 메모리 셀이 제 1 저항값(도 2에서의 R1)을 갖는 상태를 저항 메모리 셀에 로우 레벨 데이터가 기입된 상태로 설정하고 저항 메모리 셀이 제 2 저항값(도 2에서의 R2)을 갖는 상태를 저항 메모리 셀에 하이 레벨 데이터가 기입된 상태로 설정할 수도 있다는 것을 당업자들은 충분히 예상할 수 있을 것이다. 다만 이하에서는, 저항 메모리 셀이 제 1 저항값(도 2에서의 R1)을 갖는 상태를 저항 메모리 셀에 하이 레벨 데이터가 기입된 상태로 설정하고 저항 메모리 셀이 제 2 저항값(도 2에서의 R2)을 갖는 상태를 저항 메모리 셀에 로우 레벨 데이터가 기입된 상태로 설정한 경우를 기준으로 설명한다.
본 발명에 있어서, 저항 메모리 셀에 하이 레벨 데이터를 기입하는 동작은 셀 단위(저항 메모리 셀 1 개 단위), 행 단위(저항 메모리 셀 N 개 단위) 또는 블럭 단위(저항 메모리 셀 M×N 개 단위)로 실행될 수 있다. 또한, 저항 메모리 셀에 로우 레벨 데이터를 기입하는 동작은 셀 단위(저항 메모리 셀 1 개 단위)로 실행될 수 있다.
셀 단위(저항 메모리 셀 1 개 단위)로 하이 레벨 데이터를 기입하는 경우에는, 제 m 행 제 n 열의 저항 메모리 셀에 하이 레벨 데이터를 기입하기 위하여, 제 m 행의 워드 라인[WLm]을 활성화시켜 제 m 행의 셀 트랜지스터들을 턴 온 시키고, 대응되는 로컬 소스 라인[m이 짝수인 경우에는 LSL(m-1)m, m이 홀수인 경우에는 LSLm(m+1)]에는 제 1 하이 레벨 전압(앞서 설명하였듯이, ｜-α｜+ Vth )을 인가하며, 대응되는 비트 라인[BLn]에는 로우 레벨 전압(예컨대, 접지 전압)을 인가한다.
행 단위(저항 메모리 셀 N 개 단위)로 하이 레벨 데이터를 기입하는 경우에는, 제 m 행의 저항 메모리 셀들에 하이 레벨 데이터를 기입하기 위하여, 제 m 행의 워드 라인[WLm]을 활성화시켜 제 m 행의 셀 트랜지스터들을 턴 온 시키고, 대응되는 로컬 소스 라인[m이 짝수인 경우에는 LSL(m-1)m, m이 홀수인 경우에는 LSLm(m+1)]에는 제 1 하이 레벨 전압(앞서 설명하였듯이, ｜-α｜+ Vth )을 인가하 며, 제 1 열의 비트 라인(BL1) 내지 제 N 열의 비트 라인(BLN)에는 모두 로우 레벨 전압(예컨대, 접지 전압)을 인가한다. 또는, 제 m 행의 저항 메모리 셀들 중에서 하이 레벨 데이터를 기입시키고자 하는 특정 저항 메모리 셀들에 대응되는 비트 라인들에만 로우 레벨 전압(예컨대, 접지 전압)을 인가할 수도 있다. 이 경우에는 제 m 행의 저항 메모리 셀들 중에서 특정 저항 메모리 셀들에만 하이 레벨 데이터가 기입된다.
블럭 단위(저항 메모리 셀 M×N 개 단위)로 하이 레벨 데이터를 기입하는 경우에는, M×N 개의 저항 메모리 셀들 모두에 하이 레벨 데이터를 기입하기 위하여, 제 1 행의 워드 라인(WL1) 내지 제 M 행의 워드 라인(WLM)을 활성화시켜 M×N 개의 셀 트랜지스터들을 모두 턴 온 시키고, 제 1 행의 로컬 소스 라인[LSL12] 내지 제 M/2 행의 로컬 소스 라인[LSL(M-1)M]에는 모두 제 1 하이 레벨 전압(앞서 설명하였듯이, ｜-α｜+ Vth )을 인가하며, 제 1 열의 비트 라인(BL1) 내지 제 N 열의 비트 라인(BLN)에는 모두 로우 레벨 전압(예컨대, 접지 전압)을 인가한다.
셀 단위(저항 메모리 셀 1 개 단위)로 로우 레벨 데이터를 기입하는 경우에는, 제 m 행 제 n 열의 저항 메모리 셀에 로우 레벨 데이터를 기입하기 위하여, 제 m 행의 워드 라인[WLm]을 활성화시켜 제 m 행의 셀 트랜지스터들을 턴 온 시키고, 대응되는 로컬 소스 라인[m이 짝수인 경우에는 LSL(m-1)m, m이 홀수인 경우에는 LSLm(m+1)]에는 로우 레벨 전압(예컨대, 접지 전압)을 인가하며, 대응되는 비트 라인[BLn]에는 제 2 하이 레벨 전압(앞서 설명하였듯이, β + Vth )을 인가한다.
본 발명에 있어서 행 단위(저항 메모리 셀 N 개 단위) 또는 블럭 단위(저항 메모리 셀 M×N 개 단위)로 하이 레벨 데이터를 기입하는 동작은, 플래쉬 메모리 소자에 있어서의 소거(erase) 동작과 비슷하다고 할 수 있다. 이와 같이, 저항 메모리 셀에 하이 레벨 데이터를 기입하는 동작은 행 단위(저항 메모리 셀 N 개 단위) 또는 블럭 단위(저항 메모리 셀 M×N 개 단위)로 실행되고 저항 메모리 셀에 로우 레벨 데이터를 기입하는 동작은 셀 단위(저항 메모리 셀 1 개 단위)로 실행되는 경우에는, 저항 메모리 셀에 하이 레벨 데이터를 기입하는 동작이 저항 메모리 셀에 로우 레벨 데이터를 기입하는 동작보다 먼저 실행되어야 한다. 본 발명에 있어서 행 단위 또는 블럭 단위로 하이 레벨 데이터를 기입하는 동작을 실행한 후 셀 단위로 로우 레벨 데이터를 기입하는 동작을 실행하는 것은, 플래쉬 메모리 소자에 있어서 블럭(block) 단위로 소거(erase) 동작을 실행한 후 페이지(page) 단위로 프로그램(program) 동작을 실행하는 것과 비슷하다고 할 수 있다.
한편, 이제까지의 설명에서와는 반대로, ｜+β｜V를 로컬 소스 라인에 인가하여 하이 레벨 데이터를 저항 메모리 셀에 기입하고 ｜-α｜V를 비트 라인에 인가하여 로우 레벨 데이터를 저항 메모리 셀에 기입하는 방안도 가능하다. 그러나, 도 2에서 ｜-α｜< ｜+β｜이므로, ｜-α｜V를 로컬 소스 라인에 인가하여 하이 레벨 데이터를 저항 메모리 셀에 기입하고 ｜+β｜V를 비트 라인에 인가하여 로우 레벨 데이터를 저항 메모리 셀에 기입하는 방안이 소비 전력의 절감 측면에서 더 유리하다. 본 발명에 따른 저항 메모리 소자의 셀 어레이 구조에서는, 어느 1 행의 로컬 소스 라인이 이웃하는 2 행의 셀 트랜지스터들의 제 2 단자들에 공통적으로 연결되기 때문이다. 그래서, 로컬 소스 라인에 인가되는 제 1 하이 레벨 전압의 전위가 비트 라인에 인가되는 제 2 하이 레벨 전압의 전위보다 낮도록 설정한다.
도 5a는 본 발명의 바람직한 실시예에 따른 저항 메모리 소자의 일 예를 나타내는 도면이다.
도 5a에는 M 행의 워드 라인들[WL1, WL2, ..., WL(M-1), WLM], N 열의 비트 라인들[BL1, BL2, ..., BL(N-1), BLN], M 행 N 열의 저항 메모리 셀들, M/2 행의 로컬 소스 라인(local source line)들[LSL12, LSL34, LSL56, ..., LSL(M-1)M], M/2 개의 인버터들 및 M/2 개의 글로벌 소스 라인(global source line)들[GSL12, GSL34, GSL56, ..., GSL(M-1)M]이 도시되어 있다.
M/2 개의 인버터들 각각은 대응되는 로컬 소스 라인과 대응되는 글로벌 소스 라인에 연결된다. M/2 개의 인버터들 각각은 하이 레벨 트랜지스터와 로우 레벨 트랜지스터를 구비한다. 하이 레벨 트랜지스터는 대응되는 글로벌 소스 라인의 전압에 응답하여 제 1 하이 레벨 전압( Va = ｜-α｜+ Vth )을 대응되는 로컬 소스 라인으로 전달한다. 로우 레벨 트랜지스터는 대응되는 글로벌 소스 라인의 전압에 응답하여 로우 레벨 전압(Vg. 예컨대, 접지 전압)을 로컬 소스 라인으로 전달한다. 제 m/2 번째 인버터는 글로벌 소스 라인 GSL(m-1)m의 전압에 응답하여 로컬 소스 라인 LSL(m-1)m을 구동하는 드라이버로서의 역할을 담당한다고 볼 수 있다.
도 5a에서, 제 m(m은 1~M 중에서 임의의 자연수) 행 제 n(n은 1~N 중에서 임의의 자연수) 열의 저항 메모리 셀에 하이 레벨 데이터 또는 로우 레벨 데이터를 기입하는 경우에는, 제 m 행의 워드 라인 WLm, 제 n 열의 비트 라인 BLn, 제 m/2 행의 로컬 소스 라인 LSL(m-1)m [m이 홀수인 경우에는 제 (m+1)/2 행의 로컬 소스 라인 LSLm(m+1)], 제 m/2 번째 인버터 [m이 홀수인 경우에는 제 (m+1)/2 번째 인버터] 및 제 m/2 번째 글로벌 소스 라인 GSL(m-1)m [m이 홀수인 경우에는 제 (m+1)/2 번째 글로벌 소스 라인 GSLm(m+1)]이 관여한다.
도 5b는 본 발명의 바람직한 실시예에 따른 저항 메모리 소자의 다른 예를 나타내는 도면이다.
도 5b에는 M 행의 워드 라인들[WL1, WL2, ..., WL(M-1), WLM], N 열의 비트 라인들[BL1, BL2, ..., BL(N-1), BLN], M 행 N 열의 저항 메모리 셀들, 서로 연결된 M/2 행의 로컬 소스 라인들[LSL12, LSL34, LSL56, ..., LSL(M-1)M], 1 개의 인버터 및 1 개의 글로벌 소스 라인(GSL)이 도시되어 있다.
도 5b에 도시된 인버터는 M/2 행의 로컬 소스 라인들[LSL12, LSL34, LSL56, ..., LSL(M-1)M]과 글로벌 소스 라인(GSL)에 연결된다. 상기 인버터는, 글로벌 소스 라인(GSL)의 전압에 응답하여 제 1 하이 레벨 전압( Va = ｜-α｜+ Vth )을 M/2 행의 로컬 소스 라인들[LSL12, LSL34, LSL56, ..., LSL(M-1)M]로 전달하는 하이 레벨 트랜지스터 및 글로벌 소스 라인(GSL)의 전압에 응답하여 로우 레벨 전압(Vg. 예컨대, 접지 전압)을 M/2 행의 로컬 소스 라인들[LSL12, LSL34, LSL56, ..., LSL(M-1)M]로 전달하는 로우 레벨 트랜지스터를 구비한다. 상기 인버터는 글로벌 소스 라인(GSL)의 전압에 응답하여 M/2 행의 로컬 소스 라인들[LSL12, LSL34, LSL56, ..., LSL(M-1)M]을 구동하는 드라이버로서의 역할을 담당한다고 볼 수 있다.
도 5b에서, 제 m(m은 1~M 중에서 임의의 자연수) 행 제 n(n은 1~N 중에서 임 의의 자연수) 열의 저항 메모리 셀에 하이 레벨 데이터 또는 로우 레벨 데이터를 기입하는 경우에는, 제 m 행의 워드 라인 WLm, 제 n 열의 비트 라인 BLn, M/2 행의 로컬 소스 라인들[LSL12, LSL34, LSL56, ..., LSL(M-1)M], 상기 1 개의 인버터 및 상기 1 개의 글로벌 소스 라인(GSL)이 관여한다.
전체의 로컬 소스 라인들이 일괄적으로 구동되지 않고 개별적으로 구동되므로, 도 5a에 도시된 저항 메모리 소자는 도 5b에 도시된 저항 메모리 소자에 비하여 낮은 전력을 소비한다는 장점을 갖는다. M/2 개의 인버터를 필요로 하지 않고 1 개의 인버터만을 필요로 하므로, 도 5b에 도시된 저항 메모리 소자는 도 5a에 도시된 저항 메모리 소자에 비하여 높은 집적도를 갖는다는 장점을 갖는다. 즉, 저전력 소비라는 목적의 측면에서는 도 5a에 도시된 저항 메모리 소자가 우수하고, 고집적도라는 목적의 측면에서는 도 5b에 도시된 저항 메모리 소자가 우수하다고 할 수 있다.
본 발명은 다음과 같이 방법 발명의 측면에서 파악될 수도 있다. 즉, M 행의 워드 라인들[WL1, WL2, ..., WL(M-1), WLM], N 열의 비트 라인들[BL1, BL2, ..., BL(N-1), BLN], M/2 행의 로컬 소스 라인들[LSL12, LSL34, LSL56, ..., LSL(M-1)M] 및 대응되는 비트 라인[BLn]에 연결된 저항 가변 소자와 대응되는 로컬 소스 라인[LSL(m-1)m 또는 LSLm(m+1)]에 연결된 셀 트랜지스터를 각각 구비하는 M 행 N 열의 저항 메모리 셀들을 구비하는 저항 메모리 소자에 데이터를 기입하는 방법에 있어서, 본 발명에 따른 데이터 기입 방법은 다음과 같은 기술적 특징을 구비한다.
먼저, 제 m 행 제 n 열의 저항 메모리 셀에 하이 레벨 데이터를 기입하는 동 작은 다음과 같이 실행된다. 제 m 행의 워드 라인(WLm)을 활성화시켜 대응되는 셀 트랜지스터들을 턴 온 시킨다. 이웃하는 2 행[m이 짝수인 경우에는 제 m-1 행과 제 m 행, m이 홀수인 경우에는 제 m 행과 제 m+1 행]의 셀 트랜지스터들에 공통적으로 연결된 로컬 소스 라인[m이 짝수인 경우에는 LSL(m-1)m, m이 홀수인 경우에는 LSLm(m+1)]에는 제 1 하이 레벨 전압( Va = ｜-α｜+ Vth )을 인가한다. 데이터를 기입시키고자 하는 저항 가변 소자에 연결된 비트 라인(BLn)에는 로우 레벨 전압(예컨대, 접지 전압 Vg)을 인가한다.
다음으로, 제 m 행 제 n 열의 저항 메모리 셀에 로우 레벨 데이터를 기입하는 동작은 다음과 같이 실행된다. 제 m 행의 워드 라인(WLm)을 활성화시켜 대응되는 셀 트랜지스터들을 턴 온 시킨다. 데이터를 기입시키고자 하는 저항 가변 소자에 연결된 비트 라인(BLn)에는 제 2 하이 레벨 전압(｜+β｜+ Vth )을 인가한다. 이웃하는 2 행[m이 짝수인 경우에는 제 m-1 행과 제 m 행, m이 홀수인 경우에는 제 m 행과 제 m+1 행]의 셀 트랜지스터들에 공통적으로 연결된 로컬 소스 라인[m이 짝수인 경우에는 LSL(m-1)m, m이 홀수인 경우에는 LSLm(m+1)]에는 로우 레벨 전압(예컨대, 접지 전압 Vg)을 인가한다.
본 발명에서는 어느 1 행의 로컬 소스 라인이 이웃하는 2 행의 셀 트랜지스터들에 공통적으로 연결되기 때문에, 로컬 소스 라인에 인가되는 제 1 하이 레벨 전압의 전위가 비트 라인에 인가되는 제 2 하이 레벨 전압의 전위보다 낮도록 설정하는 것이 소비 전력의 절감 측면에서 유리하다.
본 발명에 따른 데이터 기입 방법에 있어서, 하이 레벨 데이터를 기입하는 동작은 셀 단위(저항 메모리 셀 1 개 단위), 행 단위(저항 메모리 셀 N 개 단위) 또는 블럭 단위(저항 메모리 셀 M×N 개 단위)로 실행될 수 있고, 로우 레벨 데이터를 기입하는 동작은 셀 단위(저항 메모리 셀 1 개 단위)로 실행될 수 있다.
특히, 하이 레벨 데이터를 기입하는 동작은 행 단위(저항 메모리 셀 N 개 단위) 또는 블럭 단위(저항 메모리 셀 M×N 개 단위)로 실행되고 로우 레벨 데이터를 기입하는 동작은 셀 단위(저항 메모리 셀 1 개 단위)로 실행되는 경우에는, 하이 레벨 데이터를 기입하는 동작이 로우 레벨 데이터를 기입하는 동작보다 먼저 실행된다.
이상에서는 도면에 도시된 구체적인 실시예를 참고하여 본 발명을 설명하였으나 이는 예시적인 것에 불과하므로, 본 발명이 속하는 기술 분야에서 통상의 기술을 가진 자라면 이로부터 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명의 보호 범위는 후술하는 특허청구범위에 의하여 해석되어야 하고, 그와 동등 및 균등한 범위 내에 있는 모든 기술적 사상은 본 발명의 보호 범위에 포함되는 것으로 해석되어야 할 것이다.
본 발명에 따른 저항 메모리 소자의 셀 어레이 구조에서는 어느 1 행의 로컬 소스 라인이 이웃하는 2 행의 셀 트랜지스터들에 공통적으로 연결되므로, 본 발명에 의하면 저항 메모리 소자의 집적도를 높일 수 있다.

Claims (20)

  1. M 행의 워드 라인(word line)들;
    N 열의 비트 라인(bit line)들;
    M/2 행의 로컬 소스 라인(local source line)들; 및
    M 행 N 열의 저항 메모리 셀들;을 구비하며,
    상기 저항 메모리 셀들 각각은,
    제 1 전극이 대응되는 비트 라인에 연결되는 저항 가변 소자; 및
    제 1 단자가 상기 저항 가변 소자의 제 2 전극에 연결되고 제 2 단자가 대응되는 로컬 소스 라인에 연결되며 제어 단자가 대응되는 워드 라인에 연결되는 셀 트랜지스터;를 구비하며,
    상기 M/2 행의 로컬 소스 라인들 중에서 어느 1 행의 로컬 소스 라인은 이웃하는 2 행의 셀 트랜지스터들의 제 2 단자들에 공통적으로 연결되는 것을 특징으로 하는 저항 메모리 소자.
  2. 제 1 항에 있어서,
    제 m(m은 1~M 중에서 임의의 자연수) 행의 워드 라인은 대응되는 제 m 행의 셀 트랜지스터들의 제어 단자들에 공통적으로 연결되고,
    제 n(n은 1~N 중에서 임의의 자연수) 열의 비트 라인은 대응되는 제 n 열의 저항 가변 소자들의 제 1 전극들에 공통적으로 연결되는 것을 특징으로 하는 저항 메모리 소자.
  3. 제 1 항에 있어서, 상기 셀 트랜지스터를 턴 온 시킨 상태에서 상기 저항 메모리 셀에 하이 레벨 데이터 또는 로우 레벨 데이터를 기입하는 경우에,
    상기 로컬 소스 라인에는 제 1 하이 레벨 전압 또는 로우 레벨 전압이 인가되고,
    상기 비트 라인에는 상기 로우 레벨 전압 또는 제 2 하이 레벨 전압이 인가되는 것을 특징으로 하는 저항 메모리 소자.
  4. 제 3 항에 있어서,
    상기 제 1 하이 레벨 전압의 전위는 상기 제 2 하이 레벨 전압의 전위보다 낮은 것을 특징으로 하는 저항 메모리 소자.
  5. 제 3 항에 있어서,
    상기 로컬 소스 라인에는 상기 제 1 하이 레벨 전압을 인가하고 상기 비트 라인에는 상기 로우 레벨 전압을 인가함으로써, 상기 저항 메모리 셀에 하이 레벨 데이터를 기입하는 것을 특징으로 하는 저항 메모리 소자.
  6. 제 5 항에 있어서,
    상기 저항 메모리 셀에 하이 레벨 데이터를 기입하는 동작은,
    셀 단위(저항 메모리 셀 1 개 단위), 행 단위(저항 메모리 셀 N 개 단위) 또 는 블럭 단위(저항 메모리 셀 M×N 개 단위)로 실행되는 것을 특징으로 하는 저항 메모리 소자.
  7. 제 3 항에 있어서,
    상기 로컬 소스 라인에는 상기 로우 레벨 전압을 인가하고 상기 비트 라인에는 상기 제 2 하이 레벨 전압을 인가함으로써, 상기 저항 메모리 셀에 로우 레벨 데이터를 기입하는 것을 특징으로 하는 저항 메모리 소자.
  8. 제 7 항에 있어서,
    상기 저항 메모리 셀에 로우 레벨 데이터를 기입하는 동작은,
    셀 단위(저항 메모리 셀 1 개 단위)로 실행되는 것을 특징으로 하는 저항 메모리 소자.
  9. 제 3 항에 있어서,
    상기 저항 메모리 셀에 하이 레벨 데이터를 기입하는 동작은 행 단위(저항 메모리 셀 N 개 단위) 또는 블럭 단위(저항 메모리 셀 M×N 개 단위)로 실행되고, 상기 저항 메모리 셀에 로우 레벨 데이터를 기입하는 동작은 셀 단위(저항 메모리 셀 1 개 단위)로 실행되는 경우에,
    상기 저항 메모리 셀에 하이 레벨 데이터를 기입하는 동작이 상기 저항 메모리 셀에 로우 레벨 데이터를 기입하는 동작보다 먼저 실행되는 것을 특징으로 하는 저항 메모리 소자.
  10. 제 1 항에 있어서,
    상기 M/2 행의 로컬 소스 라인들 각각에 연결되는 M/2 개의 인버터(inverter)들; 및
    상기 M/2 개의 인버터들 각각에 연결되는 M/2 개의 글로벌 소스 라인(global source line)들;
    을 더 구비하는 것을 특징으로 하는 저항 메모리 소자.
  11. 제 10 항에 있어서, 상기 M/2 개의 인버터들 각각은,
    대응되는 글로벌 소스 라인의 전압에 응답하여 제 1 하이 레벨 전압을 상기 로컬 소스 라인으로 전달하는 하이 레벨 트랜지스터; 및
    대응되는 글로벌 소스 라인의 전압에 응답하여 로우 레벨 전압을 상기 로컬 소스 라인으로 전달하는 로우 레벨 트랜지스터;
    를 구비하는 것을 특징으로 하는 저항 메모리 소자.
  12. 제 10 항에 있어서,
    제 m(m은 1~M 중에서 임의의 자연수) 행 제 n(n은 1~N 중에서 임의의 자연수) 열의 저항 메모리 셀에 하이 레벨 데이터 또는 로우 레벨 데이터를 기입하는 경우에,
    제 m 행의 워드 라인, 제 n 열의 비트 라인, 제 m/2[m이 홀수인 경우에는 (m+1)/2] 행의 로컬 소스 라인, 제 m/2[m이 홀수인 경우에는 (m+1)/2] 번째 인버터 및 제 m/2[m이 홀수인 경우에는 (m+1)/2] 번째 글로벌 소스 라인이 관여하는 것을 특징으로 하는 저항 메모리 소자.
  13. 제 1 항에 있어서,
    상기 M/2 행의 로컬 소스 라인들 모두와 연결되는 1 개의 인버터(inverter); 및
    상기 1 개의 인버터와 연결되는 1 개의 글로벌 소스 라인(global source line);
    을 더 구비하는 것을 특징으로 하는 저항 메모리 소자.
  14. 제 13 항에 있어서, 상기 1 개의 인버터는,
    상기 1 개의 글로벌 소스 라인의 전압에 응답하여 제 1 하이 레벨 전압을 상기 로컬 소스 라인으로 전달하는 하이 레벨 트랜지스터; 및
    상기 1 개의 글로벌 소스 라인의 전압에 응답하여 로우 레벨 전압을 상기 로컬 소스 라인으로 전달하는 로우 레벨 트랜지스터;
    를 구비하는 것을 특징으로 하는 저항 메모리 소자.
  15. 제 13 항에 있어서,
    제 m(m은 1~M 중에서 임의의 자연수) 행 제 n(n은 1~N 중에서 임의의 자연수) 열의 저항 메모리 셀에 하이 레벨 데이터 또는 로우 레벨 데이터를 기입하는 경우에,
    제 m 행의 워드 라인, 제 n 열의 비트 라인, 상기 M/2 행의 로컬 소스 라인들, 상기 1 개의 인버터 및 상기 1 개의 글로벌 소스 라인이 관여하는 것을 특징으로 하는 저항 메모리 소자.
  16. M 행의 워드 라인들, N 열의 비트 라인들, M/2 행의 로컬 소스 라인들 및 대응되는 비트 라인에 연결된 저항 가변 소자와 대응되는 로컬 소스 라인에 연결된 셀 트랜지스터를 각각 구비하는 M 행 N 열의 저항 메모리 셀들을 구비하는 저항 메모리 소자에 데이터를 기입하는 방법에 있어서,
    어느 1 행의 워드 라인을 활성화시켜 대응되는 셀 트랜지스터들을 턴 온 시키고, 이웃하는 2 행의 셀 트랜지스터들에 공통적으로 연결된 어느 1 행의 로컬 소스 라인에는 제 1 하이 레벨 전압을 인가하며, 데이터를 기입시키고자 하는 저항 가변 소자에 연결된 비트 라인에는 로우 레벨 전압을 인가함으로써, 하이 레벨 데이터를 기입하는 동작을 실행하고,
    어느 1 행의 워드 라인을 활성화시켜 대응되는 셀 트랜지스터들을 턴 온 시키고, 데이터를 기입시키고자 하는 저항 가변 소자에 연결된 비트 라인에는 제 2 하이 레벨 전압을 인가하며, 이웃하는 2 행의 셀 트랜지스터들에 공통적으로 연결된 어느 1 행의 로컬 소스 라인에는 로우 레벨 전압을 인가함으로써, 로우 레벨 데 이터를 기입하는 동작을 실행하는 것을 특징으로 하는 데이터 기입 방법.
  17. 제 16 항에 있어서,
    상기 하이 레벨 데이터를 기입하는 동작은,
    셀 단위(저항 메모리 셀 1 개 단위), 행 단위(저항 메모리 셀 N 개 단위) 또는 블럭 단위(저항 메모리 셀 M×N 개 단위)로 실행되는 것을 특징으로 하는 데이터 기입 방법.
  18. 제 16 항에 있어서,
    상기 로우 레벨 데이터를 기입하는 동작은,
    셀 단위(저항 메모리 셀 1 개 단위)로 실행되는 것을 특징으로 하는 데이터 기입 방법.
  19. 제 16 항에 있어서,
    상기 하이 레벨 데이터를 기입하는 동작은 행 단위(저항 메모리 셀 N 개 단위) 또는 블럭 단위(저항 메모리 셀 M×N 개 단위)로 실행되고, 상기 로우 레벨 데이터를 기입하는 동작은 셀 단위(저항 메모리 셀 1 개 단위)로 실행되는 경우에,
    상기 하이 레벨 데이터를 기입하는 동작이 상기 로우 레벨 데이터를 기입하는 동작보다 먼저 실행되는 것을 특징으로 하는 데이터 기입 방법.
  20. 제 16 항에 있어서,
    상기 제 1 하이 레벨 전압의 전위는 상기 제 2 하이 레벨 전압의 전위보다 낮은 것을 특징으로 하는 데이터 기입 방법.
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