JP2005251381A - 電気的に書込み可能なクロスポイント型不揮発性可変抵抗記憶装置及びクロスポイント型可変抵抗メモリアレイの読み出し方法 - Google Patents

Abstract

【課題】 大容量のメモリアレイであっても選択メモリセルの抵抗変化を読み出せるクロスポイント型可変抵抗メモリアレイの読み出し方法を提供する。
【解決手段】 可変抵抗素子からなるメモリセルを行方向及び列方向に夫々複数配列し、同一列のメモリセルの一端を共通のビット線に接続し、同一行のメモリセルの他端を共通のワード線に接続してなるクロスポイント型のメモリアレイにおいて、所定のビット線に選択メモリセル４２０と複数の非選択メモリセル４３５が共通に接続している状態で、選択メモリセル４２０が接続するワード線に読み出し電圧Ｖ_ｒｅａｄを印加して選択メモリセル４２０を選択し、複数の非選択メモリセル４３５が各別に接続する他のワード線の全てに非選択電圧（０Ｖ）を印加することにより非選択メモリセルを非選択にし、ビット線に流れる電流Ｉ_ＯＵＴの大小を検知して選択メモリセル４２０の抵抗状態を読み出す。
【選択図】 図９

Description

本発明は、不揮発性記憶装置に関し、より具体的には、電気的パルスの印加により抵抗変化を生じさせる可変抵抗素子を備えてなるクロスポイント型不揮発性可変抵抗記憶装置及びクロスポイント型可変抵抗素子アレイの読み出し方法に関する。

図１は、クロスポイント型不揮発性可変抵抗記憶装置のメモリアレイ領域１０の概略構造を示す斜視図である。メモリアレイ領域１０は、その上部に複数の下部電極１４が形成される基板１２を備える。活性層１６は、下部電極１４を覆うように堆積される。複数の上部電極１８は、活性層１６上に位置し、当該活性層１６は、上部電極１８と下部電極１４の間に位置する。

上部電極１８と下部電極１４は、夫々が、互いに平行に配置されるのが好ましく、該上部電極１８と該下部電極１４はクロスポイント式に規則的に交差して配置される。図１に示すように、上部電極１８は下部電極１４に対して夫々直角に配置される。クロスポイントとは、上部電極１８と下部電極１４が夫々交差する位置４０を指す。各クロスポイント４０において、上部電極１８と下部電極１４に挟まれた活性層１６が電気的パルスの印加により抵抗変化を生じさせる可変抵抗体４２として機能し、その上下の各電極１８，１４と合わせて可変抵抗素子からなるメモリセル４４を形成する。上部電極１８と下部電極１４は、クロスポイント型不揮発性可変抵抗記憶装置のメモリアレイにおけるワード線またはビット線として夫々機能することができる。

図２に、メモリ出力回路（読み出し回路）２２に接続するメモリアレイ領域１０を備える記憶装置２０を示す。図２では、下部電極１４がビット線として割り当てられている。図２に示すように、メモリ出力回路２２は、各ビット線に対し、少なくとも夫々１つのパストランジスタ２４を介して１つの負荷トランジスタ２６とインバータ２８を接続して構成される。図２に示す構造は、周知の半導体記憶装置における構成として概略的に示されている。

米国特許第６，６９３，８２１号明細書

図３に、各ビット線に電圧検知型のセンスアンプ（または、電圧検知器）を備える６×４のメモリアレイを示す。ワード線３０は、読み出し電圧（Ｖ）が印加されることによって選択され、ワード線３０上の夫々のメモリセル（ビット線Ｂ１〜Ｂ４に接続）のデータが読み出される。例えば、メモリセル３２は、ビット線Ｂ２に対応するインバータ１０２によって読み出し可能である。図３は簡略図であり、閾値設定負荷トランジスタやその他の回路の図示は省略してある。メモリセル３２の読み出し時に留意すべきことは、ビット線Ｂ２上の他のメモリセルのワード線電圧は０Ｖであり、非選択となる点である。これら非選択メモリセルはインバータ１０２の入力抵抗と事実上並列状態にあり、この配列では、インバータは電圧検知型のセンスアンプとして作動し、通常、例えば１００ｋΩから１００ＭΩの範囲の比較的高い入力抵抗を持つ。結果として、非選択メモリセルの各可変抵抗体が電圧検知型のセンスアンプの入力抵抗と並列状態にあるため、実効的な負荷抵抗とそれに対応する選択メモリセル３２の出力電圧は、非選択メモリセルの抵抗に著しく影響される。

図４は、ビット線Ｂ２上のメモリセルを更に簡略した図である。読み出し電圧４１０（Ｖ_ｒｅａｄ）は，選択メモリセル４２０（図３のＲ３２に相当）のワード線側に印加される（メモリ抵抗Ｒ_Ｍとして図示）。全ての非選択メモリセル４３０のワード線は０Ｖに接続され、各非選択メモリセル４３０はＲ_Ｕで示す。出力回路（電圧検知型のセンスアンプ）の入力インピーダンスに対応する負荷抵抗４４０は、Ｒ_ＬＯＡＤで示す。出力電圧４５０（Ｖ_ＯＵＴ）は、選択メモリセル４２０の読み出し用に使用される電圧に対応する。選択メモリセル４２０に接続するワード線を読み出し電圧に設定することで選択メモリセル４２０が選択される。残りの非選択メモリセルは、読み出し電圧とは異なる非選択電圧（０Ｖ）を印加することによって、非選択状態になる。図４及び図５に示す例では、非選択電圧は０Ｖであるが、０Ｖである必要はなく、例えば読み出し電圧Ｖ_ｒｅａｄより低電圧或いは負電圧であってもよい。

説明のため、図４の回路図を更に簡略化したモデルを図５に示す。図５において、全ての非選択メモリセルの抵抗値をＲ_Ｕとし、並列にある全ての非選択メモリセルを１つの抵抗素子４３５に纏めて、その抵抗値を単純にＲ_Ｕ／ｎであると想定する。ここでｎとは、１本のビット線上に接続する非選択メモリセルの数である。図５に示す回路図を基に、出力電圧４５０（Ｖ_ＯＵＴ）を１本のビット線上に接続する非選択メモリセル数ｎの関数として、下記の数１に示す算出式により求めることが可能である。

説明のため、全ての非選択メモリセルが同じ抵抗値Ｒ_Ｕであると想定するならば、本可変抵抗素子メモリアレイの出力電圧Ｖ_ＯＵＴを求めるには、４通りの条件が考えられる。図６及び図７は、非選択メモリセル数ｎの関数としての出力電圧Ｖ_ＯＵＴ（ｎ）を示すグラフである。先ず、選択メモリセルが高抵抗状態で、非選択メモリセルが低抵抗状態にある場合の出力電圧Ｖ_ＯＵＴ（ｎ）が、Ｖ_ｈｌ（ｎ）であり、選択メモリセルが高抵抗状態で、非選択メモリセルもまた高抵抗状態にある場合の出力電圧Ｖ_ＯＵＴ（ｎ）が、Ｖ_ｈｈ（ｎ）である。次に、選択メモリセルが低抵抗状態で、非選択メモリセルが高抵抗状態にある場合の出力電圧Ｖ_ＯＵＴ（ｎ）が、Ｖ_ｌｈ（ｎ）であり、選択メモリセルが低抵抗状態で、非選択メモリセルもまた低抵抗状態にある場合の出力電圧Ｖ_ＯＵＴ（ｎ）がＶ_ｌｌ（ｎ）である。

図６は、高抵抗状態のメモリセルの抵抗値が１００００Ω、低抵抗状態のメモリセルの抵抗値が１０００Ω、及び、負荷抵抗が１０００Ωである場合の上記４通りの条件での各出力電圧Ｖ_ＯＵＴ（ｎ）と非選択メモリセル数ｎの関係を示すグラフである。読み出し電圧Ｖ_ｒｅａｄは１Ｖに設定する。図６の横軸は、対数表示された非選択メモリセル数ｎで、１から１００までの範囲を示す。

出力電圧Ｖ_ｈｌ（ｎ）に対応する曲線６１０、及び、出力電圧Ｖ_ｈｈ（ｎ）に対応する曲線６２０は、選択メモリセルが高抵抗状態であるため、共に低電圧出力を示す。出力電圧Ｖ_ｌｈ（ｎ）に対応する曲線６３０、及び、出力電圧Ｖ_ｌｌ（ｎ）に対応する曲線６４０は、選択メモリセルが低抵抗状態にあるため、非選択メモリセル数ｎの値が小さい場合に共に著しく高電圧出力を示す。しがしながら、非選択メモリセル数ｎの値が大きくなるにつれ、選択メモリセルが低抵抗状態であっても出力電圧Ｖ_ｌｈ（ｎ），Ｖ_ｌｌ（ｎ）は、非選択メモリセル数ｎの上昇の影響で低くなる。非選択メモリセル数ｎが１０を超えた時、出力電圧Ｖ_ｌｌ（ｎ）は出力電圧Ｖ_ｈｈ（ｎ）に収束し、最終的には、負荷抵抗と並列にある非選択メモリセルの影響により、高抵抗状態のメモリセルと低抵抗状態のメモリセルの分離が本質的に不可能となる。

図７は、負荷抵抗が１０００００Ωで、その他の抵抗値は図６に示す事例と同じである。また、図７の横軸は、図６と同様に、対数表示された非選択メモリセル数ｎで、１から１００までの範囲を示す。この場合、非選択メモリセル数ｎが小さくても、出力電圧Ｖ_ｌｌ（ｎ）と出力電圧Ｖ_ｈｈ（ｎ）差を分離することは難しい。つまり、図６及び図７は、大容量メモリアレイにおいて、選択メモリセルの抵抗変化を単純な構造の電圧検知型センスアンプで読み出すのは極めて困難であること示唆している。

現在の記憶装置には、メモリ容量が何千何万ビットにもなる大容量なものがある。大容量のメモリアレイでは、当該大きなメモリアレイにアクセスするため、多くのワード線を持つことが望ましい。

図６及び図７に示される問題として、一つには、選択メモリセルの抵抗変化を読み出すために電圧検知型センスアンプを使用している点がある。理想的な電圧検知型センスアンプは無限大の入力抵抗を有する。つまり、理想的な電圧検知型のセンスアンプの場合では、ビット線の負荷抵抗は無限大に近づく。実際には上述のように、負荷抵抗はおよそ何千何万Ωにもなる。

本発明は、上記問題点に鑑みてなされたものであり、その目的は、大容量のメモリアレイであっても選択メモリセルの抵抗変化を読み出せるクロスポイント型不揮発性可変抵抗記憶装置及びその読み出し方法を提供する点にある。

上記目的を達成するための本発明に係るクロスポイント型可変抵抗メモリアレイの読み出し方法は、電気的パルスの印加により抵抗変化を生じさせる可変抵抗素子からなるメモリセルを行方向及び列方向に夫々複数配列し、同一列の前記メモリセルの一端を共通のビット線に接続し、同一行の前記メモリセルの他端を共通のワード線に接続してなるクロスポイント型のメモリアレイにおいて、所定のビット線に読み出し対象の選択メモリセルと複数の非選択メモリセルが共通に接続している状態で、前記選択メモリセルの抵抗状態を読み出すクロスポイント型可変抵抗メモリアレイの読み出し方法であって、前記選択メモリセルが接続する前記ワード線に読み出し電圧を印加して前記選択メモリセルを選択し、前記複数の非選択メモリセルが各別に接続する他の前記ワード線の全てに非選択電圧を印加することにより、前記非選択メモリセルを非選択にし、前記所定のビット線に流れる電流の大小を検知することにより前記選択メモリセルの抵抗状態を読み出すことを特徴とする。

更に、本発明に係るクロスポイント型可変抵抗メモリアレイの読み出し方法は、前記非選択電圧が０Ｖであることを特徴とする。

更に、本発明に係るクロスポイント型可変抵抗メモリアレイの読み出し方法は、前記所定のビット線の電流検知が、電流検知器の入力負荷を流れる電流の検知を含むことを特徴とする。

更に、本発明に係るクロスポイント型可変抵抗メモリアレイの読み出し方法は、前記電流検知器の入力インピーダンスが１０Ω以下、１Ω以下、または、０．１Ω以下であることを特徴とする。

更に、本発明に係るクロスポイント型可変抵抗メモリアレイの読み出し方法は、前記電流検知器が、オペアンプ回路、奇数段カスケード接続のインバータ回路、差動増幅器、及び、単純な構造のＣＭＯＳ回路の何れかで構成される電流検知器であることを特徴とする。また、前記電流検知器が、帰還抵抗を備えて構成される電流検知器であることを特徴とする。

上記目的を達成するための本発明に係るクロスポイント型不揮発性可変抵抗記憶装置は、電気的パルスの印加により抵抗変化を生じさせる可変抵抗素子からなるメモリセルを行方向及び列方向に夫々複数配列し、同一列の前記メモリセルの一端を共通のビット線に接続し、同一行の前記メモリセルの他端を共通のワード線に接続してなるクロスポイント型のメモリアレイと、読み出し対象の選択メモリセルに接続する前記ビット線を流れる電流の大小を検知可能な電流検知器を備えることを特徴とする。

更に、本発明に係るクロスポイント型不揮発性可変抵抗記憶装置は、１本のビット線に接続する複数の前記メモリセルの中から１つの前記選択メモリセルを選択するメモリセル選択手段と、前記１本のビット線に接続する前記選択メモリセル以外の非選択メモリセルを非選択にするメモリセル非選択手段を備えることを特徴とする。

更に、本発明に係るクロスポイント型不揮発性可変抵抗記憶装置は、前記可変抵抗素子が、巨大磁性抵抗（ＣＭＲ：ｃｏｌｏｓｓａｌ ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ）材料であることを特徴とする。

更に、本発明に係るクロスポイント型不揮発性可変抵抗記憶装置は、Ｐｒ_０．７Ｃａ_０．３ＭｎＯ_３（ＰＣＭＯ）であることを特徴とする。

更に、本発明に係るクロスポイント型不揮発性可変抵抗記憶装置は、前記巨大磁性抵抗材料が、Ｇｄ_０．７Ｃａ_０．３ＢａＣｏ_２０_５＋５であることを特徴とする。

更に、本発明に係るクロスポイント型不揮発性可変抵抗記憶装置は、前記電流検知器の入力インピーダンスが１０Ω以下、１Ω以下、または、０．１Ω以下であることを特徴とする。

更に、本発明に係るクロスポイント型不揮発性可変抵抗記憶装置は、前記電流検知器が、オペアンプ回路、奇数段カスケード接続のインバータ回路、差動増幅器、及び、単純な構造のＣＭＯＳ回路の何れかで構成される電流検知器であることを特徴とする。また、前記電流検知器が、帰還抵抗を備えて構成される電流検知器であることを特徴とする。

従来のクロスポイント型可変抵抗メモリアレイの選択メモリセルの出力電圧の読み出しでは、電圧検知型センスアンプによる電圧検知式に読み出しであったため、共通のビット線に接続する非選択メモリセル数が増加すると、選択メモリセルの抵抗状態を判別困難であったところ、本発明に係るクロスポイント型可変抵抗メモリアレイの読み出し方法、または、クロスポイント型不揮発性可変抵抗記憶装置によれば、選択メモリセルに接続するビット線電流を電流検知器により読み出すため、共通のビット線に接続する非選択メモリセル数が増加しても十分に、選択メモリセルの抵抗状態を判別可能で、メモリアレイの大容量化が容易に図れる。

以下、本発明に係るクロスポイント型不揮発性可変抵抗記憶装置（以下、適宜「本発明装置」と略称する）、及び、本発明に係るクロスポイント型可変抵抗メモリアレイの読み出し方法（以下、適宜「本発明方法」と略称する）について、図面を参照して説明する。

図１は、本発明装置のメモリアレイ領域１０の概略構造を示す斜視図である。メモリアレイ領域１０の概略構造は上述の背景技術で説明したものと同じである。メモリアレイ領域１０は、その上部に複数の下部電極１４が形成される基板１２を備える。活性層１６は、下部電極１４を覆うように堆積される。複数の上部電極１８は、活性層１６上に位置し、当該活性層１６は、上部電極１８と下部電極１４の間に位置する。

上部電極１８と下部電極１４は、夫々が、互いに平行に配置されるのが好ましく、該上部電極１８と該下部電極１４はクロスポイント式に規則的に交差して配置される。図１に示すように、上部電極１８は下部電極１４に対して夫々直角に配置される。クロスポイントとは、上部電極１８と下部電極１４が夫々交差する位置４０を指す。各クロスポイント４０において、上部電極１８と下部電極１４に挟まれた活性層１６が電気的パルスの印加により抵抗変化を生じさせる可変抵抗体４２として機能し、その上下の各電極１８，１４と合わせて可変抵抗素子からなるメモリセル４４を形成する。上部電極１８と下部電極１４は、クロスポイント型不揮発性可変抵抗記憶装置のメモリアレイにおけるワード線またはビット線として夫々機能することができる。

図１は、メモリアレイ領域のみを示した概略図である。実際の記憶装置では、基板１２、下部電極１４及び上部電極１８を、メモリアレイ領域をはるかに超えて拡張してもよい。図示する活性層１６には実質的に間断がなく、１箇所以上のクロスポイントに亘って広く形成されているが、活性層１６は夫々のクロスポイント個所４０で個々のビット（記憶領域）を形成するようにしてもよい（例えば、特許文献１参照）。

基板１２は、ＬａＡｌＯ_３、Ｓｉ、ＴｉＮ等の非結晶質、多結晶質または結晶質の何れの基板材料で形成されても構わない。

下部電極１４は、導電性酸化物またはその他の導電性材料により形成される。一好適な実施例として、該導電性材料は、その上側にペロブスカイト材料のエピタキシャル成長を可能にするＹＢａ_２Ｃｕ_３Ｏ_７（ＹＢＣＯ）であり、別の好適例としての該導電性材料は白金である。下部電極は約５ｎｍから５００ｎｍの範囲の膜厚を有する。一好適な実施例として、下部電極１４は、基板に溝を形成し、その溝に導電性材料を堆積し、堆積した導電性材料を基板と同レベルになるように研磨することで形成される。研磨には、化学機械研磨（ＣＭＰ）や他の適切な手段が使われる。或いは、下部電極を、溝の形成及び研磨をせずに、導電性材料を堆積した後にパターニングすることで形成してもよい。

活性層１６は、電気的パルスの印加に応じてその電気抵抗を変化させることが可能な可変抵抗体である。活性層の材料は、巨大磁性抵抗（ＣＭＲ：ｃｏｌｏｓｓａｌ ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ）材料や高温超伝導（ＨＴＳＣ：ｈｉｇｈ ｔｅｍｐｅｒａｔｕｒｅ ｓｕｐｅｒｃｏｎｄｕｃｔｉｖｉｔｙ）材料（例えばＰｒ_０．７Ｃａ_０．３ＭｎＯ_３（ＰＣＭＯ））のようなペロブスカイト構造を有する材料が好ましいが、Ｇｄ_０．７Ｃａ_０．３ＢａＣｏ_２０_５＋５でもよい。活性層１６は、約５ｎｍから５００ｎｍの膜厚が好ましい。活性層１６は、パルスレーザ堆積法、ＲＦスパッタリング法、電子ビーム蒸着法、熱蒸着法、有機金属堆積法、ゾル・ゲル法、有機金属気相成長法等の適切な成膜技法を使って堆積することができる。メモリアレイ領域の外側の活性層は、イオンミリングやその他の適切な処理により除去される。尚、メモリアレイ領域内にペロブスカイト材料が堆積する広い井戸部を形成し、化学機械研磨（ＣＭＰ）により該井戸部上面まで活性層を研磨することで、メモリアレイ領域内に活性層を形成することもできる。

前記上部電極１８は、導電性材料、好ましくは白金、銅、銀、金で形成される。

次に、図１に示す可変抵抗素子からなるメモリセルをマトリクス状に配列してなるクロスポイント型可変抵抗メモリアレイ内の選択メモリセルのデータ読み出し方法（本発明方法）について説明する。

本発明方法は、従来の電圧検知型の読み出し方法に代えて、選択メモリセルの抵抗変化を電流検知により読み出すものである。理想的な電流検知型センスアンプ（または、電流検知器）の入力抵抗は０Ωであり、従って、選択メモリセルに接続する負荷抵抗は０Ωが理想である。しかしながら、実際の電流検知型センスアンプの入力抵抗は０Ωではないが、およそ１０Ω以下或いは数Ωの負荷抵抗は実現できる。負荷抵抗Ｒ_ＬＯＡＤを流れる出力電流Ｉ_ＯＵＴは、通常、出力電圧Ｖ_ＯＵＴを負荷抵抗Ｒ_ＬＯＡＤで除した値に相当する。つまり、読み出し電流Ｉ_ＯＵＴは、上述の数１より、１本のビット線上に接続する非選択メモリセル数ｎの関数として、以下の数２または数３に示す算出式で与えられる。

説明のため、全ての非選択メモリセルが同じ抵抗値Ｒ_Ｕであると想定するならば、本可変抵抗素子メモリアレイの出力電流Ｉ_ＯＵＴを求めるには、４通りの条件が考えられる。図８、図１０及び図１１は、非選択メモリセル数ｎの関数としての出力電流Ｉ_ＯＵＴ（ｎ）を示すグラフである。先ず、選択メモリセルが高抵抗状態で、非選択メモリセルが低抵抗状態にある場合の出力電流Ｉ_ＯＵＴ（ｎ）が、Ｉ_ｈｌ（ｎ）であり、選択メモリセルが高抵抗状態で、非選択メモリセルもまた高抵抗状態にある場合の出力電流Ｉ_ＯＵＴ（ｎ）が、Ｉ_ｈｈ（ｎ）である。次に、選択メモリセルが低抵抗状態で、非選択メモリセルが高抵抗状態にある場合の出力電流Ｉ_ＯＵＴ（ｎ）が、Ｉ_ｌｈ（ｎ）であり、選択メモリセルが低抵抗状態で、非選択メモリセルもまた低抵抗状態にある場合の出力電流Ｉ_ＯＵＴ（ｎ）が、Ｉ_ＩＩ（ｎ）である。

図８は、高抵抗状態のメモリセルの抵抗値が１００００Ω、低抵抗状態のメモリセルの抵抗値が１０００Ω、及び、負荷抵抗が１Ωである場合の上記４通りの条件での各出力電流Ｉ_ＯＵＴ（ｎ）と非選択メモリセル数ｎの関係を示すグラフである。読み出し電圧Ｖ_ｒｅａｄは１Ｖに設定する。図８の横軸は、対数表示された非選択メモリセル数ｎで、１から１０００までの範囲を示す。図８では、縦軸の出力電流Ｉ_ＯＵＴ（ｎ）もまた対数表示されている。

出力電流Ｉ_ｈｌ（ｎ）に対応する曲線８１０、及び、出力電流Ｉ_ｈｈ（ｎ）に対応する曲線８２０は、選択メモリセルが高抵抗状態であるため、共に小さい出力電流を示す。出力電流Ｉ_ｌｈ（ｎ）に対応する曲線８３０、及び、出力電流Ｉ_ｌｌ（ｎ）に対応する曲線８４０は、極めて大きな出力電流を示す。出力電流Ｉ_ＯＵＴ（ｎ）は、選択メモリセルが高抵抗状態または低抵抗状態の何れであっても、非選択メモリセル数ｎが１００を越えない間はさほど影響されない。非選択メモリセル数ｎが１０００に達しても、非選択メモリセルの抵抗状態に拘わらず、選択メモリセルが高抵抗状態と低抵抗状態の何れの状態にあるかの読み出しは可能である。

図９に示すトランスインピーダンス(または、トランスレジスタンス)モードで構成された通常の演算増幅器９００（オペアンプ）は、上記の条件満たすことが可能な電流検知型センスアンプの一例である。メモリアレイの形成過程においてオペアンプ電流検知器を作り込むことができ、オペアンプはメモリアレイ形成前に形成できる。図９に示すオペアンプの入力に対する実効的な負荷抵抗は、帰還抵抗Ｒ_Ｆを１とオープンループゲイン（Ａ）の和で割ることで求められる（Ｒ_ＬＯＡＤ＝Ｒ_Ｆ／（１＋Ａ））。オペアンプの出力電圧Ｖ_ＯＵＴは、負荷抵抗Ｒ_ＬＯＡＤを流れる出力電流Ｉ_ＯＵＴと帰還抵抗Ｒ_Ｆの積に略等しくなる（Ｖ_ＯＵＴ＝Ｉ_ＯＵＴ×Ｒ_Ｆ）。図８に示す出力電流Ｉ_ＯＵＴの例によると、１ｋΩの帰還抵抗では、選択メモリセルＲ_Ｍの抵抗値に従って、およそ０.１Ｖと１Ｖの間の範囲の出力電圧Ｖ_ＯＵＴが発生する。帰還抵抗値１ｋΩで、例えばオープンループゲインが２００００の通常オペアンプでは、オペアンプ入力の実効的な負荷抵抗は０.０５Ωである。

図１０は、高抵抗状態のメモリセルの抵抗値が１００００Ω、低抵抗状態のメモリセルの抵抗値が１０００Ω、及び、負荷抵抗が０．１Ωである場合の上記４通りの条件での各出力電流Ｉ_ＯＵＴ（ｎ）と非選択メモリセル数ｎの関係を示すグラフである。読み出し電圧Ｖ_ｒｅａｄは１Ｖに設定する。図１０の横軸は、対数表示された非選択メモリセル数ｎで、１から１００００までの範囲を示す。図１０では、縦軸の出力電流Ｉ_ＯＵＴ（ｎ）もまた対数表示されている。

出力電流Ｉ_ｈｌ（ｎ）に対応する曲線８１０、及び、出力電流Ｉ_ｈｈ（ｎ）に対応する曲線８２０は、選択メモリセルが高抵抗状態であるため、共に小さい電流出力を示す。出力電流Ｉ_ｌｈ（ｎ）に対応する曲線８３０、及び、出力電流Ｉ_ｌｌ（ｎ）に対応する曲線８４０は、極めて大きな出力電流を示す。出力電流Ｉ_ＯＵＴ（ｎ）は、選択メモリセルが高抵抗状態または低抵抗状態の何れであっても、非選択メモリセル数ｎが１０００を越えない間はさほど影響されない。非選択メモリセル数ｎが１００００に達しても、非選択メモリセルの抵抗状態に拘わらず、選択メモリセルが高抵抗状態と低抵抗状態の何れの状態にあるかの読み出しは可能である。

選択メモリセルの抵抗状態の検出に電流検知型センスアンプを使用する更なる利点として、低抵抗状態に対する高抵抗状態の抵抗比を低減できる点が挙げられる。上記の例では、高抵抗状態での抵抗値は、低抵抗状態の抵抗値の１０倍程度以上になる。

図１１は、高抵抗状態のメモリセルの抵抗値が２０００Ω、低抵抗状態のメモリセルの抵抗値が１０００Ω、及び、負荷抵抗が０．１Ωである場合の上記４通りの条件での各出力電流Ｉ_ＯＵＴ（ｎ）と非選択メモリセル数ｎの関係を示すグラフである。読み出し電圧Ｖ_ｒｅａｄは１Ｖに設定する。図１１の横軸は、対数表示された非選択メモリセル数ｎで、１から１００００までの範囲を示す。図１１では、縦軸の出力電流Ｉ_ＯＵＴ（ｎ）もまた対数表示されている。

出力電流Ｉ_ｈｌ（ｎ）に対応する曲線８１０、及び、出力電流Ｉ_ｈｈ（ｎ）に対応する曲線８２０は、選択メモリセルが高抵抗状態であるため、共に小さい電流出力を示す。出力電流Ｉ_ｌｈ（ｎ）に対応する曲線８３０、及び、出力電流Ｉ_ｌｌ（ｎ）に対応する曲線８４０は、極めて大きな出力電流を示す。出力電流Ｉ_ＯＵＴ（ｎ）は、選択メモリセルが高抵抗状態または低抵抗状態の何れであっても、非選択メモリセル数ｎが１０００を越えない間はさほど影響されない。非選択メモリセル数ｎが１００００に達しても、非選択メモリセルの抵抗状態に拘わらず、選択メモリセルが高抵抗状態と低抵抗状態の何れの状態にあるかの読み出しは可能である。

非選択メモリセル数ｎが１００００であっても、帰還抵抗を１ｋΩとした場合のオペアンプの出力電圧Ｖ_ＯＵＴは、選択メモリセルが低抵抗状態で全ての非選択メモリセルもまた低抵抗状態である場合は０．５Ｖになり、選択メモリセルが高抵抗状態で全ての非選択メモリセルもまた高抵抗状態である場合は約０．３３Ｖになる。この電圧差は、オペアンプの次段において容易に読み取り可能である。

電流検知型センスアンプは或るビット線上の選択メモリセルの抵抗変化の検出に使われているが、次段以降においてオンまたはオフ状態（１または０）を読み出しても構わない。例えば、トランスインピーダンス構成のオペアンプの場合、次段の回路に出力電圧を供給して１または０を出力させるようにしても構わない。更に、メモリセルが２より多い抵抗状態（３値以上の多値レベル）を有するなら、例えば非２進構造の場合に、次段の回路を選択メモリセルの多値レベルの読み出しに使用するようにしてもよい。

以上、オペアンプを電流検知型センスアンプとして使用する例を説明してきたが、その他の電流検知器を使用してもよい。例えば、図１２に示すように、出力電流検知器は、帰還抵抗（Ｒ_Ｆ）４９０を備えた簡単な構成の奇数段カスケード接続したインバータ回路で構成できる。図１２に示す回路例は、帰還抵抗（Ｒ_Ｆ）４９０を備えた簡単な構成の３段カスケード接続のインバータ回路１２０で構成される。

また、差動増幅器を出力電流検知器として使用してもよい。図１３に、差動増幅器１３０と、その次段に接続するインバータ１３２と、インバータ１３２の出力と差動増幅器１３０の入力の間に挿入された帰還抵抗（Ｒ_Ｆ）４９０を備えた電流検知型センスアンプの回路構成を示す。差動増幅器１３０には、バイアス電圧(Ｖ_ＢＩＡＳ)１３６とリファレンス電圧（Ｖ_ｒｅｆ）１３４が供給される。

図１４に、差動増幅器１３０と帰還抵抗（Ｒ_Ｆ）４９０だけを備え、インバータ無しで構成された電流検知型センスアンプを示す。差動増幅器１３０には、バイアス電圧(Ｖ_ＢＩＡＳ)１３６とリファレンス電圧（Ｖ_ｒｅｆ）１３４が供給される。

図１５に、単純なＣＭＯＳ構造の電流検知型センスアンプ１５０の回路構成例を示す。リファレンス電圧（Ｖ_ｒｅｆ）１３４がゲートに接続されたＰＭＯＳトランジスタ１５２のドレインと、ビット線１５６がゲートに接続されたＮＭＯＳトランジスタ１５４のドレインとが接続して出力ノードを形成し、帰還抵抗（Ｒ_Ｆ）４９０が、ビット線１５６と該出力ノード(Ｖ_ＯＵＴ)４５０の間に接続されて構成される。

上述のオペアンプ、奇数段カスケード接続のインバータ回路、及び、差動増幅器等を用いた電流検知型センスアンプは、全て帰還抵抗を使用している。該帰還抵抗は任意の適当な手段によって提供される。該帰還抵抗の形成をＭＯＳ製造工程に組み込む時、該帰還抵抗は、公知のポリシリコン、その他の抵抗材料、或いは、デプレーション型トランジスタにより形成される。

以上、本発明装置及び本発明方法の実施形態につき詳細に説明したが、本発明はこれらの実施形態に限定されるものではなく、特許請求の範囲で示される本発明の趣旨に基づいて適宜変更可能である。

本発明に係る電気的に書込み可能なクロスポイント型不揮発性可変抵抗記憶装置及びクロスポイント型可変抵抗メモリアレイの読み出し方法は、不揮発性記憶装置に利用可能である。

電気的に書込み可能なクロスポイント型不揮発性可変抵抗記憶装置のメモリアレイの概略構造を示す斜視図 クロスポイント型不揮発性可変抵抗記憶装置のメモリアレイに接続するメモリ読み出し回路の概略図 クロスポイント型不揮発性可変抵抗記憶装置のメモリアレイの各ビット線に電圧検知型のセンスアンプが接続した従来の読み出し回路を示す回路図 共通ビット線に接続する選択メモリセルと複数の非選択メモリセルを抵抗で表示した簡略回路図 図４の簡略回路図における複数の非選択メモリセルを一つの等価抵抗に置き換えた簡略回路図 電圧検知型のセンスアンプを使用した場合の出力電圧と非選択メモリセル数の関係を示す特性図 電圧検知型のセンスアンプを使用した場合の出力電圧と非選択メモリセル数の関係を示す他の特性図 電流検知型のセンスアンプを使用した場合の出力電流と非選択メモリセル数の関係を示す特性図 オペアンプ回路で構成される電流検知型のセンスアンプの回路構成例を示す概略回路図 電流検知型のセンスアンプを使用した場合の出力電流と非選択メモリセル数の関係を示す他の特性図 電流検知型のセンスアンプを使用した場合の出力電流と非選択メモリセル数の関係を示す他の特性図 帰還抵抗を備えた３段カスケード接続のインバータ回路で構成される電流検知型のセンスアンプの回路構成例を示す概略回路図 差動増幅器とインバータと帰還抵抗で構成される電流検知型センスアンプの回路構成例を示す概略回路図 差動増幅器と帰還抵抗で構成される電流検知型センスアンプの回路構成例を示す概略回路図 単純なＣＭＯＳ構造の電流検知型センスアンプの回路構成例を示す概略回路図

符号の説明

１０： クロスポイント型不揮発性可変抵抗記憶装置のメモリアレイ（クロスポイント型可変抵抗素子アレイ）
１２： 基板
１４： 下部電極
１６： 活性層
１８： 上部電極
２２： メモリ出力回路（読み出し回路）
２４： パストランジスタ
２６： 負荷トランジスタ
２８，１０２，１３２： インバータ
３０： ワード線
３２： 選択メモリセル
４０： クロスポイント
４２： 可変抵抗体
４４： メモリセル（可変抵抗素子）
１２０： ３段カスケード接続のインバータ回路
１３０： 差動増幅器
１３４： リファレンス電圧（Ｖ_ｒｅｆ）
１３６： バイアス電圧(Ｖ_ＢＩＡＳ)
１５０： 単純なＣＭＯＳ構造の電流検知型センスアンプ
１５２： ＰＭＯＳトランジスタ
１５４： ＮＭＯＳトランジスタ
１５６： ビット線
４１０： 読み出し電圧（Ｖ_ｒｅａｄ）
４２０： 選択メモリセル
４３０： 非選択メモリセル
４３５： 全ての非選択メモリセル
４４０： 負荷抵抗(Ｒ_ＬＯＡＤ)
４５０： 出力電圧、出力ノード(Ｖ_ＯＵＴ)
４９０： 帰還抵抗（Ｒ_Ｆ）
６１０： 出力電圧Ｖ_ｈｌ（ｎ）に対応する曲線
６２０： 出力電圧Ｖ_ｈｈ（ｎ）に対応する曲線
６３０： 出力電圧Ｖ_ｌｈ（ｎ）に対応する曲線
６４０： 出力電圧Ｖ_ｌｌ（ｎ）に対応する曲線
８１０： 出力電流Ｉ_ｈｌ（ｎ）に対応する曲線
８２０： 出力電流Ｉ_ｈｈ（ｎ）に対応する曲線
８３０： 出力電流Ｉ_ｌｈ（ｎ）に対応する曲線
８４０： 出力電流Ｉ_ｌｌ（ｎ）に対応する曲線
９００： オペアンプ
Ｂ１，Ｂ２，Ｂ３，Ｂ４： ビット線

Claims (18)

1. 電気的パルスの印加により抵抗変化を生じさせる可変抵抗素子からなるメモリセルを行方向及び列方向に夫々複数配列し、同一列の前記メモリセルの一端を共通のビット線に接続し、同一行の前記メモリセルの他端を共通のワード線に接続してなるクロスポイント型のメモリアレイにおいて、所定のビット線に読み出し対象の選択メモリセルと複数の非選択メモリセルが共通に接続している状態で、前記選択メモリセルの抵抗状態を読み出すクロスポイント型可変抵抗メモリアレイの読み出し方法であって、
   前記選択メモリセルが接続する前記ワード線に読み出し電圧を印加して前記選択メモリセルを選択し、
   前記複数の非選択メモリセルが各別に接続する他の前記ワード線の全てに非選択電圧を印加することにより、前記非選択メモリセルを非選択にし、
   前記所定のビット線に流れる電流の大小を検知することにより前記選択メモリセルの抵抗状態を読み出すことを特徴とするクロスポイント型可変抵抗メモリアレイの読み出し方法。
2. 前記非選択電圧が０Ｖであることを特徴とする請求項１に記載のクロスポイント型可変抵抗メモリアレイの読み出し方法。
3. 前記所定のビット線の電流検知が、電流検知器の入力負荷を流れる電流の検知を含むことを特徴とする請求項１に記載のクロスポイント型可変抵抗メモリアレイの読み出し方法。
4. 前記電流検知器の入力インピーダンスが１０Ω以下であることを特徴とする請求項３に記載のクロスポイント型可変抵抗メモリアレイの読み出し方法。
5. 
   前記電流検知器の入力インピーダンスが１Ω以下であることを特徴とする請求項３に記載のクロスポイント型可変抵抗メモリアレイの読み出し方法。
6. 前記電流検知器の入力インピーダンスが０．１Ω以下であることを特徴とする請求項３に記載のクロスポイント型可変抵抗メモリアレイの読み出し方法。
7. 前記電流検知器が、オペアンプ回路、奇数段カスケード接続のインバータ回路、差動増幅器、及び、単純な構造のＣＭＯＳ回路の何れかで構成される電流検知器であることを特徴とする請求項３〜６の何れか１項に記載のクロスポイント型可変抵抗メモリアレイの読み出し方法。
8. 前記電流検知器が、帰還抵抗を備えて構成される電流検知器であることを特徴とする請求項７に記載のクロスポイント型可変抵抗メモリアレイの読み出し方法。
9. 電気的パルスの印加により抵抗変化を生じさせる可変抵抗素子からなるメモリセルを行方向及び列方向に夫々複数配列し、同一列の前記メモリセルの一端を共通のビット線に接続し、同一行の前記メモリセルの他端を共通のワード線に接続してなるクロスポイント型のメモリアレイを備えてなるクロスポイント型不揮発性可変抵抗記憶装置であって、
   読み出し対象の選択メモリセルに接続する前記ビット線を流れる電流の大小を検知可能な電流検知器を備えることを特徴とするクロスポイント型不揮発性可変抵抗記憶装置。
10. １本のビット線に接続する複数の前記メモリセルの中から１つの前記選択メモリセルを選択するメモリセル選択手段と、
    前記１本のビット線に接続する前記選択メモリセル以外の非選択メモリセルを非選択にするメモリセル非選択手段を備えることを特徴とする請求項９に記載のクロスポイント型不揮発性可変抵抗記憶装置。
11. 前記可変抵抗素子が、巨大磁性抵抗（ＣＭＲ：ｃｏｌｏｓｓａｌ ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ）材料であることを特徴とする請求項９または１０に記載のクロスポイント型不揮発性可変抵抗記憶装置。
12. 前記巨大磁性抵抗材料が、Ｐｒ_０．７Ｃａ_０．３ＭｎＯ_３（ＰＣＭＯ）であることを特徴とする請求項１１に記載のクロスポイント型不揮発性可変抵抗記憶装置。
13. 前記巨大磁性抵抗材料が、Ｇｄ_０．７Ｃａ_０．３ＢａＣｏ_２０_５＋５であることを特徴とする請求項１１に記載のクロスポイント型不揮発性可変抵抗記憶装置。
14. 前記電流検知器の入力インピーダンスが１０Ω以下であることを特徴とする請求項９〜１３の何れか１項に記載のクロスポイント型不揮発性可変抵抗記憶装置。
15. 前記電流検知器の入力インピーダンスが１Ω以下であることを特徴とする請求項９〜１３の何れか１項に記載のクロスポイント型不揮発性可変抵抗記憶装置。
16. 前記電流検知器の入力インピーダンスが０．１Ω以下であることを特徴とする請求項９〜１３の何れか１項に記載のクロスポイント型不揮発性可変抵抗記憶装置。
17. 前記電流検知器が、オペアンプ回路、奇数段カスケード接続のインバータ回路、差動増幅器、及び、単純な構造のＣＭＯＳ回路の何れかで構成される電流検知器であることを特徴とする請求項９〜１６の何れか１項に記載のクロスポイント型不揮発性可変抵抗記憶装置。
18. 前記電流検知器が、帰還抵抗を備えて構成される電流検知器であることを特徴とする請求項１７に記載のクロスポイント型不揮発性可変抵抗記憶装置。