WO2006077747A1 - 不揮発性半導体記憶装置 - Google Patents

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WO2006077747A1
WO2006077747A1 PCT/JP2006/300040 JP2006300040W WO2006077747A1 WO 2006077747 A1 WO2006077747 A1 WO 2006077747A1 JP 2006300040 W JP2006300040 W JP 2006300040W WO 2006077747 A1 WO2006077747 A1 WO 2006077747A1
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Hidenori Morimoto
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Sharp Kabushiki Kaisha
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Definitions

  • Nonvolatile semiconductor memory device includes
  • the present invention relates to a nonvolatile semiconductor memory device, and more particularly, to a memory cell including a two-terminal circuit having a variable resistor that stores information by a change in electrical resistance due to electrical stress in a row direction.
  • the present invention also relates to a nonvolatile semiconductor memory device including a memory cell array arranged in a plurality in the column direction.
  • Non-Patent Document 1 Japanese Patent Document 1
  • MRAM magnetic random access memory
  • Resistive RAM Resistive RAM
  • the first architecture is one of so-called cross-point type arrays, in which memory cells that can only have a variable resistance element are connected to a plurality of parallel bit lines and a plurality of parallel words orthogonal to the bit lines. Each line is provided by being inserted directly between the bit line and the word line at each intersection region.
  • a memory cell array in which a plurality of layers are stacked one above the other can be easily configured. Therefore, it is possible to achieve a memory cell array with a very high degree of integration on the order of 4F 2 ZN (F: minimum processing dimension, N: number of stacked layers).
  • the second architecture is a case where the memory cell is a so-called 1T1R type memory cell configured by connecting a transistor functioning as a three-terminal switching element and a variable resistance element in series. Since the current flowing through the non-selected memory cell can be completely cut off by the transistor, high-speed access is possible in which the parasitic current is substantially excluded.
  • a 1T1R type memory cell requires a memory cell size of at least 8F 2 (F: minimum processing dimension) or larger. In this case, since a single silicon surface is required to form a transistor in one memory cell region, the memory cells cannot be stacked, and there is a problem in terms of high density. .
  • a third architecture is another form of cross-point type array that combines the advantages of the above two architectures, and includes a plurality of bit lines in parallel with memory cells in which variable resistance elements and thin film diodes are connected in series.
  • This is an architecture of a so-called ID 1R type memory cell in which a plurality of word lines parallel to the bit line are inserted and arranged separately between the bit lines and the word lines in each intersection region.
  • a PN diode or a Schottky diode is used as the diode in series with the variable resistance element. Since there is no diode and no parasitic current flows, high-speed access is possible, and the variable resistance elements and diodes can have the same processing dimensions. Is possible.
  • Patent Document 1 US Patent No. 6753561
  • Non-Patent Document 1 W. W. Zhuang, et al. "Novel Colossal Magnetoresistive Thin Film Nonvolatile Resistance Random Access Memory (RRAM), IED M Tech. Dig, pp. 193-196, 2002
  • Non-Patent Document 2 N. Sakimura, et al. "A 512k Cross -Point Cell MRAM", ISS CC Digest of Technical Papers, pp. 130-131, 2003
  • the MIM tunnel diode when a MIM tunnel diode is used as a diode as disclosed in Patent Document 1 below, the MIM tunnel diode is operated at a low voltage. In general, it is necessary to use a very thin insulating film of 10 nm or less as the tunnel insulating film. Therefore, the tunnel insulating film may be destroyed when the current density required for rewriting is large. In the case of RRAM disclosed in Non-Patent Document 1, the current density at the time of writing is 30 kAZcm 2 or more, which is generally compared with lmAZcm 2 to lAZcm 2 used for constant current stress test of the oxide film of the MOS transistor.
  • the present invention has been made in view of the problems in the third architecture described above, and is configured by a two-terminal circuit having a variable resistor that stores information by a change in electrical resistance due to electrical stress.
  • Non-volatile semiconductor that can control bidirectional current and suppress parasitic current flowing through unselected memory cells in a cross-point array configuration with memory cells
  • An object is to provide a body storage device.
  • a nonvolatile semiconductor memory device is a memory cell configured by a two-terminal circuit having a variable resistor that stores information by a change in electrical resistance caused by electrical stress.
  • a nonvolatile semiconductor memory device comprising a memory cell array in which a plurality of memory cells are arranged in a row direction and a column direction, respectively.
  • the memory cell is connected in series with a variable resistance element in which the variable resistance is sandwiched between an upper electrode and a lower electrode, and the variable resistance element.
  • a variable resistance element in which the variable resistance is sandwiched between an upper electrode and a lower electrode, and the variable resistance element.
  • It consists of a two-terminal element with non-linear current / voltage characteristics that allows current to flow in both directions.When a voltage exceeding an absolute value is applied to both ends of the two-terminal element, depending on the voltage polarity When current flows in both directions and the absolute value of the applied voltage is less than the predetermined value, the current is larger than the predetermined minute current and current does not flow.1
  • it has switching characteristics. It is characterized in that a current having a current density of 30 kAZcm 2 or more can be steadily flowed when a predetermined high voltage exceeding is applied.
  • the two-terminal element is a varistor.
  • the nonvolatile semiconductor memory device is characterized in that the two-terminal element contains zinc oxide or SrTiO as a main component.
  • the lower electrodes of a plurality of the memory cells in the same row are connected to a common word line, and a plurality of the cells in the same column are connected.
  • the upper electrodes of the memory cells are connected to a common bit line, and a control circuit that controls writing, erasing, and reading of information to the memory cells, and the word lines and the bit lines are applied.
  • Write voltage, erase voltage, and read voltage At least a voltage switch circuit for switching between and a read circuit for reading out the memory cell force information.
  • nonvolatile semiconductor memory device is characterized in that the polarity of the voltage applied to the memory cell is reversed between writing and erasing.
  • the nonvolatile semiconductor memory device is characterized in that the variable resistor is a metal oxide having a Berobes strength type crystal structure.
  • variable resistor has a general formula Pr
  • FIG. 1 is a block diagram showing an overall schematic configuration in an embodiment of a nonvolatile semiconductor memory device according to the present invention.
  • FIG. 2 is a perspective view schematically showing a three-dimensional configuration of a memory cell array of the nonvolatile semiconductor memory device according to the present invention.
  • FIG. 3 is a cross-sectional view in a cross section parallel to the bit line direction schematically showing the configuration of the memory cell array of the nonvolatile semiconductor memory device according to the present invention.
  • FIG. 4 is a current / voltage characteristic diagram showing current and voltage characteristics of a nonlinear element used in a nonvolatile semiconductor memory device according to the present invention.
  • FIG. 5 is a plan view showing an example of a memory cell array of the nonvolatile semiconductor memory device according to the present invention.
  • FIG. 6 is a current / voltage characteristic diagram showing current / voltage characteristics of the memory cells of the nonvolatile semiconductor memory device according to the present invention.
  • FIG. 7 is a current / voltage characteristic diagram showing current / voltage characteristics of the memory cells of the nonvolatile semiconductor memory device according to the present invention.
  • FIG. 1 shows a block diagram of the device 100 of the present invention.
  • the device 100 of the present invention stores information in a memory cell array 101.
  • the memory cell array 101 includes a plurality of memory cells arranged in a row direction and a column direction, and is stored in each memory cell in the memory cell array 101. Information can be read out.
  • the word line decoder 104 is a memory cell corresponding to the signal input to the address line 102.
  • the word line of the array 101 is selected, and the bit line decoder 105 selects the bit line of the memory cell array 101 corresponding to the address signal input to the address line 102.
  • the control circuit 106 controls writing, erasing, and reading of the memory cell array 101.
  • the control circuit 106 Based on the address signal input from the address line 102, the data input input from the data line 103 (during writing), and the control input signal input from the control signal line 109, the control circuit 106 receives the word line decoder 104, The bit line decoder 105 and the voltage switch circuit 108 are controlled to control read, write, and erase operations of the memory cell array 101.
  • the control circuit 106 has functions as a general address buffer circuit, data input / output buffer circuit, and control input buffer circuit (not shown).
  • the voltage switch circuit 108 gives voltages of bit lines and word lines necessary for reading, writing, and erasing of the memory cell array 101.
  • Vcc is the device supply voltage
  • Vss is the ground voltage
  • Vpp is the voltage during programming or erasing.
  • Data reading is performed from the memory cell array 101 through the bit line decoder 105 and the read circuit 107.
  • the read circuit 107 determines the data state, sends the result to the control circuit 106, and outputs it to the data line 103.
  • FIG. 2 schematically shows a three-dimensional configuration of the memory cell array.
  • a memory cell array 200 having a 2 ⁇ 2 configuration is illustrated for convenience of explanation.
  • the memory cell array 200 includes a memory cell 280 sandwiched between intersections of two bit lines 210 and two word lines 220.
  • FIG. 3 shows a cross-sectional view of the memory cell 280 along the bit line direction.
  • a variable resistance element 260 is formed by sandwiching a variable resistor 230 that stores information by a change in electrical resistance due to electrical stress, between the upper electrode 240 and the lower electrode 250.
  • a two-terminal non-linear element 270 having a non-linear current and voltage characteristic capable of flowing current in both directions is formed above the variable resistance element 260.
  • a memory cell 28 0 is formed by a series circuit of the variable resistance element 260 and the non-linear element 270.
  • the non-linear element 270 is a two-terminal element having a non-linear current / voltage characteristic such as a diode that does not have a constant current change with respect to a voltage change.
  • the nonlinear element 270 is formed on the variable resistance element 260, but may be formed on the lower part.
  • the bit line 210 is electrically connected to the non-linear element 270, and the word line 220 is The variable resistance element 260 is electrically connected to the lower electrode 250.
  • the variable resistance element 260 has a non-volatile property that changes its electric resistance when a voltage is applied, and retains the changed electric resistance even after the voltage application is released. It is a memory element.
  • the variable resistor 230 constituting the variable resistance element 260 as shown in Non-Patent Document 1, a single crystal or polycrystalline perovskite crystal structure material lattice-matched with the lower electrode 250 is used.
  • the metal element is selected from transition metals, alkaline earth metals, and rare earth metals. In addition, it has various configurations including manganese, titanium, zirconium oxide, and high-temperature superconducting materials. In particular, manganates that combine La or Pr rare earth, La and Pr mixed crystals with Ca or Sr alkaline earth metals, or Ca and Sr mixed crystals with MnO are particularly effective as variable resistor materials.
  • the lower electrode 250 is made of platinum group metals such as Ir, Ph, and Pd, which are desirable for Pt having high conductivity and high acid resistance with high lattice matching with the perovskite type oxide.
  • Platinum group metals such as Ir, Ph, and Pd, which are desirable for Pt having high conductivity and high acid resistance with high lattice matching with the perovskite type oxide.
  • Single noble metal or alloy based on noble metal, oxide conductor such as Ir, Ru, or SRO (SrRu
  • the formation temperature of the perovskite oxide formed on the pole 250 is 400 ° C to 600 ° C and is exposed to a high oxygen atmosphere, the selection range of materials is narrowed. If the upper electrode 240 is a conductive material and can be easily processed, the same material as the lower electrode is preferred in order to produce it more efficiently than specified.
  • the non-linear element 270 is preferably a device having a current-voltage characteristic that is bi-directionally symmetric and nonlinear as shown in FIG.
  • a varistor can be used as a powerful device.
  • NORISTA is generally used as an element that protects electronic circuits against surge force, and includes a ZnO varistor sintered with metal oxides such as zinc oxide (ZnO) and a small amount of bismuth oxide (Bi 2 O 3), SrTiO
  • the non-linear element 270 is preferably ZnO or SrTi03 varistor.
  • a current necessary for rewriting the variable resistance element 260 flows to the nonlinear element 270 at the time of rewriting. Therefore, for example, a current density required for writing as disclosed in Non-Patent Document 1, a current of 30 kA / cm 2 (a writing current of about 200 ⁇ with an electrode area of 0.8 um X 0.8 um) or more Need to flow constantly.
  • the term “steady” means that the current characteristics do not change even when the current is repeatedly turned on or off, or that the nonlinear element 270 is not destroyed.
  • the varistor is larger than a predetermined minute current when the absolute value of the applied voltage applied to both ends is below a certain value (threshold voltage of the switching characteristics), and the constant value does not flow.
  • the write current density is optimized within the range of 30 kAZcm 2 or more and the breakdown current density of the nonlinear element 270 or less.
  • bit line 210 and the word line 220 are made of aluminum or copper.
  • the write voltage Vpp is applied to the selected bit line BL1, LZ2Vpp is applied to the unselected bit lines BL0, BL2, and BL3, Vss (OV) is applied to the selected word line WL2, and the unselected word lines WL0, WL1, Apply lZ2Vpp to WL3.
  • Vpp is applied across the selected memory cell Ml2
  • lZ2Vpp is applied to the unselected memory cells M10, Mil, M13, M02, M22, and M32 connected to the selected bit line BL1 and the selected word line WL2.
  • the bias voltage is not applied to the other non-selected memory cells.
  • Vpp erase voltage
  • WL2 lZ2Vpp is applied to unselected word lines WL0, WL1, and WL3
  • Vss (OV) is applied to selected bit line BL1
  • an unselected bit line is selected.
  • a voltage of ⁇ Vpp is applied to both ends of the selected memory cell M12, and the selected bit line BL1 and the selected word line W 2 are connected ⁇ selected memory senor M10, Mi l, M13, M02, M22, M32 [ A voltage of 1/2 Vpp is applied, and no bias voltage is applied to the other non-selected memory cells. It becomes a state.
  • the write voltage Vpp applied to the selected memory cell Ml 2 is divided into the variable resistance element 260 and the nonlinear element 270, the write voltage Vpp is applied to a simple cross-point memory cell without the nonlinear element 270. It must be higher than the applied write voltage.
  • the voltage of lZ2Vpp is applied by optimizing the threshold voltage Vth of the nonlinear element 270 so that lZ2Vpp is lower than the threshold voltage Vth of the switching characteristic of the nonlinear element 270. The current does not flow to the unselected memory cells, and erroneous writing (write disturb) to the unselected memory cells can be prevented, and the power consumption during writing can be reduced as a whole.
  • the threshold voltage Vth of the nonlinear element 270 is set so that lZ2Vpp has an absolute value lower than the threshold voltage Vth on the negative voltage side of the switching characteristics of the nonlinear element 270.
  • the read operation as shown in FIG. 7, when the read voltage Vr lower than the write voltage Vpp is applied to the selected memory cell, the current IrO flowing in the memory cell in the low resistance state and the high resistance state Reading is performed by sensing the current Irl flowing through the memory cell.
  • the read voltage Vr is applied to all the bit lines BL0 to BL3, Vss (0V) is applied to the selected word line WL2, Vr is applied to the unselected word lines WL0, WL1, WL3, and multiple bits of data are stored in units of words.
  • the read voltage Vr is applied to the selected bit line BL1, lZ2Vr is applied to the unselected bit lines BL0, BL2, and BL3, Vss (OV) is applied to the selected word line WL2, and the unselected word is read.
  • Lines WL0, WL1, and WL3 can be marked and read in units of memory cells.
  • the threshold voltage Vth of the nonlinear element 270 by optimizing the threshold voltage Vth of the nonlinear element 270 so that l / 2Vr is lower than the threshold voltage Vth of the switching characteristic of the nonlinear element 270, an unselected memory cell to which a voltage of lZ2Vr is applied In this case, the current does not flow, and the problem of the parasitic current in the simple cross-point array configuration in which the memory cell is configured only by the variable resistance element 260 is solved.
  • the threshold voltage Vth of the nonlinear element 270 is optimized so that this voltage is lower than the threshold voltage Vth. As a result, the array size of the memory cell array can be increased and higher integration can be achieved.
  • variable resistance element 260 when the variable resistance element 260 is in a low resistance state, a voltage of the threshold voltage Vth or higher must be applied to the non-linear element 270 in order to pass a current of several tens of ⁇ ⁇ ⁇ ⁇ as a read current. Therefore, the relationship shown in the following inequality (1) holds for the read voltage Vr.
  • the read voltage Vr is in the range of 2.5 to 5. OV. Considering the influence of read disturb, the read voltage Vr cannot be increased so much, so it is about 3V. become.
  • the threshold voltage Vth of the non-linear element 270 is 2. OV
  • a voltage of 3. OV at the time of writing and 1. OV at the time of reading are applied to the variable resistance element 260 of the selected memory cell, respectively.
  • Selectivity is improved even when the voltage is lower than 5V and lZ2Vpp is not optimized to be lower than the threshold voltage Vth.
  • the diode of the 1D1R type cross-point type memory cell is replaced with a nonlinear element capable of passing a current in both directions, for example, a varistor.
  • a necessary current can be passed, and even a variable resistance element having a large write current density can be rewritten.
  • a memory cell array that does not require a transistor as a selection element can be realized, and the switching characteristics of the nonlinear element improve the memory cell selectivity. This makes it possible to manufacture a nonvolatile semiconductor memory device that can be accessed at high density and high speed.
  • the present invention can be used for a nonvolatile semiconductor memory device, and in particular, due to electrical stress.
  • a non-volatile semiconductor memory device comprising a memory cell array in which a plurality of memory cells each composed of a two-terminal circuit having a variable resistor for storing information according to a change in electrical resistance are arranged in a row direction and a column direction, respectively. It is.

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Abstract

　電気的ストレスによる電気抵抗の変化により情報を記憶する可変抵抗体を有する２端子回路にて構成されるメモリセルを備えたクロスポイント型アレイ構成において、双方向の電流を制御でき、非選択メモリセルを流れる寄生電流を抑制可能な不揮発性半導体記憶装置を提供する。 　メモリセル２８０は、可変抵抗体２３０を上部電極２４０と下部電極２５０の間に挟持した可変抵抗素子２６０と、双方向に電流を流せる非線形の電流・電圧特性を有する２端子素子２７０の直列回路からなり、２端子素子２７０が、その両端に絶対値が一定値を越える電圧が印加されると、電圧極性に応じて双方向に電流が流れ、印加電圧の絶対値が前記一定値以下の場合に所定の微小電流より大きい電流が流れないスイッチング特性を有し、絶対値が前記一定値を越える所定の高電圧が印加された場合に３０ｋＡ／ｃｍ２以上の電流密度の電流を定常的に流すことができる。  

Description

明 細 書
不揮発性半導体記憶装置
技術分野
[0001] 本発明は、不揮発性半導体記憶装置に関し、より詳細には、電気的ストレスによる 電気抵抗の変化により情報を記憶する可変抵抗体を有する 2端子回路にて構成され るメモリセルを行方向及び列方向に夫々複数配列したメモリセルアレイを備えてなる 不揮発性半導体記憶装置に関する。
背景技術
[0002] 近年、磁気ランダムアクセスメモリ（MRAM)や相変ィ匕メモリに代表される可変抵抗 素子を用いた不揮発性半導体記憶装置の開発が盛んに行われて 、る。その中でも 、下記の非特許文献 1に開示されて!ヽる RRAM (シャープ株式会社の登録商標: Re sistive RAM)は、消費電力が極めて少なぐ微細化、高集積化も容易であり、抵抗 変化のダイナミックレンジが MRAMに比べて格段に広 、ため、多値記憶の可能性を 有しており、注目^^めている。
[0003] これらの可変抵抗素子を用いた不揮発性半導体記憶装置を実用化するために、こ れまで主として、 3つのメモリセルアレイのアーキテクチャ (構成方法）が提案されてい る。
[0004] 第 1のアーキテクチャは、所謂クロスポイント型アレイの 1つであり、可変抵抗素子の み力もなるメモリセルを、並行する複数のビット線とそのビット線に直交して並行する 複数のワード線の各交差領域のビット線とワード線の間に各別に直接挿入して設けら れる。本アーキテクチャでは、各メモリセルにトランジスタ等のスイッチング素子がない ため、容易に複数層を上下に積層したメモリセルアレイを構成することができる。この ため、 4F2ZN (F:最小加工寸法、 N :積層数)のオーダーの非常に高い集積度のメ モリセルアレイの達成が可能となる。
[0005] 本アーキテクチャにおけるクロスポイント型アレイでは、メモリセルにスイッチング素 子がないため、非選択メモリセルの記憶状態に応じた抵抗状態によっては、その非 選択メモリセルを介して大きな寄生電流が流れ、該寄生電流が選択メモリセルを流れ る読み出し電流に重畳して、読み出し電流が判別困難または不能となる問題がある 。ここで、メモリセルアレイのサイズが大きいと非選択メモリセルの個数も増えて寄生 電流の影響がより顕著となる。そのため、下記の非特許文献 2に開示されているよう に、大きなメモリセルアレイ中での上記寄生電流を小さく維持できるようにするために 、各メモリセルの可変抵抗素子の抵抗値を非常に高く設定しなければならない。しか しながら、可変抵抗素子の抵抗値が高いと、選択メモリセルを流れる読み出し電流も 小さくなるために読み出し動作が非常に遅くなる、また、読み出し時の動作マージン が悪ィ匕すると 、う問題が生じる。
[0006] 第 2のアーキテクチャは、メモリセルが 3端子スイッチング素子として機能するトラン ジスタと可変抵抗素子を直列に接続して構成された所謂 1T1R型メモリセルである場 合である。トランジスタにより非選択メモリセルを流れる電流が完全に遮断できるため 、上記寄生電流が実質的に除外される高速アクセスが可能となる。しかし、 1T1R型 メモリセルにお 、て、少なくとも 8F2 (F：最小加工寸法)またはそれ以上のメモリセル サイズが必要となる。また、その場合に 1つのメモリセル領域内でトランジスタを形成 するために、 1つのシリコン表面が必要となるため、メモリセルの積層化を行うことがで きず、高密度化という点で問題がある。
[0007] 第 3のアーキテクチャは、上記 2つのアーキテクチャの長所を合わせたクロスポイント 型アレイの他の形態として、可変抵抗素子と薄膜のダイオードを直列に接続したメモ リセルを並行する複数のビット線とそのビット線に直交して並行する複数のワード線の 各交差領域のビット線とワード線の間に各別に挿入して配置した所謂 ID 1R型メモリ セルのアーキテクチャである。可変抵抗素子に直列するダイオードとしては、 PNダイ オードやショットキーダイオードが一般に用いられる。ダイオードがあるために寄生電 流が流れないために、高速アクセスが可能であり、また可変抵抗素子とダイオードの 加工寸法を同じにすることができるため、第 1のアーキテクチャと同様に高密度化が 可能である。
[0008] しかし、本第 3のアーキテクチャは、ダイオードが存在することにより、一方向にしか 電流を流すことができな 、ため、 RRAM等の双方向に電流を流して書き換え（書き 込みと消去）を行う可変抵抗素子の場合、記憶データの消去ができないことになる。 この問題を解決するために、下記の特許文献 1に開示されているように、ダイオードと して MIM (Metal Insulator Metal)トンネルダイオードを用 、ることで双方向の 電流制御を可能としているものがある。また、同特許文献 1では、双方向の電流制御 を可能とする他の形態として 2つのダイオードを直列または並列に接続して可変抵抗 素子と直列する構成が提案されて！ヽる。
[0009] 特許文献 1：米国特許第 6753561号明細書
非特許文献 1 :W. W. Zhuang,他" Novel Colossal Magnetoresistive Thin Film Nonvolatile Resistance Random Access Memory (RRAM) , IED M Tech. Dig, pp. 193〜196, 2002年
非特許文献 2 : N. Sakimura,他" A 512k Cross -Point Cell MRAM", ISS CC Digest of Technical Papers, pp. 130〜131, 2003年
発明の開示
発明が解決しょうとする課題
[0010] し力しながら、上記第 3のアーキテクチャにおいて、下記の特許文献 1に開示されて いるように、ダイオードとして MIMトンネルダイオードを用いた場合、 MIMトンネルダ ィオードは、低電圧で動作させるためには一般的に、トンネル絶縁膜として 10nm以 下の非常に薄い絶縁膜を用いる必要がある。そのため、書き換えに必要な電流密度 が大きい場合にはトンネル絶縁膜が破壊される虞がある。非特許文献 1に開示されて いる RRAMの場合、書き込み時の電流密度は 30kAZcm2以上であり、一般に MO Sトランジスタの酸ィ匕膜の定電流ストレス試験に用いられる lmAZcm2〜lAZcm2 に対して 4桁以上大きぐトンネル絶縁膜の信頼性上の問題があり、書き換え回数の 上限が少なく制限されることになる。また、 2つのダイオードを直列または並列に接続 して可変抵抗素子と直列する構成では、メモリセルの回路構成が複雑ィ匕し実用的で はない。
[0011] 本発明は、上記第 3のアーキテクチャにおける問題点に鑑みてなされたもので、電 気的ストレスによる電気抵抗の変化により情報を記憶する可変抵抗体を有する 2端子 回路にて構成されるメモリセルを備えたクロスポイント型アレイ構成において、双方向 の電流を制御でき、非選択メモリセルを流れる寄生電流を抑制可能な不揮発性半導 体記憶装置を提供することを目的とする。
課題を解決するための手段
[0012] 上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、電気的スト レスによる電気抵抗の変化により情報を記憶する可変抵抗体を有する 2端子回路に て構成されるメモリセルを行方向及び列方向に夫々複数配列したメモリセルアレイを 備えてなる不揮発性半導体記憶装置であって、前記メモリセルは、その両端に絶対 値が一定値を越える電圧が印加されると、その電圧極性に応じて双方向に電流が流 れ、印加電圧の絶対値が前記一定値以下の場合に所定の微小電流より大き!、電流 が流れないスイッチング特性を有し、更に、絶対値が前記一定値を越える所定の高 電圧が印加された場合に 30kAZcm2以上の電流密度の電流を定常的に流すこと ができることを特徴とする。
[0013] 更に、本発明に係る不揮発性半導体記憶装置は、前記メモリセルは、前記可変抵 抗体を上部電極と下部電極の間に挟持した可変抵抗素子と前記可変抵抗素子と直 列に接続した双方向に電流を流せる非線形の電流 ·電圧特性を有する 2端子素子か らなり、前記 2端子素子が、その両端に絶対値が一定値を越える電圧が印加されると 、その電圧極性に応じて双方向に電流が流れ、印加電圧の絶対値が前記一定値以 下の場合に所定の微小電流より大き 、電流が流れな 1、スイッチング特性を有し、更 に、絶対値が前記一定値を越える所定の高電圧が印加された場合に 30kAZcm2 以上の電流密度の電流を定常的に流すことができることを特徴とする。
[0014] 更に、本発明に係る不揮発性半導体記憶装置は、前記 2端子素子が、バリスタであ ることを特徴とする。
[0015] 更に、本発明に係る不揮発性半導体記憶装置は、前記 2端子素子が、酸化亜鉛ま たは SrTiOを主成分とすることを特徴とする。
3
[0016] 更に、本発明に係る不揮発性半導体記憶装置は、前記メモリセルアレイ内におい て、同一行にある複数の前記メモリセルの前記下部電極が共通のワード線に接続し 、同一列にある複数の前記メモリセルの前記上部電極が共通のビット線に接続し、前 記メモリセルに情報の書き込み、消去、及び、読み出しの制御を行う制御回路と、前 記ワード線と前記ビット線に印加する書き込み電圧、消去電圧、及び、読み出し電圧 を切り替える電圧スィッチ回路と、前記メモリセル力 情報の読み出しを行う読み出し 回路と、を少なくとも備えてなることを特徴とする。
[0017] 更に、本発明に係る不揮発性半導体記憶装置は、前記メモリセルに印加される電 圧の極性が、書き込み時と消去時で反転することを特徴とする。
[0018] 更に、本発明に係る不揮発性半導体記憶装置は、前記可変抵抗体が、ベロブス力 イト型結晶構造を有する金属酸化物であることを特徴とする。
[0019] 更に、本発明に係る不揮発性半導体記憶装置は、前記可変抵抗体が、一般式 Pr
Ca MnO (X=0. 3, 0. 5)で表される金属酸ィ匕物であることを特徴とする。
-X X 3
図面の簡単な説明
[0020] [図 1]本発明に係る不揮発性半導体記憶装置の一実施形態における全体の概略構 成を示すブロック図である。
[図 2]本発明に係る不揮発性半導体記憶装置のメモリセルアレイの立体的な構成を 模式的に示す斜視図である。
[図 3]本発明に係る不揮発性半導体記憶装置のメモリセルアレイの構成を模式的に 示すビット線方向に平行な断面での断面図である。
[図 4]本発明に係る不揮発性半導体記憶装置に用いる非線形素子の電流，電圧特 性を示す電流 ·電圧特性図である。
[図 5]本発明に係る不揮発性半導体記憶装置のメモリセルアレイの一例を示す平面 図である。
[図 6]本発明に係る不揮発性半導体記憶装置のメモリセルの電流 ·電圧特性を示す 電流 ·電圧特性図である。
[図 7]本発明に係る不揮発性半導体記憶装置のメモリセルの電流 ·電圧特性を示す 電流 ·電圧特性図である。
符号の説明
[0021] 100 : 本発明に係る不揮発性半導体記憶装置
101 : メモリセルアレイ
102 : アドレス線
103 : データ線 104: ワード線デコーダ
105: ビット線デコーダ
106: 制御回路
107: 読み出し回路
108: 電圧スィッチ回路
109: 制御信号線
200: メモリセルアレイ
210: ビット線
220: ワード線
230: 可変抵抗体
240: 上部電極
250: 下部電極
260: 可変抵抗素子
270: 非線形素子 (2端子素子)
280: メモリセノレ
BLO -BL3: ビット線
WLO- -WL3: ワード線
MOO- -M33: メモリセノレ
発明を実施するための最良の形態
[0022] 以下に、本発明に係る不揮発性半導体記憶装置 (適宜、「本発明装置」と称す)及 びその制御方法の一実施形態について、図面を用いて説明する。
[0023] 図 1は、本発明装置 100のブロック図を示すものである。本発明装置 100は、メモリ セルアレイ 101内に情報が記憶され、メモリセルアレイ 101はメモリセルを行方向及 び列方向に夫々複数配列して構成され、メモリセルアレイ 101内の各メモリセルに記 憶した情報を読み出すことができる。
[0024] アドレス線 102から入力されたアドレスに対応したメモリセルアレイ 101内の特定の メモリセルに情報が記憶され、その情報はデータ線 103を通り、外部装置に出力され る。ワード線デコーダ 104は、アドレス線 102に入力された信号に対応するメモリセル アレイ 101のワード線を選択し、ビット線デコーダ 105は、アドレス線 102に入力され たアドレス信号に対応するメモリセルアレイ 101のビット線を選択する。
[0025] 制御回路 106は、メモリセルアレイ 101の書き込み、消去、読み出しの制御を行う。
制御回路 106は、アドレス線 102から入力されたアドレス信号、データ線 103から入 力されたデータ入力（書き込み時)、制御信号線 109から入力された制御入力信号 に基づいて、ワード線デコーダ 104、ビット線デコーダ 105、電圧スィッチ回路 108を 制御して、メモリセルアレイ 101の読み出し、書き込み、及び、消去動作を制御する。 図 1に示す例では、制御回路 106は、図示しないが一般的なアドレスバッファ回路、 データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。
[0026] 電圧スィッチ回路 108は、メモリセルアレイ 101の読み出し、書き込み、消去時に必 要なビット線とワード線の電圧を与える。 Vccはデバイスの供給電圧、 Vssはグランド 電圧、 Vppは書き込みまたは消去時の電圧である。
[0027] データの読み出しは、メモリセルアレイ 101からビット線デコーダ 105、読み出し回 路 107を通って行われる。読み出し回路 107は、データの状態を判定し、その結果を 制御回路 106に送り、データ線 103へ出力する。
[0028] 図 2に、メモリセルアレイの立体的な構成を模式的に示す。図 2では、説明の便宜 上、 2 X 2構成のメモリセルアレイ 200を例示してある。メモリセルアレイ 200は、 2本の ビット線 210と 2本のワード線 220の各交点にメモリセル 280が挟持され構成されてい る。
[0029] 図 3に、ビット線方向に沿ったメモリセル 280の断面図を示す。電気的ストレスによる 電気抵抗の変化により情報を記憶する可変抵抗体 230が上部電極 240と下部電極 250に挟まれて、可変抵抗素子 260を形成している。可変抵抗素子 260の上部に、 双方向に電流を流せる非線形の電流，電圧特性を有する 2端子の非線形素子 270 が形成されており、可変抵抗素子 260と非線形素子 270の直列回路でメモリセル 28 0を形成する。非線形素子 270は、ダイオード等のように電圧変化に対する電流変化 が一定でな!ヽ非線形の電流 ·電圧特性を有する 2端子素子である。本実施形態では 、非線形素子 270を可変抵抗素子 260の上部に形成したが、下部に形成してもよい 。また、ビット線 210は非線形素子 270と電気的に接続されており、ワード線 220は、 可変抵抗素子 260の下部電極 250と電気的に接続されている。
[0030] 可変抵抗素子 260は、電圧印加により電気抵抗が変化し、電圧印加解除後も、変 化した電気抵抗が保持されることにより、その抵抗変化でデータの記憶が可能な不 揮発性の記憶素子である。可変抵抗素子 260を構成する可変抵抗体 230としては、 上記非特許文献 1に示すように、下部電極 250と格子整合した単結晶または多結晶 のぺロブスカイト型結晶構造の材料が用いられ、 2以上の金属元素を含んでおり、そ の金属元素は、遷移金属とアルカリ土類金属と希土類金属の中から選択される。更 に、マンガン、チタン、ジルコユア、高温超伝導材料を含む様々な構成をとる。特に、 Laまたは Prの希土類や Laと Prの混晶と Caや Srのアルカリ土類金属や Caと Srの混 晶と MnOを組み合わせたマンガン酸ィ匕物が特に可変抵抗体材料として有効である
3
。また、可変抵抗体 230は、組成が Pr _ Ca MnO (x=0. 3, 0. 5)であるものが最 も広 、抵抗値変化幅を持つとされており、よく用いられて 、る。
[0031] 下部電極 250は、ぺロブスカイト型酸ィ匕物との格子整合性が高ぐ高導電性および 高耐酸ィ匕性をもつ Ptが望ましぐ Ir、 Ph、 Pd等の白金族金属の貴金属単体または貴 金属をベースとした合金、或いは、 Ir、 Ru等の酸化物導電体、或いは、 SRO (SrRu
3
)や YBCO (YbBa Cu O )等の酸ィ匕物導電体などを用いることができる力 下部電
2 3 7
極 250上に形成されるぺロブスカイト型酸化物の形成温度が 400°Cから 600°Cであ つて、且つ、高酸素雰囲気に暴露されるため、材料の選択幅は狭められる。上部電 極 240は、導電性材料で且つ加工が容易であれば、特に指定はなぐより効率よく作 製するためには、下部電極と同じ材料が好ま ヽ。
[0032] 非線形素子 270は、メモリセル 280の書き換え時に双方向に電流が流れるため、例 えば、図 4に示すような、双方向に対称で非線形な電流'電圧特性を有するデバイス が望ましい。力かるデバイスとして、例えばバリスタを用いることができる。ノリスタは、 一般に電子回路をサージ力も保護する素子として用いられており、酸ィ匕亜鉛 (ZnO) と微量の酸化ビスマス（Bi O )等の金属酸化物を焼結した ZnOバリスタや、 SrTiO
2 3 3 ノリスタ等が広く知られており、非線形素子 270は、 ZnOや SrTi03バリスタが望まし い。また、非線形素子 270は、可変抵抗素子 260と直列に接続されているため、書き 換え時には可変抵抗素子 260の書き換えに必要な電流が非線形素子 270に流れる ため、例えば、非特許文献 1に開示されているような書き込みに必要な電流密度、 30 kA/cm2 (0. 8um X 0. 8umの電極面積では 200 μ Α程度の書き込み電流）以上 の電流を流す定常的に必要がある。ここで、定常的とは、電流のオンオフを繰り返し ても電流特性が変化しないこと、或いは、非線形素子 270が破壊されないことを意味 する。バリスタは、図 4に示すように、両端に印加される印加電圧の絶対値が一定値（ スイッチング特性の閾値電圧）以下の場合に所定の微小電流より大き 、電流が流れ ず、その一定値を越える電圧が印加されると、その電圧極性に応じた方向に大きな 電流が流れる急峻なスイッチング特性を示すため、書き込み電流密度を 30kAZcm 2以上、非線形素子 270の破壊電流密度以下の範囲で最適化することで、可変抵抗 素子 260の書き換えが可能になる。
[0033] また、ビット線 210とワード線 220は、アルミニウムや銅の配線が用いられる。
[0034] 次に、図 5に示す 4本のビット線 BL0〜： BL3と 4本のワード線 WL0〜WL3を備えた 4 X 4構成のメモリセルアレイを用いて、メモリセルの書き込み、消去、及び、読み出し 動作、並びに、各ビット線とワード線に対する各動作時のバイアス電圧条件について 説明する。
[0035] 書き込み対象カ モリセル M12の場合、選択ビット線 BL1に書き込み電圧 Vpp、非 選択ビット線 BL0、 BL2、 BL3に lZ2Vpp、選択ワード線 WL2に Vss (OV)、非選択 ワード線 WL0、 WL1、 WL3に lZ2Vppを、夫々印加する。その結果、選択メモリセ ル Ml 2の両端には Vppの電圧が印加され、選択ビット線 BL1と選択ワード線 WL2に 接続する非選択メモリセル M10、 Mi l, M13、 M02、 M22、 M32には lZ2Vppの 電圧が印加され、その他の非選択メモリセルにはバイアス電圧が印加されない状態 になる。
[0036] 同様に、消去対象がメモリセル M12の場合、選択ワード線 WL2に消去電圧 Vpp、 非選択ワード線 WL0、 WL1、 WL3に lZ2Vpp、選択ビット線 BL1に Vss (OV)、非 選択ビット線 BL0、 BL2、 BL3に l/2Vppを、夫々印加する。その結果、選択メモリ セル M12の両端には—Vppの電圧が印加され、選択ビット線 BL1と選択ワード線 W 2【こ接続する^ ^選択メモリセノレ M10、 Mi l, M13、 M02、 M22、 M32【こ ίま 1/ 2Vppの電圧が印加され、その他の非選択メモリセルにはバイアス電圧が印加されな い状態になる。
[0037] 選択メモリセル Ml 2に印加される電圧 Vppは、可変抵抗素子 260と非線形素子 27 0に分圧されるため、書き込み電圧 Vppは、非線形素子 270のない単純なクロスポィ ント型メモリセルに印加する書き込み電圧より高くする必要がる。また、図 6に示すよう に、 lZ2Vppが非線形素子 270のスイッチング特性の閾値電圧 Vthより低くなるよう に、非線形素子 270の閾値電圧 Vthを最適化することで、 lZ2Vppの電圧が印加さ れている非選択メモリセルには、電流が流れなくなり、非選択メモリセルに対する誤書 き込み（書き込みディスターブ）を防止でき、書き込み時の消費電力を全体として低 減できる。
[0038] 消去の場合も、図 6に示すように、 lZ2Vppが非線形素子 270のスイッチング特 性の負電圧側の閾値電圧 Vthより絶対値が低くなるように、非線形素子 270の閾 値電圧 Vthを最適化することで、 - lZ2Vppの電圧が印加されている非選択メモリ セルには、電流が流れなくなり、非選択メモリセルに対する誤消去（消去ディスターブ )を防止でき、消去時の消費電力を全体として低減できる。
[0039] また、読み出し動作の場合、図 7に示すように、選択メモリセルに書き込み電圧 Vpp より低電圧の読み出し電圧 Vrを印加して、低抵抗状態のメモリセルに流れる電流 IrO と高抵抗状態のメモリセルに流れる電流 Irlをセンスすることで読み出しを行う。この 場合、全てのビット線 BL0〜BL3に読み出し電圧 Vr、選択ワード線 WL2に Vss (0V )、非選択ワード線 WL0、 WL1、 WL3に Vrに印加して、ワード単位で複数ビットのデ ータの読み出しを一度に行うか、或いは、書き込み動作と同様に、選択ビット線 BL1 に読み出し電圧 Vr、非選択ビット線 BL0、 BL2、 BL3に lZ2Vr、選択ワード線 WL2 に Vss (OV)、非選択ワード線 WL0、 WL1、 WL3〖こ lZ2Vrを、夫々印カロし、メモリセ ル単位で読み出しを行うことが可能である。後者の場合、 l/2Vrが非線形素子 270 のスイッチング特性の閾値電圧 Vthより低くなるように、非線形素子 270の閾値電圧 Vthを最適化することで、 lZ2Vrの電圧が印加されている非選択メモリセルには、電 流が流れなくなり、可変抵抗素子 260だけでメモリセルが構成される単純なクロスボイ ント型アレイ構成での寄生電流の問題が解消される。また、前者の場合であっても、メ モリセルアレイのアレイサイズが大きくなると、ビット線やワード線の寄生抵抗等に起 因するビット線やワード線上での電圧分布により非選択メモリセルに寄生電流の原因 となる電圧が印加される力 この電圧が閾値電圧 Vth以下となるように非線形素子 27 0の閾値電圧 Vthを最適化することで、メモリセルアレイのアレイサイズが大きくでき、 高集積化が図れる。
[0040] ここで、可変抵抗素子 260が低抵抗状態の場合、読み出し電流として数 10 μ Αの 電流を流すためには、非線形素子 270には閾値電圧 Vth以上の電圧を印加しなけ ればならないので、読み出し電圧 Vrに対して、以下の不等式（1)に示す関係が成り 立つ。
[0041] l/2Vpp<Vr<Vpp · · · (1)
[0042] ここで、書き込み電圧 Vppが 5Vの場合、読み出し電圧 Vrは 2. 5〜5. OVの範囲に なるが、読み出しディスターブの影響を考えると、読み出し電圧 Vrはあまり大きくでき ないので 3V程度になる。
[0043] また、非線形素子 270の閾値電圧 Vthを 2. OVとすると、選択メモリセルの可変抵 抗素子 260には、書き込み時に 3. OV、読み出し時に 1. OVの電圧が夫々印加され ること〖こなる。また、書き込み時に lZ2Vppの電圧が印加された非選択メモリセルの 可変抵抗素子 260には、 0. 5Vが印加され、非線形素子 270がない場合 (Vpp = 3. OV)に印加される電圧値 1. 5Vよりも低い電圧になり、 lZ2Vppを閾値電圧 Vthより 低くなるように最適化されない場合においても、選択性が向上する。
[0044] 以上、詳述したように、 1D1R型のクロスポイント型メモリセルのダイオードを、双方 向に電流を流すことのできる非線形素子、例えばバリスタに交換することで、書き換 え時に双方向に必要な電流を流すことができ、書き込み電流密度の大きな可変抵抗 素子でも書き換えが可能となる。その結果、書き込み電流密度の大きな可変抵抗素 子を用いたメモリセルアレイでも、選択素子としてのトランジスタが不要なメモリセルァ レイが実現でき、且つ、非線形素子のスイッチング特性によってメモリセルの選択性 が向上するため、高密度且つ高速アクセス可能な不揮発性半導体記憶装置の作製 が可能になる。
産業上の利用可能性
[0045] 本発明は、不揮発性半導体記憶装置に利用可能であり、特に、電気的ストレスによ る電気抵抗の変化により情報を記憶する可変抵抗体を有する 2端子回路にて構成さ れるメモリセルを行方向及び列方向に夫々複数配列したメモリセルアレイを備えてな る不揮発性半導体記憶装置に好適である。

Claims

請求の範囲
[1] 電気的ストレスによる電気抵抗の変化により情報を記憶する可変抵抗体を有する 2 端子回路にて構成されるメモリセルを行方向及び列方向に夫々複数配列したメモリ セルアレイを備えてなる不揮発性半導体記憶装置であって、
前記メモリセルは、その両端に絶対値が一定値を越える電圧が印加されると、その 電圧極性に応じて双方向に電流が流れ、印加電圧の絶対値が前記一定値以下の 場合に所定の微小電流より大きい電流が流れないスイッチング特性を有し、更に、絶 対値が前記一定値を越える所定の高電圧が印加された場合に 30kAZcm2以上の 電流密度の電流を定常的に流すことができることを特徴とする不揮発性半導体記憶 装置。
[2] 前記メモリセルは、前記可変抵抗体を上部電極と下部電極の間に挟持した可変抵 抗素子と前記可変抵抗素子と直列に接続した双方向に電流を流せる非線形の電流 ，電圧特性を有する 2端子素子力 なり、
前記 2端子素子が、その両端に絶対値が一定値を越える電圧が印加されると、その 電圧極性に応じて双方向に電流が流れ、印加電圧の絶対値が前記一定値以下の 場合に所定の微小電流より大きい電流が流れないスイッチング特性を有し、更に、絶 対値が前記一定値を越える所定の高電圧が印加された場合に 30kAZcm2以上の 電流密度の電流を定常的に流すことができることを特徴とする請求項 1に記載の不 揮発性半導体記憶装置。
[3] 前記 2端子素子が、バリスタであることを特徴とする請求項 2に記載の不揮発性半 導体記憶装置。
[4] 前記 2端子素子が、酸ィ匕亜鉛または SrTiOを主成分とすることを特徴とする請求
3
項 2に記載の不揮発性半導体記憶装置。
[5] 前記メモリセルアレイ内において、同一行にある複数の前記メモリセルの前記下部 電極が共通のワード線に接続し、同一列にある複数の前記メモリセルの前記上部電 極が共通のビット線に接続し、
前記メモリセルに情報の書き込み、消去、及び、読み出しの制御を行う制御回路と 、前記ワード線と前記ビット線に印加する書き込み電圧、消去電圧、及び、読み出し 電圧を切り替える電圧スィッチ回路と、前記メモリセルカゝら情報の読み出しを行う読み 出し回路と、を少なくとも備えてなることを特徴とする請求項 2〜4の何れか 1項に記 載の不揮発性半導体記憶装置。
[6] 前記メモリセルに印加される電圧の極性力 書き込み時と消去時で反転することを 特徴とする請求項 1〜4の何れか 1項に記載の不揮発性半導体記憶装置。
[7] 前記可変抵抗体が、ベロブスカイト型結晶構造を有する金属酸化物であることを特 徴とする請求項 1〜4の何れか 1項に記載の不揮発性半導体記憶装置。
[8] 前記可変抵抗体が、一般式 Pr Ca MnO (X=0. 3, 0. 5)で表される金属酸ィ匕
1 -X X 3
物であることを特徴とする請求項 1〜4の何れ力 1項に記載の不揮発性半導体記憶 装置。
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