-
Die
vorliegende Erfindung betrifft eine Schaltungsanordnung zur Erzeugung
eines Rücksetzsignals
nach einem Absinken und Wiederansteigen einer Versorgungsspannung,
insbesondere zur Verwendung in einer einen statischen Speicher umfassenden
Schaltung.
-
Statische
Speicher (SRAM), benötigen
zur sicheren Aufrechterhaltung eines vorgegebenen Speicherzustandes
permanent eine Versorgungsspannung, die einen vorgegebenen, von
der Technologie des jeweiligen Speichers abhängigen Wert nicht unterschreiten
darf. Unterschreitet die Versorgungsspannung diesen Minimalwert
dennoch, so kann es zu unerwünschten Änderungen
der Speicherzustände
einzelner Speicherzellen oder zu undefinierten Speicherzuständen kommen.
-
Es
ist daher erforderlich, ein solches Absinken der Versorgungsspannung,
das beispielsweise auch durch eine EMV-Störstrahlung
bedingt sein kann, zu erkennen und nach einem Wiederansteigen der
Versorgungsspannung auf einen für
einen sicheren Betrieb erforderlichen Wert ein Rücksetzsignal zur Verfügung zu
stellen. Ein solches Rücksetzsignal kann
beispielsweise dazu verwendet werden, über weitere Schaltungskomponenten
eine Initialisierung des Speichers durchzuführen. Zur Erzeugung solcher
Rücksetzsignale
sind verschiedene Konzepte bekannt.
-
Es
besteht grundsätzlich
die Möglichkeit,
die Versorgungsspannung ständig
mit einer Referenzspannung zu vergleichen, und ein Rücksetzsignal
zu erzeugen, wenn die Versorgungsspannung die Referenzspannung unterschreitet.
Eine solche, eine Referenzspannungsquelle einsetzende Schaltungsanordnung
zur Erzeugung eines Rücksetzsignals
ist beispielsweise in der
US
5,552,725 beschrieben.
-
Nachteilig
bei diesem Konzept ist, dass die Referenzspannungsquelle, die beispielsweise
auch als Bandabstandsreferenz-Spannungsquelle realisiert werden
kann, permanent einen Betriebsstrom im μA-Bereich aufnimmt. Dieses Konzept,
ist nicht geeignet für
Schaltungsanwendungen mit Batteriebetrieb, bei denen zugunsten einer
langen Batterielebensdauer eine minimale Stromaufnahme gewährleistet
werden muss.
-
Ein
Beispiel für
solche Anwendungen sind sogenannte Ultra-Low-Power Sensoren, deren Spannungsversorgung
durch eine kleine Batterie für einen
Zeitraum von 3 bis 10 Jahren gewährleistet werden
soll. Derartige Sensoren arbeiten im intermittierenden Betrieb mit
kurzen Betriebsphasen, während
der ein mittlerer Stromverbrauch im μA-Bereich vorliegt, und mit
im Vergleich zu den Betriebsphasen langen Ruhephasen, bei denen
eine Stromaufnahme von weniger als 20 nA vorliegen soll, um eine
lange Batterielebensdauer zu gewährleisten.
Rücksetz-Schaltungen
mit einer derart niedrigen Stromaufnahme ließen sich beispielsweise unter
Verwendung sehr hochohmiger Widerstände realisieren, die allerdings
sehr platzaufwendig sind. Bei derartigen Sensoren sind in einem
SRAM beispielsweise Vergleichswerte zu den durch den Sensor ermittelten Messwerten
abgespeichert. Zum Einsatz kommen solche Sensoren beispielsweise
in Kraftfahrzeugen als Reifendrucksensoren, die nicht an die Bordnetzspannung
des Fahrzeugs anschließbar
sind und die daher über
eine eigene, von der Bordbatterie getrennte Batterie versorgt werden
müssen.
-
Die
US 6,556,058 B2 beschreibt
eine POR-Schaltung (POR = Power On Reset) zur Erzeugung eines Rücksetzsignals
nach einem Einschalten einer Versorgungsspannung, bei der als Referenzspannung
für das
Erzeugen eines Rücksetzsignals bei
Ansteigen der Versorgungsspannung eine Einsatzspannung eines MOS-Transistors dient.
-
Die
US 6,600,350 B2 beschreibt
eine POR-Schaltung mit einem Kondensator der über einen Widerstand an die
Versorgungsspannung angeschlossen ist und dessen Ladezustand zur
Erzeugung eines Rücksetzsignals
ausgewertet wird. Nachteil dieser Schaltung ist, dass sie nicht
sicher bei einem langsamen Wiederansteigen der Versorgungsspannung
funktioniert.
-
Ziel
der vorliegenden Erfindung ist es, eine Schaltungsanordnung Erzeugung
eines Rücksetzsignals
nach einem Absinken und Wiederansteigen einer Versorgungsspannung
zur Verfügung
zu stellen, die eine sehr geringe Stromaufnahme besitzt, die einfach
realisierbar ist und zuverlässig
funktioniert.
-
Dieses
Ziel wird durch eine Schaltungsanordnung nach Anspruch 1 und nach
Anspruch 11 gelöst.
Vorteilhafte Ausgestaltungen der Erfindung sind Gegenstand der Unteransprüche.
-
Die
erfindungsgemäße Schaltungsanordnung
zur Erzeugung eines Rücksetzsignals
nach einem Absinken und Wiederansteigen einer Versorgungsspannung
umfasst einen ersten und zweiten Inverter, die jeweils einen Eingang
und einen Ausgang aufweisen. Der Eingang des ersten Inverters ist dabei
an den Ausgang des zweiten Inverters und der Eingang des zweiten
Inverters ist an den Ausgang des ersten Inverters gekoppelt. Beide
Inverter sind zwischen erste und zweite Versorgungsspannungsklemmen
geschaltet, zwischen denen die Versorgungsspannung anliegt. Die
beiden kreuzgekoppelten Inverter funktionieren nach Art einer statischen Speicherzelle,
die über
eine Initialisierungsschaltung, die an den Eingang eines der Inverter
angeschlossen ist, initialisierbar ist.
-
Die
Schaltungsanordnung umfasst außerdem
ein erstes Gleichrichterelement, das zwischen den Ausgang eines
der Inverter und eine der Versorgungsspannungsklemmen geschaltet
ist und eine erste Kapazität,
die zwischen diesen Ausgang und die andere der Versorgungsspannungsklemmen
geschaltet ist und die größer ist
als eine zwischen dem Ausgang des anderen Inverters und dieser Versorgungsspannungsklemme
vorhandenen Kapazität. Die
den ersten und zweiten Inverter umfassende statische Speicherzelle
ist bei der erfindungsgemäßen Schaltungsanordnung
wegen der am Ausgang eines der Inverter größeren Kapazität kapazitiv
unsymmetrisch beschaltet. Diese erste Kapazität wird bei einem Absinken der
Versorgungsspannung über
das Gleichrichterelement entladen, um der absinkenden Versorgungsspannung
zu folgen. Bei einem Wiederansteigen der Versorgungsspannung sorgt
die erste Kapazität
dafür,
dass der Ausgang des Inverters dem Spannungsanstieg der Versorgungsspannung
verlangsamt folgt, um zu bewirken, dass die Speicherzelle nach einem
Wiederansteigen der Versorgungsspannung einen Speicherzustand annimmt,
der komplementär
ist zu dem Speicherzustand nach Initialisieren der Speicherzelle,
also vor dem Absinken der Spannungsversorgung. Als Rücksetzsignal
kann bei dieser Schaltungsanordnung das Ausgangssignal eines beliebigen
der beiden Inverter ausgewertet werden, wobei abhängig davon,
welchen Pegel dieses Signal nach dem Initialisieren der Schaltungsanordnung
annimmt, ein High-Pegel oder ein Low-Pegel dieses Ausgangssignals
als Rücksetzpegel
dient.
-
Der
erste und zweite Inverter können
jeweils einen ersten Transistor und einen zu diesem ersten Transistor
komplementären
zweiten Transistor aufweisen, wobei die Laststrecken dieser ersten
und zweiten Transistoren der Inverter zwischen die erste und zweite
Versorgungsspannungsklemme geschaltet sind und wobei die Ansteueranschlüsse des
ersten und zweiten Transistors eines Inverters gemeinsam an den
Eingang des jeweiligen Inverters angeschlossen sind.
-
Die
ersten und zweiten Transistoren der Inverter können dabei als zueinander komplementäre MOS-Transistoren
ausgebildet sein. Derartige MOS-Transistoren umfassen inhärent jeweils
eine Ansteuerkapazität,
die sogenannte Gate-Source-Kapazität, zwischen deren Gate-Anschluss,
der den Ansteueranschluss bildet, und deren Source-Anschluss, der
einen der Laststrecken anschlüsse
bildet. Bei einer derartigen Realisierung der Inverter mittels MOS-Transistoren
besteht die Möglichkeit, die
an den Ausgang eines der Inverter, und damit den Eingang des anderen
Inverters, angeschlossene erste Kapazität durch die Gate-Source-Kapazität eines der
Transistoren zu realisieren, die über die Fläche der Gate-Elektrode dieses
Transistors einstellbar ist.
-
Selbstverständlich besteht
auch die Möglichkeit,
die erste Kapazität
durch einen separaten Kondensator zu realisieren, der zwischen den
Ausgang des einen Inverters und eine der Versorgungsspannungsklemmen
geschaltet ist.
-
Das
Umschaltverhalten der erfindungsgemäßen Schaltungsanordnung nach
einem Absinken und Wiederansteigen der Spannungsversorgung von einem
ersten Schaltzustand nach Initialisieren der Schaltungsanordnung
auf einen zweiten komplementären
Schaltzustand nach Wiederansteigen der Spannungsversorgung kann
dadurch verbessert werden, dass der erste und zweite Inverter unterschiedliche
Transferspannungen besitzen. Die Transferspannung eines Inverters
bezeichnet dabei den Wert einer am Eingang anliegenden Eingangsspannung,
bei der eine am Ausgang anliegende Ausgangsspannung 50% ihres von
der Versorgungsspannung abhängigen
Pegelhubs erreicht.
-
Die
Transferspannungen der Inverter können dabei über das Weiten-zu-Längen-Verhältnis der
in den Invertern vorhandenen ersten und zweiten Transistoren eingestellt
werden. Außerdem
besteht die Möglichkeit,
die Transferspannungen der Inverter durch eine Diode einzustellen,
die in Reihe zu den Laststrecken der ersten und zweiten Transistoren
in den Invertern geschaltet ist. Diese Diode kann in modernen Technologien
günstigerweise
als MOS-Transistor mit niedriger Einsatzspannung (Low-Threshold-Voltage-Transistor)
realisiert sein, dessen Drain und Gate kurzgeschlossen sind. Hierbei
können
Diodenspannungen von nur etwa 0,4V erreicht werden. Durch Vorsehen
solcher Dioden kann erreicht werden, dass bei Betriebsspannungseinbrüchen eine Entladung
der Inverter-Transistoren bis unterhalb der Einsatzspannung erfolgt.
-
Die
Schaltungsanordnung nach Anspruch 11 umfasst ebenfalls einen ersten
und zweiten Inverter, die jeweils einen Eingang und einen Ausgang
aufweisen, und die ebenfalls kreuzgekoppelt sind, indem der Ausgang
des ersten Inverters an den Eingang des zweiten Inverters und der
Ausgang des zweiten Inverters an den Eingang des ersten Inverters
angeschlossen ist. Die beiden Inverter besitzen jeweils zwei Versorgungsanschlüsse, die
zwischen eine erste und zweite Versorgungsspannungsklemme geschaltet
sind, zwischen denen die Versorgungsspannung anliegt. Diese beiden
Inverter bilden eine Speicherzelle, die über eine Initialisierungsschaltung,
die an den Eingang eines der Inverter angeschlossen ist, initialisierbar
ist. Die beiden Inverter besitzen außerdem unterschiedliche Transferspannungen,
die so aufeinander abgestimmt sind, dass nach einem Absinken und
Wiederansteigen der Versorgungsspannung die beiden Inverter jeweils
komplementäre Schaltzustände im Vergleich
zu dem jeweiligen Schaltzustand nach Initialisieren der Schaltungsanordnung
aufweisen.
-
Diese
Schaltungsanordnung, bei der ein Wechsel des Speicherzustandes durch
Vorsehen unterschiedlicher Transferspannungen der beiden Inverter
bewirkt wird, eignet sich insbesondere zur Detektion eines langsamen
Anstiegs der Versorgungsspannung nach deren Absinken.
-
Die
beiden Inverter umfassen vorzugsweise jeweils einen ersten und zweiten
Transistor, deren Laststrecken in Reihe zwischen die Versorgungsanschlüsse der
Inverter geschaltet sind, und deren Ansteueranschlüsse jeweils
gemeinsam an den Eingang des jeweiligen Inverters angeschlossen
sind.
-
Die
Transferspannungen der Inverter sind über das Weiten-zu-Längen-Verhältnis der ersten und zweiten
Transistoren oder durch Vorsehen eines Widerstandselements oder
einer Diode in Reihe zu den Laststrecken des ersten und zweiten
Transistors einstellbar.
-
Die
erfindungsgemäße Schaltungsanordnung,
die insbesondere unter Verwendung von Transistoren in CMOS-Technologie
realisierbar ist, besitzt nach deren Initialisieren keine nennenswerte
Stromaufnahme und ist deshalb insbesondere zur Detektion eines Absinkens
und Wiederansteigens einer Versorgungsspannung in Schaltungsanordnungen
einsetzbar, bei denen eine niedrige Leistungsaufnahme der Rücksetzschaltung
erforderlich ist.
-
Die
vorliegende Erfindung wird nachfolgend in Ausführungsbeispielen anhand von
Figuren näher erläutert.
-
1 zeigt
ein erstes Ausführungsbeispiel einer
erfindungsgemäßen Schaltungsanordnung
mit zwei kreuzgekoppelten Invertern, deren Ausgänge kapazitiv unsymmetrisch
beschaltet sind.
-
2 zeigt
beispielhaft zeitliche Verläufe von
Signalen der in 1 dargestellten Schaltung zur
Erläuterung
der Funktionsweise bei einem Abfall der Versorgungsspannung.
-
3 zeigt
ein schaltungstechnisches Realisierungsbeispiel der Anordnung nach 1 unter Verwendung
von CMOS-Invertern.
-
4 zeigt
das elektrische Ersatzschaltbild der Schaltung nach 3 für niedrige
Versorgungsspannungen.
-
5 zeigt
beispielhaft zeitliche Verläufe von
Signalen der in 1 dargestellten Schaltung zur
Erläute rung
der Funktionsweise bei einem Abfall der Versorgungsspannung.
-
6 veranschaulicht eine Möglichkeit
zur Realisierung der in 3 dargestellten, die unsymmetrische
kapazitive Verschaltung bewirkenden Kapazitäten.
-
7 eine
zu der Schaltung nach 3 alternative Schaltungsanordnung.
-
8 veranschaulicht ein weiteres Ausführungsbeispiel
einer erfindungsgemäßen Schaltungsanordnung
mit zwei kreuzgekoppelten Invertern, die unterschiedliche Transferpunkte
besitzen.
-
9 zeigt
beispielhaft zeitliche Verläufe von
Signalen der in 8 dargestellten Schaltung zur
Erläuterung
der Funktionsweise bei einem Abfall und langsamen Wiederanstieg
der Versorgungsspannung.
-
10 veranschaulicht verschiedene Konzepte
zur Einstellung des Transferpunktes eines CMOS-Inverters.
-
11 zeigt
ein Ausführungsbeispiel
einer erfindungsgemäßen Schaltungsanordnung,
die zwei kreuzgekoppelte Inverter aufweist, die kapazitiv unsymmetrisch
beschaltet sind und die unterschiedliche Transferpunkte aufweisen.
-
12 zeigt
eine Anordnung mit mehreren unterschiedlich dimensionierten Rücksetzzellen
zur Erzeugung eines Rücksetzsignals.
-
In
den Figuren bezeichnen, sofern nicht anders angegeben, gleiche Bezugszeichen
gleiche Schaltungskomponenten und Signale mit gleicher Bedeutung.
-
1 zeigt
ein erstes Ausführungsbeispiel einer
Schaltungsanordnung zur Erzeugung eines Rücksetzsignals nach einem Absinken
und Wiederansteigen einer Versorgungsspannung Vdd. Die Schaltungsanordnung
umfasst einen ersten Inverter INV1 mit einem Eingang IN1 und einem
Ausgang OUT1, sowie einen zweiten Inverter INV2 mit einem Eingang
IN2 und einem Ausgang OUT2. Die beiden Inverter umfassen außerdem jeweils
erste und zweite Versorgungsanschlüsse A11, A12, A21, A22, die jeweils
zwischen Versorgungsspannungsklemmen geschaltet sind, zwischen denen
die Versorgungsspannung Vdd anliegt. Diese Versorgungsspannung Vdd
ist in dem Ausführungsbeispiel
auf ein Bezugspotential GND bezogen, an das die beiden Inverter
INV1, INV2 jeweils über
ihre zweite Anschlussklemme A12, A22 angeschlossen sind.
-
Die
beiden Inverter INV1, INV2 sind kreuzgekoppelt, indem der Ausgang
OUT1 des ersten Inverters INV1 an den Eingang IN2 des zweiten Inverters INV2
angeschlossen ist und indem der Ausgang OUT2 des zweiten Inverters
INV2 an den Eingang IN1 des ersten Inverters INV1 angeschlossen
ist.
-
Der
erste und zweite Inverter INV1, INV2, funktionieren nach Art einer
Speicherzelle, die mittels einer Initialisierungsschaltung initialisierbar
ist. Die Initialisierungsschaltung umfasst in dem Ausführungsbeispiel
einen Schalter S, der zwischen den Eingang IN2 des zweiten Inverters
INV2 und Bezugspotential GND geschaltet ist und der mittels eines
Initialisierungssignals INIT ansteuerbar ist. Die beiden Inverter
INV1, INV2 sind kapazitiv unsymmetrisch beschaltet, indem zwischen
den Ausgang OUT2 des zweiten Inverters INV2 und die Klemme für Bezugspotential
GND eine erste Kapazität
C2 geschaltet ist, während
zwischen dem Ausgang OUT1 des ersten Inverters INV1 und der Klemme
für Bezugspotential
GND keine zusätzliche
solche Kapazität
vorhanden ist. Die Kapazität
zwischen der Ausgangsklemme OUT2 des zweiten Inverters INV2 und der
Klemme für
Bezugspotential GND ist größer als die
Kapazität
zwischen der ersten Ausgangsklemme OUT1 des ersten Inverters INV1
und der Klemme für Bezugspotential
GND, unter der Annahme, das die beiden Inverter intern gleich aufgebaut
sind.
-
Die
Funktionsweise der in 1 dargestellten Schaltungsanordnung,
die wegen ihrer Ähnlichkeit
mit einer Speicherzelle im Folgenden als Rücksetzzelle bezeichnet wird,
wird nachfolgend anhand von 2 erläutert.
-
2 zeigt
beispielhaft den zeitlichen Verlauf der Versorgungsspannung Vdd,
die in dem Beispiel ab einem Zeitpunkt t1 ausgehend von einem ersten
Spannungspegel Vn, der beispielsweise dem Sollspannungspegel für die Versorgungsspannung Vdd
entspricht, auf einen wesentlich niedrigeren Spannungspegel absinkt
und die ab einem Zeitpunkt t2 ausgehend von diesem niedrigen Spannungspegel
wieder auf den Sollspannungspegel Vn ansteigt. Derartige Schwankungen
der Versorgungsspannung Vdd können
beispielsweise durch externe Einflüsse, beispielsweise eine EMV-Störstrahlung,
hervorgerufen werden.
-
Für die weitere
Erläuterung
wird, davon ausgegangen, dass die Rücksetzzelle vor dem Zeitpunkt t1
initialisiert wurde. Zum Initialisieren der Rücksetzzelle werden der Eingang
IN2 des zweiten Inverters INV2 und der Ausgang OUT1 des ersten Inverters INV1 über den
Schalter S auf Bezugspotential GND gelegt, so dass das am Ausgang
OUT1 des ersten Inverters INV1 anliegende Ausgangssignal Vout1 einen
Low-Pegel annimmt. Dieser Low-Pegel wird auch nach Öffnen des
Schalters S gespeichert, da der Low-Pegel am Eingang des zweiten
Inverters INV2 einen High-Pegel an dessen Ausgang OUT2 und damit
am Eingang IN1 des ersten Inverters INV1 hervorruft. Während der
Initialisierung bleibt der Schalter S solange geschlossen, bis bedingt
durch den Low-Pegel am Eingang IN2 des zweiten Inverters INV2 die
erste Kapazität
C1 an dessen Ausgang OUT2 bis auf den Wert der Versorgungsspannung Vdd
angestiegen ist. Für
die Darstellung in 2 wird dabei davon ausgegangen,
dass die Inverter INV1, INV2 ideale Inverter sind, die den Pegel des Versorgungspotentials
Vdd als High-Pegel und den Pegel des Bezugspotentials GND als Low-Pegel
am Ausgang zur Verfügung
stellen.
-
Sinkt
die Versorgungsspannung Vdd ausgehend vom Zeitpunkt t1 ab, so folgt
die über
der Kapazität
C2 anliegende Ausgangsspannung Vout2 des zweiten Inverters INV2
der Versorgungsspannung Vdd, wobei die Ausgangsspannung Vout2 um
den Wert der Durchlassspannung der Diode D2 kleiner als die Versorgungsspannung
Vdd ist.
-
Die
beiden Inverter INV1, INV2 benötigen eine
minimale Versorgungsspannung zwischen deren Versorgungsanschlüssen A11,
A12, A21, A22 und sind bei Unterschreiten dieser Versorgungsspannung
nicht mehr in der Lage sind, ein Eingangssignal in ein komplementäres Ausgangssignal
umzusetzen. Im Weiteren wird davon ausgegangen, dass die Versorgungsspannung
Vdd diese minimal erforderliche Versorgungsspannung der beiden Inverter
INV1, INV2 nach dem Zeitpunkt t1 unterschreitet.
-
Erreicht
die Versorgungsspannung Vdd beim Wiederansteigen nach dem Zeitpunkt
t2 diese minimal erforderliche Versorgungsspannung der Inverter INV1,
INV2, so liegt am Eingang IN2 des zweiten Inverters INV2 zunächst noch
das Low-Signal des Ausgangs OUT1 des ersten Inverters INV1 an, so
dass die Kapazität
C2 über
diesen Inverter INV2 zunächst noch
an das steigende Versorgungspotential Vdd angeschlossen ist. Das
Signal Vout2 am Ausgang des zweiten Inverters INV2 kann aufgrund
der ersten Kapazität
C2 dem Anstieg der Versorgungsspannung Vdd jedoch nur verlangsamt
folgen, so dass am Eingang IN1 des ersten Inverters INV1 zunächst noch ein
Low-Signal anliegt.
Der erste Inverter INV1 schaltet deshalb um und zieht sein Ausgangssignal
Vout1 rasch auf den Wert des ansteigenden Versorgungspotentials
Vdd, so dass am Eingang des zweiten Inverters INV2 ein High-Pegel
anliegt, der den Ausgang OUT2 des zweiten Inverters INV2 an Bezugspotential
GND anschließt,
um die erste Kapazität
C2 zu entladen und den Ausgang OUT2 des zweiten Inverters INV2 dauerhaft
auf einen Low-Pegel zu legen.
-
Das
Ausgangssignal Vout1 des ersten Inverters INV1 nimmt nach dem Absinken
und Wiederansteigen der Versorgungsspannung Vdd somit einen komplementären Schaltzustand
im Vergleich zum Schaltzustand nach dem Initialisieren der Rücksetzzelle
an. Als Rücksetzsignal
kann bei dieser Rücksetzzelle
unmittelbar das Ausgangssignal Vout1 des ersten Inverters INV1 herangezogen
werden. In dem erläuterten
Ausführungsbeispiel
zeigt ein High-Pegel dieses ersten Ausgangssignals Vout1, also eine
dem Versorgungspotential Vdd entsprechender Pegel, ein erforderliches
Rücksetzen
einer an die Versorgungsspannung Vdd angeschlossenen, nicht näher dargestellten
Schaltung an. Diese Schaltung kann beispielsweise ein Speicherschaltung
mit einer Vielzahl statischer Speicherzellen sein.
-
Zur
Auswertung dieses als Rücksetzsignal dienenden
Ausgangsignals Vout1 kann in nicht näher dargestellter Weise eine
herkömmliche
Schaltungsanordnung verwendet werden, die eine steigende Flanke
dieses Ausgangssignals Vout1 detektiert, um ein Rücksetzen
bzw. Initialisieren weiterer an die Versorgungsspannung Vdd angeschlossener
Schaltungskomponenten zu veranlassen.
-
Neben
dem Ausgangssignal Vout1 kann selbstverständlich auch das Ausgangssignal
Vout2 des zweiten Inverters INV2 als Rücksetzsignal herangezogen werden,
das in dem Beispiel nach dem Wiederansteigen der Versorgungsspannung
Vdd einen Low-Pegel anstelle des nach dem Initialisieren vorhandenen
High-Pegels annimmt.
-
Darüber hinaus
besteht auch die Möglichkeit,
die Ausgangssignale Vout1, Vout2 beider Inverter INV1, INV2 unter
Verwendung einer Logikschaltung auszuwerten, um ein Rücksetzsignal
zu erzeugen, das nur dann einen Pegel aufweist, der ein erforderliches
Rücksetzen
einer Schaltungsanordnung anzeigt, wenn das Ausgangssignal Vout1
des ersten Inverters INV1 einen High-Pegel und das Ausgangssignal
Vout 2 des zweiten Inverters INV2 einen Low-Pegel annimmt. Eine
solche Logikschaltung ist in 1 gestrichelt
dargestellt und umfasst ein UND-Gatter
mit einem nicht-invertierenden und einem invertierenden Eingang,
wobei dem nicht-invertierendem Eingang das Ausgangssignal Vout1
des ersten Inverters INV1 und dem invertierenden Eingang das Ausgangssignal
Vout2 des zweiten Inverters INV2 zugeführt ist. Am Ausgang dieses
Gatters 20 liegt das Rücksetzsignal
RS an, das einen High-Pegel annimmt, um ein erforderliches Rücksetzen
einer Schaltungsanordnung anzuzeigen, wenn das Ausgangssignal Vout1
einen High-Pegel und das Ausgangssignal Vout2 einen Low-Pegel annimmt.
-
3 zeigt
ein schaltungstechnisches Realisierungsbeispiel der in 1 dargestellten
Schaltungsanordnung, bei dem die beiden Inverter INV1, INV2 jeweils
als CMOS-Inverter ausgebildet sind, und jeweils einen ersten Transistor
T10, T20 und einen zweiten Transistor T11, T21 umfassen. Die Drain-Source-Strecken der ersten
und zweiten Transistoren T10, T20, T11, T21 je eines Inverters INV1, INV2,
die die Laststrecken der Transistoren bilden, sind in Reihe zwischen
die Versorgungsanschlüsse A11,
A12, A21, A22 und damit zwischen die Klemme für Versorgungspotential Vdd
und die Klemme für
Bezugspotential GND geschaltet. Die ersten Transistoren T10, T20
sind als p-leitende MOS-Transistoren ausgebildet, deren Source-Anschlüsse an die
Klemme für
Versorgungspotential Vdd angeschlossen ist, während die zweiten Transistoren
T11, T21 als n-leitende MOS-Transistoren ausgebildet sind, deren Source-Anschlüsse an Bezugspotential
GND liegen. Die Gate-Anschlüsse
des ersten und zweiten Transistors T10, T20, T11, T21 je eines Inverters
INV1, INV2, die die Ansteueranschlüsse der Transistoren bilden,
sind gemeinsam an den Eingang IN1, IN2 des jeweiligen Inverters
IN1, INV2 angeschlossen. Die den Laststrecken der ersten und zweiten
Transistoren gemeinsamen Knoten bilden die Ausgänge OUT1, OUT2 der Inverter
INV1, INV2.
-
Zum
besseren Verständnis
der Funktionsweise der Schaltungsanordnung sind in 3 auch die
Gate-Source-Kapazitäten
C10, C11, C20, C21 der Transistoren T10, T11, T20, T21 der CMOS-Inverter dargestellt.
Diese Kondensatoren C10–C21 sind
inhärenter
Bestandteil der Transistoren T10–T21 der CMOS-Inverter.
-
Während anhand
von 1 die Funktionsweise der Schaltungsanordnung zunächst nur
unter Berücksichtigung
der grundsätzlichen
Funktionsweise der Inverter INV1, INV2 erläutert wurde, werden für die Betrachtung
der Funktionsweise des Ausführungsbeispiels
in 3 auch die Schaltvorgänge in den Invertern INV1,
INV2 berücksichtigt.
-
Während der
Initialisierungsphase, wenn der Eingang IN2 des zweiten Inverters
INV2 über
den Schalter S1 auf Bezugspotential GND liegt, leitet der erste
Transistor T20 des zweiten Inverters INV2 und dessen zweiter Transistor
T21 sperrt. Die erste Kapazität
C2 wird dadurch unter Vernachlässigung
des Spannungsabfalls über
dem ersten Transistor T20 annähernd
auf Versorgungspotential Vdd aufgeladen. Erreicht die Spannung Vout2 über dieser
Kapazität
C2 dabei die Transferspannung des ersten Inverters INV1, schaltet
der Inverter INV1 um, d. h. dessen zweiter Transistor T11 leitet,
und dessen erster Transistor T10 sperrt. Der dadurch auf ein Low-Pegel gezogene
Ausgang OUT 1 wird auch nach Abschluss der Initialisierungsphase
auf einem Low-Pegel gehalten, der unter Vernachlässigung eines Spannungsabfalls
an dem leitend angesteuerten zweiten Transistor T11 des ersten Inverters
INV1 annähernd
dem Bezugspotential GND entspricht.
-
Die
Funktionsweise dieser Schaltungsanordnung wird nachfolgend anhand
von 5 erläutert, wobei
entsprechend 2 ein Verlauf der Versorgungsspannung
Vdd betrachtet wird, bei dem die Versorgungsspannung ausgehend von
einem Sollwert Vn auf einen im Vergleich zum Sollwert Vn wesentlich
kleineren Wert absinkt und danach wieder auf den Sollwert Vn ansteigt.
Die Ausgangsspannung Vout2, die der Spannung über der ersten Kapazität C2 entspricht,
liegt nach dem Initialisieren knapp unterhalb der Versorgungsspannung
Vdd, wobei die Differenz dem Spannungsabfall über dem leitenden ersten Transistor
T20 des zweiten Inverters INV2 beim Initialisieren entspricht. Diese über der
Kapazität
C2 anliegende Spannung Vout2 folgt der absinkenden Versorgungsspannung
Vdd, wobei die Spannung über
der Kapazität
Vout2 stets um eine Spannungsdifferenz ΔV1 oberhalb der Versorgungsspannung
Vdd liegt. Diese Spannungsdifferenz ΔV1 entspricht der Durchflussspannung
der als Gleichrichterelement eingesetzten Diode D2. Die Ausgangsspannung
Vout1 des ersten Inverters INV1 liegt nach Abschluss der Initialisierungsphase
knapp oberhalb des Bezugspotentials GND, wobei die Spannungsdifferenz
aus dem Spannungsabfall über
dem zweiten Transistor T11 des ersten Inverters INV1 während der
Initialisierungsphase resultiert.
-
Zum
besseren Verständnis
des weiteren Verlaufs der Ausgangsspannung Vout1 zeigt 4 das Ersatzschaltbild
der in 3 dargestellten Schaltungsanordnung für Werte
der Versorgungsspannung Vdd kleiner als die Einsatzspannung der
Transistoren T10, T11, T20, T21 der CMOS-Inverter INV1, INV2. Übliche Werte
für diese
Einsatzspannungen liegen zwischen 0,6V und 0,8V. Für Versorgungsspannungen
Vdd unterhalb dieses Minimalwertes sind die Transistoren T10, T11,
T20, T21 nicht mehr funktionsfähig
und in der Schaltung gemäß 3 sind
nur noch deren Gate-Source-Kapazitäten wirksam. Die Gate-Source-Kapazitäten C20,
C21 des ersten und zweiten Transistors T20, T21 des zweiten Inverters
INV2 bilden dabei einen kapazitiven Spannungsteiler zwischen dem
Versorgungspotentialanschluss A21 und dem Bezugspotentialanschluss
A22. Die Gate-Source-Kapazitäten
C10, C11 des ersten und zweiten Transistors T10, T11 des ersten
Inverters INV1 bilden einen weiteren kapazitiven Spannungsteiler
zwischen dem Versorgungspotentialanschluss A11 und dem Bezugspotentialanschluss A12,
wobei der Mittenabgriff dieses kapazitiven Spannungsteilers über die
Diode D2 an den Versorgungspotentialanschluss Vdd angeschlossen
ist, und wobei die erste Kapazität
C1 parallel zur Gate-Source-Kapazität C11 des Transistors T11 liegt.
-
Sinkt
bei der dargestellten Schaltungsanordnung die Ausgangsspannung Vdd
ab, so wird die zweite Kapazität
C2 über
die Diode D2 und den zunächst
noch leitenden Transistor T20 entladen. Erreicht das Versorgungspotential
Vdd dabei Werte, die im Bereich der Einsatzspannung dieses Transistors T20
liegen, so sperrt der Transistor T20, und eine weitere Entladung
des Kondensators C2 erfolgt ausschließlich über die Diode D2. Nach dem
Sperren des ersten Transistors T20 des zweiten Inverters INV2 bleibt
dessen Gate-Source-Kapazität
C20 noch auf eine Spannung aufgeladen, die der Einsatzspannung dieses
Transistors T20 entspricht. Diese Ladung auf der Gate-Source-Kapazität C20 dieses Transistors
T20 und die in Reihe zu dieser Gate-Source-Kapazität C20 geschaltete
Gate-Source-Kapazität C21 des
zweiten Transistors T21 des Inverters INV2 sorgen dafür, dass
die Ausgangsspannung Vout1 bei weiterem Absinken der Versorgungsspannung
Vdd stets um den Wert der Einsatzspannung unterhalb der Versorgungsspannung
Vdd liegt, so dass die Ausgangsspannung Vout1 bezogen auf Bezugspotential
GND auch negative Werte annehmen kann. ΔV2 in 5 bezeichnet
die Spannung über
der Gate-Source-Kapazität
C20 des ersten Transistors T20 nach dem Sperren dieses Transistors.
-
Steigt
die Versorgungsspannung Vdd im weiteren Verlauf wieder an, und erreicht
sie wieder Werte oberhalb der Einsatzspannung der Transistoren, die
beispielweise bei etwa 0,8V liegt, so beginnt der erste Transistor
T20 des zweiten Inverters INV2, dessen Gate-Anschluss noch auf Bezugspotential
liegt, wieder zu leiten, um dadurch die Gate-Source-Kapazität des zweiten
Transistors T11 des ersten Inverters INV1 und die dazu parallel
geschaltete erste Kapazität
C2 wieder aufzuladen. Steigt die Versorgungsspannung Vdd jedoch
schneller an, als die Parallelschaltung aus Gate-Source-Kapazität C11 des
Transistors T11 und die erste Kapazität C2 aufgeladen werden und erreicht
die Spannungsdifferenz zwischen der Versorgungsspannung Vdd und
der Spannung Vout2 über
der Parallelschaltung aus den Kapazitäten C11, C2 den Wert der Einsatzspannung
des ersten Transistors T10 des ersten Inverters INV1 so wird dieser
Transistor T10 leitend und zieht den Ausgang OUT1 des ersten Inverters
INV1 in Richtung des Versorgungspotentials Vdd, wodurch der erste Transistor
T20 des zweiten Inverters INV2 abgeregelt wird, um eine weitere
Aufladung der Parallelschaltung der beiden Kapazitäten C11,
C2 zu verhindern. Gleichzeitig wird der zweite Transistor T21 des
zweiten Inverters INV2 aufgesteuert, um die Gate-Source-Kapazität C11 des
zweiten Transistors T11 des ersten Inverters INV1 und die erste
Kapazität
C2 zu entladen. Dieser zweite Transistor T11 sperrt schließlich, wodurch
die Ausgangsspannung Vout1 des ersten Inverters INV1 dauerhaft einen
High-Pegel annimmt, und wobei die Ausgangsspannung Vout2 des zweiten
Inverters INV2 nach vollständigem
Entladen der ersten Kapazität
C2 und der Gate-Source-Kapazität
C11 des Transistors T11 dauerhaft einen Low-Pegel annimmt.
-
Vorzugsweise
ist parallel zur Laststrecke des ersten Transistors T10 des ersten
Inverters INV1 und damit parallel zur Gate-Source-Kapazität C20 des ersten
Transistors T20 des zweiten Inverters INV2 eine zweite Kapazität C1 geschaltet,
die die Anstiegsgeschwindigkeit der Gate-Source-Spannung des ersten
Transistors T20 des zweiten Inverters INV2 reduziert und dafür sorgt,
dass dieser Transistor bei einem Ansteigen der Versorgungsspannung Vdd
nur langsam leitend wird, wodurch ein Aufladen der Kapazität C2 nach
einem Wiederanstieg der Versorgungsspannung Vdd langsamer erfolgt,
um dadurch sicherzustellen, dass der erste Inverter INV1 sicher
umschaltet.
-
Die
Transistoren T10–T21
der CMOS-Inverter INV1, INV2 können
zur Realisierung der Schaltungsanordnung gemäß 3 identisch
dimensioniert sein, das heißt,
gleiche Transistorflächen
(gleiches W × L)
und jeweils gleiche Weiten-zu-Längen- Verhältnisse
(W/L-Verhältnisse)
aufweisen. Zur Realisierung der ersten Kapazität C1 und gegebenenfalls der
weiteren Kapazität
C1 können
bei dieser Ausführungsform
zusätzliche
Kapazitäten
in Form von Kondensatoren vorgesehen werden, die entsprechend 3 verschaltet
sind.
-
Wie
erläutert
ist die erste Kapazität
C2 parallel zur Gate-Source-Kapazität C11 des
zweiten Transistors T11 des ersten Inverters INV1 und die zweite Kapazität C1 parallel
zur Gate-Source-Kapazität C20 des
ersten Transistors T20 des zweiten Inverters INV2 geschaltet. Bezug
nehmend auf 6 besteht deshalb auch
die Möglichkeit,
die erste Kapazität
C2 so zu wählen,
dass sie inhärenter
Bestandteil der Gate-Source-Kapazität des zweiten
Transistors T11 des ersten Inverters INV1 ist. Die Schaltungsanordnung
gemäß 3 lässt sich
also auch dadurch realisieren, dass als zweiter Transistor T11 des
ersten Inverters INV1 ein Transistor T11' mit einer im Vergleich zu den Gate-Source-Kapazitäten C10,
C20, C21 der übrigen
Transistoren T10, T20, T21 größeren Gate-Source-Kapazität C11' verwendet wird. Dies
kann dadurch erreicht werden, dass der Transistor T11' eine größere Transistorfläche als
die übrigen
Transistoren besitzt, wobei das W/L-Verhältnis dieses
Transistors dem W/L-Verhältnis
der übrigen Transistoren
entsprechen kann.
-
Entsprechend
kann die weitere Kapazität
C1 Bezug nehmend auf 6B inhärenter Bestandteil eines als
erster Transistor des zweiten Inverters INV2 verwendeten Transistors
T20' sein, der eine
im Vergleich zu den Transistoren T10, T21 größere Transistorfläche aufweist.
Die Transistorfläche
dieses Transistors T20 entspricht beispielsweise der Transistorfläche des
Transistors T11'.
-
Wesentlich
für das
Funktionieren der in 3 dargestellten Schaltungsanordnung
ist, dass die Ausgänge
OUT1, OUT2 der Inverter kapazitiv unsymmetrisch beschaltet sind.
-
Diese
Unsymmetrie kann Bezug nehmend auf 7 auch dadurch
erreicht werden, dass zwischen dem Ausgang OUT1 des ersten Inverters
INV1 und der Versorgungspotentialklemme A11 eine größere Kapazität als zwischen
dem Ausgang OUT2 des zweiten Inverters INV2 und der Versorgungspotentialklemme
A12 vorhanden ist. Bei dem Ausführungsbeispiel
gemäß 7 ist
hierfür
nur die Kapazität
C1 zwischen dem Ausgang OUT1 und der Versorgungspotentialklemme
Vdd vorhanden, die bei einem Wiederansteigen der Versorgungsspannung
Vdd dafür sorgt,
dass der erste Transistor T20 des zweiten Inverters INV2 nur langsam
leitend angesteuert wird. Diese Kapazität C1 kann Bezug nehmend auf 6B inhärenter Bestandteil
eines als erster Transistor des zweiten Inverters INV2 verwendeten
Transistors T21' sein,
während
die übrigen
Transistoren T10, T11, T21 vorzugsweise jeweils identisch dimensioniert
sind.
-
Die
bisher erläuterten
Rücksetzzellen
mit zwei kreuzgekoppelten Invertern, deren Ausgänge kapazitiv unsymmetrisch
geschaltet sind, liefern dann zuverlässig ein Rücksetzsignal, wenn die Schwankungen
der Versorgungsspannung Vdd vergleichsweise schnell erfolgen, wie
dies in den 2 und 5 dargestellt
ist. Das Funktionsprinzip beruht darauf, dass zwischen den Ausgang
eines Inverter und eine der Versorgungsspannungsklemmen eine größere Kapazität geschaltet
ist, als zwischen den Ausgang des anderen Inverters und diese Versorgungsspannungsklemme.
-
Die
bislang erläuterten
Rücksetzzellen
mit kreuzgekoppelten Invertern INV1, INV2, die unsymmetrische Ausgangskapazitäten besitzen,
können
jedoch bei sehr langsamen Änderungen
der Versorgungsspannung Vdd, insbesondere dann, wenn die Versorgungsspannung
Vdd für
eine lange Zeit auf einen niedrigen Spannungspegel abgesunken ist
und dann sehr langsam ansteigt, an ihre Grenzen stoßen.
-
8 zeigt ein Ausführungsbeispiel einer Rücksetzzelle
die dazu geeignet ist, auch solche Verläufe der Versorgungsspan nung
Vdd zu detektieren, um ein geeignetes Rücksetzsignal zu erzeugen.
-
Diese
Rücksetzzelle
umfasst einen ersten und einen zweiten Inverter INV1, INV2, die
kreuzgekoppelt sind, indem der Ausgang OUT2 des zweiten Inverters
INV2 an den Eingang IN1 des ersten Inverters INV1 und der Ausgang
OUT1 des ersten Inverters INV1 an den Eingang IN2 des zweiten Inverters INV2
angeschlossen ist. Diese Rücksetzzelle
ist mittels eines Schalters S nach Maßgabe eines Initialisierungssignals
INIT initialisierbar. Dieser Schalter S ist zwischen den Eingang
IN2 des zweiten Inverters INV2 und ein Bezugspotential GND geschaltet.
Zum Initialisieren wird dieser Schalter S geschlossen, wodurch ein
Ausgangssignal Vout1 des ersten Inverters INV1 einen Low-Pegel und
das Ausgangssignal Vout2 des zweiten Inverters INV2 einen High-Pegel annimmt.
Diese Pegelzustände
werden wegen der Kreuzkopplung der beiden Inverter INV1, INV2 auch nach
Abschluss der Initialisierung beibehalten.
-
Beide
Inverter INV1, INV2 sind als CMOS-Inverter ausgebildet und umfassen
jeweils einen ersten Transistor T10, T20 und einen zweiten Transistor T11,
T21, die jeweils zwischen erste und zweite Anschlussklemmen A11,
A12, A21, A22 geschaltet und gemeinsam angesteuert sind. Die jeweils
zwischen den Gate-Anschlüssen und
den Source-Anschlüssen dieser
als MOSFET ausgebildeten Transistoren T20–T21 eingezeichneten Kondensatoren
C10–C21 stellen
jeweils die Gate-Source-Kapazitäten
dieser Transistoren dar.
-
Die
beiden Inverter INV1, INV2 sind bei dieser Rücksetzzelle so ausgebildet,
dass sie unterschiedliche Transferspannungen besitzen. Die Transferspannung
eines Inverters bezeichnet dabei den Wert einer an seinem Eingang
anliegenden Spannung, bei der die Ausgangsspannung 50% ihres Pegelhubs
erreicht, also die Eingangsspannung, bei der der Inverter umschaltet.
In dem Beispiel gemäß 8 besitzt der Inverter INV1 eine höhere Transferspannung
als der zweite Inverter INV2.
-
Die
im Vergleich zum zweiten Inverter INV2 höhere Transferspannung des ersten
Inverters INV1 wird dadurch erreicht, dass zwischen der Ausgangsklemme
OUT1 und der Bezugspotentialklemme A12 eine Diode D11 in Reihe zu
dem zweiten Transistor T11 geschaltet ist. Diese Diode D11 kann
insbesondere als MOSFET realisiert sein, der als Diode verschaltet
ist, wie in 8b dargestellt ist. Die Transferspannung
des ersten Inverters INV1 ist im Vergleich zur Transferspannung
des zweiten Inverters INV2 größer, da
am Eingang IN1 dieses Inverters die Einsatzspannung des zweiten
Transistors T11 plus der Durchlassspannung der Diode D11 anliegen muss,
bevor der zweite Transistor T11 zu leiten beginnt.
-
Die
Funktionsweise der in 8 dargestellten
Rücksetzzelle
wird nachfolgend anhand des zeitlichen Verlaufes der Versorgungsspannung
Vdd in 9 erläutert.
Hierbei wird davon ausgegangen, dass die Versorgungsspannung Vdd
auf einen Wert abgesunken ist, der unterhalb der Einsatzspannung der
Transistoren der Rücksetzzelle
liegt, und dass die Versorgungsspannung Vdd bereits für lange
Zeit auf diesem Potential liegt, so dass die Potentiale an den Eingängen IN1,
IN2 und den Ausgängen
OUT1, OUT2 der Inverter INV1, INV2 auf diesen niedrigen Versorgungsspannungswert
abgesunken sind.
-
Bezug
nehmend auf 9 beginnt die Versorgungsspannung
Vdd zu einem Zeitpunkt t0 langsam anzusteigen. Sobald die Versorgungsspannung Vdd
auf einen Wert Vth10 angestiegen ist, bei dem die Spannung zwischen
dem Source-Anschluss des ersten Transistors T10 des Inverters INV1
und dem Eingang IN1 des ersten Inverters INV1 der Einsatzspannung
dieses ersten Transistors T10 entspricht, beginnt dieser Transistor
T10 zu leiten und die Ausgangsspannung Vout1 des ersten Inverters
INV1 beginnt der Versorgungsspannung Vdd zu folgen, wobei die Ausgangsspannung
Vout1 des ersten Inverters INV1 stets um den Wert der Einsatzspannung des
ersten Transistors T10 unterhalb der Versorgungsspannung Vdd bleibt.
-
Der
erste Transistor T20 des zweiten Inverters INV2 wird in entsprechender
Weise wie der erste Transistor T10 des ersten Inverters INV1 leitend.
Dabei steigt die Spannung an beiden Ausgängen OUT1, OUT2 und damit an
den Eingängen
des jeweils anderen Inverters INV2, INV1 zunächst jeweils gleichermaßen an.
Wegen der in Reihe zu dem zweiten Transistor T11 des ersten Inverters
INV1 geschalteten Diode D11 beginnt dieser zweite Transistor T11
erst bei größeren Spannungen
an seinem Eingang IN1 zu leiten, als der zweite Transistor T21 des
zweiten Inverters INV2. Der leitende zweite Transistor T21 des zweiten
Inverters INV2 verhindert ein Ansteigen des Potentials am Eingang
IN1 des ersten Inverters INV1 wodurch der zweite Transistor T11
des ersten Inverters INV1 gesperrt bleibt und die Ausgangsspannung Vout1
dieses ersten Inverters INV1 in der oben erläuterten Weise der Versorgungsspannung
Vdd folgt.
-
Am
Ende des Spannungsanstiegs der Versorgungsspannung Vdd liegt am
Ausgang OUT1 des ersten Inverters INV1 somit ein Spannungspegel
an, der der Versorgungsspannung Vdd entspricht, und der somit komplementär ist zu
dem Spannungspegel nach dem Initialisieren, der dem Bezugspotential GND
entsprach. Das Ausgangssignal Vout1 des ersten Inverters INV1 dieser
Rücksetzzelle
kann somit unmittelbar als Rücksetzsignal
verwendet werden. Dieses Ausgangssignal Vout1 nimmt nach dem Initialisieren
und während
des normalen Betriebes, wenn keine Schwankungen der Versorgungsspannung Vdd
auftreten, einen Low-Pegel an, und steigt nach einem langfristigen
Absinken der Versorgungsspannung Vdd und einem langsamen Anstieg
der Versorgungsspannung Vdd auf einen High-Pegel an.
-
Wesentlich
für das
Funktionieren der in 8 dargestellten
Rücksetzzelle
ist es, dass die beiden Inverter INV1, INV2 unterschiedliche Transferspannungen
besitzen, insbesondere, dass der erste Inverter INV1 eine höhere Transferspannung als
der zweite Inverter besitzt. Dies kann wie erläutert dadurch erreicht werden,
dass einer der beiden Inverter, im erläuterten Fall der zweite Inverter
INV2, ein symmetrisch aufgebauter CMOS-Inverter ist, während die
Transferspannung des anderen der beiden Inverter, im dargestellten
Fall des ersten Inverters INV1, durch Einfügen einer zusätzlichen
Diode D11 gegenüber
der Transferspannung eines symmetrischen CMOS-Inverters erhöht ist.
-
Die
Zuverlässigkeit
der in 8 dargestellten Rücksetzzelle,
ein Absinken der Versorgungsspannung Vdd zu erkennen, kann dadurch
gesteigert werden, dass die Transferspannung des zweiten Inverters
INV2 gegenüber
der Transferspannung eines symmetrisch aufgebauten CMOS-Inverters
reduziert ist. Dies kann dadurch erreicht werden, dass zwischen
das positive Versorgungspotential Vdd und den Ausgang OUT2 in Reihe
zu dem ersten Transistor C20 eine weitere Diode D20 geschaltet ist,
die Bezug nehmend auf 8c beispielsweise als p-leitender
MOSFET mit niedriger Einsatzspannung (Low-Threshold-MOSFET) realisiert
sein kann, der als Diode verschaltet ist. Die Einsatzspannung dieses
die Diode realisierenden Transistors ist dabei geringer als die
Einsatzspannung der zur Realisierung der Inverter erforderlichen
CMOS-Transistoren. Übliche
Werte für
die Einsatzspannung solcher Low-Threshold-Transistoren liegen im Bereich von etwa
0,4V. Die zusätzliche
Diode D20 bewirkt, dass der erste Transistor T20 des zweiten Inverters
INV2 erst bei größeren Versorgungsspannungen
als der erste Transistor T10 des ersten Inverters INV1 zu leiten
beginnt, wodurch das Potential am Eingang IN1 des ersten Inverters
INV1 stets kleiner ist als das Potential am Eingang IN2 des zweiten
Inverters INV2, wodurch der oben erläuterte Effekt verstärkt wird,
wonach der zweite Transistor T21 des zweiten Inverters INV2 bei
steigender Versorgungsspannung vor dem zweiten Transistor T11 des
ersten Inverters INV1 zu leiten beginnt.
-
Wie
bereits erläutert,
kann die Transferspannung eines CMOS-Inverters durch Einfügen zusätzlicher Dioden gegenüber der Transferspannung
eines symmetrischen CMOS-Inverters variiert werden. 10a zeigt nochmals einen solchen CMOS-Inverter
mit einem ersten und zweiten Transistor T1, T2, die gemeinsam über eine
Eingangsspannung Vin angesteuert sind und der eine Ausgangsspannung
Vout bereitstellt. Die beiden Transistoren T1, T2 sind symmetrisch,
das heißt
sie besitzen gleiche Weiten-zu-Längen-Verhältnisse
(W1/L1=W2/L2). Die Transferspannung diese Inverters gemäß 10a ist gegenüber
der Transferspannung eines symmetrischen CMOS-Inverters durch Einfügen einer
zusätzlichen
Diode D2 in Reihe zu dem zweiten Transistor T2 erhöht.
-
10c veranschaulicht gestrichelt die Transferkennlinie
eines symmetrischen CMOS-Inverters. Die Transferkennlinie des Inverters
gemäß 10a ist gegenüber
dieser Transferkennlinie zu höheren
Eingangsspannungswerten Vin hin verschoben.
-
Bezug
nehmend auf 10b kann ein Inverter mit einer
höheren
Transferspannung auch dadurch erreicht werden, dass das Weiten-zu-Längen-Verhältnis der
beiden CMOS-Inverter variiert wird. Eine gegenüber einem symmetrischen CMOS-Inverter
höhere
Transferspannung lässt
sich dadurch erreichen, dass das Weiten-zu-Längen-Verhältnis des p-leitenden Transistors
T1 größer als
das Weiten-Zu-Längen-Verhältnis des
n-leitenden Transistors T2 ist.
-
Wie
bereits erläutert
und nochmals in 10d dargestellt, kann ein CMOS-Inverter
mit einer gegenüber
einem symmetrischen CMOS-Inverter niedrigeren Transferspannung dadurch
realisiert werden, dass ein Diode D1 in Reihe zu dem p-leitenden Transistor
T1 zwischen Versorgungspotential Vdd und den Ausgang OUT geschaltet
wird. Die Transferkennlinie eines solchen Inverters ist in 10c ebenfalls dargestellt. Neben dem Vorsehen
einer zusätzlichen
Diode D1 lässt
sich ein CMOS-Inverter
mit einer niedrigeren Transferspannung Bezug nehmend auf 10e auch dadurch erreichen, dass das Weiten-zu-Längen-Verhältnis des p-leitenden Transistors
T1 kleiner ist als des Weiten-zu-Längen-Verhältnis des n-leitenden Transistors
T2.
-
Das
Weiten-zu-Längen-Verhältnis eines MOS-Transistors
bestimmt in hinlänglich
bekannter Weise das Verhältnis
zwischen der Eingangsspannung dieses Transistors und dessen Laststrom,
wobei der Laststrom bei gleicher Eingangsspannung mit zunehmenden
Weiten-Zu-Längen-Verhältnis ansteigt.
Hieraus resultieren die erläuterten
Verschiebungen der Transferspannung, wenn unterschiedliche Weiten-zu-Längen-Verhältnisse
der Transistoren eines CMOS-Inverters gewählt werden.
-
Vorteilhafterweise
werden die zuvor erläuterten
Konzepte zur Realisierung von Rücksetzzellen, nämlich zum
Einen die Verwendung von kreuzgekoppelten Invertern INV1, INV2 mit
kapazitiv unsymmetrischen Ausgangskapazitäten und zum Anderen die Verwendung
von Invertern mit unterschiedlichen Transferspannungen miteinander
kombiniert, wie in 11 dargestellt ist.
-
11 zeigt
eine Rücksetzzelle
mit einem ersten und zweiten Inverter INV1, INV2 wobei zwischen
den Ausgang OUT2 des zweiten Inverters INV2 und Bezugspotential
GND durch Hinzufügen
eines Kondensators C2 eine größere Kapazität als zwischen
dem Ausgang OUT1 des ersten Inverters INV1 und Bezugspotential GND
vorhanden ist. Darüber
hinaus sind die beiden Inverter INV1, INV2 in dem Ausführungsbeispiel
so gewählt,
dass der erste Inverter INV1 eine höhere Transferspannung als der
zweite Inverter INV2 besitzt. Der erste Inverter INV1 ist dabei
entsprechend dem ersten Inverter INV1 der Rücksetzzelle gemäß 8 bzw. gemäß dem Inverter in 10a ausgebildet. Selbstverständlich kann dieser Inverter
INV1 auch durch einen Inverter gemäß 10b ersetzt
werden. Der zweite Inverter INV2 ist ein symmetrischer CMOS-Inverter,
der optional auch entsprechend des Inverters gemäß 10d oder entsprechend
des Inverters gemäß 10e ausgebildet sein kann. Alternativ besteht
die Möglichkeit, dass
der zweite Inverter INV2 als Inverter gemäß der 10d oder 10e ausgebildet ist, und der erste Inverter INV1
ein symmetrischer CMOS-Inverter
ist.
-
Diese
Rücksetzzelle
gemäß 11 wird
entsprechend der in den 3 und 8 erläuterten
Rücksetzzellen
zurückgesetzt,
in dem der Eingang IN1 des zweiten Inverters INV2 mittels eines
Schalters S auf Bezugspotential gelegt wird. Dieser Schalter S ist in 11 als
n-leitender MOSFET realisiert, der durch das Initialisierungssignal
INIT angesteuert ist. Aus Symmetriegründen ist zwischen den Eingang IN1
des ersten Inverters INV1 und Bezugspotential ein MOS-Transistor
D3 geschaltet, der als gesperrter Transistor verschaltet ist.
-
Diese
Rücksetzzelle
gemäß 11 funktioniert
bei schnellen Schwankungen, insbesondere bei einem schnellen Absinken
der Versorgungsspannung Vdd gemäß der Rücksetzzelle
von 3, und bei langsamen Änderungen der Versorgungsspannung
Vdd entsprechend der Rücksetzzelle
in 8.
-
Zur
Detektion eines zeitlichen Verlaufes der Versorgungsspannung Vdd,
an dessen Ende ein Rücksetzen
von Schaltungskomponenten erforderlich ist, die an diese Versorgungsspannung
Vdd angeschlossen sind, werden vorteilhafterweise mehrere, unterschiedlich
dimensionierte Rücksetzzellen verwendet.
-
12 zeigt
eine Anordnung mit vier Rücksetzzellen
RS1, RS2, RS3, RS4, die jeweils unterschiedlich dimensioniert sind.
Der Aufbau jeder dieser Rücksetzzellen
entspricht grundsätzlich
dem Aufbau der in 1 dargestellten Rücksetzzelle.
Zum besseren Verständnis
sind die einzelnen Komponenten dieser Rücksetzzellen RS1–RS4 mit
gleichen Bezugszeichen versehen, die sich nur durch "n" unterscheiden, wobei "n" für
die Ordnungszahl eines der von 1 bis 4 durchnummerierten Rücksetzzellen RS1–RS4 steht.
-
Jede
Rücksetzzelle
RSn besitzt einen ersten Inverter INV1_n und einen zweiten Inverter
INV2_n, die kreuzgekoppelt sind. Zwischen den Ausgang des zweiten
Inverters INV2_n und Bezugspotential ist eine erste Kapazität C2_n geschaltet,
die über
eine Diode D2_n außerdem
an Versorgungspotenzial Vdd angeschlossen ist. Optional können zwischen
die Ausgänge
der ersten Inverter INV1_n und Versorgungspotenzial Vdd zusätzliche
Kondensatoren C1_n geschaltet sein, um die kapazitive Unsymmetrie
an den Ausgängen
der Inverter INV1_n, INV2_n zu verstärken. Jede Rücksetzzelle
RSn weist ein Schaltelement S_n auf, über welches die Rücksetzzelle
RSn nach Maßgabe
eines Initialisierungssignals INIT initialisierbar ist. Das Schaltelement
S_n ist jeweils zwischen den Ausgang des zweiten Inverters INV2_n
und Bezugspotential GND geschaltet, so dass am Ausgang des ersten
Inverters INV1_n nach dem Initialisieren jeweils ein niedriger Spannungspegel
anliegt, der im Wesentlichen Bezugspotential GND entspricht, und
am Ausgang des zweiten Inverters INV2_n ein hoher Spannungspegel
anliegt, der im Wesentlichen dem Versorgungspotenzial Vdd entspricht.
-
Die
erste und zweite Rücksetzzelle
RS1, RS2 sind dadurch unterschiedlich dimensioniert, dass bei der
Rücksetzzelle
RS1 der zweite Inverter INV2_1 eine höhere Transferspannung als der
erste Inverter INV1_1 aufweist, während bei der zweiten Rücksetzzelle
RS1 der zweite Inverter INV2_2 eine niedrigere Transferspannung
als der erste Inverter INV1_2 aufweist. Zur Realisierung solcher
Inverter mit unterschiedlichen Transferspannung in einer Rücksetzzelle
wird auf die zuvor gemachten Ausführungen, insbesondere auf die
Ausführungen
zu 10 verwiesen.
-
Die
unterschiedliche Dimensionierung der beiden Rücksetzzellen RS1, RS2 trägt der Tatsache Rechnung,
dass Schwankungen der Versorgungsspannung Vdd Störfälle darstellen, deren Auftreten und
zeitlicher Verlauf nicht vorhersehbar ist. Abhängig von der jeweiligen Dimensionierung
können
einzelne Rück setzzellen
unterschiedlich gut geeignet sein, einzelne Störfälle zu erkennen.
-
Bei
der Anordnung gemäß 12 werden jeweils
die Ausgangsspannungen Vout1_1, Vout1_2 der ersten Inverter INV1_1,
INV1_2 in einer Logikschaltung 41, 42, 43 weiterverarbeitet.
Diese Logikschaltung umfasst in dem Beispiel ein ODER-Gatter 41,
der die Ausgangssignal Vout1_1, Vout1_2 der beiden Rücksetzzellen
RS1, RS2 zugeführt
sind. Das Ausgangssignal S41 dieses ODER-Gatters 41 wird einem
weiteren ODER-Gatter 43 zugeführt, an dessen Ausgang ein
Rücksetzsignal
RS anliegt. Zur Erzeugung eines High-Pegels dieses Rücksetzsignals S43
genügt
es dabei, wenn nur eines der beiden Ausgangssignale Vout1_1, Vout1_2
der beiden Rücksetzzellen
RS1, RS2 einen High-Pegel annimmt. Diese Ausgangssignale liegen
nach dem Initialisieren zunächst
auf einem Low-Pegel und nehmen nur dann einen High-Pegel an, wenn die
Versorgungsspannung Vdd abgesunken war.
-
Der
Aufbau der dritten Rücksetzzelle
RS3 entspricht beispielsweise dem Aufbau der ersten Rücksetzzelle
RS1, der erste Inverter INV1_3 dieser Rücksetzzelle RS3 besitzt also
ebenfalls eine höhere Transferspannung
als der zweite Inverter INV2_3 dieser Rücksetzzelle RS3. Außerdem entspricht
der Aufbau der vierten Rücksetzzelle
RS4 dem Aufbau der zweiten Rücksetzzelle
RS2, deren erster Inverter INV2_4 besitzt also eine niedrigere Transferspannung
als deren zweiter Inverter INV2_4. Von diesen dritten und vierten
Rücksetzzellen
RS3, RS4 wird jedoch das Ausgangssignal Vout2_3, Vout2_4 der zweiten
Inverter INV2_3, INV2_4 ausgewertet, die nach dem Rücksetzen
einen High-Pegel aufweisen. Diese Ausgangssignale sind einem NAND-Gatter 42 zugeführt, dessen
Ausgangssignal S42 dem bereits erläuterten ODER-Gatter 43 zugeführt ist.
Am Ausgang dieses NAND-Gatters 42 liegt nur dann ein High-Pegel
an, um das Rücksetzsignal
S43 ebenfalls auf einen High-Pegel zu setzen, wenn das Ausgangssignal
Vout2_3, Vout2_4 einer dieser Rücksetzzellen
RS3, RS4 einen niedrigen Pegel annimmt.
-
- Vdd
- Versorgungsspannung,
Versorgungspotential
- GND
- Bezugspotential
- INV1,
INV2
- Inverter
- IN1,
IN2
- Eingänge
- OUT1,
OUT2
- Ausgänge
- Vout1,
Vout2
- Ausgangsspannungen,
Ausgangssignale
- D2
- Diode
- C2
- Kondensator
- RS
- Rücksetzsignal
- S
- Schalter
- INIT
- Initialisierungssignal
- T10,
T20
- p-Kanal-Transistoren
-
-
- T11,
T21
- n-Kanal-Transistoren
- C10,
C20
- Gate-Source-Kapazitäten
-
-
- C11,
C21
- Gate-Source-Kapazitäten
- C1
- Kondensator
-
-
- D11,
D20
- Dioden
- T1
- p-leitender
Transistor
-
-
- T2
- n-leitender
Transistor
- D1,
- D2
Dioden
- Vin
- Eingangsspannung
- Vout
- Ausgangsspannung
-
-
- INV1_n,
INV2_n
- Inverter
- D2_n
- Dioden
-
-
- C2_n
- Kondensatoren
- C1_n
- Kondensatoren
- S_1
- Schaltelemente
- D3_1
- Dioden
- Vout1_1,
Vout1_2
- Ausgangssignale
- Vout2_3,
Vout2_4
- Ausgangssignale
- RS1–RS4
- Rücksetzzellen
- 41,
43
- ODER-Gatter
- 42
- NAND-Gatter