KR101048199B1 - 비휘발성 반도체 기억 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 비휘발성 반도체 기억 장치(10)는, 기판(11)과, 기판(11)상에 형성된 하층 전극 배선(15)과, 하층 전극 배선(15)을 포함하는 기판(11)상에 배치되고, 하층 전극 배선(15)과 대향하고 있는 위치에 콘택트 홀이 형성된 층간 절연층(16)과, 하층 전극 배선(15)에 접속하는 저항 변화층(18)과, 저항 변화층(18)과 접속하고, 저항 변화층(18)상에 형성된 비오믹성 소자(20)를 구비하되, 비오믹성 소자(20)는 복수층의 반도체층의 적층 구성, 금속 전극체층과 절연체층의 적층 구성 또는 금속 전극체층과 반도체층의 적층 구성으로 이루어지고, 콘택트 홀 안에 상기 적층 구성 중 어느 1층이 실장 형성되고, 또한, 적층 구성의 그 밖의 층 내의 반도체층 또는 절연체층은 콘택트 홀의 개구보다 큰 면적을 갖고, 층간 절연층(16)상에 형성되어 있는 구성으로 이루어진다.

Description

비휘발성 반도체 기억 장치 및 그 제조 방법{NONVOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은, 저항 변화층을 이용한 크로스포인트형의 비휘발성 반도체 기억 장치에 관한 것이고, 특히 다이오드를 저항 변화층에 직렬로 삽입하는 구성에 관한 것이다.
최근, 전자 기기에 있어서의 디지털 기술의 진전에 따라, 음악, 화상, 정보 등의 데이터를 보존하기 위해, 대용량, 비휘발성의 반도체 기억 장치의 개발이 활발히 행해지고 있다. 예컨대, 강유전체를 용량 소자로서 이용하는 비휘발성 반도체 기억 장치는 이미 많은 분야에서 이용되고 있다. 또한, 이러한 강유전체 캐패시터를 이용하는 비휘발성 기억 장치에 대하여, 전기적 펄스의 인가에 의해 저항값이 변화하고, 그 상태를 계속 보지(保持)하는 재료를 이용한 비휘발성 반도체 기억 장치(이하, ReRAM이라고 부름)가, 통상의 반도체 프로세스와의 정합성을 취하기 쉽다고 하는 점에서 주목되고 있다.
예컨대, 하나의 트랜지스터와 하나의 기억부로 구성되는 ReRAM에서, 기존의 DRAM 공정을 그대로 사용 가능하게 하기 위한 장치 구성이 개시되어 있다(예컨대, 특허 문헌 1 참조). 이 ReRAM은, 트랜지스터와 이 트랜지스터의 드레인에 연결되어 있는 비휘발성 기억부로 이루어진다. 그리고, 이 기억부는, 상부 전극과 하부 전극 사이에 전류 펄스에 의해 저항이 가역적으로 변화하는 저항 변화층을 협지하여 구성되어 있다. 저항 변화층으로서는, 니켈산화막(NiO), 바나듐산화막(V2O5), 아연산화막(ZnO), 니오븀산화막(Nb2O5), 타이타늄산화막(TiO2), 텅스텐산화막(WO3) 또는 코발트산화막(CoO) 등이 이용되고 있다. 이러한 천이금속 산화막은 임계값 이상의 전압 또는 전류가 인가되었을 때에 특정한 저항값을 나타내고, 그 저항값은 새롭게 전압 또는 전류가 인가될 때까지는, 그 저항값을 계속 보지하는 것이 알려져 있고, 또한 기존의 DRAM 공정을 그대로 사용하여 제작할 수 있다고 하는 특징을 갖고 있다.
상기 예는 하나의 트랜지스터와 하나의 비휘발성 기억부의 구성으로 이루어지지만, 페로브스카이트 구조 재료를 이용한 크로스포인트형의 ReRAM도 개시되어 있다(예컨대, 특허 문헌 2 참조). 이 ReRAM은, 기판의 위에 스트라이프 형상의 하부 전극이 형성되고, 하부 전극을 덮어 전면에 액티브층이 형성되어 있다. 액티브층으로서는, 전기적 펄스에 의해 저항이 가역적으로 변화하는 저항 변화층이 이용된다. 액티브층의 위에는, 하부 전극에 직교하여 스트라이프 형상의 상부 전극이 형성되어 있다. 이와 같이, 액티브층을 사이에 두고 하부 전극과 상부 전극이 교차하고 있는 영역이 기억부가 되어 있고, 하부 전극과 상부 전극은 각각 워드선 또 는 비트선 중 하나로서 기능한다. 이러한 크로스포인트형 구성으로 함으로써, 대용량화를 실현할 수 있도록 하고 있다.
크로스포인트형 ReRAM의 경우에는, 크로스한 교점에 형성되어 있는 저항 변화층의 저항값을 읽어낼 때에, 다른 행이나 열의 저항 변화층의 영향을 피하기 위해 저항 변화층에 대하여 직렬로 다이오드를 삽입하는 것이 행해지고 있다.
예컨대, 상호 병행한 간격을 갖고 배열된 2 이상의 비트선과, 상호 병행한 간격을 갖고, 상기 비트선과 교차하는 방향으로 형성된 2 이상의 워드선과, 비트선 및 워드선이 교차하는 위치이며, 또한 비트선상에 형성된 저항 구조체와, 이 저항 구조체 및 워드선과 접촉하도록 저항 구조체상에 형성된 다이오드 구조체를 구비한 기판과, 이 기판상에 형성된 하부 전극과, 하부 전극상에 형성된 저항 구조체와, 저항 구조체상에 형성된 다이오드 구조체와, 다이오드 구조체상에 형성된 상부 전극을 구비한 ReRAM이 개시되어 있다(예컨대, 특허 문헌 3 참조).
이러한 구성으로 함으로써, 단위셀 구조가 하나의 다이오드 구조체와 하나의 저항 구조체의 연속 적층 구조로 할 수 있어, 어레이셀 구조도 간단히 실현할 수 있도록 하고 있다.
또한, 크로스포인트형 구성의 ReRAM에서, X 방향의 도전 어레이라인과, Y 방향의 도전 어레이라인의 교점 부분에 메모리 플러그가 형성된 구성도 개시되어 있다(예컨대, 특허 문헌 4 참조). 이 메모리 플러그는 7층으로 구성되어 있고, 2층의 전극층에 끼워진 복합금속 산화물이 기억 소자이며, 이 기억 소자상에 형성된 금속-절연물-금속(MIM) 구조가 비오믹(non-ohmic)성 소자를 구성하고 있다.
또, MRAM 등에 있어서도 크로스포인트형 구성이 이용되고 있고, 같은 과제에 대하여 여러 가지의 검토가 이루어지고 있다. 예컨대, 워드선, 저항 변화층 패턴, 반도체층 패턴 및 비트선이 적층된 구성에 있어서, 저항 변화층 패턴과 반도체층 패턴 또는 반도체층 패턴과 비트선이 쇼트키(Schottky) 다이오드를 형성하도록 한 구성도 개시되어 있다(예컨대, 특허 문헌 5 참조).
혹은, 복수의 워드선과, 복수의 비트선과, 메모리셀의 저항성 교점 어레이를 갖는 MRAM에서, 메모리셀은 비트선과 분리 다이오드에 접속되고, 분리 다이오드는 개개의 워드선에 더 접속된 구성도 개시되어 있다(예컨대, 특허 문헌 6 참조). 이 분리 다이오드로서는, 쇼트키 금속-반도체 다이오드로서 형성되고, 금속 부분은 백금(Pt)이 적합한 것이 개시되어 있다.
(특허 문헌 1) 일본 특허 공개 제 2004-363604 호 공보
(특허 문헌 2) 일본 특허 공개 제 2003-68984 호 공보
(특허 문헌 3) 일본 특허 공개 제 2006-140489 호 공보
(특허 문헌 4) 미국 특허 제 6,753,561 호 명세서
(특허 문헌 5) 일본 특허 공개 제 2003-197880 호 공보
(특허 문헌 6) 일본 특허 공개 제 2003-273335 호 공보
(발명이 해결하고자 하는 과제)
상기 제 1 예에는, 스위칭 기능을 갖는 하나의 다이오드와 하나의 저항체의 구성도 기술되어 있지만, 저항체와 다이오드의 구체적인 구조에 대해서는 전혀 기재도 시사도 되어 있지 않다. 또한, 제 2 예에는 크로스포인트 구성이 개시되어 있지만, 이 예에 있어서는 다이오드를 직렬로 접속하는 것이나, 그 구체적 구조에 대해서는 상기와 같이 전혀 기재도 시사도 되어 있지 않다.
이들에 대하여, 제 3 예에서는, 하부 전극상에 저항 구조체를 형성하고, 또한 이 저항 구조체상에 다이오드 구조체를 형성하고, 다이오드 구조체상에 상부 전극을 형성하는 구성이 개시되어 있고, 이 다이오드 구조체는 NiO나 TiO2 등으로 이루어지는 p형 산화물과 n형 산화물로 형성하는 것이 개시되어 있다. 그러나 이 제 3 예에 기재되어 있는 다이오드 구조체는 저항 구조체와 같은 외형 크기로 형성되어 있으므로, 다이오드 구조체의 전류 용량을 크게 하는 것이 곤란하다. 다이오드의 전류 용량이 작으면, 기입에 필요한 전류를 충분히 흐르게 할 수 없어, ReRAM의 안정한 작동을 저해한다고 하는 과제를 갖는다.
또한, 제 4 예에서는, 메모리 플러그 내에, 저항 변화층과 MIM 구조의 비오믹성 소자의 전부를 형성하고 있으므로, 제조 방법이 복잡해지는 과제를 갖고 있다. 또한, 이 구성에서는, 비오믹성 소자가 저항 변화층과 같은 형상으로 되어 있으므로 전류 용량을 크게 할 수도 없다. 이 때문에, 상기와 같이 ReRAM의 안정한 작동을 저해한다고 하는 과제를 갖고 있다.
본 발명은, 상기 종래의 과제를 해결하는 것으로, 비오믹성 소자와 저항 변화층을 조합한 크로스포인트형 구성에 있어서 충분한 전류 용량을 확보할 수 있고, 안정한 작동이 가능한 비휘발성 반도체 기억 장치를 제공하는 것을 목적으로 한다.
(과제를 해결하기 위한 수단)
상기 목적을 달성하기 위해 본 발명의 비휘발성 반도체 기억 장치는, 기판과, 이 기판상에 형성된 스트라이프 형상의 하층 전극 배선과, 하층 전극 배선을 포함하는 기판상에 배치되고, 하층 전극 배선과 대향하고 있는 위치에 콘택트 홀이 형성된 층간 절연층과, 하층 전극 배선에 접속하는 저항 변화층과, 저항 변화층과 접속하고, 저항 변화층상에 형성된 비오믹성 소자를 구비되고, 비오믹성 소자는 복수층의 반도체층의 적층 구성, 금속 전극체층과 절연체층의 적층 구성 또는 금속 전극체층과 반도체층의 적층 구성으로 이루어지고, 콘택트 홀 안에 상기 적층 구성 중 어느 1층이 실장 형성되고, 또한 적층 구성의 그 밖의 층 내의 반도체층 또는 절연체층은 콘택트 홀의 개구보다 큰 면적을 갖고, 층간 절연층상에 형성되어 있는 구성으로 이루어진다.
이러한 구성으로 함으로써, 비오믹성 소자의 제조 공정을 간략화할 수 있을 뿐만 아니고, 소자 특성의 격차가 작고, 재현성이 양호하고, 또한 충분한 전류 용량을 확보할 수 있는 비휘발성 반도체 기억 장치를 실현할 수 있다.
또한, 상기 구성에 있어서, 층간 절연층, 저항 변화층 및 비오믹성 소자를 하나의 구성 단위로 하여, 구성 단위를 복수개, 적층하더라도 좋다.
이러한 구성으로 함으로써, 비오믹성 소자의 소자 특성의 격차가 작고, 재현성이 양호하고, 또한 충분한 전류 용량을 확보하면서, 매우 큰 용량의 기억부를 갖는 비휘발성 반도체 기억 장치를 실현할 수 있다.
또한, 상기 구성에 있어서, 비오믹성 소자를 구성하는 적층 구성의 그 밖의 층이, 층간 절연층상에 있어 하층 전극 배선에 대하여 교차하는 스트라이프 형상으로 형성되어 있더라도 좋다. 이러한 구성으로 함으로써, 상기 적층 구성의 그 밖의 층의 패턴 형성을 용이하게 할 수 있다. 또한, 그 밖의 층으로서 금속 전극체층을 갖는 경우에는, 이 금속 전극체층을 상층 전극 배선의 일부로서 이용할 수도 있으므로, 제조 공정을 더욱 간략화할 수 있다.
또한, 상기 구성에 있어서, 비오믹성 소자상에서 비오믹성 소자에 접속하고, 하층 전극 배선에 교차하는 스트라이프 형상의 상층 전극 배선을 더 갖도록 하더라도 좋다. 이러한 구성으로 함으로써, 비오믹성 소자와는 독립하여 상층 전극 배선을 마련할 수 있으므로, 각각 최적의 재료를 선택할 수 있다. 또한, 예컨대, 트랜지스터 등의 능동 소자를 포함하는 반도체 회로가 형성된 실리콘 단결정 기판상에 저항 변화층과 비오믹성 소자를 형성하는 경우에, 상층 전극 배선과 상기 능동 소자의 전기적인 접속도 용이하게 행할 수 있다.
또한, 상기 구성에 있어서, 비오믹성 소자가, 절연체층과, 이 절연체층을 사이에 갖는 금속 전극체층의 3층의 적층 구성으로 이루어지는 MIM 다이오드이며, 저항 변화층측의 금속 전극체층이 콘택트 홀 안에 실장 형성되어 있더라도 좋다. 혹은, 비오믹성 소자가, 반도체층과, 이 반도체층을 사이에 갖는 금속 전극체층의 3층의 적층 구성으로 이루어지는 MSM 다이오드이며, 저항 변화층측의 금속 전극체층이 콘택트 홀 안에 실장 형성되어 있더라도 좋다.
이러한 구성으로 함으로써, 큰 전류 용량을 갖고, 또한 특성 격차가 작은 비오믹성 소자를 용이하게 얻을 수 있다.
또한, 상기 구성에 있어서, 비오믹성 소자가, p형 반도체층과 n형 반도체층의 2층의 적층 구성으로 이루어지는 pn접합 다이오드이며, p형 반도체층 또는 n형 반도체층이 콘택트 홀 안에 실장되어 있더라도 좋다. 이러한 구성으로 함으로써, 다이오드의 정류 특성을 이용함으로써, 판독이나 기입시의 크로스토크를 더 저감할 수 있다. 또한, 그를 위한 회로 구성도 간략화할 수 있다.
또한, 상기 구성에 있어서, 비오믹성 소자가, 반도체층과 금속 전극체층의 2층의 적층 구성으로 이루어지는 쇼트키 다이오드이며, 금속 전극체층이 콘택트 홀 안에 실장되어 있더라도 좋다. 이러한 쇼트키 다이오드 구성의 경우에는, 다수 캐리어가 지배적이므로 전류 용량을 크게 할 수 있고, 또한 고속 동작을 행할 수 있다.
또한, 본 발명의 비휘발성 반도체 기억 장치의 제조 방법은, 기판상에 스트라이프 형상의 하층 전극 배선을 형성하는 공정과, 하층 전극 배선을 포함하는 기판상에 층간 절연층을 형성하는 공정과, 층간 절연층의 하층 전극 배선과 대향하는 위치에 콘택트 홀을 형성하는 공정과, 층간 절연층의 표면측의 일부를 남기고, 콘택트 홀 안에 저항 변화층을 실장 형성하는 공정과, 콘택트 홀의 표면측에, 비오믹성 소자를 구성하는 적층 구성 중 적어도 1층을 더 실장 형성하는 공정과, 비오믹성 소자를 구성하는 적층 구성 중 그 밖의 층을 층간 절연층상에, 적어도 콘택트 홀의 개구보다 큰 면적으로 형성하는 공정을 포함하는 방법으로 이루어진다.
이러한 방법으로 함으로써, 비오믹성 소자를 구성하는 적층 구성의 적어도 1층을 콘택트 홀에 실장하고, 층간 절연층과 동일 평면이고, 또한 매우 평활한 표면으로 할 수 있으므로, 비오믹성 소자의 계면 상태를 양호하게 할 수 있다. 이 결과, 전계 집중 등에 의한 내압의 저하나 그 격차를 억제할 수 있고, 또한 전류 용량을 크게 할 수 있다.
또한, 상기 방법에 있어서, 콘택트 홀 안에 상기 저항 변화층을 실장 형성하는 공정은, 콘택트 홀 내 및 층간 절연층상에, 저항 변화층과 동일 재료로 이루어지는 제 1 퇴적막을 형성하는 공정과, 층간 절연층의 표면을 덮는 제 1 퇴적막을 제거하는 공정을 포함하고, 콘택트 홀의 표면측에, 비오믹성 소자를 구성하는 적층 구성 중의 적어도 1층을 더 실장 형성하는 공정은, 콘택트 홀 안의 제 1 퇴적막의 일부를 제거하고, 콘택트 홀 및 제 1 퇴적막에 의해 이루어지는 오목부를 형성하는 공정과, 오목부 내 및 층간 절연층상에, 상술한 1층과 동일 재료로 이루어지는 제 2 퇴적막을 형성하는 공정과, 층간 절연층상의 제 2 퇴적막을 제거하는 공정을 포함하는 방법으로 하더라도 좋다.
이러한 방법으로 함으로써, 저항 변화층과, 비오믹성 소자를 구성하는 적층 구성 중의 1층을, 각각 확실히 콘택트 홀 안에 실장 형성할 수 있다.
또한, 상기 방법에 있어서, 층간 절연층을 형성하는 공정으로부터 비오믹성 소자를 구성하는 적층 구성 중의 그 밖의 층을 층간 절연층상에 형성하는 공정까지를, 더 반복하여 형성하여, 저항 변화층과 비오믹성 소자를 적층하는 방법으로 하더라도 좋다. 이러한 방법으로 함으로써, 보다 대용량의 기억부를 갖는 비휘발성 반도체 기억 장치를 실현할 수 있다.
또한, 상기 방법에 있어서, 비오믹성 소자를 구성하는 상기 적층 구성 중의 그 밖의 층을, 층간 절연층상에 있어 하층 전극 배선에 대하여 교차하는 스트라이프 형상으로 형성하는 방법으로 하더라도 좋다. 이러한 방법으로 함으로써, 상기 적층 구성의 그 밖의 층의 패턴 형성 공정을 용이하게 할 수 있다. 또한, 그 밖의 층으로서 금속 전극체층을 포함하여 형성하는 경우에는, 이 금속 전극체층을 상층 전극 배선의 일부로서 이용할 수도 있으므로, 제조 공정을 더 간략화할 수 있다.
또한, 상기 방법에 있어서, 비오믹성 소자상에서, 이 비오믹성 소자에 접속하고, 하층 전극 배선에 교차하는 스트라이프 형상의 상층 전극 배선을 더 형성하는 방법으로 하더라도 좋다. 이러한 방법으로 함으로써, 비오믹성 소자와는 독립하여 상층 전극 배선을 마련할 수 있으므로, 각각 최적의 재료를 선택하여, 각각에 적합한 프로세스를 행할 수 있다. 또한, 예컨대, 트랜지스터 등의 능동 소자를 포함하는 반도체 회로가 형성된 실리콘 단결정 기판을 이용하는 경우에는, 상층 전극 배선과 상기 능동 소자의 전기적인 접속도 용이하게 행할 수 있다.
본 발명의 상기 목적, 다른 목적, 특징, 및 이점은, 첨부 도면 참조 하, 이하의 바람직한 실시예의 상세한 설명으로부터 분명해진다.
(발명의 효과)
본 발명의 비휘발성 반도체 기억 장치는, 각각의 저항 변화층에 대하여 직렬로 비오믹성 소자를 마련하는 크로스포인트 구성에 있어서, 비오믹성 소자를 구성하는 층의 적어도 1층을 콘택트 홀 안에 실장 형성했으므로, 제조 공정을 간략화하면서 전류 용량을 크게, 또한 비오믹성 소자의 특성을 안정화할 수 있다고 하는 큰 효과를 갖는다.
도 1(a)는 본 발명의 제 1 실시예에 따른 비휘발성 반도체 기억 장치의 구성을 설명하는 평면도이며, 도 1(b)는 1A-1A선의 단면을 화살표 방향으로부터 본 단면도,
도 2(a)는 제 1 실시예에 있어서의 비휘발성 반도체 기억 장치의 기억부와 비오믹성 소자의 구성을 나타내기 위한 요부의 부분 확대도의 평면도이며, 도 2(b)는 2A-2A선의 단면을 화살표 방향으로부터 본 단면도,
도 3은 제 1 실시예의 비휘발성 반도체 기억 장치의 개략적인 회로 구성을 설명하는 블록도,
도 4는 제 1 실시예의 비휘발성 반도체 기억 장치의 제조 방법에 있어서, 능동 소자가 형성된 기판상에 층간 절연층까지를 형성하고, 또한 콘택트 홀을 형성하기까지의 공정을 나타내는 도면으로, 도 4(a)는 층간 절연층을 형성한 상태의 단면도이며, 도 4(b)는 콘택트 홀을 형성한 상태의 평면도이며, 도 4(c)는 도 4(b)에 나타내는 3A-3A선의 단면을 화살표 방향으로부터 본 단면도,
도 5는 제 1 실시예의 비휘발성 반도체 기억 장치의 제조 방법에 있어서, 저 항 변화층과 실장 전극을 콘택트 홀에 실장하는 공정을 나타내는 도면으로, 도 5(a)는 저항 변화층이 되는 저항 박막층을 형성한 상태의 단면도이며, 도 5(b)는 CMP에 의해 층간 절연층상의 저항 박막층을 제거한 상태의 단면도이며, 도 5(c)는 더욱 오버폴리쉬(overpolish)하여 콘택트 홀 안의 저항 변화층을 일부 제거한 상태의 단면도이며, 도 5(d)는 실장 전극이 되는 전극 박막층을 형성한 상태의 단면도,
도 6은 제 1 실시예의 비휘발성 반도체 기억 장치의 제조 방법에 있어서, 콘택트 홀 안에 저항 변화층과 실장 전극을 실장 형성한 상태의 도면으로, 도 6(a)는 평면도이며, 도 6(b)는 (a)에 나타내는 4A-4A선의 단면을 화살표 방향으로부터 본 단면도,
도 7은 제 1 실시예의 비휘발성 반도체 기억 장치의 제조 방법에 있어서, 절연체층과 상부 전극을 형성한 상태의 도면으로, 도 7(a)는 평면도이며, 도 7(b)는 도 7(a)에 나타내는 4A-4A선의 단면을 화살표 방향으로부터 본 단면도,
도 8은 제 1 실시예의 비휘발성 반도체 기억 장치의 변형예의 제조 방법으로서, 층간 절연층에 마련한 콘택트 홀에 저항 변화층을 실장 형성하는 공정을 나타내는 도면으로, 도 8(a)는 콘택트 홀을 형성한 상태의 단면도이며, 도 8(b)는 저항 변화층이 되는 저항 박막층을 형성한 상태의 단면도이며, 도 8(c)는 CMP에 의해 층간 절연층상의 저항 박막층을 제거한 상태의 단면도이며, 도 8(d)는 더욱 오버폴리쉬하여 콘택트 홀 안의 저항 변화층을 일부 제거한 상태의 단면도,
도 9는 제 1 실시예의 비휘발성 반도체 기억 장치의 변형예의 제조 방법으로서, 콘택트 홀 안에 저항 변화층과 실장 전극을 실장 형성하고, 절연체층과 상부 전극을 층간 절연층 내에 실장 형성하기 위한 홈을 형성하기까지의 공정을 나타내는 도면으로, 도 9(a)는 실장 전극이 되는 전극 박막층을 형성한 상태의 도면이며, 도 9(b)는 CMP에 의해 층간 절연층상의 전극 박막층을 제거한 상태의 단면도이며, 도 9(c)는 층간 절연층을 더 형성한 상태의 단면도이며, 도 9(d)는 이 층간 절연층에 홈을 형성한 상태의 단면도,
도 10은, 제 1 실시예의 비휘발성 반도체 기억 장치의 변형예의 제조 방법으로서, 홈 중에 절연체층과 상부 전극을 실장 형성하는 공정을 나타내는 도면으로, 도 10(a)는 절연체층이 되는 절연 박막층과 상부 전극이 되는 전극 박막층을 홈을 포함하는 층간 절연층상에 형성한 상태의 단면도이며, 도 10(b)는 CMP에 의해 층간 절연층상의 전극 박막층과 절연 박막층을 제거하여 홈 중에 실장한 상태의 단면도,
도 11은 본 발명의 제 2 실시예의 비휘발성 반도체 기억 장치의 구성을 설명하기 위한 단면도,
도 12는, 본 발명의 제 3 실시예에 따른 비휘발성 반도체 기억 장치의 요부인 기억부와 비오믹성 소자의 구성을 나타내는 단면도,
도 13은 본 발명의 제 4 실시예에 따른 비휘발성 반도체 기억 장치의 요부인 기억부와 비오믹성 소자의 구성을 나타내는 단면도,
도 14는 본 발명의 제 5 실시예에 따른 비휘발성 반도체 기억 장치의 요부인 기억부와 비오믹성 소자의 구성을 나타내는 도면으로, 도 14(a)는 평면도이며, 도 14(b)는 14A-14A선에서의 단면을 화살표 방향으로부터 본 단면도이다.
도면의 주요 부분에 대한 부호의 설명
5 : 워드선 디코더 6 : 비트선 디코더
7 : 판독 회로
10, 40, 70, 90, 100 : 비휘발성 반도체 기억 장치(ReRAM)
11 : 기판 12 : 능동 소자
12a : 소스 영역 12b : 드레인 영역
12c : 게이트 절연막 12d : 게이트 전극
13, 14 : 반도체 층간 절연층
15, 15a, 71, 91, 91a, 101, 101a : 하층 전극 배선
16, 30, 31, 92, 109 : 층간 절연층 17 : 기억부(제 1 기억부)
18, 76, 94, 104 : 저항 변화층
19, 79, 95, 105 : 실장 전극(금속 전극체층)
20 : 비오믹성 소자(제 1 비오믹성 소자) 21, 34, 107 : 절연체층
22, 35, 81, 99, 108 : 상부 전극
23 : 절연 보호층(제 1 층간 절연층)
24, 25, 28, 50, 51 : 실장 도체 26 : 반도체 전극 배선
27, 27a : 상층 전극 배선(제 1 상층 전극 배선)
29 : 콘택트 홀 30a : 제 1 절연층
30b : 제 2 절연층 32 : 홈
41 : 제 2 기억부(기억부) 42 : 제 2 저항 변화층
43 : 제 2 실장 전극
44 : 제 2 비오믹성 소자(비오믹성 소자) 45 : 제 2 절연체층
46 : 제 2 상부 전극 47 : 제 2 층간 절연층
48 : 제 3 층간 절연층 49, 49a : 제 2 상층 전극 배선
52 : 제 4 층간 절연층 53 : 제 3 기억부(기억부)
54 : 제 3 저항 변화층 55 : 제 3 실장 전극
56 : 제 3 비오믹성 소자(비오믹성 소자) 57 : 제 3 절연체층
58 : 제 3 상부 전극 59 : 제 3 상층 전극 배선
60 : 절연 보호층 75 : 기억부
72 : 하부 배선 73, 73a, 77, 82 : 접속 전극
75, 93, 103 : 기억부 78, 96, 106 : 비오믹성 소자
80 : 반도체층 97 : p형 반도체층
98 : n형 반도체층 110 : 상층 전극 배선
181 : 저항 박막층 191, 351 : 전극 박막층
341 : 절연 박막층
이하, 본 발명의 바람직한 실시예를, 도면을 참조하면서 설명한다.
이하, 본 발명의 실시예에 대하여, 도면을 참조하면서 설명한다. 또, 같은 요소에 대해서는 같은 부호를 부여하고 있고 설명을 생략하는 경우가 있다. 또한, 트랜지스터나 기억부 등의 형상에 대해서는 모식적인 것이며, 그 개수 등에 대해서도 도시하기 쉬운 개수로 하고 있다.
(제 1 실시예)
도 1은, 본 발명의 제 1 실시예에 따른 비휘발성 반도체 기억 장치(10)의 구성을 설명하는 도면으로, (a)는 평면도, (b)는 1A-1A선을 따르는 단면을 화살표 방향으로부터 본 단면도를 나타낸다. 또, 도 1(a)의 평면도에 있어서는, 이해하기 쉽게 하기 위해 최상층의 절연 보호막의 일부를 잘라내어 나타내고 있다. 또한, 도 2는, 기억부(17)와 비오믹성 소자(20)의 구성을 나타내기 위한 요부의 부분 확대도로, (a)는 평면도, (b)는 2A-2A선을 따른 단면도이다.
본 실시예의 비휘발성 반도체 기억 장치(10)는, 기판(11)과, 이 기판(11)상에 형성된 스트라이프 형상의 하층 전극 배선(15)과, 하층 전극 배선(15)을 포함하는 기판(11)상에 배치되고, 하층 전극 배선(15)과 대향하고 있는 위치에 콘택트 홀이 형성된 층간 절연층(16)과, 이 콘택트 홀 안에 실장되고, 하층 전극 배선(15)에 접속하는 저항 변화층(18)과, 저항 변화층(18)과 접속하여, 저항 변화층(18)상에 형성된 비오믹성 소자(20)를 구비하고 있다.
그리고, 상기 비오믹성 소자(20)는, 본 실시예에서는 금속 전극체층인 실장 전극(19)과 상부 전극(22)과 절연체층(21)의 3층의 적층 구성으로 이루어지는 MIM 다이오드이며, 콘택트 홀 안에 상기 적층 구성 중 어느 1층, 즉, 금속 전극체층인 실장 전극(19)이 콘택트 홀 안에 실장 형성되어 있다. 또한, 상기 적층 구성의 그 밖의 층, 즉, 절연체층(21)과 상부 전극(22)은, 콘택트 홀의 개구보다 큰 형상(면 적)을 갖고, 또한 층간 절연층(16)상에 형성되어 있다.
또한, 본 실시예의 경우에는, 상기 절연체층(21)과 상부 전극(22)이 하층 전극 배선(15)에 대하여 교차하는 스트라이프 형상으로 층간 절연층상에 형성되어 있고, 상부 전극(22)은 상층 전극 배선의 일부를 구성하고 있다. 그리고, 저항 변화층(18)과, 이 저항 변화층(18)에 접속하고 있는 영역의 하층 전극 배선(15a)과, 실장 전극(19)에 의해 기억부(17)를 구성하고 있다. 저항 변화층(18)으로서는, 철을 포함하는 산화물, 예컨대, 사산화삼철(Fe3O4)이 저항 변화 특성의 안정성이나 제작의 재현성 등의 면에서 바람직하다. 또한, 실장 전극(19), 절연체층(21) 및 상부 전극(22)의 3층의 적층 구성으로 비오믹성 소자(20)인 MIM 다이오드를 구성하고 있다. 또, 도 1에 나타내는 바와 같이, 절연체층(21)과 상부 전극(22)은, 기억부(17)와 비오믹성 소자(20)가 매트릭스 형상으로 형성된 영역 밖까지 연장되어 있고, 상부 전극(22)은 이 매트릭스 영역 밖에서 상층 전극 배선(27)에 접속하고 있다. 또한, 매트릭스 영역 내에서는, 상부 전극(22)이 상층 전극 배선으로서도 기능하고 있다.
또한, 본 실시예에 있어서는, 기판(11)으로서 실리콘 단결정 기판을 이용하여 트랜지스터 등의 능동 소자(12)를 집적한 반도체 회로를 갖는다. 도 1에서는, 능동 소자(12)는, 소스 영역(12a), 드레인 영역(12b), 게이트 절연막(12c) 및 게이트 전극(12d)으로 이루어지는 트랜지스터를 나타내고 있지만, 이들 능동 소자(12)뿐만 아니라, 일반적으로 DRAM 등의 메모리 회로에 필요한 소자를 포함한다.
하층 전극 배선(15) 및 상층 전극 배선(27)은, 기억부(17) 및 비오믹성 소자(20)가 형성된 매트릭스 영역과는 다른 영역에서 능동 소자(12)에 각각 접속되어 있다. 즉, 도 1에 있어서는, 하층 전극 배선(15)은, 실장 도체(24, 25) 및 반도체 전극 배선(26)을 통해서 능동 소자(12)의 소스 영역(12a)에 접속되어 있다. 또, 상층 전극 배선(27)에 대해서도, 실장 도체(28)를 통해서 마찬가지로 별도의 능동 소자(도시하지 않음)에 접속되어 있다.
하층 전극 배선(15)은, 예컨대, Ti-Al-N 합금, Cu 혹은 Al을 이용하여 스퍼터링에 의해 성막하여, 노광 프로세스와 에칭 프로세스를 거쳐 용이하게 형성할 수 있다. 또한, 기억부(17)를 구성하는 저항 변화층(18)은, 상기한 철산화물인 사산화삼철뿐만 아니라, 산화타이타늄, 산화바나듐, 산화코발트, 산화니켈, 산화아연, 니오브산화막 등의 천이금속 산화물을 이용하여, 스퍼터링법 등으로 형성하더라도 좋다. 이러한 천이금속 산화물 재료는, 임계값 이상의 전압 또는 전류가 인가되었을 때에 특정한 저항값을 나타내고, 그 저항값은 새롭게 일정한 크기의 펄스 전압 또는 펄스 전류가 인가될 때까지는, 그 저항값을 계속 유지한다.
또한, 층간 절연층(16)으로서는, 절연성의 산화물 재료를 이용할 수 있다. 구체적으로는, CVD법에 의한 산화실리콘(SiO)이나 오존(O3)과 테트라에톡시실레인(TEOS)을 이용하여 CVD법에 의해 형성한 TEOS-SiO막 혹은 실리콘질화(SiN)막을 이용할 수 있다. 또한, 저유전율 재료인 실리콘탄질화(SiCN)막이나 실리콘탄산화(SiOC)막 혹은 실리콘불소산화(SiOF)막 등을 이용하더라도 좋다.
다음으로, 비오믹성 소자(20)로서는, 예컨대, 실장 전극(19), 상부 전극(22)으로서, 탄탈(Ta), 알루미늄(Al), 혹은 이들의 조합을 이용하고, 절연체층(21)으로서 질화실리콘(SiN)을 적층한 구성의 MIM 다이오드를 이용할 수 있다. 또, 전극으로서는 Al뿐만 아니라, Ti나 Cr을 이용할 수도 있지만, 이들을 이용하는 경우에는 배선 저항이 커지므로, Al이나 Cu 등으로 이루어지는 박막을 더 적층 형성하는 것이 바람직하다.
도 3은, 본 실시예의 비휘발성 반도체 기억 장치(10)의 개략적인 회로 구성을 설명하는 블록도이다. 도 1에 나타내는 바와 같이, 기억부(17)와 비오믹성 소자(20)가 직렬로 접속되고, 기억부(17)의 일단이 하층 전극 배선(15)에 접속되고, 비오믹성 소자(20)의 일단이 상층 전극 배선(27)에 접속되어 있다. 하층 전극 배선(15)은, 비트선 디코더(6) 및 판독 회로(7)에 접속되어 있다. 또한, 상층 전극 배선(27)은, 워드선 디코더(5)에 접속되어 있다. 이와 같이, 하층 전극 배선(15)이 비트선이고, 상층 전극 배선(27)이 워드선이 되고, 이들이 매트릭스 형상으로 배치되어 있다. 또한, 비트선 디코더(6), 워드선 디코더(5) 및 판독 회로(7)로 주변 회로가 구성되지만, 이들 주변 회로는, 예컨대, MOSFET으로 이루어지는 능동 소자(12)에 의해 구성되어 있다.
다음으로, 도 4로부터 도 7을 이용하여 본 실시예의 비휘발성 반도체 기억 장치(10)의 제조 방법에 대하여 설명한다.
도 4는, 능동 소자(12)가 형성된 기판(11)상에, 층간 절연층(16)까지를 형성하고, 또한 콘택트 홀(29)을 형성하기까지의 공정을 나타내는 도면으로, (a)는 층 간 절연층(16)을 형성한 상태의 단면도, (b)는 콘택트 홀(29)을 형성한 상태의 평면도, (c)는 (b)에 나타내는 4A-4A선에서의 단면을 화살표 방향으로부터 본 단면도이다. 또, (a)의 단면도를 포함하여, 도 5로부터 도 10에 나타내는 단면도는 전부 4A-4A선 단면으로 나타내고 있다.
도 5는, 저항 변화층(18)과 실장 전극(19)을 콘택트 홀(29)에 실장하는 공정을 나타내는 도면으로, (a)는 저항 변화층이 되는 저항 박막층(181)을 형성한 상태의 단면도, (b)는 CMP에 의해 층간 절연층(16)상의 저항 박막층(181)을 제거한 상태의 단면도, (c)는 더욱 오버폴리쉬하여 콘택트 홀(29) 중의 저항 변화층(18)을 일부 제거한 상태의 단면도, (d)는 실장 전극(19)이 되는 전극 박막층(191)을 형성한 상태의 단면도이다.
도 6은, 콘택트 홀(29) 중에, 저항 변화층(18)과 실장 전극(19)을 실장 형성한 상태의 도면으로, (a)는 평면도, (b)는 4A-4A선에서의 단면을 화살표 방향으로부터 본 단면도이다.
또한, 도 7은, 절연체층(21)과 상부 전극(22)을 형성한 상태의 도면으로, (a)는 평면도, (b)는 단면도이다.
우선, 도 4(a)에 나타내는 바와 같이, 복수의 능동 소자(12), 반도체 전극 배선(26) 및 반도체층간 절연층(13, 14)이 형성되어 있는 기판(11)상에, 하층 전극 배선(15)과 층간 절연층(16)을 형성한다. 반도체 전극 배선(26)에 대해서는, 종래는 알루미늄이 주로 이용되고 있었지만, 최근에는 미세화하더라도 저저항을 실현할 수 있는 구리가 주로 이용되고 있다. 또한, 반도체층간 절연층(13, 14)에 대해서 도, 배선간의 기생 용량의 저감을 위해 불소 함유 산화물(예컨대, SiOF)이나 카본 함유 질화물(예컨대, SiCN) 혹은 유기 수지 재료(예컨대, 폴리이미드)가 이용되고 있다. 본 실시예의 경우에도, 반도체 전극 배선(26)으로서는, 예컨대, 구리를 이용하고, 반도체층간 절연층(13, 14)으로서는, 예컨대, 불소 함유 산화물인 SiOF를 이용할 수 있다.
또, 하층 전극 배선(15)은, 반도체층간 절연층(14) 중에 실장 형성되어 있지만, 이것은 이하와 같이 하면 형성할 수 있다. 즉, 반도체층간 절연층(14)에 하층 전극 배선(15)을 실장하기 위한 스트라이프 형상의 홈과 반도체 전극 배선(26)에 접속하기 위한 콘택트 홀을 형성한다. 이들에 대해서는, 일반적인 반도체 프로세스에서 이용되고 있는 기술을 이용하면 용이하게 형성할 수 있다. 이러한 홈과 콘택트 홀을 형성 후, 하층 전극 배선(15)이 되는 도체막을 형성한 후, 예컨대, CMP를 행함으로써, 도 4(a)에 나타내는 형상의 하층 전극 배선(15)을 형성할 수 있다. 또, 하층 전극 배선(15)으로서는, 상기한 Ti-Al-N 합금 재료 이외에, 예컨대, Cu, Al, Ti-Al 합금 또는 이들의 적층 구성을 이용하더라도 좋다.
다음으로, 도 4(a)에 나타내는 바와 같이, 이 하층 전극 배선(15)을 포함하는 기판(11)상에, 예컨대, CVD법을 이용하여 TEOS-SiO로 이루어지는 층간 절연층(16)을 형성한다. 또, 이 층간 절연층(16)으로서는, 상술한 바와 같이 여러 가지의 재료를 이용할 수 있다.
또한, 그 후, 도 4(b), (c)에 나타내는 바와 같이, 하층 전극 배선(15)상의 층간 절연층(16)에 일정한 배열 피치로 콘택트 홀(29)을 형성한다. 이 콘택트 홀(29)은, 도 4(b)로부터 알 수 있듯이, 하층 전극 배선(15)의 폭보다 작은 외형으로 하고 있다. 또, 도면에서는 사각 형상으로 하고 있지만, 원 형상이더라도 타원 형상이더라도, 혹은 또 다른 형상이더라도 좋다. 이러한 콘택트 홀(29)은, 일반적인 반도체 프로세스에 의해 형성할 수 있으므로, 상세한 설명은 생략한다.
다음으로, 도 5(a)에 나타내는 바와 같이, 콘택트 홀(29)을 포함하는 층간 절연층(16)상에, 저항 변화층(18)이 되는 저항 박막층(181)(제 1 퇴적막)을 형성한다. 본 실시예에서는, 저항 변화층(18)과 동일 재료의 Fe3O4를, 콘택트 홀(29) 내 및 층간 절연층(16)상에 스퍼터링법에 의해 퇴적하여, 저항 박막층(181)은 형성되어 있다. 또, 성막 방법으로서는, 스퍼터링법에 한하지 않고, CVD법이나 ALD법 등을 이용하더라도 좋다.
다음으로, 도 5(b)에 나타내는 바와 같이, CMP 프로세스를 이용하여 층간 절연층(16)의 표면을 덮는 저항 박막층(181)만을 제거하여 콘택트 홀(29) 중에 저항 변화층(18)을 실장 형성한다.
그 후, 도 5(c)에 나타내는 바와 같이, 더욱 오버폴리쉬를 행함으로써, 콘택트 홀(29) 중의 저항 변화층(18)의 일부를 제거한다. 이에 따라, 도 5(c)와 같이, 콘택트 홀(29) 및 저항 변화층(18)(제 1 퇴적막의 잔부)에 의해 형성되는 오목부를 형성할 수 있다. 이 CMP의 오버폴리쉬 기술에 의하면, CMP의 연마 패드가 콘택트 홀(29) 중에 들어갈 수 있는 양(리세스양)만큼, 저항 변화층(18)의 일부를 제거할 수 있다. 따라서, CMP의 오버폴리쉬 기술을 이용하면, 오목부의 깊이 제어가 용이 해져 적절하다.
또, 이와 같이 저항 변화층(18)의 일부를 제거하는 방법으로서는, 오버폴리쉬뿐만 아니라 저항 변화층(18)을 에치백하는 방법이더라도 좋다.
다음으로, 도 5(d)에 나타내는 바와 같이, 콘택트 홀(29)(오목부)을 포함하여 층간 절연층(16)상에, 실장 전극(19)이 되는 전극 박막층(191)(제 2 퇴적막)을 형성한다. 이 전극 박막층(191)은, 본 실시예에서는, 기억부(17)의 일부이고, 또한 비오믹성 소자(20)의 일부도 되는 것으로, 상기 전극 박막층(191)의 재료로서는, 이들 기억부(17)의 일부 및 비오믹성 소자(20)의 일부와 동일 재료의 Al을 이용했다. 또, 이 전극 박막층(191)의 Al 재료는, 도 5(d)에 나타내는 것처럼, 오목부 내 및 층간 절연층(16)상에 퇴적되어 있다.
다음으로, 도 6에 나타내는 바와 같이, CMP 프로세스를 이용하여 층간 절연층(16)의 표면을 덮는 전극 박막층(191)만을 제거하고, 콘택트 홀(29) 중에 실장 전극(19)을 실장 형성한다.
다음으로, 도 7에 나타내는 바와 같이, 실장 전극(19)에 접속하도록 절연체층(21)과 상부 전극(22)을 적층 형성한다. 이 경우에, 이들 절연체층(21)과 상부 전극(22)은 층간 절연층(16)상에, 적어도 콘택트 홀(29)의 개구보다 큰 형상(면적)으로, 또한 하층 전극 배선(15)과 교차하는 스트라이프 형상으로 형성한다. 본 실시예에서는, 실장 전극(19), 상부 전극(22)으로서 알루미늄(Al), 절연체층(21)으로서 SiN을 이용했다. SiN은 스퍼터링법에 의해 형성하는 것으로, 양호한 절연성을 갖고, 또한 치밀한 박막을 용이하게 형성할 수 있다. 이렇게 하여 형성된 비오믹 성 소자(20)인 MIM 다이오드를 흐르는 전류(I)는 (식 1)에 의해 얻어진다. 또, 하기 (식 1)은, 후술(제 3 실시예)하는 금속-반도체-금속(MSM) 다이오드를 이용한 경우에도 성립한다. 단, 여기서는, MSM 다이오드를 이용한 경우의 상세한 설명은 생략한다.
Figure 112009002409301-pct00001
여기서,
Figure 112009002409301-pct00002
또, 식(1)의 기호는, 각각, S : MIM 다이오드의 면적(또는 MSM 다이오드의 면적), n : 캐리어 밀도, μ : 이동도, q : 전자의 전하, d : 절연체층의 두께(MSM 다이오드의 경우는 반도체층의 두께), E : 트랩 깊이, k : 볼츠만 상수, T : 절대 온도, ε0 : 진공의 유전율, εopt : 절연체층(MSM 다이오드의 경우는 반도체층)의 광학적인 비유전율을 가리킨다.
(식 1)로부터 알 수 있듯이, MIM 다이오드를 흐르는 전류는, MIM 다이오드의 면적에 비례한다. 또한, 전류는, 절연체층(21)의 두께를 두껍게 하면, 흐르기 어려워진다. 따라서, 저전압으로 큰 전류 용량을 얻기 위해서는, 절연체층(21)을 얇게 형성할 것이 요구된다. 그러나, 종래의 구성과 같이 콘택트 홀 안에 저항 변화층과 비오믹성 소자를 모두 실장 형성하는 방식으로는, 절연체층(21)을 얇게 형성하면, 절연체층(21) 자체의 내압이 낮아지는 경우가 있다.
또한, 절연체층(21)을 얇게 형성하면, 종래의 MIM 다이오드의 제조 방법(예 컨대, US6034882 호나 US7265000 호 참조)에서는, MIM 다이오드의 제조의 과정에서, 절연체층의 외주 영역에서의 전극 재료 부착에 의한 MIM 다이오드의 상하의 전극끼리 접촉하여 누설하기 쉬워지는 경우가 있다고 생각할 수 있다. 다시 말해, 동 공보에 의하면, MIM 다이오드를 내장하는 메모리 플러그는, 베타상으로 형성된 다층막을 적절한 마스크를 이용하여 일괄 제거함으로써 제조되고 있다. 따라서, 절연체층(21)을 얇게 형성한 경우에는, 종래의 MIM 다이오드의 제조 방법을 이용하면, 이러한 다층막으로부터 제거된 전극 재료의 MIM 다이오드에의 부착에 의한, MIM 다이오드에 있어서의 상하의 전극끼리의 전기적인 접촉이 우려된다.
이에 대하여, 본 실시예의 경우에는, 도 6에 나타내는 바와 같이 실장 전극(19)은 콘택트 홀(29) 중에 완전히 실장되어 있고, 더구나 CMP를 행함으로써 표면을 매우 평활화게 가공할 수 있다. 이러한 평활한 면상에 절연체층(21)을 형성한 경우에는, 그 막 두께를 얇게 하더라도 치밀하고 연속한 막을 얻을 수 있다. 따라서, 절연체층(21)을 얇게 형성하더라도, 절연체층(21) 자체의 내압을 적절히 확보할 수 있다. 또한, 실장 전극(19)은 절연체층(21)에 의해 전체가 덮이므로, 절연체층(21)의 외주 영역에서 실장 전극(19)과 상부 전극(22)이 접촉하여 누설하는 현상도 생기지 않는다. 또한 상부 전극(22)은, 실장 전극(19)보다 바깥쪽에도 배치되어 있으므로, 비오믹성 소자에 흐르는 전류 경로는, 실장 전극의 면적보다 바깥쪽으로 넓게 형성된다. 이 경우, 콘택트 홀(29) 중의 실장 전극(19)으로부터 절연체층(21)의 방향으로, 전계에 의한 전기력선이 넓어지므로, MIM 다이오드의 실효 면적은, 모든 층이 콘택트 홀 안에 실장된 종래의 MIM 다이오드의 면적에 비하 여 커진다. 따라서, 종래에 비하여 큰 전류 용량이고, 또한 특성 격차가 작은 MIM 다이오드 구성으로 이루어지는 비오믹성 소자(20)를 얻을 수 있다.
상층 전극 배선(27)은, 기억부(17)와 비오믹성 소자(20)인 MIM 다이오드가 매트릭스 형상으로 형성된 영역 밖에서 상부 전극(22)에 접속하도록 형성되어 있지만, 이 상층 전극 배선(27)에 대해서도, 하부 전극 배선(15)과 같은 재료를 이용할 수 있다. 그리고, 이 상층 전극 배선(27)을 형성할 때에, 실장 도체(28)도 동시에 형성하고, 이 실장 도체(28)를 통해서 반도체 전극 배선(도시하지 않음)에 접속하고, 도시하지 않는 위치에 마련되어 있는 능동 소자에 전기적으로 접속한다.
그 후, 상부 전극(22) 및 상층 전극 배선(27)을 덮는 절연 보호층(23)을 형성함으로써, 도 1에 나타내는 비휘발성 반도체 기억 장치(10)를 제조할 수 있다.
또, 본 실시예에서는, 절연체층(21)으로서 SiN을 이용하는 MIM 다이오드의 경우에 대하여 설명했지만, 본 발명은 이것에 한정되지 않는다. 예컨대, 산화탄탈(TaO), 알루미나(AlO) 혹은 티타니아(TiO)를 이용하더라도 좋다. TaO를 이용하는 경우에는, 예컨대, Ta막을 성막한 후, 드라이 열산화법, 웨트 열산화법, 플라즈마 산화법 혹은 반응성 스퍼터링 방식에 의해 직접 TaOx막을 형성하는 방법 등, 어느 방법이라도 좋다.
다음으로, 도 8로부터 도 10을 이용하여, 본 실시예의 변형예의 제조 방법에 대하여 설명한다. 또, 도 8로부터 도 10에 있어서는, 도면의 간단화를 위해 층간 절연층(14)으로부터 상부의 구성만을 나타내고 있다.
도 8은, 층간 절연층(30)에 마련한 콘택트 홀(29)에 저항 변화층을 실장 형성하는 공정을 나타내는 도면으로, (a)는 콘택트 홀(29)을 형성한 상태의 단면도, (b)는 저항 변화층(18)이 되는 저항 박막층(181)을 형성한 상태의 단면도, (c)는 CMP에 의해 층간 절연층(30)상의 저항 박막층(181)을 제거한 상태의 단면도, (d)는 더욱 오버폴리쉬하여 콘택트 홀(29) 중의 저항 변화층(18)을 일부 제거한 상태의 단면도이다.
도 9는, 콘택트 홀(29) 중에, 저항 변화층(18)과 실장 전극(19)을 실장 형성하고, 절연체층(34)과 상부 전극(35)을 층간 절연층(31) 중에 실장 형성하기 위한 홈(32)을 형성하기까지의 공정을 나타내는 도면으로, (a)는 실장 전극(19)이 되는 전극 박막층(191)을 형성한 상태의 도면이고, (b)는 CMP에 의해 층간 절연층(30)상의 전극 박막층(191)을 제거한 상태의 단면도, (c)는 층간 절연층(31)을 더 형성한 상태의 단면도, (d)는 이 층간 절연층(31)에 홈(32)을 형성한 상태의 단면도이다.
또한, 도 10은, 홈(32) 중에 절연체층(34)과 상부 전극(35)을 실장 형성하는 공정을 나타내는 도면으로, (a)는 절연체층(34)이 되는 절연 박막층(341)과 상부 전극(35)이 되는 전극 박막층(351)을 홈(32)을 포함하는 층간 절연층(31)상에 형성한 상태의 단면도, (b)는 CMP에 의해 층간 절연층(31)상의 전극 박막층(351)과 절연 박막층(341)을 제거하여 홈(32) 중에 실장한 상태의 단면도이다.
우선, 도 8(a)에 나타내는 바와 같이, 하층 전극 배선(15)을 포함하는 기판(도시하지 않음)상에, 예컨대, CVD법을 이용하여 TEOS-SiO로 이루어지는 제 1 절연층(30a)과 이 TEOS-SiO보다 경질의, 예컨대, SiON으로 이루어지는 제 2 절연 층(30b)을 형성한다. 이 제 1 절연층(30a)과 제 2 절연층(30b)에 의해 층간 절연층(30)을 구성하고 있다. 제 2 절연층(30b)은, CMP 프로세스에 있어서의 스토퍼로서 작용하고, 이 제 2 절연층(30b)을 형성함으로써, CMP 프로세스를 용이하게, 또한 확실하게 행할 수 있다. 또한, 그 후, 하층 전극 배선(15)상의 층간 절연층(30)에 일정한 배열 피치로 콘택트 홀(29)을 형성한다. 이 콘택트 홀(29)은, 하층 전극 배선(15)의 폭보다 작은 외형으로 하고 있고, 도 4로부터 도 7에서 설명한 제조 공정 및 형상과 같다.
다음으로, 도 8(b)에 나타내는 바와 같이, 콘택트 홀(29)을 포함하는 층간 절연층(30)상에, 저항 변화층(18)이 되는 저항 박막층(181)(제 1 퇴적막)을 형성한다. 본 실시예에 있어서도, 저항 변화층(18)으로서 Fe3O4를 스퍼터링에 의해 형성했다. 또, 성막 방법으로서는, 스퍼터링뿐만 아니라, CVD법이나 ALD법 등을 이용하더라도 좋다.
다음으로, 도 8(c)에 나타내는 바와 같이, CMP 프로세스를 이용하여 층간 절연층(30)상의 저항 박막층(181)을 제거하고 콘택트 홀(29) 중에 저항 변화층(18)을 실장 형성한다. 이 경우에, 층간 절연층(30)에는, 제 2 절연층(30b)이 마련되어 있으므로, 이 제 2 절연층(30b)이 스토퍼로서 유효하게 작용하여, 층간 절연층(30)은 거의 연마되지 않고서 저항 박막층(181)만을 확실히 제거할 수 있다.
그 후, 도 8(d)에 나타내는 바와 같이, 더욱 오버폴리쉬를 행함으로써, 콘택트 홀(29) 중의 저항 변화층(18)의 일부를 제거한다. 이 오버폴리쉬를 행할 때에 도, 제 2 절연층(30b)을 마련하고 있음으로써 층간 절연층(30)은 거의 연마되는 일이 없다. 또, 이와 같이 저항 변화층(18)의 일부를 제거하는 방법으로서는, 오버폴리쉬뿐만 아니라 에치백하는 방법이라도 좋다.
다음으로, 도 9(a)에 나타내는 바와 같이, 콘택트 홀(29)을 포함하여 층간 절연층(30)상에, 실장 전극(19)이 되는 전극 박막층(191)(제 2 퇴적막)을 형성한다. 이 전극 박막층(191)은, 본 실시예에서는 기억부(17)의 일부이고, 또한 비오믹성 소자(20)의 일부도 되는 것으로, Al을 이용했다.
다음으로, 도 9(b)에 나타내는 바와 같이, CMP 프로세스를 이용하여 층간 절연층(30)상의 전극 박막층(191)을 제거하고, 콘택트 홀(29) 중에 실장 전극(19)을 실장 형성한다. 이 경우에도, 층간 절연층(30)에는, 제 2 절연층(30b)이 마련되어 있으므로, 이 제 2 절연층(30b)이 스토퍼로서 유효하게 작용하여, 층간 절연층(30)은 거의 연마되지 않고서 전극 박막층(191)만을 확실히 제거할 수 있다.
다음으로, 도 9(c)에 나타내는 바와 같이, 실장 전극(19)을 포함한 층간 절연층(30)상에, 층간 절연층(31)을 더 형성한다. 이 층간 절연층(31)은, 절연체층(34)과 상부 전극(35)을 실장하기 위해 필요한 두께로 형성하고, 그 재료로서는 TEOS-SiO를 이용하더라도 좋고, 기타 반도체 장치에 있어서 일반적으로 이용되고 있는 층간 절연 재료를 이용하더라도 좋다. 또한, 층간 절연층(30)과 같이, 경질의 절연층을 상층에 형성하는 2층 구성으로 하더라도 좋다.
다음으로, 도 9(d)에 나타내는 바와 같이, 실장 전극(19)이 노출되고, 또한 하층 전극 배선(15)에 교차하는 스트라이프 형상의 홈(32)을 형성한다. 이 가공은 일반적인 반도체 프로세스, 예컨대, 드라이 에칭에 의해 행할 수 있다.
다음으로, 도 10(a)에 나타내는 바와 같이, 홈(32)을 포함하는 층간 절연층(31)상에, 절연체층(34)이 되는 절연 박막층(341)과 상부 전극(35)이 되는 전극 박막층(351)을 형성한다. 이들의 재료로서는, 본 실시예에서 설명한 재료를 같이 이용할 수 있다.
다음으로, 도 10(b)에 나타내는 바와 같이, CMP 프로세스에 의해 층간 절연층(31)상의 전극 박막층(351)과 절연 박막층(341)을 제거하여 홈(32) 중에 절연체층(34)과 상부 전극(35)을 실장한다. 이러한 공정에 의해, 저항 변화층(18)과, 이 저항 변화층(18)을 사이에 갖는 영역의 하층 전극 배선(15a)과 실장 전극(19)에 의해 기억부(17)가 구성되고, 실장 전극(19), 절연체층(34) 및 상부 전극(35)에 의해 비오믹성 소자(33)가 구성된다. 또한, 그 후, 상부 전극을 보호하기 위한 절연 보호층(도시하지 않음)을 형성한다. 이에 따라, 본 실시예의 변형예의 제조 방법에 의한 비휘발성 반도체 기억 장치를 제작할 수 있다.
상기와 같은 제조 방법에 의해 제작한 비휘발성 반도체 기억 장치는, 절연체층(34)과 상부 전극(35)이 층간 절연층(31) 중에 실장되므로, 기억부(17)와 비오믹성 소자(33)를 더 적층하는 경우에, 그 적층 공정을 용이하게 행할 수 있다.
또, 본 변형예의 비휘발성 반도체 기억 장치에서는, 도 10(b)에 나타내는 바와 같이, 상부 전극(35)의 하면 및 양 측면을 덮도록, 대략 U자 형상 단면을 갖는 절연체층(34)이 배치되어 있다. 이 때문에, 층간 절연층(31)의 절연 재료나 상부 전극(35)의 금속 재료의 선택 여하에 따라서는, 이 절연체층(34)에 배리어막의 기 능을 갖게 할 수 있어 유익한 경우가 있다.
(제 2 실시예)
도 11은, 본 발명의 제 2 실시예의 비휘발성 반도체 기억 장치(40)의 구성을 설명하기 위한 단면도이다. 이 비휘발성 반도체 기억 장치(40)는, 도 1에 나타내는 제 1 실시예의 비휘발성 반도체 기억 장치(10)를 기본 구성으로 하고 있고, 층간 절연층, 이 층간 절연층의 콘택트 홀 안에 실장된 저항 변화층 및 비오믹성 소자를 하나의 구성 단위로 하고, 이 구성 단위를 이 기본 구성의 위에 또한 2층 적층한 구성으로 이루어진다. 이와 같이 적층함으로써, 더욱 대용량의 비휘발성 반도체 기억 장치를 실현할 수 있다.
이하, 본 실시예의 비휘발성 반도체 기억 장치(40)의 구성을 간단히 설명한다. 또, 도 1에 나타내는 비휘발성 반도체 기억 장치(10)의 경우에는, 절연체층(21)과 상부 전극(22)은, 기억부(17)와 비오믹성 소자(20)가 매트릭스 형상으로 형성된 영역 밖에서 상층 전극 배선(27)에 접속하는 구성으로 하고 있다. 한편, 본 실시예의 비휘발성 반도체 기억 장치(40)에서는, 상층 전극 배선(27)이 매트릭스 영역 내의 상부 전극(22)상으로도 연장하여 마련되어 있지만, 이에 대해서는 제 2 단째 및 제 3 단째에 붙더라도 같다. 또한, 이 비휘발성 반도체 기억 장치(40)에서는, 기억부와 비오믹성 소자가 각각 3단씩 적층되어 있으므로, 제 1 단째, 제 2 단째 및 제 3 단째의 각각의 구성 요건을 이해하기 쉽게 하기 위해, 제 1 단째에 대해서는 제 1, 제 2 단째에 대해서는 제 2, 제 3 단째에 대해서는 제 3을 붙여 구별하여 표기한다.
제 1 상층 전극 배선(27)을 포함하는 제 1 층간 절연층(23)상에, 또한 제 2 층간 절연층(47)이 형성되어 있다. 이 제 2 층간 절연층(47)에는, 제 1 기억부(17)에 대응하는 위치에 각각 콘택트 홀이 마련되고, 이 콘택트 홀 안에 제 2 저항 변화층(42)과 제 2 실장 전극(43)이 실장 형성되어 있다. 그리고, 이 제 2 실장 전극(43)에 접속하여, 제 1 상층 전극 배선(27)에 교차하는 스트라이프 형상으로 제 2 절연체층(45), 제 2 상부 전극(46) 및 제 2 상층 전극 배선(49)이 형성되어 있다. 또한, 이들을 실장하도록 제 3 층간 절연층(48)이 형성되어 있다.
제 2 상층 전극 배선(49)과 제 3 층간 절연층(48)상에 제 4 층간 절연층(52)이 형성되어 있다. 이 제 4 층간 절연층(52)에는, 제 1 기억부(17) 및 제 2 기억부(41)에 대응하는 위치에 콘택트 홀이 마련되고, 이 콘택트 홀 안에 제 3 저항 변화층(54)과 제 3 실장 전극(55)이 실장 형성되어 있다. 그리고, 이 제 3 실장 전극(55)에 접속하여, 제 2 상층 전극 배선(49)에 교차하는 스트라이프 형상으로 제 3 절연체층(57), 제 3 상부 전극(58) 및 제 3 상층 전극 배선(59)이 형성되어 있다. 또한, 이들을 실장 보호하기 위해 절연 보호층(60)이 형성되어 있다.
또, 제 2 저항 변화층(42), 이 제 2 저항 변화층(42)을 사이에 갖는 영역의 제 1 상층 전극 배선(27a) 및 제 2 실장 전극(43)으로 제 2 기억부(41)를 구성하고 있다. 또한, 제 2 실장 전극(43), 제 2 절연체층(45) 및 제 2 상부 전극(46)으로 제 2 비오믹성 소자(44)를 구성하고 있다. 또한, 제 3 저항 변화층(54), 이 제 3 저항 변화층(54)을 사이에 갖는 영역의 제 2 상층 전극 배선(49a) 및 제 3 실장 전극(55)으로 제 3 기억부(53)를 구성하고 있다. 또한, 제 3 실장 전극(55), 제 3 절연체층(57) 및 제 3 상부 전극(58)으로 제 3 비오믹성 소자(56)를 구성하고 있다.
또한, 하층 전극 배선(15)은, 실장 도체(24, 25)와 반도체 전극 배선(26)을 통해서 능동 소자(12)의 소스 영역(12a)에 접속하고 있다. 또한, 제 1 상층 전극 배선(27)에 대해서도 마찬가지로, 실장 도체(도시하지 않음)와 반도체 전극 배선(도시하지 않음)을 통해 별도의 능동 소자(도시하지 않음)에 접속되어 있다. 또한, 제 2 상층 전극 배선(49)은, 도 11에 나타내는 바와 같이 실장 도체(24, 25, 50, 51)와는 반도체 전극 배선(26)을 통해서 별도의 능동 소자(12)의 소스 영역(12a)에 접속되어 있다. 또한, 제 3 상층 전극 배선(59)에 대해서도, 제 1 상층 전극 배선(27)과 마찬가지로 실장 도체(도시하지 않음)와 반도체 전극 배선(도시하지 않음)을 통해 별도의 능동 소자(도시하지 않음)에 접속되어 있다.
제 1 단째의 하층 전극 배선(15)과 제 1 상층 전극 배선(27)은, 각각 비트선과 워드선 중 하나가 되어, 도 3에 나타내는 회로의 비트선 디코더와 워드선 디코더에 각각 접속된다. 또한, 제 1 상층 전극 배선(27)과 제 2 상층 전극 배선(49)은, 마찬가지로 각각 비트선과 워드선 중 하나가 되어, 도 3에 나타내는 회로의 비트선 디코더와 워드선 디코더에 각각 접속된다. 단, 제 1 단째에 있어서, 제 1 상층 전극 배선(27)이 비트선을 구성하고 있는 경우에는, 제 2 단째에 있어서도 비트선을 구성하고, 제 2 상층 전극 배선(49)은 워드선을 구성하도록 설계되어 있다. 또한, 제 2 상층 전극 배선(49)이 워드선을 구성하는 경우에는, 제 3 상층 전극 배선(59)은 비트선을 구성하도록 설계되어 있다.
이상과 같이, 본 실시예의 비휘발성 반도체 기억 장치(40)의 경우에는, 각각의 단에 마련한 기억부(17, 41, 53)에 대하여 개별적으로 각각 비오믹성 소자(20, 44, 56)가 마련되어 있으므로, 각각의 단에 마련되어 있는 기억부(17, 33, 45)의 기입과 판독을 안정하게, 또한 확실히 행할 수 있다.
이러한 다단 구성의 기억부와 비오믹성 소자를 갖는 비휘발성 반도체 기억 장치(40)의 제조 공정은, 기본적으로는 제 1 실시예의 비휘발성 반도체 기억 장치(10)에 있어서 설명한 2종류의 제조 공정 중 하나를 반복하면 좋다.
(제 3 실시예)
도 12는, 본 발명의 제 3 실시예에 따른 비휘발성 반도체 기억 장치(70)의 요부인 기억부(75)와 비오믹성 소자(78)의 구성을 나타내는 단면도이다. 본 실시예의 비휘발성 반도체 기억 장치(70)는, 하층 전극 배선(71)이 적어도 2층 구성으로 이루어지고, 저항 변화층(76)에 접속하는 면 쪽에는, 저항 변화층(76) 중에, 하부 배선(72)(후술)을 구성하는 금속 성분이 확산되기 어렵고, 더구나 저항 변화층(76)을 산화, 환원하지 않는 도체 재료를 접속 전극(73)으로서 이용하고 있다. 그리고, 이 접속 전극(73)의 하부에는, 반도체 프로세스에 있어서 일반적으로 이용되고 있는, 예컨대, Al 또는 Cu로 이루어지는 도체 재료를 이용하여 하부 배선(72)이 형성되어 있다.
또한, 저항 변화층(76)과 실장 전극(79) 사이에도, 마찬가지로 접속 전극(77)이 마련되어 있다. 이들 접속 전극(73, 77)은, 예컨대, 백금(Pt), 질화타이타늄(TiN) 혹은 질화탄탈(TaN) 등의 도체 재료를 이용할 수 있다. 또한, 실장 전 극(79)에 접속하고, 하층 전극 배선(71)에 교차하는 스트라이프 형상으로 반도체층(80), 상부 전극(81) 및 접속 전극(82)이 형성되어 있다. 이 접속 전극(82)은 매트릭스 영역 밖까지 연장되어 상층 전극 배선(도시하지 않음)에 접속되어 있지만, 접속 전극(82)을 상층 전극 배선으로서 기능하도록 하더라도 좋다. 그 밖의 구성에 대해서는, 제 1 실시예의 비휘발성 반도체 기억 장치(10)와 같으므로 설명을 생략한다.
이러한 구성에 있어서, 저항 변화층(76), 이 저항 변화층(76)을 사이에 갖는 영역의 접속 전극(73a) 및 실장 형성된 접속 전극(77)으로 기억부(75)를 구성하고 있다. 또한, 금속 전극체층인 실장 전극(79)과 상부 전극(81) 및 반도체층(80)으로 MSM 다이오드로 이루어지는 비오믹성 소자(78)를 구성하고 있다. 그리고, 금속 전극체층인 실장 전극(79)이 콘택트 홀 안에 실장 형성되어 있다.
본 실시예의 경우에는, 이 비오믹성 소자(78)로서, 실장 전극(79)과 상부 전극(81)을 Al로 형성하고, 반도체층(80)으로서 질소 결손형 실리콘질화(SiNX)막을 이용한 MSM 다이오드로 이루어지는 것이 특징이다. 또, 이러한 반도체 특성을 갖는 SiNX막은, 예컨대, Si 타겟을 이용한 질소 가스 분위기 중에서의 리액티브 스퍼터링에 의해 형성할 수 있다. 예컨대, 실온 조건에서, 챔버의 압력을 0.1㎩~1㎩로 하고, Ar/N2 유량을 18sccm/2sccm으로 하여 제작하면 좋다.
또한, 실장 전극(79)과 상부 전극(81)을 Al이 아닌, Pt로 형성하더라도 좋다. 반도체 특성을 갖는 SiNX를 상기 조건으로, 또한 16㎚의 두께로 제작한 경우에 는, 1.6V의 전압 인가로 2.5×103A/㎠의 전류 밀도가 얻어지고, 0.8V의 전압 인가로는 5×102A/㎠의 전류 밀도가 얻어졌다. 따라서, 이들의 전압을 기준으로서 이용하는 경우에는, 온/오프비는 5가 되어, 비휘발성 반도체 기억 장치의 비오믹성 소자로서 충분히 사용 가능한 것을 확인할 수 있었다.
또, 본 실시예에서는, 저항 변화층(76)의 양면에 접속 전극(73, 77)을 마련했지만, 이들은 반드시 필수적이지 않다. 예컨대, 저항 변화층(76)의 재료 선택에 따라, 접속 전극(73, 77)이 불필요해지는 경우가 있고, 이 경우, 제 1 실시예의 비휘발성 반도체 기억 장치(10)와 같은 구성으로 하더라도 좋다.
(제 4 실시예)
도 13은, 본 발명의 제 4 실시예에 따른 비휘발성 반도체 기억 장치(90)의 요부인 기억부(93)와 비오믹성 소자(96)의 구성을 나타내는 단면도이다. 본 실시예의 비휘발성 반도체 기억 장치(90)는, 비오믹성 소자(96)가 p형 반도체층(97)과 n형 반도체층(98)의 적층 구성으로 이루어지는 pn접합 다이오드에 의해 구성되어 있는 것이 특징이다. 또한, 본 실시예의 경우에는, 비오믹성 소자(96)를 구성하는 p형 반도체층(97)이 실장 전극(95)과 함께 콘택트 홀에 실장되어 있는 점에 특징을 갖고 있다. 또, p형 반도체층(97) 대신에, n형 반도체층(98)을 실장 전극(95)과 함게 실장 형성하더라도 좋다.
기억부(93)는, 저항 변화층(94), 이 저항 변화층(94)을 사이에 갖는 영역의 하층 전극 배선(91a) 및 실장 전극(95)에 의해 구성되어 있고, 하층 전극 배 선(91), 층간 절연층(92) 및 상부 전극(99)에 대해서는, 제 1 실시예의 비휘발성 반도체 기억 장치(10)와 같은 구성이다. 또, 상부 전극(99)은 매트릭스 영역 밖에서 상층 전극 배선(도시하지 않음)에 접속하고 있는 것에 대해서도 비휘발성 반도체 기억 장치(10)와 같다.
이러한 pn접합 다이오드를 구성하기 위한 p형 반도체 재료로서는, 예컨대, ZnO, CdO, SnO2, TiO2, CeO2, Fe3O4, WO3, Ta2O5로부터 선택된 하나의 재료를 이용하고, n형 반도체 재료로서는, 예컨대, Fe(1-y)O, NiO, CoO, Cu2O, MnO2로부터 선택된 하나의 재료를 이용할 수 있다. 또한, p형으로 도핑한 실리콘과 n형으로 도핑한 실리콘을 이용할 수도 있다.
또, 본 발명은, 비오믹성 소자가 제 1 실시예에서 설명한 MIM 다이오드, 제 2 실시예에서 설명한 MSM 다이오드 혹은 제 3 실시예에서 설명한 pn접합형 다이오드뿐만 아니라, 예컨대, 반도체층과 실장 전극 또는 반도체층과 상부 전극으로 쇼트키 접속을 구성하는 쇼트키 다이오드이더라도 좋다. 이 경우의 비휘발성 반도체 기억 장치의 구성으로서는, 도 1에 나타내는 비휘발성 반도체 기억 장치(10) 혹은 도 12에 나타내는 비휘발성 반도체 기억 장치(70)와 같은 구성으로 하면 좋다. 단, 비오믹성 소자가, 반도체층과 금속 전극체층의 2층의 적층 구성으로 이루어지는 쇼트키 다이오드인 경우, 금속 전극체층인 실장 전극을 콘택트 홀 안에 실장할 필요가 있다. 또, 이 쇼트키 다이오드를 이용하여, 도 11에 나타내는 적층 구성의 비휘발성 반도체 기억 장치(40)와 같은 구성으로 하는 것도 가능하다.
비오믹성 소자를 쇼트키 다이오드로 한 경우에는, 이하와 같은 효과를 얻을 수 있다. 제 1, 쇼트키 다이오드는 pn접합 다이오드와 달리, 다수 캐리어 소자이므로, 소수 캐리어의 축적이라고 하는 것이 없어, 고속 액세스가 가능해진다. 제 2, pn접합을 형성할 필요가 없으므로, 다이오드 구성이 간단해지고, 또한 그 제조 공정도 간략화할 수 있다. 제 3, pn접합은 온도에 의한 특성 변화가 문제가 되지만, 쇼트키 접합은 온도에 대하여 안정하므로, 제조 공정시의 가열 조건 등에 대한 제약을 넓힐 수 있다.
또한, 예컨대, pn접합 다이오드를 이용하는 경우에는, 다이오드의 순방향 임계값은 높지만(약 0.5V), 예컨대, 티탄실리사이드와 n형 실리콘의 계면을 갖는 쇼트키 다이오드에 있어서는, 순방향의 임계값 전압은 0.2V가 되므로, 판독이나 기입시의 방해를 억제하는 것이 가능해진다.
(제 5 실시예)
도 14는, 본 발명의 제 5 실시예에 따른 비휘발성 반도체 기억 장치(100)의 요부인 기억부(103)와 비오믹성 소자(106)의 구성을 나타내는 도면으로, (a)는 평면도, (b)는 14A-14A선의 단면을 화살표 방향으로부터 본 단면도이다. 본 실시예의 비휘발성 반도체 기억 장치(100)는, 제 1 실시예의 비휘발성 반도체 기억 장치(10)와 기본 구성은 같지만, 비오믹성 소자(106)를 구성하는 절연체층(107)과 상부 전극(108)이, 각각의 기억부(103)마다 분리되어 형성되어 있는 것이 특징이다. 이 때문에, 상층 전극 배선(110)은, 이 비오믹성 소자(106)를 실장하도록 형성된 층간 절연층(109)상에서, 상부 전극(108)에 접속하고, 또한 하층 전극 배선(101)에 교차하는 스트라이프 형상으로 형성되어 있다.
이러한 구성으로 함으로써, 비오믹성 소자(106)와는 독립하여 상층 전극 배선(11)을 마련할 수 있으므로, 각각 최적의 재료를 선택할 수 있다. 또한, 상층 전극 배선(110)을 매트릭스 영역 밖에 마련한 콘택트 홀 안의 실장 도체(도시하지 않음)를 통해서 능동 소자(도시하지 않음)에 접속하는 공정을 간략화할 수 있다.
또, 기억부(103)는, 저항 변화층(104), 이 저항 변화층(104)을 사이에 갖는 영역의 하층 전극 배선(101a) 및 실장 전극(105)에 의해 구성되어 있다. 그리고, 비오믹성 소자(106)는, 금속 전극체층인 실장 전극(105)과 상부 전극(108) 및 절연체층(107)에 의해 구성된 MIM 다이오드로 이루어진다. 이와 같이 비오믹성 소자(106)를 MIM 다이오드로 한 경우에는, 다이오드 면적을 크게, 또한 절연체층(107)을 얇게 형성할 수 있다. 따라서, 전류 용량을 크게 할 수 있을 뿐만 아니라, 특성 격차를 저감하는 것도 가능해진다.
또한, 비오믹성 소자(106)로서는 MIM 다이오드에 한정되지 않고, 절연체층(107) 대신에 반도체층을 이용하면, MSM 다이오드, pn접합형 다이오드 혹은 쇼트키 접합 다이오드 중 어느 구성으로 하는 것도 가능하다. 또한, 제 3 실시예로부터 제 5 실시예의 비휘발성 반도체 기억 장치에 있어서도, 제 2 실시예의 비휘발성 반도체 기억 장치와 같이 적층 구성으로 할 수도 있다.
또, 본 실시예에서는, 비오믹성 소자(106)를 기억부(103)마다 분리하여 마련했지만, 복수개씩 합쳐 분리하더라도 좋다.
상기 설명으로부터, 당업자에 있어서는, 본 발명의 많은 개량이나 다른 실시 예의 창출이 이루어질 수 있다. 따라서, 상기 설명은, 예시로서만 해석되어야하며, 본 발명을 실행하는 최선의 형태를 당업자에 교시할 목적으로 제공된 것이다. 본 발명의 정신을 일탈하는 일 없이, 그 구조 및/또는 기능의 상세를 실질적으로 변경할 수 있다.
예컨대, 이상에 예시한 각 실시예에서는, 저항 변화층이 콘택트 홀 안에 실장되어 있지만, 이것은 어디까지나 일례에 불과하다. 여기서는, 도시를 생략하지만, 하층 전극 배선의 표층 부분을 저항 변화층으로서 구성함으로써, 저항 변화층을 콘택트 홀의 바깥쪽에 배치하더라도 좋다. 그리고, 이 경우, 저항 변화층과 비오믹성 소자 사이는, 콘택트 홀 안에 실장 형성된 적절한 도전체를 이용하여 전기적인 접속을 행하면 좋다.
본 발명의 비휘발성 반도체 기억 장치는, 제조 방법을 간략화하면서, 또한 비오믹성 소자의 특성 격차나 내압의 안정화에 덧붙여 전류 용량을 크게 할 수 있으므로, 비휘발성 기억 장치를 이용하는 여러 가지의 전자 기기 분야에 유용하다.

Claims (13)

  1. 기판과,
    상기 기판상에 형성된 스트라이프 형상의 하층 전극 배선과,
    상기 하층 전극 배선을 포함하는 상기 기판상에 배치되고, 상기 하층 전극 배선과 대향하고 있는 위치에 콘택트 홀이 형성된 층간 절연층과,
    상기 하층 전극 배선에 접속하는 저항 변화층과,
    상기 저항 변화층과 접속하고, 상기 저항 변화층상에 형성된 비오믹성 소자
    를 구비하되,
    상기 비오믹성 소자는, 복수층의 반도체층의 적층 구성, 금속 전극체층과 절연체층의 적층 구성, 또는, 금속 전극체층과 반도체층의 적층 구성으로 이루어지고, 상기 콘택트 홀 안에 상기 적층 구성 중 어느 1층이 실장 형성되고, 또한 상기 적층 구성의 그 밖의 층 내의 반도체층 또는 절연체층은, 상기 콘택트 홀의 개구보다 큰 면적을 갖고, 상기 층간 절연층상에 형성되어 있는 것
    을 특징으로 하는 비휘발성 반도체 기억 장치.
  2. 제 1 항에 있어서,
    상기 층간 절연층, 상기 저항 변화층 및 상기 비오믹성 소자를 하나의 구성 단위로 하고, 상기 구성 단위를 복수개 적층한 것을 특징으로 하는 비휘발성 반도 체 기억 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 비오믹성 소자를 구성하는 상기 적층 구성의 상기 그 밖의 층이, 상기 층간 절연층상에 있어서 상기 하층 전극 배선에 대하여 교차하는 스트라이프 형상으로 형성되어 있는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 비오믹성 소자상에서 상기 비오믹성 소자에 접속하고, 상기 하층 전극 배선에 교차하는 스트라이프 형상의 상층 전극 배선을 더 갖는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 비오믹성 소자가, 절연체층과, 상기 절연체층을 사이에 갖는 금속 전극체층의 3층의 적층 구성으로 이루어지는 MIM 다이오드이며, 상기 저항 변화층측의 상기 금속 전극체층이 상기 콘택트 홀 안에 실장 형성되어 있는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 비오믹성 소자가, 반도체층과, 상기 반도체층을 사이에 갖는 금속 전극체층의 3층의 적층 구성으로 이루어지는 MSM 다이오드이며, 상기 저항 변화층측의 상기 금속 전극체층이 상기 콘택트 홀 안에 실장 형성되어 있는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 비오믹성 소자가, p형 반도체층과 n형 반도체층의 2층의 적층 구성으로 이루어지는 pn접합 다이오드이며, 상기 p형 반도체층 또는 상기 n형 반도체층이 상기 콘택트 홀 안에 실장되어 있는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 비오믹성 소자가, 반도체층과 금속 전극체층의 2층의 적층 구성으로 이루어지는 쇼트키 다이오드(Schottky diode)이며, 상기 금속 전극체층이 상기 콘택트 홀 안에 실장되어 있는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
  9. 기판상에 스트라이프 형상의 하층 전극 배선을 형성하는 공정과,
    상기 하층 전극 배선을 포함하는 상기 기판상에 층간 절연층을 형성하는 공정과,
    상기 층간 절연층의 상기 하층 전극 배선과 대향하는 위치에 콘택트 홀을 형성하는 공정과,
    상기 층간 절연층의 표면측의 일부를 남기고, 상기 콘택트 홀 안에 저항 변화층을 실장 형성하는 공정과,
    상기 콘택트 홀의 표면측에, 비오믹성 소자를 구성하는 적층 구성 중 적어도 1층을 더 실장 형성하는 공정과,
    상기 비오믹성 소자를 구성하는 상기 적층 구성 중 그 밖의 층을 상기 층간 절연층상에, 적어도 상기 콘택트 홀의 개구보다 큰 면적으로 형성하는 공정
    을 포함하는 것을 특징으로 하는 비휘발성 반도체 기억 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 콘택트 홀 안에 상기 저항 변화층을 실장 형성하는 공정은, 상기 콘택트 홀 내 및 상기 층간 절연층상에, 상기 저항 변화층과 동일 재료로 이루어지는 제 1 퇴적막을 형성하는 공정과, 상기 층간 절연층의 표면을 덮는 상기 제 1 퇴적막을 제거하는 공정을 포함하고,
    상기 콘택트 홀의 표면측에 상기 비오믹성 소자를 구성하는 적층 구성 중 1층을 더 실장 형성하는 공정은, 상기 콘택트 홀 안의 상기 제 1 퇴적막의 일부를 제거하고, 상기 콘택트 홀 및 상기 제 1 퇴적막에 의해 이루어지는 오목부를 형성하는 공정과, 상기 오목부 내 및 상기 층간 절연층상에, 상기 1층과 동일 재료로 이루어지는 제 2 퇴적막을 형성하는 공정과, 상기 층간 절연층의 표면을 덮는 상기 제 2 퇴적막을 제거하는 공정을 포함하는 것
    을 특징으로 하는 비휘발성 반도체 기억 장치의 제조 방법.
  11. 청구항 9 또는 청구항 10에 기재된 각 공정을, 복수회 반복함으로써, 상기 저항 변화층과 상기 비오믹성 소자를 적층하는 것을 특징으로 하는 비휘발성 반도체 기억 장치의 제조 방법.
  12. 제 9 항 또는 제 10 항에 있어서,
    상기 비오믹성 소자를 구성하는 상기 적층 구성 중 상기 그 밖의 층을, 상기 층간 절연층상에 있어서 상기 하층 전극 배선에 대하여 교차하는 스트라이프 형상으로 형성하는 것을 특징으로 하는 비휘발성 반도체 기억 장치의 제조 방법.
  13. 제 9 항 또는 제 10 항에 있어서,
    상기 비오믹성 소자상에서 상기 비오믹성 소자에 접속하고, 상기 하층 전극 배선에 교차하는 스트라이프 형상의 상층 전극 배선을 더 형성하는 것을 특징으로 하는 비휘발성 반도체 기억 장치의 제조 방법.
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