WO2013054515A1 - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

不揮発性半導体記憶装置およびその製造方法 Download PDF

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resistance change
resistance
conductive layer
lower electrode
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藤井　覚
伊藤　理
三河　巧
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パナソニック株式会社
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    • H10N70/8833—Binary metal oxides, e.g. TaOx

Definitions

  • the present invention relates to a nonvolatile semiconductor memory device including a variable resistance element, and more particularly to a configuration of a nonvolatile semiconductor memory device excellent in operational stability and a manufacturing method thereof.
  • nonvolatile semiconductor memory devices using a ferroelectric as a capacitor element have already been used in many fields.
  • a resistance change type nonvolatile semiconductor provided with a resistance change element that changes its resistance value by application of an electric pulse and keeps the state.
  • a storage device hereinafter also referred to as ReRAM
  • ReRAM ReRAM
  • Patent Document 1 As a variable resistance nonvolatile semiconductor memory device, a cross-point type ReRAM has been proposed with the aim of reducing the size and increasing the capacity (for example, see Patent Document 1).
  • Patent Document 1 when reading the resistance value of the resistance change layer formed at the intersection where the row and column wirings cross each other, the resistance change layer is used in order to avoid the influence of the resistance change layers of other rows and columns.
  • Patent Document 1 a nonvolatile semiconductor memory device having a structure in which a diode is inserted in series is disclosed. According to Patent Document 1, at least one or more electrode layers or insulator layers (or semiconductor layers) constituting a diode which is a non-ohmic characteristic element are embedded in a contact hole formed in an interlayer insulating film.
  • the interface state of the non-ohmic element can be improved. As a result, it is said that a decrease in breakdown voltage due to electric field concentration or the like and variations thereof can be suppressed, and a current capacity can be increased.
  • a part of a non-ohmic element having an MIM structure is embedded in a memory plug.
  • CMP chemical mechanical polishing
  • the variable resistance layer in the contact hole is partially removed by a method such as over polishing.
  • the CMP process is a process in which a metal (here, electrode) material to be polished is polished while being oxidized using an abrasive called slurry. For this reason, there is a problem that the surface of the electrode material is oxidized to form a deteriorated layer (hereinafter, the deteriorated layer where the surface of the electrode material is oxidized is referred to as “oxidized deteriorated layer”). Furthermore, since it is a process under atmospheric pressure, the electrode material to be polished is exposed to the atmosphere after the CMP process, so that there is a concern that the surface oxidation further proceeds.
  • the window is the resistance value in the high resistance state (for example, the minimum possible resistance value) and the resistance value in the low resistance state (for example, the maximum possible value) for the variable resistance element. This is the difference from the resistance value.
  • an oxidation-reduction reaction is considered (for example, see Patent Document 2).
  • a material having a high standard electrode potential such as platinum or iridium
  • the resistance change layer eg, tantalum oxide. Oxidation and reduction reactions occur, oxygen is exchanged, and a resistance change phenomenon occurs.
  • the forming process is an initialization process (also referred to as a break) performed to change the manufactured resistance change element to a state where the high resistance state and the low resistance state can transition.
  • the endurance characteristic is dependency on repetitive rewrite operations.
  • the present invention solves the above-mentioned conventional problems, and by reducing the parasitic resistance between the lower electrode constituting the variable resistance element and the variable resistance layer, variation in characteristics is small and stable operation is possible. It is an object of the present invention to provide a nonvolatile semiconductor memory device including a variable resistance element having excellent endurance characteristics and a large capacity suitable for high integration, and a manufacturing method thereof.
  • variable resistance nonvolatile semiconductor memory device is a variable resistance nonvolatile semiconductor memory device, which is formed on a substrate, and is formed with an electric pulse. And a resistance change element that continues to hold the changed resistance value, and the resistance change element is formed on the lower electrode layer and on the lower electrode layer.
  • one embodiment of a method for manufacturing a resistance variable nonvolatile semiconductor memory device is a method for manufacturing a resistance variable nonvolatile semiconductor memory device, wherein a resistance value is applied to a substrate by applying an electric pulse.
  • Forming a variable resistance element that keeps changing and maintaining the changed resistance value, and forming the variable resistance element includes: forming a lower electrode layer on the substrate; and forming the variable resistance element on the lower electrode layer.
  • the second conductive layer is formed on the conductive layer and is in contact with the variable resistance layer. On the upper surface of the first conductive layer, an oxidized layer that is an oxidized layer of the first conductive layer is formed. Formed with the second conductive layer; Serial The resistance change layer are formed continuously without being exposed to the atmosphere.
  • the parasitic resistance between the lower electrode constituting the variable resistance element and the variable resistance layer is reduced, the variation of the characteristic of the variable resistance element is small, stable operation is possible, and the durability resistance is excellent.
  • a nonvolatile semiconductor memory device having a variable resistance element suitable for high integration with a capacity is realized.
  • FIG. 1A is a cross-sectional view showing a first configuration example of a variable resistance nonvolatile semiconductor memory device according to Embodiment 1 of the present invention.
  • FIG. 1B is a cross-sectional view showing a second configuration example of the variable resistance nonvolatile semiconductor memory device according to Embodiment 1 of the present invention.
  • FIG. 2 is a cross-sectional photograph of a transmission electron microscope (TEM) of a variable resistance nonvolatile semiconductor memory device according to a comparative example in which the lower electrode layer is formed and exposed to the atmosphere, and then the variable resistance layer is formed. .
  • TEM transmission electron microscope
  • FIG. 3A is a diagram showing an oxygen profile in the film thickness direction of an analysis sample according to a comparative example in which the lower electrode layer is formed and exposed to the atmosphere, and then a resistance change layer is formed.
  • FIG. 3B is a diagram showing an oxygen profile in the film thickness direction of the analytical sample according to Embodiment 1 of the present invention, in which the lower electrode layer and the resistance change layer are continuously formed using the same apparatus.
  • FIG. 4 is a diagram illustrating an example of the evaluation result (resistance characteristics, that is, current flowing through the nonvolatile semiconductor memory device) of the nonvolatile semiconductor memory device according to the present embodiment and the conventional example.
  • FIG. 1 is a diagram showing an oxygen profile in the film thickness direction of an analysis sample according to a comparative example in which the lower electrode layer is formed and exposed to the atmosphere, and then a resistance change layer is formed.
  • FIG. 3B is a diagram showing an oxygen profile in the film thickness direction of the analytical sample according to Embodiment 1 of the present invention, in which
  • FIG. 5 is a diagram showing an example of evaluation results (endurance characteristics, that is, current flowing through the nonvolatile semiconductor memory device when rewriting is repeated) of the nonvolatile semiconductor memory device according to the present embodiment and the conventional example.
  • FIG. 6A is a cross-sectional view showing a first configuration example of the variable resistance nonvolatile semiconductor memory device according to Embodiment 2 of the present invention.
  • FIG. 6B is a cross-sectional view showing a second configuration example of the variable resistance nonvolatile semiconductor memory device according to Embodiment 2 of the present invention.
  • FIG. 7A is a cross-sectional view showing a first configuration example of the variable resistance nonvolatile semiconductor memory device according to Embodiment 3 of the present invention.
  • FIG. 7B is a cross-sectional view showing a second configuration example of the variable resistance nonvolatile semiconductor memory device according to Embodiment 3 of the present invention.
  • FIG. 8A is a cross-sectional view showing a first configuration example of a variable resistance nonvolatile semiconductor memory device according to Embodiment 4 of the present invention.
  • FIG. 8B is a cross-sectional view showing a second configuration example of the variable resistance nonvolatile semiconductor memory device according to Embodiment 4 of the present invention.
  • FIG. 9A is a plan view for explaining the configuration of the nonvolatile semiconductor memory device according to the fifth embodiment of the present invention.
  • FIG. 9B is a diagram illustrating the 1A ⁇ shown in FIG.
  • FIG. 10A is a plan view of a partial enlarged view of the main part for illustrating the configuration of the variable resistance element and the non-ohmic element of the nonvolatile semiconductor memory device in the fifth embodiment
  • FIG. 11 is a block diagram illustrating a schematic circuit configuration of the nonvolatile semiconductor memory device according to the fifth embodiment.
  • FIG. 12A is a diagram illustrating a process of forming up to an interlayer insulating layer on a substrate on which an active element is formed in the method for manufacturing the nonvolatile semiconductor memory device in the fifth embodiment.
  • FIG. 12A is a plan view in a state where contact holes are formed in the method for manufacturing the nonvolatile semiconductor memory device of Embodiment 5, and FIG. 12B (b) is a plan view of FIG. 12B.
  • FIG. 3 is a cross-sectional view of the cross section taken along line 3A-3A shown in FIG.
  • FIG. 12C is a diagram showing a step of forming a lower electrode layer embedded in the contact hole in the method for manufacturing the nonvolatile semiconductor memory device in the fifth embodiment.
  • FIG. 12D is a diagram illustrating a process of removing the lower electrode layer on the interlayer insulating layer by CMP in the method for manufacturing the nonvolatile semiconductor memory device in the fifth embodiment.
  • FIG. 12E is a plan view in a state where the lower electrode layer is embedded in the contact hole in the method for manufacturing the nonvolatile semiconductor memory device of Embodiment 5, and FIG. FIG. 12C is a cross-sectional view of the cross section taken along line 4A-4A shown in FIG.
  • FIG. 12F is a plan view in a state in which the second conductive layer and the resistance change layer are continuously formed in the method for manufacturing the nonvolatile semiconductor memory device according to the fifth embodiment.
  • FIG. 12B is a cross-sectional view of the cross section taken along line 5A-5A shown in FIG. FIG.
  • FIG. 12G is a plan view showing a state in which the upper electrode layer and the non-ohmic element are formed and processed into a desired shape in the method for manufacturing the nonvolatile semiconductor memory device according to the fifth embodiment.
  • (B) of FIG. 12 is a cross-sectional view of the cross section taken along line 6A-6A shown in (a) of FIG. 12G in the arrow direction.
  • variable resistance nonvolatile semiconductor memory device is a variable resistance nonvolatile semiconductor memory device, which is formed on a substrate, and is formed with an electric pulse. And a resistance change element that continues to hold the changed resistance value, and the resistance change element is formed on the lower electrode layer and on the lower electrode layer.
  • the lower electrode layer is composed of at least the first conductive layer and the second conductive layer, and the second conductive layer and the resistance change layer are in contact with each other. For this reason, it is avoided that the oxidized deterioration layer naturally formed in the flattening process of the lower electrode is in contact with the resistance change layer. Therefore, the parasitic resistance due to the contact resistance at the interface between the lower electrode layer and the resistance change layer is avoided. Generation of resistance components is prevented. As a result, in the nonvolatile semiconductor memory device, the current value when the variable resistance layer is in the low resistance state is improved.
  • the difference between the current value in the low resistance state and the current value in the high resistance state, that is, the operation window is enlarged, which is effective in improving the stability of the device and the dependency (endurance) of the number of rewrite operations.
  • the operation window can be enlarged, and stable driving can be realized. Furthermore, the stability of repeated rewrite operations can be improved.
  • the oxygen amount in the vicinity of the interface between the variable resistance layer and the second conductive layer is the oxygen content in the vicinity of the interface between the variable resistance layer and the second conductive layer.
  • the amount of oxygen in the vicinity of the interface is preferably less. Due to the presence of the second conductive layer, it is possible to avoid the presence of an oxidized and deteriorated layer at the interface between the lower electrode layer and the variable resistance layer, thereby suppressing the generation of parasitic resistance components.
  • the second conductive layer and the resistance change layer are continuously formed without being exposed to the atmosphere.
  • the continuous formation of the second conductive layer and the resistance change layer prevents the oxidized deterioration layer from being interposed between those layers, and the second conductive layer and the resistance change layer are in direct contact with each other. Generation of a parasitic resistance component in the variable resistance element is avoided.
  • a non-ohmic element formed on the upper electrode layer wherein the non-ohmic element is formed on the first electrode layer and the first electrode layer formed on the upper electrode layer.
  • the non-ohmic element functions as a switching element, and crosstalk can be prevented. That is, a cross-point type nonvolatile semiconductor memory device that is small and can be increased in capacity is realized.
  • the resistance change layer is preferably an oxygen-deficient metal oxide, and further includes a first resistance change layer and a second resistance change layer, which are metal oxides having different degrees of oxygen deficiency. preferable. Thereby, a resistance change phenomenon occurs more reliably by the oxidation-reduction reaction.
  • one embodiment of a method for manufacturing a resistance variable nonvolatile semiconductor memory device is a method for manufacturing a resistance variable nonvolatile semiconductor memory device, wherein a resistance value is applied to a substrate by applying an electric pulse.
  • Forming a variable resistance element that keeps changing and maintaining the changed resistance value, and forming the variable resistance element includes: forming a lower electrode layer on the substrate; and forming the variable resistance element on the lower electrode layer.
  • the second conductive layer is formed on the conductive layer and is in contact with the variable resistance layer.
  • an oxidized layer that is an oxidized layer of the first conductive layer is formed on the upper surface of the first conductive layer.
  • An oxidized layer that is an oxidized layer of the first conductive layer is formed on the upper surface of the first conductive layer.
  • Serial The resistance change layer are formed continuously without being exposed to the atmosphere.
  • the second conductive layer and the variable resistance layer are exposed to the atmosphere, for example, by continuously forming the second conductive layer and the variable resistance layer with the same apparatus. Therefore, it is possible to avoid the formation of a parasitic resistance component at the interface between the second conductive layer and the resistance change layer. As a result, it is possible to prevent a decrease in current value when the resistance change layer is in a low resistance state. Further, the operation window can be enlarged, and stable driving can be realized. Furthermore, the stability of repeated rewrite operations can be improved.
  • the step of forming the lower electrode layer includes a step of forming a lower electrode material layer for forming the first conductive layer on the substrate, and a step of chemically forming the lower electrode material layer. It includes a step of forming the first conductive layer having the oxidized layer on the upper surface by mechanical polishing and a step of forming the second conductive layer on the first electrode layer.
  • the second conductive layer and the variable resistance layer are formed in the atmosphere by continuously forming the second conductive layer and the variable resistance layer using the same apparatus. By continuously forming the layer without being exposed to, it is possible to avoid contact between the oxidized layer and the variable resistance layer.
  • the oxidized damaged layer does not become a parasitic resistance component, it is possible to prevent a decrease in current value when the variable resistance layer is in a low resistance state. Further, the operation window can be enlarged, and stable driving can be realized. Furthermore, the stability of repeated rewrite operations can be improved.
  • a step of forming a stripe-shaped lower electrode wiring on the substrate a step of forming an interlayer insulating layer on the substrate including the lower electrode wiring, and the lower electrode wiring on the interlayer insulating layer Forming a contact hole at a position opposite to the upper electrode layer, forming a first electrode layer that is a part of a non-ohmic element on the upper electrode layer, and the non-ohmic property on the first electrode layer.
  • the lower electrode material layer on the interlayer insulating layer may be removed.
  • a non-ohmic element is connected to the variable resistance element, thereby realizing a cross-point type nonvolatile semiconductor memory device capable of stable operation.
  • the second conductive layer and the resistance change layer are continuously formed without being exposed to the atmosphere, thereby flattening. Contact between the oxidized layer and the variable resistance layer formed by oxidizing the electrode material in the process is avoided.
  • the operation window of the nonvolatile semiconductor memory device can be enlarged at the same time while performing a planarization process such as CMP for miniaturization, and stable driving can be realized. Furthermore, the stability of repeated rewrite operations can be improved.
  • FIG. 1A is a cross-sectional view showing a configuration example of a variable resistance nonvolatile semiconductor memory device 100a according to Embodiment 1 of the present invention.
  • the variable resistance nonvolatile semiconductor memory device 100a of Embodiment 1 includes (1) a substrate 101, (2) a lower electrode layer 102, an upper electrode layer 104, and the two electrodes. It is comprised with the resistance change element 108 comprised by the resistance change layer 103 pinched
  • the lower electrode layer 102 is at least (1) a first conductive layer 102a and (2) a conductive layer formed on the first conductive layer 102a and in contact with the resistance change layer 103.
  • the lower electrode layer 102 changes resistance with the lower electrode layer 102.
  • a second conductive layer 102c for stabilizing the interface with the layer 103.
  • the lower electrode layer 102 is made of tantalum nitride, titanium nitride, or the like.
  • the first conductive layer 102a and the second conductive layer 102c may be made of the same material, but need not be made of the same material.
  • the first conductive layer 102a may be made of tantalum nitride, while the second conductive layer 102c may be made of titanium nitride.
  • the 2nd conductive layer 102c and the resistance change layer 103 are continuously formed within one apparatus, without being exposed to air
  • the resistance change layer 103 constituting the resistance change element 108 is made of an oxygen-deficient metal oxide such as an oxygen-deficient tantalum oxide.
  • the oxygen-deficient metal oxide means that the composition x of oxygen O is less than the stoichiometrically stable composition when the metal is represented by M, oxygen is O, and the metal oxide is represented by MO x. It is an oxide when it is a composition.
  • the variable resistance layer 103 includes a high-concentration oxygen-containing layer (second variable resistance layer 103b) and a low-concentration oxygen-containing layer as in the nonvolatile semiconductor memory device 100b illustrated in FIG. 1B.
  • the variable resistance layer 103 includes two layers (first variable resistance layer 103a), and the high concentration oxygen-containing layer (second variable resistance layer 103b) is positioned on the side connected to the upper electrode layer 104. May be formed. That is, the resistance change layer 103 may be configured by the first resistance change layer 103a and the second resistance change layer 103b, which are metal oxides having different degrees of oxygen deficiency.
  • the oxygen content of the first resistance change layer (low-concentration oxygen-containing layer) 103a is 44.4 to 65.5 atm%
  • the second resistance-change layer (high-concentration oxygen-containing layer) 103b contains oxygen.
  • the rate was 67.7 to 71.4 atm%. This is because the oxygen content in the vicinity of the upper electrode layer 104 is designed to be high so that resistance change due to oxidation and reduction at the interface between the upper electrode layer 104 and the second resistance change layer 103b can be easily developed. As a result, good memory cell characteristics capable of low voltage driving can be obtained.
  • oxygen deficiency refers to the stoichiometric composition of metal oxide (if there are multiple stoichiometric compositions, the stoichiometric composition having the highest resistance value among them).
  • the ratio of oxygen deficient with respect to the amount of oxygen constituting the oxide A metal oxide having a stoichiometric composition is more stable and has a higher resistance value than a metal oxide having another composition.
  • the oxide having the stoichiometric composition according to the above definition is Ta 2 O 5 , and can be expressed as TaO 2.5 .
  • the oxygen excess metal oxide has a negative oxygen deficiency.
  • the oxygen deficiency is described as including a positive value, 0, and a negative value.
  • the “oxygen content” is the ratio of oxygen in the total number of atoms in the oxide.
  • the oxygen content (O / (Ta + O)) of the stoichiometric composition Ta 2 O 5 is 71.4%. Therefore, the oxygen-deficient tantalum oxide has an oxygen content greater than 0% and less than 71.4%.
  • oxygen content has a correspondence relationship with oxygen deficiency.
  • the oxygen deficiency of the second resistance change layer 103b is greater than the oxygen deficiency of the first resistance change layer 103a. small.
  • the resistance value of the metal oxide used for the resistance change element is higher as the oxygen content is higher.
  • Platinum (Pt), iridium (Ir), palladium (Pd), or the like is used for the upper electrode layer 104 constituting the resistance change element 108.
  • the standard electrode potential for platinum and iridium is about +1.2 eV.
  • the standard electrode potential is one index of the ease of oxidation. If this value is high, it means that it is difficult to oxidize, and if it is low, it means that it is easily oxidized.
  • the greater the difference in the standard electrode potential between the electrode and the variable resistance layer the more likely the resistance change to occur, and the smaller the difference, the less likely the resistance change to occur, so the ease of oxidation plays a major role in the mechanism of the resistance change phenomenon. It is speculated that it is fulfilled.
  • the standard electrode potential indicating the ease of oxidation and reduction of tantalum is ⁇ 0.6 eV, it is lower than the standard electrode potential of platinum and iridium. Therefore, the upper electrode layer 104 and the resistance change layer 103 made of platinum or iridium are used. Oxidation and reduction reactions occur in the resistance change layer 103 in the vicinity of the interface, and oxygen is exchanged to develop a resistance change phenomenon.
  • the lower electrode layer 102 connected to the first resistance change layer 103a having a higher degree of oxygen deficiency may be, for example, tungsten (W), nickel (Ni), tantalum (Ta), titanium (Ti), aluminum (Al ), Tantalum nitride (TaN), titanium nitride (TiN), or the like, a material having a lower standard electrode potential than the metal constituting the first resistance change layer 103a may be used.
  • a metal which comprises the 1st resistance change layer 103a and the 2nd resistance change layer 103b may be used as a metal constituting the resistance change layer 103.
  • a transition metal or aluminum (Al) can be used as a metal constituting the resistance change layer 103.
  • tantalum (Ta), titanium (Ti), hafnium (Hf), zirconium (Zr), niobium (Nb), tungsten (W), nickel (Ni), or the like can be used as the transition metal. Since transition metals can take a plurality of oxidation states, different resistance states can be realized by oxidation-reduction reactions.
  • the resistance change layer 103 by forming the resistance change layer 103 with the laminated structure of the second resistance change layer 103b having a high resistance and a thin film thickness and the first resistance change layer 103a having a low resistance, the voltage applied to the resistance change element 108 More voltage is distributed to the second resistance change layer 103b having a high resistance, and the oxidation-reduction reaction generated in the second resistance change layer 103b can be more easily caused.
  • the first metal constituting the first resistance change layer 103a and the second metal constituting the second resistance change layer 103b may be used for the first metal constituting the first resistance change layer 103a and the second metal constituting the second resistance change layer 103b.
  • the second resistance change layer 103b has a lower degree of oxygen deficiency than the first resistance change layer 103a, that is, has a higher resistance.
  • the standard electrode potential of the second metal is preferably lower than the standard electrode potential of the first metal. It is considered that the resistance change phenomenon occurs when the oxidation-reduction reaction occurs in a minute filament formed in the second resistance change layer 103b having a high resistance, and the resistance value changes.
  • the resistance change phenomenon occurs when the oxidation-reduction reaction occurs in a minute filament formed in the second resistance change layer 103b having a high resistance, and the resistance value changes.
  • titanium oxide (TiO 2 ) titanium oxide
  • the standard electrode potential represents a characteristic that the higher the value is, the more difficult it is to oxidize.
  • the resistance change phenomenon in the variable resistance layer 103 having the laminated structure is caused by a redox reaction in a minute local region formed in the second resistance change layer 103b having a high resistance, and a filament ( It is considered that the resistance value changes when the conductive path) changes.
  • oxygen ions in the resistance change layer 103 are on the second resistance change layer 103b side. Be drawn to. As a result, an oxidation reaction occurs in a minute local region formed in the second resistance change layer 103b, and the degree of oxygen deficiency is reduced. As a result, it is considered that the filaments in the local region are not easily connected and the resistance value is increased.
  • a method for manufacturing the nonvolatile semiconductor memory device 100a of the present embodiment will be described.
  • a first conductive layer 102a constituting the lower electrode layer 102 is formed on a substrate 101 such as a Si wafer.
  • a Ti—Al—N alloy film is formed.
  • Such a Ti—Al—N alloy film is formed in a nitrogen gas atmosphere using a Ti—Al alloy target, for example, at room temperature, with a chamber pressure of 0.03 Pa to 3 Pa and an Ar / N 2 flow rate. It may be fabricated as 20 sccm / 5 sccm to 20 sccm / 30 sccm.
  • the Ti—Al—N alloy film is excellent in film flatness and adhesion strength to the substrate.
  • the second conductive layer 102c and the resistance change layer 103 are continuously formed on the first conductive layer 102a without being exposed to the atmosphere.
  • a tantalum nitride film is formed as the second conductive layer 102c.
  • Such a tantalum nitride film has a chamber pressure of 0.03 Pa to 3 Pa and an Ar / N 2 flow rate of 20 sccm / 5 sccm to 20 sccm / 30 sccm in a nitrogen gas atmosphere using a Ta target, for example, at room temperature. What is necessary is just to produce.
  • a TaO x film is deposited on the second conductive layer 102c by reactive sputtering.
  • Such a TaO x film is formed in an oxygen gas atmosphere using a Ta target, for example, at room temperature, with a chamber pressure of 0.03 Pa to 3 Pa and an Ar / O 2 flow rate of 20 sccm / 5 sccm to 20 sccm / 30 sccm. What is necessary is just to produce. Note that these film formation methods are not limited to the sputtering method, and a CVD method, an ALD method, or the like may be used. Since the second conductive layer 102c contains the same element as the metal (in this case, Ta) constituting the resistance change layer 103, the interface due to the diffusion of the metal element in the resistance change layer 103 due to repeated rewriting work of the resistance change element 108. Changes in profile can be suppressed.
  • the second conductive layer 102c and the resistance change layer 103 By forming the second conductive layer 102c and the resistance change layer 103 by the above manufacturing method, a parasitic resistance component is not present at the interface between the two layers. As a result, the current value in the low resistance state of the variable resistance element 108 increases, and the operation window is expanded. This stabilizes the operation of the nonvolatile semiconductor memory device 100a and improves the endurance characteristics of repeated rewrite.
  • the upper electrode layer 104 made of platinum or iridium is formed by DC sputtering.
  • the iridium film may be manufactured using an iridium target, for example, at room temperature, a chamber pressure of 0.03 Pa to 3 Pa, and an argon flow rate of 20 sccm to 100 sccm.
  • FIG. 2 shows a cross-sectional photograph of a transmission electron microscope (TEM) obtained by enlarging the variable resistance element according to the comparative example. From FIG. 2, it can be seen that there is one layer (oxidation altered layer) having a different contrast between TaN as the lower electrode layer and TaO x layer as the first variable resistance layer.
  • This oxidation-affected layer is presumed to be an oxide layer formed on the surface of the lower electrode by exposing the lower electrode layer to the atmosphere or performing a CMP process that is a planarization step.
  • FIG. 3A is a diagram showing an oxygen profile in the film thickness direction of an analysis sample according to a comparative example in which the lower electrode layer is formed and exposed to the atmosphere, and then a resistance change layer is formed.
  • FIG. 3B shows the oxygen concentration profile in the film thickness direction of the analytical sample according to Embodiment 1 of the present invention, in which the lower electrode layer (strictly speaking, the second conductive layer) and the resistance change layer are continuously formed using the same apparatus.
  • FIG. 3A is a diagram showing an oxygen profile in the film thickness direction of an analysis sample according to a comparative example in which the lower electrode layer is formed and exposed to the atmosphere, and then a resistance change layer is formed.
  • FIG. 3B shows the oxygen concentration profile in the film thickness direction of the analytical sample according to Embodiment 1 of the present invention, in which the lower electrode layer (strictly speaking, the second conductive layer) and the resistance change layer are continuously formed using the same apparatus.
  • the horizontal axis indicates the depth (Depth (nm)) from the top surface of the analysis sample
  • the vertical axis indicates the concentration of the component (intensity; Intensity (counts / sec))
  • a TaN film having a thickness of 20 nm corresponding to the first conductive layer is formed on the Si wafer on which SiN is formed.
  • a TaO x film corresponding to the resistance change layer was formed with a thickness of 30 nm.
  • the specific resistance of the TaO x film in FIGS. 3A and 3B is 1 m ⁇ cm. From the oxygen profile shown in FIG. 3A, it can be seen that an oxygen peak exists on the TaN film side of the TaO x / TaN interface (A portion in the figure). The oxygen peak intensity is 1.8 ⁇ 10 5 (counts / sec).
  • a TaN film having a thickness of 20 nm corresponding to the first conductive layer is formed on the Si wafer on which SiN is formed.
  • a TaN film having a thickness of 5 nm corresponding to the second conductive layer and a TaO x film having a thickness of 30 nm corresponding to the resistance change layer are formed by the same apparatus (that is, without being exposed to the atmosphere). Films were continuously formed.
  • the amount of oxygen in the vicinity of the interface between the resistance change layer 103 and the second conductive layer 102c (the amount of oxygen at the peak in the profile, that is, the local maximum value) is ,
  • the amount of oxygen in the vicinity of the interface between the second conductive layer 102c and the first conductive layer 102a (that is, the oxidized alteration layer, which is an oxidized layer of the first conductive layer 102a) (the amount of oxygen at the peak in the profile, that is, local
  • FIG. 3B Compared to the case where an oxide thin film is formed by a sputtering process while introducing oxygen (FIG. 3B), the case where the TaN electrode film is exposed to the atmosphere and naturally oxidized is oxidized to the TaN film surface. It can be seen from FIG. In the process by the reactive sputtering method, it is presumed that the oxidation state of the electrode surface changes depending on the introduced oxygen flow rate.
  • the specific resistance of the TaO x film of FIGS. 3A and 3B is 1 m ⁇ cm. However, by increasing the flow rate of oxygen introduced during film formation to form a tantalum oxide film having a higher specific resistance, it is shown in part B of FIG. 3B.
  • the oxygen peak intensity at the interface between the 5 nm thick TaN film formed by continuous film formation and the TaO x film as the resistance change layer will increase. Therefore, in the case of a tantalum oxide thin film composition whose oxygen peak intensity is lower than 1.8 ⁇ 10 5 (counts / sec) shown in part A of FIG. 3A, the second conductive layer and the resistance change layer are continuously formed. That is, the effect of suppressing the influence of the parasitic resistance component due to the oxidized alteration layer is expected.
  • the second conductive layer 102c is formed at a position where the lower electrode layer 102 is in contact with the resistance change layer 103. Therefore, even if the second conductive layer 102c is oxidized on the first conductive layer 102a. Even if the deteriorated layer is formed, the influence of the parasitic resistance component due to the oxidized deteriorated layer is suppressed, and a voltage drop other than the resistance change element 108 can be prevented. As a result, when the resistance change layer 103 is in the low resistance state, the value of the current flowing through the resistance change element 108 increases, so that the operation window is enlarged and the operation is stabilized.
  • the resistance change layer has a three-layer structure of Ta 2 O 5 / TaO x (15 m ⁇ cm) / TaO z (1 m ⁇ cm), the lower electrode layer is TaN, The electrical characteristics when the electrode layer was made of iridium were evaluated.
  • FIG. 4 is a diagram showing an example of evaluation results (resistance characteristics, that is, current flowing through the nonvolatile semiconductor memory device) of the nonvolatile semiconductor memory device according to the present embodiment and the conventional example.
  • the nonvolatile semiconductor memory device according to the conventional example in which the variable resistance layer is formed after exposing the lower electrode layer to the atmosphere, the second conductive layer, and the variable resistance layer are exposed in the same device (that is, exposed to the atmosphere).
  • the resistance characteristic read voltage of 0.4 V is applied
  • Black rhombus marks and white rhombus marks respectively indicate current values in the low resistance state and the high resistance state of the nonvolatile semiconductor memory device according to the present embodiment.
  • black triangle marks and white triangle marks indicate current values in the low resistance state and the high resistance state of the nonvolatile semiconductor memory device according to the conventional example, respectively.
  • the initial current value in the low resistance state was 38 ⁇ A.
  • the second conductive layer (TaN thin film having a thickness of 5 nm) and the resistance change layer (TaO x ) are continuously formed with the same apparatus (that is, without being exposed to the atmosphere).
  • the initial current value in the low resistance state was 46 ⁇ A.
  • the nonvolatile semiconductor memory device has a larger initial current value in the low resistance state
  • the oxidized alteration layer becomes a parasitic resistance component due to the effect of introducing the second conductive layer. This is thought to be due to the prevention.
  • FIG. 5 is a diagram showing an example of evaluation results (endurance characteristics, that is, current flowing through the nonvolatile semiconductor memory device when rewriting is repeated) of the nonvolatile semiconductor memory device according to the present embodiment and the conventional example.
  • the nonvolatile semiconductor memory device according to the conventional example in which the variable resistance layer is formed after exposing the lower electrode layer to the atmosphere, the second conductive layer, and the variable resistance layer are exposed in the same device (that is, exposed to the atmosphere).
  • the current flowing in the low resistance state read voltage 0. The current that flows when 2V is applied
  • the horizontal axis represents the number of rewrites
  • the vertical axis represents the current value (“element current”).
  • the black triangle mark indicates the current value in the low resistance state of the nonvolatile semiconductor memory device according to the conventional example.
  • the reading standard of the element current at 0.2 V in the low resistance state of the nonvolatile semiconductor memory device is set to 28 ⁇ A, and this figure shows only the measurement result of the element current value below this reading standard.
  • the nonvolatile semiconductor memory device according to the conventional example has a current value exceeding the reading standard (28 ⁇ A) at a low number of rewrites up to a little less than 40,000 times. Black triangles are not plotted.
  • the nonvolatile semiconductor memory device according to the present embodiment is not plotted in FIG. 5 because the number of rewrites up to 100000 times exceeded 28 ⁇ A of the reading standard.
  • the nonvolatile semiconductor memory device black triangle mark
  • the resistance is changed to the high resistance state.
  • the nonvolatile semiconductor memory device black diamond mark
  • the phenomenon that the resistance value is fixed in the high resistance state is recognized as can be seen from the absence of the measurement points plotted in FIG. There wasn't.
  • the nonvolatile semiconductor memory device in this embodiment has excellent characteristics in that the endurance is also improved by suppressing the influence of the parasitic resistance component.
  • the first conductive layer 102a is made of a Ti—Al—N alloy and the second conductive layer 102c is made of TaN.
  • the present invention is limited to these materials. Do not mean.
  • Embodiment 2 Next, the variable resistance nonvolatile semiconductor memory device according to the second embodiment of the present invention will be described.
  • the oxidation-deteriorated layer is not shown in the cross-sectional structure diagram of the nonvolatile semiconductor memory device, but in this embodiment, the oxidation-deteriorated layer is illustrated in the cross-sectional structure diagram of the nonvolatile semiconductor memory device. To do.
  • FIG. 6A is a cross-sectional view showing a configuration example of a variable resistance nonvolatile semiconductor memory device 200a according to Embodiment 2 of the present invention.
  • variable resistance nonvolatile semiconductor memory device 200a of the second embodiment includes (1) a substrate 201, (2) a lower electrode layer 202, an upper electrode layer 204, and the two electrodes. It is comprised with the resistance change element 208 comprised by the resistance change layer 203 pinched
  • the lower electrode layer 202 is at least (1) a first conductive layer 202a and (2) a conductive layer formed on the first conductive layer 202a and in contact with the resistance change layer 203.
  • the lower electrode layer 202 changes resistance with the lower electrode layer 202.
  • a second conductive layer 202c for stabilizing the interface with the layer 203.
  • an oxidized and altered layer 202b which is a layer obtained by oxidizing the first conductive layer 202a, is shown on the upper surface of the first conductive layer 202a.
  • the first conductive layer 202 a is provided on the substrate 201, and the second conductive layer 202 c is in contact with the resistance change layer 203.
  • the oxidized alteration layer 202b is formed on the upper surface of the first conductive layer 202a, that is, at the interface between the first conductive layer 202a and the second conductive layer 202c in the first conductive layer 202a.
  • the first conductive layer 202a and the second conductive layer 202c may be made of the same material, but are not necessarily made of the same material.
  • the second conductive layer 202c and the resistance change layer 203 are formed continuously in one apparatus without being exposed to the atmosphere.
  • the lower electrode layer 202 is made of tantalum nitride, titanium nitride, or the like.
  • the first conductive layer 202a made of titanium nitride or the like is formed by a CVD process.
  • the oxygen-deficient tantalum oxide which is the resistance change layer 203 formed after this step, is formed by sputtering. Therefore, the lower electrode layer 202 is basically exposed to the atmosphere regardless of the necessity of the planarization process.
  • an oxidized and altered layer 202b formed by oxidizing the surface (upper surface) of the first conductive layer 202a is formed on the surface of the first conductive layer 202a.
  • the resistance change layer 203 constituting the resistance change element 208 is made of an oxygen-deficient metal oxide such as an oxygen-deficient tantalum oxide.
  • the resistance change layer 203 is a high-concentration oxygen-containing layer (second resistance change layer 203b) as in the nonvolatile semiconductor memory device 200b illustrated in FIG. 6B. ) And a low-concentration oxygen-containing layer (first resistance change layer 203a), and the high-concentration oxygen-containing layer (second resistance change layer 203b) is located on the side connected to the upper electrode layer 204.
  • Such a resistance change layer 203 may be formed. That is, the resistance change layer 203 may be configured by the first resistance change layer 203a and the second resistance change layer 203b which are metal oxides having different degrees of oxygen deficiency.
  • the oxygen content of the first resistance change layer (low-concentration oxygen-containing layer) 203a is 44.4 to 65.5 atm%
  • the second resistance-change layer (high-concentration oxygen-containing layer) 203b contains oxygen.
  • the rate was 67.7 to 71.4 atm%. This is because the oxygen content in the vicinity of the upper electrode layer 204 is designed to be high so that a resistance change due to oxidation and reduction at the interface of the upper electrode layer is easily developed. As a result, good memory cell characteristics capable of low voltage driving can be obtained.
  • Platinum or iridium is used for the upper electrode layer 204 constituting the resistance change element 208.
  • the manufacturing method of the nonvolatile semiconductor memory device 200a in the present embodiment is substantially the same as that of the nonvolatile semiconductor memory device 100a in the first embodiment.
  • a process of forming the oxidized alteration layer 202b on the upper surface of the first conductive layer 202a will be described explicitly.
  • a difference from the first embodiment formation of the oxidized deteriorated layer 202b will be described.
  • a titanium nitride thin film is formed by a CVD method. Titanium chloride is used for the source and ammonia is used for the reactive gas.
  • the CVD process is generally suitable for forming the first conductive layer 202a because the coverage characteristic and the embedding characteristic are superior to the sputtering method.
  • oxygen-deficient tantalum oxide is formed on the resistance change layer 203 by sputtering. At this time, the first conductive layer 202a formed by the CVD process is exposed to the atmosphere in order to be taken out from the film forming apparatus once.
  • the first conductive layer 202a is naturally oxidized, and an oxidized and altered layer 202b is formed on the surface (upper surface) of the first conductive layer 202a.
  • the surface of the first conductive layer 202a has a larger amount of oxygen than the sputtering process in which oxygen gas is introduced by natural oxidation. Therefore, the second conductive layer 202c and the resistance change layer 203 are continuously formed in the single device without being exposed to the atmosphere on the oxidized alteration layer 202b.
  • a tantalum nitride thin film is formed as the second conductive layer 202c.
  • the tantalum nitride thin film is produced in a nitrogen gas atmosphere using a Ta target, for example, at room temperature, with a chamber pressure of 0.03 Pa to 3 Pa and an Ar / N 2 flow rate of 20 sccm / 5 sccm to 20 sccm / 30 sccm. That's fine.
  • a TaO x film is deposited on the second conductive layer 202c by reactive sputtering.
  • Such a TaO x film is formed in an oxygen gas atmosphere using a Ta target, for example, at room temperature, with a chamber pressure of 0.03 Pa to 3 Pa and an Ar / O 2 flow rate of 20 sccm / 5 sccm to 20 sccm / 30 sccm. What is necessary is just to produce. Note that these film formation methods are not limited to the sputtering method, and a CVD method, an ALD method, or the like may be used. By continuously forming the second conductive layer 202c and the resistance change layer 203, the resistance change layer 203 and the oxidized deterioration layer 202b do not contact each other.
  • the oxidized deteriorated layer 202b becomes a parasitic resistance component.
  • the current value in the low resistance state of the variable resistance element 208 increases, and the operation window is expanded. This stabilizes the operation of the nonvolatile semiconductor memory device 200a and improves the endurance characteristics of repeated rewriting.
  • an upper electrode layer 204 made of platinum or iridium is formed by DC sputtering.
  • the iridium film may be manufactured using an iridium target, for example, at room temperature, a chamber pressure of 0.03 Pa to 3 Pa, and an argon flow rate of 20 sccm to 100 sccm.
  • the oxidized alteration layer 202b is provided in the lower electrode layer 202, and the second conductive layer 202c in contact with the resistance change layer 203 is formed on the upper surface of the oxidation alteration layer 202b. It has been configured. As a result, the influence of the parasitic resistance due to the oxidized alteration layer 202b at the interface between the lower electrode layer 202 and the resistance change layer 203 is removed.
  • the first conductive layer 202a is made of TiN and the second conductive layer 202c is made of TaN.
  • the present invention is not limited to these materials. It is clear that the same effect can be obtained even if the first conductive layer 202a and the second conductive layer 202c are made of different materials. Further, it is obvious that the same effect can be obtained even if a planarization step (step of planarizing the upper surface of the first conductive layer 202a) is added to the first conductive layer 202a by a CMP process or the like.
  • the following can be said with respect to the amount of oxygen in the vicinity of the interface between the resistance change layer 203 and the second conductive layer 202c. That is, as apparent from FIG. 3B, in the nonvolatile semiconductor memory devices 200a and 200b, the amount of oxygen in the vicinity of the interface between the resistance change layer 203 and the second conductive layer 202c is the second conductive layer 202c and the first conductive layer 202a. Less than the amount of oxygen in the vicinity of the interface (that is, the oxidized deteriorated layer 202b).
  • the nonvolatile semiconductor memory device according to the present embodiment has a structure in which a non-ohmic element is stacked on the variable resistance element according to the first embodiment.
  • FIG. 7A is a cross-sectional view showing a configuration example of a variable resistance nonvolatile semiconductor memory device 300a according to Embodiment 3 of the present invention.
  • the variable resistance nonvolatile semiconductor memory device 300a of Embodiment 3 includes (1) a substrate 301, (2) a lower electrode layer 302, an upper electrode layer 304, and the two electrodes.
  • a variable resistance element 308 composed of the sandwiched variable resistance layer 303; and (3) a current limiting element (bidirectional diode) composed of the first electrode layer 305, the semiconductor layer 306, and the second electrode layer 307.
  • the lower electrode layer 302 is at least (1) a first conductive layer 302a and (2) a conductive layer formed on the first conductive layer 302a and in contact with the resistance change layer 303.
  • the lower electrode layer 302 has a resistance change with the lower electrode layer 302.
  • a second conductive layer 302c for stabilizing the interface with the layer 303.
  • an oxidized and deteriorated layer which is an oxidized layer of the first conductive layer 302a, is formed on the upper surface of the first conductive layer 302a.
  • the illustration is omitted.
  • the first conductive layer 302a and the second conductive layer 302c may be made of the same material, but are not necessarily made of the same material.
  • the second conductive layer 302c and the resistance change layer 303 are formed continuously in one device without being exposed to the atmosphere.
  • a non-ohmic element 309 is stacked on the resistance change element 308. Below, the point regarding manufacture of a non-ohmic element is demonstrated.
  • a first electrode layer 305 made of tantalum nitride is formed on the upper electrode layer 304.
  • a so-called reactive sputtering method is used in which a metal tantalum target is sputtered in a mixed gas atmosphere of argon and nitrogen.
  • the pressure is set to 0.08 to 2 Pa
  • the substrate temperature is set to 20 to 300 ° C.
  • the flow rate ratio of nitrogen gas is 2.
  • the film formation time is adjusted so that the thickness of the tantalum nitride film becomes 20 to 100 nm after setting the power to 100% to 1300 W and 50% to 50%.
  • the nitrogen-deficient silicon nitride film is a silicon nitride film having a lower nitrogen content than a silicon nitride film (Si 3 N 4 ) having a stoichiometric composition.
  • the nitrogen-deficient silicon nitride film for example, a method of sputtering a polycrystalline silicon target in a mixed gas atmosphere of argon and nitrogen, so-called reactive sputtering method, is used.
  • the pressure is set to 0.08 to 2 Pa
  • the substrate temperature is set to 20 to 300 ° C.
  • the flow rate ratio of nitrogen gas ratio of the flow rate of nitrogen to the total flow rate of argon and nitrogen
  • the film formation time is adjusted so that the thickness of the silicon nitride film is 5 to 20 nm after setting the power to 100% and DC power to 100 to 1300 W.
  • the non-ohmic element 309 functions as a bidirectional MSM diode.
  • a resistance change layer 303 is a high-concentration oxygen-containing layer (second resistance change layer 303b) as in the nonvolatile semiconductor memory device 300b illustrated in FIG. 7B. ) And a low-concentration oxygen-containing layer (first resistance change layer 303a), and the high-concentration oxygen-containing layer (second resistance change layer 303b) is located on the side connected to the upper electrode layer 304.
  • a resistance change layer 303 may be formed. That is, the resistance change layer 303 may be composed of the first resistance change layer 303a and the second resistance change layer 303b, which are metal oxides having different degrees of oxygen deficiency.
  • non-ohmic element 309 is not limited to the bidirectional MSM diode, but is a bidirectional MIM diode (a diode composed of two electrode layers and an insulator layer sandwiched between the two electrode layers). It may be.
  • the second conductive layer 302c is formed where the lower electrode layer 302 is in contact with the resistance change layer 303, whereby the first conductive layer 302a is formed. Even if the oxidized deteriorated layer is formed thereon, the influence of the parasitic resistance component by the oxidized deteriorated layer is suppressed, and a voltage drop other than the resistance change element 308 is prevented. As a result, when the resistance change layer 303 is in the low resistance state, the value of the current flowing through the resistance change element 308 increases, so that the operation window is enlarged and the operation is stabilized.
  • the nonvolatile semiconductor memory device according to the present embodiment has a structure in which a non-ohmic element is stacked on the variable resistance element according to the second embodiment.
  • FIG. 8A is a cross-sectional view showing a configuration example of a variable resistance nonvolatile semiconductor memory device 400a according to Embodiment 4 of the present invention.
  • the variable resistance nonvolatile semiconductor memory device 400a of Embodiment 4 includes (1) a substrate 401, (2) a lower electrode layer 402, an upper electrode layer 404, and the two electrodes.
  • a variable resistance element 408 composed of the sandwiched variable resistance layer 403; and (3) a current limiting element (bidirectional diode) composed of the first electrode layer 405, the semiconductor layer 406, and the second electrode layer 407.
  • the lower electrode layer 402 is at least (1) a first conductive layer 402a and (2) a conductive layer formed on the first conductive layer 402a and in contact with the resistance change layer 403.
  • the lower electrode layer 402 has a resistance change with the lower electrode layer 402.
  • a second conductive layer 402c for stabilizing the interface with the layer 403.
  • an oxidized and altered layer 402b which is a layer obtained by oxidizing the first conductive layer 402a, is shown on the upper surface of the first conductive layer 402a.
  • the first conductive layer 402a and the second conductive layer 402c may be made of the same material, but are not necessarily made of the same material.
  • the second conductive layer 402c and the resistance change layer 403 are continuously formed without being exposed to the atmosphere.
  • a non-ohmic element 409 is stacked on the variable resistance element 408. Below, the point regarding manufacture of a non-ohmic element is demonstrated.
  • a first electrode layer 405 made of tantalum nitride is formed on the upper electrode layer 404.
  • a so-called reactive sputtering method is used in which a metal tantalum target is sputtered in a mixed gas atmosphere of argon and nitrogen.
  • the pressure is set to 0.08 to 2 Pa
  • the substrate temperature is set to 20 to 300 ° C.
  • the flow rate ratio of nitrogen gas ratio of the flow rate of nitrogen to the total flow rate of argon and nitrogen
  • the film formation time is adjusted so that the thickness of the tantalum nitride film becomes 20 to 100 nm after setting the power to 100% and DC power to 100 to 1300 W.
  • a nitrogen-deficient silicon nitride film is formed as the semiconductor layer 406, and tantalum nitride is formed as the second electrode layer 407.
  • the nitrogen-deficient silicon nitride film for example, a method of sputtering a polycrystalline silicon target in a mixed gas atmosphere of argon and nitrogen, so-called reactive sputtering method, is used.
  • the pressure is set to 0.08 to 2 Pa
  • the substrate temperature is set to 20 to 300 ° C.
  • the flow rate ratio of nitrogen gas ratio of the flow rate of nitrogen to the total flow rate of argon and nitrogen
  • the film formation time is adjusted so that the thickness of the silicon nitride film is 5 to 20 nm after setting the power to 100% and DC power to 100 to 1300 W.
  • the non-ohmic element 409 functions as a bidirectional MSM diode.
  • a resistance change layer 403 is a high-concentration oxygen-containing layer (second resistance change layer 403b) as in the nonvolatile semiconductor memory device 400b illustrated in FIG. 8B.
  • a low-concentration oxygen-containing layer first resistance change layer 403a
  • the high-concentration oxygen-containing layer second resistance change layer 403b
  • Such a resistance change layer 403 may be formed. That is, the resistance change layer 403 may be configured by the first resistance change layer 403a and the second resistance change layer 403b, which are metal oxides having different degrees of oxygen deficiency.
  • non-ohmic element 409 is not limited to the bidirectional MSM diode, but is a bidirectional MIM diode (a diode composed of two electrode layers and an insulator layer sandwiched between the two electrode layers). It may be.
  • second conductive layer 402c is formed at a position where lower electrode layer 402 is in contact with resistance change layer 403, whereby first conductive layer 402a is formed.
  • the influence of the parasitic resistance component due to the upper oxidized layer 402b is suppressed, and a voltage drop other than the resistance change element 408 is prevented.
  • the resistance change layer 403 is in the low resistance state, the value of the current flowing through the resistance change element 408 increases, so that the operation window is enlarged and the operation is stabilized.
  • the nonvolatile semiconductor memory device according to the present embodiment has a structure in which the nonvolatile semiconductor memory device according to the second embodiment is arranged in an array.
  • FIG. 9 is a diagram for explaining the configuration of a nonvolatile semiconductor memory device 710 according to Embodiment 5 of the present invention.
  • FIG. 9A is a plan view thereof
  • FIG. 9B is a diagram of FIG. ) Is a cross-sectional view taken along the line 1A-1A shown in the arrow direction.
  • a part of the uppermost insulating protective film is notched for easy understanding.
  • the uppermost insulating protective film is not shown.
  • FIG. 10 is a partial enlarged view of a main part for showing the configuration of the resistance change element 717 and the non-ohmic element 721.
  • FIG. 10 (a) is a plan view
  • FIG. 10 (b) is
  • FIG. 2A is a cross-sectional view of a cross section taken along line 2A-2A shown in FIG.
  • the nonvolatile semiconductor memory device 710 of this embodiment includes a substrate 711, stripe-shaped lower electrode wirings (a plurality of rectangular lower electrode wirings arranged at predetermined intervals) 715 formed on the substrate 711, And an interlayer insulating layer 716 provided on the substrate 711 including the lower electrode wiring 715 and having a contact hole formed at a position facing the lower electrode wiring 715, and embedded in the contact hole.
  • the lower electrode layer 718 first conductive layer 718a, oxidized alteration layer 718b, and second conductive layer 718c
  • the resistance change element 717 formed on the lower electrode layer 718, and the resistance change element 717 are formed.
  • the non-ohmic element 721 includes a first electrode layer 722 and a second electrode layer 724 which are metal electrode body layers in this embodiment, and an insulator layer 723 sandwiched between the two metal electrode body layers.
  • This is a MIM diode having a three-layer structure.
  • the insulator layer 723 and the second electrode layer 724 are formed on the interlayer insulating layer in a stripe shape intersecting the lower electrode wiring 715, and the second electrode layer Reference numeral 724 constitutes a part of the upper electrode wiring.
  • the variable resistance layer 719, the lower electrode layer 718 connected to the variable resistance layer 719, and the upper electrode layer 720 constitute a variable resistance element 717.
  • Each lower electrode layer 718 is connected to a lower electrode wiring 715.
  • an oxygen-deficient tantalum oxide for example, TaO x (0 ⁇ x ⁇ 2.5) is preferable from the viewpoint of stability of resistance change characteristics, reproducibility of production, and the like.
  • the oxygen-deficient TaO x can be produced, for example, by a reactive sputtering method.
  • the oxygen content of the resistance change layer 719 can be controlled by adjusting the oxygen flow rate in the sputtering gas.
  • the insulator layer 723 and the second electrode layer 724 extend outside the region where the variable resistance element 717 and the non-ohmic element 721 are formed in a matrix,
  • the two-electrode layer 724 is connected to the upper-layer electrode wiring 729 outside this matrix region.
  • the second electrode layer 724 also functions as an upper layer electrode wiring.
  • a silicon single crystal substrate is used as the substrate 711, and a semiconductor circuit in which active elements 712 such as transistors are integrated is formed on the substrate 711.
  • FIG. 9 illustrates a transistor including a source region 712a, a drain region 712b, a gate insulating film 712c, and a gate electrode 712d as the active element 712.
  • the nonvolatile semiconductor memory device 710 in this embodiment includes In addition to these active elements 712, generally, elements necessary for a memory circuit such as a DRAM are included.
  • the lower electrode wiring 715 and the upper electrode wiring 729 are respectively connected to the active element 712 in a region different from the matrix region in which the variable resistance element 717 and the non-ohmic element 721 are formed. That is, in FIG. 9, the lower electrode wiring 715 is connected to the source region 712a of the active element 712 via the buried conductors 726 and 727 and the electrode wiring 728. Note that the upper-layer electrode wiring 729 is similarly connected to another active element (not shown) through the buried conductor 730.
  • the lower electrode wiring 715 can be easily formed by, for example, forming a film by sputtering using Ti—Al—N alloy, Cu or Al, and performing an exposure process and an etching process.
  • the variable resistance layer 719 constituting the variable resistance element 717 uses not only the above tantalum oxide but also a metal oxide such as titanium oxide, vanadium oxide, cobalt oxide, nickel oxide, zinc oxide, niobium oxide film, You may form by sputtering method etc.
  • a metal oxide material exhibits a specific resistance value when a voltage or current exceeding a threshold value is applied, and the resistance value is newly applied until a pulse voltage or pulse current having a certain magnitude is applied. , Keep its resistance value.
  • an insulating oxide material can be used for the interlayer insulating layer 716.
  • a TEOS-SiO film or a silicon nitride (SiN) film formed by CVD using silicon oxide (SiO) or ozone (O 3 ) and tetraethoxysilane (TEOS) by CVD can be used.
  • a silicon carbonitride (SiCN) film, a silicon carbonation (SiOC) film, a silicon fluorine oxide (SiOF) film, or the like, which is a low dielectric constant material, may be used.
  • the non-ohmic element 72 for example, tantalum (Ta), aluminum (Al), or a combination thereof is used as the second electrode layer 724, and silicon nitride (SiN) is stacked as the insulator layer 723. MIM diodes can be used. Note that not only Al but also Ti or Cr can be used as the electrode. However, when these are used, the wiring resistance increases, so that it is desirable to further form a thin film composed of Al or Cu or the like. .
  • the first electrode layer 722 is preferably composed of a metal nitride composed of a metal constituting the resistance change layer 719. For example, in this embodiment mode, tantalum nitride that is a nitride of tantalum that forms the resistance change layer 719 is preferable as the first electrode layer 722.
  • FIG. 11 is a block diagram illustrating a schematic circuit configuration of the nonvolatile semiconductor memory device 710 of the present embodiment.
  • a resistance change element 717 and a non-ohmic element 721 are connected in series to form a memory cell.
  • One end of the resistance change element 717 is connected to a lower electrode wiring 715, and a non-ohmic element 721 is formed.
  • the non-ohmic element 721 includes the above-described MSM diode and MIM diode.
  • the lower electrode wiring 715 is connected to the bit line decoder 706 and the read circuit 707.
  • the upper layer electrode wiring 729 is connected to the word line decoder 705.
  • the lower electrode wiring 715 is a bit line and the upper electrode wiring 729 is a word line, which are arranged in a matrix.
  • a peripheral circuit is constituted by the bit line decoder 706, the word line decoder 705, and the read circuit 707, and these peripheral circuits are constituted by an active element 712 constituted by, for example, a MOSFET.
  • one word line is selected by the word line decoder 705, and a voltage for writing is applied to the selected one word line, while the bit line decoder In step 706, one bit line is selected, and a write voltage is applied to the selected one bit line.
  • the resistance change element 717 included in the memory cell located at the intersection of the selected word line and the selected bit line enters a high resistance state or a low resistance state according to the applied voltage.
  • one word line is selected by the word line decoder 705, and a read voltage is applied to the selected one word line.
  • one bit line is applied by the bit line decoder 706.
  • a line is selected, and a read voltage is applied to the selected bit line.
  • a current corresponding to the resistance state flows through the resistance change element 717 included in the memory cell located at the intersection of the selected word line and the selected bit line, and the current is detected by the read circuit 707. . Therefore, the resistance state (high resistance state / low resistance state) of the resistance change element 717 included in the selected memory cell is determined according to the current detected by the read circuit 707.
  • FIG. 12A is a diagram showing a process of forming an interlayer insulating layer 716 on a substrate 711 on which an active element 712 is formed.
  • 12A is a plan view in a state where a contact hole 731 is further formed in the interlayer insulating layer 716
  • FIG. 12B is a cross-sectional view taken along line 3A-3A shown in FIG. 12B (a). It is sectional drawing seen in the arrow direction.
  • FIG. 12C is a diagram illustrating a process of forming a lower electrode material layer 7181 that is a layer for forming the lower electrode layer 718 embedded in the contact hole 731.
  • FIG. 12D is a diagram showing a step of removing the lower electrode material layer 7181 on the interlayer insulating layer 716 by CMP.
  • the surface of the lower electrode layer 718 is oxidized by the execution of the CMP process, and the oxidized and altered layer 718b is naturally formed.
  • the lower electrode layer 718 has a laminated structure of the oxidized surface layer 718b on the surface and the first conductive layer 718a in the contact hole that is not deteriorated.
  • FIG. 12E is a plan view in a state in which the first conductive layer 718a and the oxidized alteration layer 718b are embedded in the contact hole 731
  • FIG. 12E is a plan view of FIG. 12E.
  • FIG. 4 is a cross-sectional view of the cross section taken along line 4A-4A shown in the arrow direction.
  • FIG. 12F is a plan view in a state in which the second conductive layer 718c and the resistance change layer 719 are formed, and (b) of FIG. 12F is 5A-5A shown in (a) of FIG. 12F. It is sectional drawing which looked at the cross section of the line
  • FIG. 12A is a plan view in a state where the upper electrode layer 720 and the non-ohmic element 721 are formed and processed into a desired shape
  • FIG. 12G (b) is a plan view of FIG. 12G
  • FIG. 6 is a cross-sectional view of a cross section taken along line 6A-6A shown in the direction of the arrow.
  • a lower electrode wiring 715 and an interlayer insulating layer 716 are formed on a substrate 711 on which a plurality of active elements 712, electrode wirings 728, and interlayer insulating layers 713 and 714 are formed.
  • aluminum is mainly used for the electrode wiring 728, but recently, copper that can realize low resistance even when miniaturized is mainly used.
  • the interlayer insulating layers 713 and 714 are also made of fluorine-containing oxide (for example, SiOF), carbon-containing nitride (for example, SiCN), or an organic resin material (for example, polyimide) in order to reduce the parasitic capacitance between wirings. It is used.
  • fluorine-containing oxide for example, SiOF
  • carbon-containing nitride for example, SiCN
  • organic resin material for example, polyimide
  • copper can be used as the electrode wiring 728
  • SiOF that is a fluorine-containing oxide can be used as the interlayer insulating layers 713 and 714, for
  • the lower electrode wiring 715 is embedded in the interlayer insulating layer 714.
  • This can be formed as follows. That is, a stripe-shaped groove for embedding the lower electrode wiring 715 in the interlayer insulating layer 714 and a contact hole for connecting to the electrode wiring 728 are formed. These can be easily formed by using a technique used in a general semiconductor process. After forming such trenches and contact holes, a conductor film to be the lower electrode wiring 715 is formed, and then, for example, CMP is performed, whereby the lower electrode wiring 715 having a shape as shown in FIG. 12A can be formed. .
  • the lower electrode wiring 715 for example, Cu, Al, Ti—Al alloy, or a laminated structure thereof may be used in addition to the Ti—Al—N alloy material described above.
  • an interlayer insulating layer 716 made of TEOS-SiO is formed on the substrate 711 including the lower electrode wiring 715 by using, for example, a CVD method. Note that various materials can be used for the interlayer insulating layer 716 as described above.
  • contact holes 731 are formed in the interlayer insulating layer 716 on the lower electrode wiring 715 at a constant arrangement pitch.
  • the contact hole 731 has an outer shape smaller than the width of the lower electrode wiring 715, as can be seen from FIG.
  • (a) of FIG. 12B has a quadrangular shape, it may be a circular shape, an elliptical shape, or another shape. Since such a contact hole 731 can be formed by a general semiconductor process, detailed description is omitted.
  • a lower electrode material layer 7181 for forming the lower electrode layer 718 is formed over the interlayer insulating layer 716 including the contact hole 731.
  • tantalum nitride is formed.
  • Such a tantalum nitride film has a chamber pressure of 0.03 Pa to 3 Pa and an Ar / N 2 flow rate of 20 sccm / 5 sccm to 20 sccm / 30 sccm in a nitrogen gas atmosphere using a Ta target, for example, at room temperature. What is necessary is just to produce.
  • the film forming method is not limited to the sputtering method, and a CVD method, an ALD method, or the like may be used.
  • the lower electrode layer 718 is embedded in the contact hole 731 by removing only the lower electrode material layer 7181 covering the surface of the interlayer insulating layer 716 using a CMP process.
  • the surface of the lower electrode layer 718 is oxidized by the execution of the CMP process, and the oxidized and altered layer 718b is naturally formed.
  • the lower electrode layer 718 has a laminated structure of the oxidized surface layer 718b on the surface and the first conductive layer 718a inside the contact hole which is not modified.
  • FIGS. 12E (a) and 12 (b) show a plan view and a sectional view of the state of FIG. 12D, respectively.
  • the second conductive layer 718c and the resistance change layer 719 are continuously formed by the same film forming apparatus so as to be connected to the oxidized deterioration layer 718b.
  • the second conductive layer 718c and the resistance change layer 719 continuously without opening to the atmosphere, it is possible to prevent the oxidized alteration layer from being interposed at the interface between the two layers.
  • the oxidation-affected layer 718b does not become a parasitic resistance component of the resistance change element 717.
  • the current value in the low resistance state of the variable resistance element 717 increases, and the operation window is expanded.
  • the operation of the nonvolatile semiconductor memory device is stabilized, and the endurance characteristic that is rewrite resistance is also improved.
  • a TaO x film is deposited on the second conductive layer 718c and the interlayer insulating layer 716 by reactive sputtering.
  • a TaO x film is formed in an oxygen gas atmosphere using a Ta target, for example, at room temperature, with a chamber pressure of 0.03 Pa to 3 Pa and an Ar / O 2 flow rate of 20 sccm / 5 sccm to 20 sccm / 30 sccm. What is necessary is just to produce.
  • the film forming method is not limited to the sputtering method, and a CVD method, an ALD method, or the like may be used.
  • the upper electrode layer 720, the first electrode layer 722, the insulator layer 723, and the second electrode layer 724 constituting the non-ohmic element 721 are formed on the resistance change layer 719. After forming, it is processed into a desired shape by a dry etching process.
  • An iridium electrode film having a thickness of 50 nm is formed on the upper electrode layer 720 by DC sputtering.
  • the first electrode layer 722 and the second electrode layer 724 are formed of aluminum by a sputtering method.
  • Silicon nitride is formed on the insulator layer 723 by reactive sputtering. SiN is formed by a sputtering method, so that a dense thin film having good insulating properties can be easily formed.
  • the upper layer electrode wiring 729 is formed so as to be connected to the second electrode layer 724 outside the region where the variable resistance element 717 and the MIM diode which is the non-ohmic element 721 are formed in a matrix shape.
  • the same material as that of the lower electrode wiring 715 can be used.
  • the buried conductor 730 is also formed at the same time, and the upper layer electrode wiring 729 is connected to the lower layer semiconductor electrode wiring (not shown) via the buried conductor 730, and a position not shown in the figure. It is electrically connected to the active element provided in.
  • the nonvolatile semiconductor memory device 710 as shown in FIG. 9 can be manufactured.
  • tantalum oxide (TaO), alumina (AlO), or titania (TiO) may be used for the insulator layer 723.
  • TaO any method such as a method of directly forming a TaO x film by a dry thermal oxidation method, a wet thermal oxidation method, a plasma oxidation method or a reactive sputtering method after forming a Ta film may be used. .
  • the nonvolatile semiconductor memory device and the manufacturing method thereof according to the present invention have been described based on the first to fifth embodiments.
  • the present invention is not limited to these embodiments.
  • the present invention includes a form obtained by subjecting the embodiments to various modifications conceived by those skilled in the art, and a form obtained by combining arbitrary components in each embodiment.
  • a transition metal or aluminum (Al) can be used as the metal of the metal oxide constituting the resistance change layer.
  • the transition metal is not limited to tantalum but may be titanium (Ti), hafnium (Hf), zirconium (Zr), niobium (Nb), tungsten (W), nickel (Ni), or the like.
  • the resistance change layer 719 is a single layer, but may be composed of two resistance change layers having different oxygen deficiencies.
  • the first conductive layer is formed on the upper surface of the first conductive layer after the first conductive layer is formed and before the second conductive layer is formed.
  • a step of removing the oxidized deterioration layer may be included.
  • a titanium nitride thin film is formed as the first conductive layer 202a by the CVD method in the same manner as in the second embodiment. Titanium chloride is used for the source and ammonia is used for the reactive gas.
  • the first conductive layer 202a formed by the CVD process is once taken out of the film formation apparatus and exposed to the atmosphere in order to form the resistance change layer 103 later by a sputtering process. As a result, the first conductive layer 202a is naturally oxidized to form an oxidized and altered layer 202b.
  • the oxidized and altered layer 202b is removed by “reverse sputtering” in which Ar gas is introduced to form plasma on the substrate side, and the surface of the substrate is sputtered to clean the surface. Thereafter, in the same manner as in the third embodiment, the second conductive layer 102c and the resistance change layer 103 are continuously formed on the first conductive layer 102a without being exposed to the atmosphere by the same film forming apparatus (sputtering process). Form.
  • a nonvolatile semiconductor memory device is provided.
  • the present invention is a non-volatile semiconductor memory device that can be used in various electronic devices, for example, as a non-volatile semiconductor memory device, in particular, as a non-volatile semiconductor memory device capable of stable operation and improved repeated rewrite characteristics (endurance characteristics). It is useful as a device.
  • Nonvolatile semiconductor memory device 101 201, 301, 401 Substrate 102, 202, 302, 402 Lower electrode layer 102a, 202a, 302a, 402a First conductive layer 102c 202c, 302c, 402c Second conductive layer 103, 203, 303, 403 Resistance change layer 103a, 203a, 303a, 403a First resistance change layer 103b, 203b, 303b, 403b Second resistance change layer 104, 204, 304, 404 Upper electrode layer 108, 208, 308, 408 Resistance change element 202b, 402b Oxidation deteriorated layer 305, 405 First electrode layer 306, 406 Semiconductor layer 307, 407 Second electrode layer 309, 409 Non-ohmic element 705 Wa Word line decoder 706 a bit line decoder 707 readout circuit 710 non-volatile semiconductor

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Abstract

抵抗変化素子を構成する下部電極と抵抗変化層との間の寄生抵抗が低減された抵抗変化素子を備える不揮発性半導体記憶装置を提供する。その不揮発性半導体記憶装置は、基板（２０１）と、基板（２０１）上に形成された抵抗変化素子（２０８）とを備え、抵抗変化素子（２０８）は、基板（２０１）上に形成された下部電極層（２０２）と、下部電極層（２０２）上に形成された抵抗変化層（２０３）と、抵抗変化層（２０３）上に形成された上部電極層（２０４）とを有し、下部電極層（２０２）は、少なくとも、第１導電層（２０２ａ）と、第１導電層（２０２ａ）上に形成され、抵抗変化層（２０３）と接する第２導電層（２０２ｃ）とで構成されており、第１導電層（２０２ａ）の上面には、第１導電層（２０２ａ）が酸化された層である酸化変質層（２０２ｂ）が形成されている。

Description

不揮発性半導体記憶装置およびその製造方法
　本発明は、抵抗変化素子を備える不揮発性半導体記憶装置に関し、特に動作の安定性に優れた不揮発性半導体記憶装置の構成とその製造方法に関する。
　近年、電子機器におけるデジタル技術の進展に伴い、音楽、画像、情報等のデータを保存するために、大容量で、かつ不揮発性の半導体記憶装置の開発が活発に行われている。例えば、強誘電体を容量素子として用いる不揮発性半導体記憶装置は既に多くの分野で用いられている。さらに、このような強誘電体キャパシタを用いる不揮発性半導体記憶装置とは別に、電気的パルスの印加によって抵抗値が変化し、その状態を保持し続ける抵抗変化素子を備える抵抗変化型の不揮発性半導体記憶装置（以下、ＲｅＲＡＭとも呼ぶ）が、通常の半導体プロセスとの整合性を取りやすいという点で注目されている。
　抵抗変化型の不揮発性半導体記憶装置として、小型で大容量化を目指して、クロスポイント型のＲｅＲＡＭが提案されている（例えば、特許文献１参照）。特許文献１には、行および列用の配線がクロスした交点に形成されている抵抗変化層の抵抗値を読み取るときに、他の行や列の抵抗変化層の影響を避けるために抵抗変化層に対して直列にダイオードを挿入した構造の不揮発性半導体記憶装置が開示されている。この特許文献１によれば、非オーミック特性素子であるダイオードを構成する電極層あるいは絶縁体層（または半導体層）の少なくとも１層以上を層間絶縁膜に形成されたコンタクトホールに埋め込み形成することにより、層間絶縁膜と同一平面で、かつ非常に平滑な表面を形成できるので、非オーミック性素子の界面状態を良好にできる。この結果、電界集中等による耐圧の低下やそのばらつきを抑制し、かつ電流容量を大きくすることができるとしている。
国際公開第２００８／０６２６８８号公報 国際公開第２００８／０５９７０１号公報
　ところで、上記特許文献１においては、メモリプラグ内にＭＩＭ構造の非オーミック性素子の一部を埋め込み形成している。この埋め込み工程は、（１）コンタクトホール以外に成膜された抵抗変化層を化学的機械的研磨（ＣＭＰ）で除去し、オーバーポリッシング等の方法によりコンタクトホール内の抵抗変化層を一部除去して凹部を形成する工程と、（２）電極層を成膜する工程と、（３）コンタクトホール以外に形成された電極層をＣＭＰで除去する工程とが必要となる。
　一般的にＣＭＰプロセスは研磨対象となる金属（ここでは電極）材料をスラリーと呼ばれる研磨剤を用いて酸化しながら研磨するプロセスである。このために、電極材料の表面が酸化されて変質層（以下、電極材料の表面が酸化された箇所である変質層を「酸化変質層」という）が形成されるという課題がある。さらに、大気圧下のプロセスであるため、ＣＭＰプロセス後には研磨される電極材料は大気に曝露されるためにさらに表面酸化が進行することが懸念される。この結果、ＣＭＰプロセスにより平坦化した電極層上に抵抗変化素子が設けられている場合には、電極層と抵抗変化層との界面に酸化変質層が存在した構成となる。そのために、酸化変質層が寄生抵抗成分となり抵抗変化素子に印加される電圧が低下する。この結果、低抵抗状態における抵抗変化素子の電流値が低下するために、書き換え動作のウィンドウが減少して安定動作に悪影響を及ぼす。ここで、ウィンドウ（あるいは、動作ウィンドウ）とは、抵抗変化素子について、高抵抗状態での抵抗値（例えば、とり得る最小の抵抗値）と低抵抗状態での抵抗値（例えば、とり得る最大の抵抗値）との差をいう。
　また、金属酸化物の抵抗変化現象のメカニズムの１つとして、酸化還元反応が考えられている（例えば、特許文献２参照）。例えば、白金またはイリジウム等の標準電極電位（酸化および還元のしやすさを示す指標）が高い材料を上部電極層に用いると、上部電極層と抵抗変化層（例えばタンタル酸化物）との界面で、酸化および還元反応が起こり、酸素の授受が行われて、抵抗変化現象が発現する。ところが、上述の酸化変質層が存在する抵抗変化素子では、酸化変質層がもつ寄生抵抗成分の抵抗値によっては抵抗変化素子に十分な電圧が印加されない場合も考えられ、酸化および還元反応を開始するためのフォーミング工程が不十分となり、安定した抵抗変化が行えない可能性がある。さらに、書き換え動作を繰り返すことにより、下部電極での酸素の引抜が不十分になり抵抗変化層の酸素濃度が増加して抵抗変化現象が停止し、エンデュランス特性が劣化することが懸念される。なお、フォーミング工程とは、製造後の抵抗変化素子に対して、高抵抗状態と低抵抗状態とを遷移し得る状態に変化させるために施す初期化工程（ブレイクとも呼ばれる）である。また、エンデュランス特性とは、書き換え動作の繰り返しに対する依存性である。
　本発明は、上記従来の課題を解決するもので、抵抗変化素子を構成する下部電極と抵抗変化層との間の寄生抵抗を低減することにより、特性のばらつきが小さく、安定な作動が可能でエンデュランス特性に優れた大容量で高集積化に適した抵抗変化素子を備える不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。
　上記目的を達成するために本発明に係る抵抗変化型の不揮発性半導体記憶装置の一態様は、抵抗変化型の不揮発性半導体記憶装置であって、基板と、前記基板上に形成され、電気パルスの印加によって抵抗値が変化し、変化した抵抗値を保持し続ける抵抗変化素子とを備え、前記抵抗変化素子は、前記基板上に形成された下部電極層と、前記下部電極層上に形成された金属酸化物から構成される抵抗変化層と、前記抵抗変化層上に形成された上部電極層とを有し、前記下部電極層は、少なくとも、第１導電層と、前記第１導電層上に形成され、前記抵抗変化層と接する第２導電層とで構成されており、前記第１導電層の上面には、当該第１導電層が酸化された層である酸化変質層が形成されている。
　さらに本発明に係る抵抗変化型の不揮発性半導体記憶装置の製造方法の一態様は、抵抗変化型の不揮発性半導体記憶装置の製造方法であって、基板上に、電気パルスの印加によって抵抗値が変化し、変化した抵抗値を保持し続ける抵抗変化素子を形成する工程を含み、前記抵抗変化素子を形成する工程は、前記基板上に下部電極層を形成する工程と、前記下部電極層上に金属酸化物から構成される抵抗変化層を形成する工程と、前記抵抗変化層上に上部電極層を形成する工程とを含み、前記下部電極層は、少なくとも、第１導電層と、前記第１導電層上に形成され、前記抵抗変化層と接する第２導電層とで構成されており、前記第１導電層の上面には、当該第１導電層が酸化された層である酸化変質層が形成されており、前記第２導電層と前記抵抗変化層とは、大気に曝露されることなく連続して形成されている。
　なお、本発明の上記目的、他の目的、特徴、および利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
　本発明により、抵抗変化素子を構成する下部電極と抵抗変化層との間の寄生抵抗が低減され、抵抗変化素子の特性のばらつきが小さく、安定な作動が可能でエンデュランスの劣化耐性に優れた大容量で高集積化に適した抵抗変化素子を備える不揮発性半導体記憶装置が実現される。
　よって、小型で大容量の不揮発性半導体記憶装置を必要とする電子機器が普及してきた今日における本発明の実用的価値は極めて高い。
図１Ａは、本発明の実施の形態１に係る抵抗変化型の不揮発性半導体記憶装置の第一の構成例を示す断面図である。 図１Ｂは、本発明の実施の形態１に係る抵抗変化型の不揮発性半導体記憶装置の第二の構成例を示す断面図である。 図２は、下部電極層を形成後に大気に曝露し、その後に抵抗変化層を形成した、比較例に係る抵抗変化型の不揮発性半導体記憶装置の透過型電子顕微鏡（ＴＥＭ）の断面写真である。 図３Ａは、下部電極層を形成後に大気に曝露し、その後に抵抗変化層を形成した、比較例に係る分析用試料の膜厚方向の酸素プロファイルを示す図である。 図３Ｂは、下部電極層と抵抗変化層とを同一装置で連続形成した、本発明の実施の形態１に係る分析用試料の膜厚方向の酸素プロファイルを示す図である。 図４は、本実施の形態及び従来例に係る不揮発性半導体記憶装置の評価結果の一例（抵抗特性、つまり、不揮発性半導体記憶装置を流れる電流）を示す図である。 図５は、本実施の形態及び従来例に係る不揮発性半導体記憶装置の評価結果の一例（エンデュランス特性、つまり、書き換えを繰り返した場合における不揮発性半導体記憶装置を流れる電流）を示す図である。 図６Ａは、本発明の実施の形態２に係る抵抗変化型の不揮発性半導体記憶装置の第一の構成例を示す断面図である。 図６Ｂは、本発明の実施の形態２に係る抵抗変化型の不揮発性半導体記憶装置の第二の構成例を示す断面図である。 図７Ａは、本発明の実施の形態３に係る抵抗変化型の不揮発性半導体記憶装置の第一の構成例を示す断面図である。 図７Ｂは、本発明の実施の形態３に係る抵抗変化型の不揮発性半導体記憶装置の第二の構成例を示す断面図である。 図８Ａは、本発明の実施の形態４に係る抵抗変化型の不揮発性半導体記憶装置の第一の構成例を示す断面図である。 図８Ｂは、本発明の実施の形態４に係る抵抗変化型の不揮発性半導体記憶装置の第二の構成例を示す断面図である。 図９の（ａ）は、本発明の実施の形態５に係る不揮発性半導体記憶装置の構成を説明する平面図であり、図９の（ｂ）は、図９の（ａ）に示す１Ａ－１Ａ線の断面を矢印方向に見た断面図である。 図１０の（ａ）は、実施の形態５における不揮発性半導体記憶装置の抵抗変化素子と非オーミック性素子の構成を示すための要部の部分拡大図の平面図であり、図１０の（ｂ）は、図１０の（ａ）に示す２Ａ－２Ａ線の断面を矢印方向に見た断面図である。 図１１は、実施の形態５の不揮発性半導体記憶装置の概略の回路構成を説明するブロック図である。 図１２Ａは、実施の形態５の不揮発性半導体記憶装置の製造方法において、能動素子が形成された基板上に層間絶縁層までを形成する工程を示す図である。 図１２Ｂの（ａ）は、実施の形態５の不揮発性半導体記憶装置の製造方法において、コンタクトホールを形成した状態での平面図であり、図１２Ｂの（ｂ）は、図１２Ｂの（ａ）に示す３Ａ－３Ａ線の断面を矢印方向に見た断面図である。 図１２Ｃは、実施の形態５の不揮発性半導体記憶装置の製造方法において、コンタクトホールに埋め込む下部電極層を形成する工程を示す図である。 図１２Ｄは、実施の形態５の不揮発性半導体記憶装置の製造方法において、ＣＭＰにより、層間絶縁層上の下部電極層を除去する工程を示す図である。 図１２Ｅの（ａ）は、実施の形態５の不揮発性半導体記憶装置の製造方法において、コンタクトホール中に下部電極層を埋め込み形成した状態での平面図であり、図１２Ｅの（ｂ）は、図１２Ｅの（ａ）に示す４Ａ－４Ａ線の断面を矢印方向に見た断面図である。 図１２Ｆの（ａ）は、実施の形態５の不揮発性半導体記憶装置の製造方法において、第２導電層と抵抗変化層とを連続して形成した状態での平面図であり、図１２Ｆの（ｂ）は、図１２Ｆの（ａ）に示す５Ａ－５Ａ線の断面を矢印方向に見た断面図である。 図１２Ｇの（ａ）は、実施の形態５の不揮発性半導体記憶装置の製造方法において、上部電極層および非オーミック性素子を形成し所望の形状に加工した状態での平面図であり、図１２Ｇの（ｂ）は、図１２Ｇの（ａ）に示す６Ａ－６Ａ線の断面を矢印方向に見た断面図である。
（本発明の概要）
　上記目的を達成するために本発明に係る抵抗変化型の不揮発性半導体記憶装置の一態様は、抵抗変化型の不揮発性半導体記憶装置であって、基板と、前記基板上に形成され、電気パルスの印加によって抵抗値が変化し、変化した抵抗値を保持し続ける抵抗変化素子とを備え、前記抵抗変化素子は、前記基板上に形成された下部電極層と、前記下部電極層上に形成された金属酸化物から構成される抵抗変化層と、前記抵抗変化層上に形成された上部電極層とを有し、前記下部電極層は、少なくとも、第１導電層と、前記第１導電層上に形成され、前記抵抗変化層と接する第２導電層とで構成されており、前記第１導電層の上面には、当該第１導電層が酸化された層である酸化変質層が形成されている。
　これにより、下部電極層が少なくとも第１導電層と第２導電層とで構成されており、第２導電層と抵抗変化層とが接している。このため、下部電極の平坦化工程等で自然に形成される酸化変質層が抵抗変化層と接してしまうことが回避されるため、下部電極層と抵抗変化層との界面での接触抵抗による寄生抵抗成分の発生が防止される。この結果、不揮発性半導体記憶装置において、抵抗変化層が低抵抗状態にある場合の電流値が向上する。従って、低抵抗状態における電流値と高抵抗状態における電流値との差、即ち、動作ウィンドウが拡大するため、装置の安定動作および書き換え動作回数の依存性（エンデュランス）の改善に効果的である。つまり、酸化変質層が寄生抵抗成分とならないために、抵抗変化層が低抵抗状態にあるときの電流値の低下を防ぐことができる。また、動作ウィンドウを拡大できることが可能になり、安定駆動を実現できる。さらに、繰り返しの書き換え動作の安定性の向上が図れる。
　また、抵抗変化層と第２導電層との界面近傍における酸素量としては、前記抵抗変化層と前記第２導電層との界面近傍における酸素量は、前記第２導電層と前記第１導電層との界面近傍における酸素量よりも少ないのが好ましい。第２導電層の存在により、下部電極層と抵抗変化層との界面において酸化変質層が介在することが回避され、寄生抵抗成分の発生が抑制される。
　また、前記第２導電層と前記抵抗変化層とは、大気に曝露されることなく連続して形成されるのが好ましい。これにより、第２導電と抵抗変化層との連続形成によって、それらの層間に酸化変質層が介在してしまうことが防止され、第２導電層と抵抗変化層とが直接接する構造となるので、抵抗変化素子に寄生抵抗成分が発生することが回避される。
　さらに、前記上部電極層上に形成された非オーミック性素子を備え、前記非オーミック性素子は、前記上部電極層上に形成された第１電極層と、前記第１電極層上に形成された半導体層または絶縁体層と、前記半導体層または絶縁体層上に形成された第２電極層とを有する。これにより、第１電極層と半導体層または絶縁体層と第２電極層とで構成される非オーミック性素子を抵抗変化素子に直列に接続した構成を備えることにより、多素子構成の場合（複数の抵抗変化素子でメモリセルアレイを構成した場合）には、非オーミック性素子がスイッチ素子として機能し、クロストークの防止が可能である。つまり、小型で大容量化が可能なクロスポイント型の不揮発性半導体記憶装置が実現される。
　なお、抵抗変化層としては、酸素不足型の金属酸化物であるのが好ましく、酸素不足度の異なる金属酸化物である第１抵抗変化層と第２抵抗変化層とで構成されるのがさらに好ましい。これにより、酸化還元反応により、より確実に、抵抗変化現象が起こる。
　さらに本発明に係る抵抗変化型の不揮発性半導体記憶装置の製造方法の一態様は、抵抗変化型の不揮発性半導体記憶装置の製造方法であって、基板上に、電気パルスの印加によって抵抗値が変化し、変化した抵抗値を保持し続ける抵抗変化素子を形成する工程を含み、前記抵抗変化素子を形成する工程は、前記基板上に下部電極層を形成する工程と、前記下部電極層上に金属酸化物から構成される抵抗変化層を形成する工程と、前記抵抗変化層上に上部電極層を形成する工程とを含み、前記下部電極層は、少なくとも、第１導電層と、前記第１導電層上に形成され、前記抵抗変化層と接する第２導電層とで構成されており、前記第１導電層の上面には、当該第１導電層が酸化された層である酸化変質層が形成されており、前記第２導電層と前記抵抗変化層とは、大気に曝露されることなく連続して形成されている。上記のように、抵抗変化層を形成する工程において、第２導電層と抵抗変化層の形成を同一装置で連続して形成する等によって、第２導電層と抵抗変化層とを大気に曝露させることなく連続して形成することが可能になり、第２導電層と抵抗変化層との界面に寄生抵抗成分が生じることを回避できる。その結果、抵抗変化層が低抵抗状態にあるときの電流値の低下を防ぐことができる。また、動作ウィンドウを拡大できることが可能になり、安定駆動を実現できる。さらに、繰り返しの書き換え動作の安定性の向上が図れる。
　さらにまた本発明は、前記下部電極層を形成する工程は、前記第１導電層を形成するための下部電極材料層を前記基板上に形成する工程と、前記下部電極材料層に対して化学的機械的研磨を行うことにより、上面に前記酸化変質層を有する前記第１導電層を形成する工程と、前記第１電極層上に前記第２導電層を形成する工程とを含む。このように、酸化変質層が形成される場合であっても、第２導電層と抵抗変化層の形成を同一装置で連続して形成する等によって、第２導電層と抵抗変化層とを大気に曝露させることなく連続して形成することにより、酸化変質層と抵抗変化層とが接触することが回避される。その結果、酸化変質層が寄生抵抗成分とならないために、抵抗変化層が低抵抗状態にあるときの電流値の低下を防ぐことができる。また、動作ウィンドウを拡大できることが可能になり、安定駆動を実現できる。さらに、繰り返しの書き換え動作の安定性の向上が図れる。
　また、さらに、前記基板上にストライプ形状の下部電極配線を形成する工程と、前記下部電極配線上を含む前記基板上に層間絶縁層を形成する工程と、前記層間絶縁層上の前記下部電極配線と対向する位置にコンタクトホールを形成する工程と、前記上部電極層上に、非オーミック性素子の一部となる第１電極層を形成する工程と、前記第１電極層上に前記非オーミック性素子の一部となる半導体層または絶縁体層を形成工程と、前記半導体層または絶縁体層上に、前記下部電極配線に対して立体的に交差するストライプ形状に、前記非オーミック特性素子の一部となる第２電極層を形成する工程とを含み、前記下部電極材料層を形成する工程では、前記コンタクトホールと前記層間絶縁層上に前記下部電極材料層を形成し、前記化学的機械的研磨を行う工程では、前記層間絶縁層上の前記下部電極材料層を除去してもよい。これにより、抵抗変化素子に非オーミック性素子が接続されることで、安定動作が可能なクロスポイント型の不揮発性半導体記憶装置が実現される。つまり、第２導電層と抵抗変化層の形成を同一装置で連続して形成する等によって、第２導電層と抵抗変化層とを大気に曝露させることなく連続して形成することにより、平坦化工程で電極材料が酸化されることにより形成される酸化変質層と抵抗変化層とが接触することが回避される。その結果、酸化変質層が寄生抵抗成分とならないために、抵抗変化層が低抵抗状態にあるときの電流値の低下を防ぐことができる。また、微細化のためにＣＭＰ等の平坦化プロセスを実行しながら、不揮発性半導体記憶装置の動作ウィンドウを同時に拡大できることが可能になり、安定駆動を実現できる。さらに、繰り返しの書き換え動作の安定性の向上が図れる。
　以下、本発明の実施の形態について、図面を参照しながら説明する。なお、同じ要素については同じ符号を付しており説明を省略する場合がある。また、トランジスタや不揮発性半導体記憶装置等の形状については模式的なものであり、その個数等についても図示しやすい個数としている。つまり、以下で説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、より好ましい形態を構成する任意の構成要素として説明される。
　（実施の形態１）
　まず、本発明の実施の形態１における抵抗変化型の不揮発性半導体記憶装置について説明する。
　図１Ａは、本発明の実施の形態１に係る抵抗変化型の不揮発性半導体記憶装置１００ａの構成例を示した断面図である。
　図１Ａに示すように本実施の形態１の抵抗変化型の不揮発性半導体記憶装置１００ａは、（１）基板１０１と、（２）下部電極層１０２、上部電極層１０４、およびその２つの電極に挟持された抵抗変化層１０３で構成される抵抗変化素子１０８とで構成される。
　下部電極層１０２は、少なくとも、（１）第１導電層１０２ａと、（２）第１導電層１０２ａ上に形成され、抵抗変化層１０３と接する導電層であって、下部電極層１０２と抵抗変化層１０３との界面を安定化させるための第２導電層１０２ｃとで構成される。ここで、下部電極層１０２としては、窒化タンタル、窒化チタンなどで構成される。また、第１導電層１０２ａと第２導電層１０２ｃとは、同じ材料で構成されてもよいが、必ずしも同じ材料で構成される必要は無い。例えば、第１導電層１０２ａを窒化タンタル、一方、第２導電層１０２ｃを窒化チタンで構成してもよい。なお、第２導電層１０２ｃと抵抗変化層１０３とは、後述するように、大気に曝露されることなく１つの装置内で連続して形成される。
　抵抗変化素子１０８を構成する抵抗変化層１０３は、酸素不足型タンタル酸化物等の酸素不足型の金属酸化物で構成される。ここで、酸素不足型の金属酸化物とは、金属をＭ、酸素をＯとして金属酸化物をＭＯｘと表記した場合に、酸素Ｏの組成ｘが化学量論的に安定な組成よりも少ない組成であるときの酸化物である。上記した酸素不足型の金属酸化物の抵抗変化層を用いることにより、可逆的に安定した書き換え特性を有する、抵抗変化現象を利用した不揮発性半導体記憶装置を得ることができる。このことについては関連特許として、特許文献２に詳細に説明されている。
　なお、不揮発性半導体記憶装置の別の構造として、図１Ｂに示す不揮発性半導体記憶装置１００ｂのように、抵抗変化層１０３が高濃度酸素含有層（第２抵抗変化層１０３ｂ）と低濃度酸素含有層（第１抵抗変化層１０３ａ）の２層から構成され、かつ、上部電極層１０４と接続される側に高濃度酸素含有層（第２抵抗変化層１０３ｂ）が位置するような抵抗変化層１０３を形成してもよい。つまり、抵抗変化層１０３は、酸素不足度の異なる金属酸化物である第１抵抗変化層１０３ａと第２抵抗変化層１０３ｂとで構成されてもよい。
　抵抗変化層が２層で積層されている形態については、国際公開第２００８／１４９４８４号（特許文献３）で詳細に説明されている。本実施の形態においては、第１抵抗変化層（低濃度酸素含有層）１０３ａの酸素含有率は４４．４～６５．５ａｔｍ％、第２抵抗変化層（高濃度酸素含有層）１０３ｂの酸素含有率は６７．７～７１．４ａｔｍ％、とした。上部電極層１０４近傍の酸素含有率を高く設計することにより、上部電極層１０４と第２抵抗変化層１０３ｂとの界面での酸化および還元による抵抗変化を発現しやすくするためである。これにより、低電圧駆動が可能な良好なメモリセル特性を得ることができる。
　ここで、「酸素不足度」とは、金属酸化物において、その化学量論的組成（複数の化学量論的組成が存在する場合は、そのなかで最も抵抗値が高い化学量論的組成）の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。化学量論的組成の金属酸化物は、他の組成の金属酸化物と比べて、より安定でありかつより高い抵抗値を有している。例えば、金属がタンタル（Ｔａ）の場合、上述の定義による化学量論的組成の酸化物はＴａ２Ｏ５であるので、ＴａＯ２．５と表現できる。ＴａＯ２．５の酸素不足度は０％であり、ＴａＯ１．５の酸素不足度は、酸素不足度＝（２．５－１．５）／２．５＝４０％となる。また、酸素過剰の金属酸化物は、酸素不足度が負の値となる。なお、本明細書中では、特に断りのない限り、酸素不足度は正の値、０、負の値も含むものとして説明する。
　また、「酸素含有率」とは、酸化物において、総原子数に占める酸素の比率であり、例えば、化学量論的組成であるＴａ２Ｏ５の酸素含有率（Ｏ／（Ｔａ＋Ｏ））は７１．４％となる。したがって、酸素不足型のタンタル酸化物とは、酸素含有率が０％より大きく、７１．４％より小さいことになる。なお、第１抵抗変化層１０３ａを構成する金属と、第２抵抗変化層１０３ｂを構成する金属とが同種である場合、酸素含有率は酸素不足度と対応関係にある。すなわち、第２抵抗変化層１０３ｂの酸素含有率が第１抵抗変化層１０３ａの酸素含有率よりも大きいとき、第２抵抗変化層１０３ｂの酸素不足度は第１抵抗変化層１０３ａの酸素不足度より小さい。ここで、抵抗変化素子に用いる金属酸化物の抵抗値は、酸素含有率が大きいほど高い。
　抵抗変化素子１０８を構成する上部電極層１０４には、白金（Ｐｔ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）などを用いる。白金およびイリジウムの標準電極電位は約＋１．２ｅＶである。一般に標準電極電位は、酸化しやすさの一つの指標であり、この値が高ければ酸化されにくく、低ければ酸化されやすいことを意味する。電極と抵抗変化層との標準電極電位の差が大きいほど抵抗変化が起こりやすく、差が小さくなるにつれて、抵抗変化が起こりにくいことから、酸化のされやすさが抵抗変化現象のメカニズムに大きな役割を果たしているのではないかと推測される。タンタルの酸化および還元のしやすさを示す標準電極電位は－０．６ｅＶなので、白金およびイリジウムの標準電極電位よりも低いことから、白金またはイリジウムから構成される上部電極層１０４と抵抗変化層１０３との界面近傍の抵抗変化層１０３で、酸化および還元反応が起こり、酸素の授受が行われて、抵抗変化現象が発現する。
　また、酸素不足度がより高い第１抵抗変化層１０３ａに接続されている下部電極層１０２は、例えば、タングステン（Ｗ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）など、第１抵抗変化層１０３ａを構成する金属と比べて標準電極電位が、より低い材料で構成してもよい。すなわち、上部電極層１０４の標準電極電位Ｖ２、第２抵抗変化層１０３ｂを構成する金属の標準電極電位Ｖｒ２、第１抵抗変化層１０３ａを構成する金属の標準電極電位Ｖｒ１、下部電極層１０２の標準電極電位Ｖ１との間には、Ｖｒ２＜Ｖ２、かつＶ１＜Ｖ２なる関係を満足してもよい。さらには、Ｖ２＞Ｖｒ２で、Ｖｒ１≧Ｖ１の関係を満足してもよい。このような構成とすることにより、上部電極層１０４と第２抵抗変化層１０３ｂの界面近傍の第２抵抗変化層１０３ｂ中において、選択的に酸化還元反応が発生し、安定した抵抗変化現象が得られる。
　なお、第１抵抗変化層１０３ａおよび第２抵抗変化層１０３ｂを構成する金属として、タンタル以外の金属を用いてもよい。抵抗変化層１０３を構成する金属としては、遷移金属、またはアルミニウム（Ａｌ）を用いることができる。たとえば、遷移金属として、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タングステン（Ｗ）、ニッケル（Ｎｉ）等を用いることができる。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。
　このように、抵抗が高く膜厚が薄い第２抵抗変化層１０３ｂと抵抗が低い第１抵抗変化層１０３ａの積層構造で抵抗変化層１０３を構成することにより、抵抗変化素子１０８に印加された電圧は、抵抗が高い第２抵抗変化層１０３ｂに、より多くの電圧が分配され、第２抵抗変化層１０３ｂ中で発生する酸化還元反応をより起こしやすくすることができる。
　さらに、第１抵抗変化層１０３ａを構成する第１の金属と、第２抵抗変化層１０３ｂを構成する第２の金属とは、異なる材料を用いてもよい。この場合、第２抵抗変化層１０３ｂは、第１抵抗変化層１０３ａよりも酸素不足度が小さい、つまり抵抗が高い方が好ましい。このような構成とすることにより、抵抗変化時に上部電極層１０４及び下部電極層１０２間に印加された電圧は、第２抵抗変化層１０３ｂにより多くの電圧が分配され、第２抵抗変化層１０３ｂ中で発生する酸化還元反応がより起こりやすくなる。
　また、第１の金属と第２の金属とが互いに異なる材料を用いる場合、第２の金属の標準電極電位は、第１の金属の標準電極電位より低い方が好ましい。抵抗変化現象は、抵抗が高い第２抵抗変化層１０３ｂ中に形成された微小なフィラメント中で酸化還元反応が起こってその抵抗値が変化し、発生すると考えられる。例えば、第１抵抗変化層１０３ａに、酸素不足型のタンタル酸化物を用い、第２抵抗変化層１０３ｂにチタン酸化物（ＴｉＯ２）を用いることにより、安定した抵抗変化動作が得られる。チタン（標準電極電位＝－１．６３ｅＶ）はタンタル（標準電極電位＝－０．６ｅＶ）より標準電極電位が低い材料である。標準電極電位は、その値が高いほど酸化しにくい特性を表す。第２抵抗変化層１０３ｂに第１抵抗変化層１０３ａより標準電極電位が小さい金属の酸化物を配置することにより、第２抵抗変化層１０３ｂ中でより酸化還元反応が発生しやすくなる。
　つまり、積層構造の抵抗変化層１０３における抵抗変化現象は、いずれも抵抗が高い第２抵抗変化層１０３ｂ中に形成された微小な局所領域中で酸化還元反応が起こって、局所領域中のフィラメント（導電パス）が変化することにより、その抵抗値が変化すると考えられる。
　たとえば、第２抵抗変化層１０３ｂに接続される上部電極層１０４に、下部電極層１０２を基準にして正の電圧を印加したとき、抵抗変化層１０３中の酸素イオンが第２抵抗変化層１０３ｂ側に引き寄せられる。これによって、第２抵抗変化層１０３ｂ中に形成された微小な局所領域中で酸化反応が発生し、酸素不足度が減少する。その結果、局所領域中のフィラメントが繋がりにくくなり、抵抗値が増大すると考えられる。
　逆に、第２抵抗変化層１０３ｂに接続される上部電極層１０４に、下部電極層１０２を基準にして負の電圧を印加したとき、第２抵抗変化層１０３ｂ中の酸素イオンが第１抵抗変化層１０３ａ側に押しやられる。これによって、第２抵抗変化層１０３ｂ中に形成された微小な局所領域中で還元反応が発生し、酸素不足度が増加する。その結果、局所領域中のフィラメントが繋がりやすくなり、抵抗値が減少すると考えられる。
　次に、本実施の形態の不揮発性半導体記憶装置１００ａの製造方法について説明する。最初にＳｉウエハなどの基板１０１上に下部電極層１０２を構成する第１導電層１０２ａを形成する。本実施の形態では、Ｔｉ－Ａｌ－Ｎ合金膜を形成する。このような、Ｔｉ－Ａｌ－Ｎ合金膜は、Ｔｉ－Ａｌ合金ターゲットを用いた窒素ガス雰囲気中で、例えば、室温条件で、チャンバーの圧力を０．０３Ｐａ～３Ｐａとし、Ａｒ／Ｎ２流量を２０ｓｃｃｍ／５ｓｃｃｍ～２０ｓｃｃｍ／３０ｓｃｃｍとして作製すればよい。Ｔｉ－Ａｌ－Ｎ合金膜は、膜の平坦性および基板への密着強度に優れている。
　続いて、第１導電層１０２ａ上に第２導電層１０２ｃと抵抗変化層１０３とを、大気に曝露することなく連続して成膜する。本実施の形態では、第２導電層１０２ｃとして、窒化タンタル膜を形成する。このような窒化タンタル膜は、Ｔａターゲットを用いた窒素ガス雰囲気中で、例えば、室温条件で、チャンバーの圧力を０．０３Ｐａ～３Ｐａとし、Ａｒ／Ｎ２流量を２０ｓｃｃｍ／５ｓｃｃｍ～２０ｓｃｃｍ／３０ｓｃｃｍとして作製すればよい。抵抗変化層１０３としては、第２導電層１０２ｃ上に反応性スパッタリング法によりＴａＯｘ膜を堆積する。このようなＴａＯｘ膜は、Ｔａターゲットを用いた酸素ガス雰囲気中で、例えば、室温条件で、チャンバーの圧力を０．０３Ｐａ～３Ｐａとし、Ａｒ／Ｏ２流量を２０ｓｃｃｍ／５ｓｃｃｍ～２０ｓｃｃｍ／３０ｓｃｃｍとして作製すればよい。なお、これらの成膜方法としては、スパッタリング法に限らず、ＣＶＤ法やＡＬＤ法等を用いてもよい。第２導電層１０２ｃが抵抗変化層１０３を構成する金属（ここでは、Ｔａ）と同じ元素を含むため、抵抗変化素子１０８の書き換え作業の繰り返しによる、抵抗変化層１０３中の金属元素の拡散による界面プロファイルの変化を抑制できる。
　以上の製造方法により、第２導電層１０２ｃと抵抗変化層１０３とを形成することにより、両層の界面に寄生抵抗成分が介在することがない。その結果、抵抗変化素子１０８の低抵抗状態での電流値が増加し、動作ウィンドウが拡大する。これにより、不揮発性半導体記憶装置１００ａの動作が安定するとともに、繰り返し書き換えのエンデュランス特性も向上する。
　最後に、白金またはイリジウムから構成される上部電極層１０４をＤＣスパッタ法により形成する。イリジウム膜は、イリジウムターゲットを用いて、例えば、室温条件で、チャンバーの圧力を０．０３Ｐａ～３Ｐａとし、アルゴン流量を２０ｓｃｃｍ～１００ｓｃｃｍとして作製すればよい。
　本実施の形態の比較例として、下部電極層を形成後、一度大気に開放した後に別装置で抵抗変化層を形成した不揮発性半導体記憶装置を作製し、その状態を観察した。図２に、このようにして作製した、比較例に係る抵抗変化素子を拡大した透過型電子顕微鏡（ＴＥＭ）の断面写真を示す。図２より、下部電極層であるＴａＮと第１抵抗変化層であるＴａＯｘ層の間にコントラストの異なる層（酸化変質層）が１層存在していることがわかる。この酸化変質層は、下部電極層を大気に曝露することや、あるいは、平坦化工程であるＣＭＰプロセスを実施することにより、下部電極表面に形成される酸化層であると推測される。そこで、界面状態を確認するためにＳＩＭＳにより膜の厚さ方向の酸素プロファイル分析を実施した。図３Ａおよび図３Ｂにその結果を示す。ここで、図３Ａは、下部電極層を形成後に大気に曝露し、その後に抵抗変化層を形成した、比較例に係る分析用試料の膜厚方向の酸素プロファイルを示す図である。図３Ｂは、下部電極層（厳密には、第２導電層）と抵抗変化層とを同一装置で連続形成した、本発明の実施の形態１に係る分析用試料の膜厚方向の酸素濃度プロファイルを示す図である。図３Ａおよび図３Ｂにおいて、横軸は分析用試料の上面からの深さ（Ｄｅｐｔｈ（ｎｍ））を示し、縦軸は成分の濃度（強度；Ｉｎｔｅｎｓｉｔｙ（ｃｏｕｎｔｓ／ｓｅｃ））を示し、実線のグラフが酸素（質量数１８のＯ）のプロファイルを示し、点線のグラフがＴａＯのプロファイルを示している。
　図３Ａの上部の断面構造図に示されるように、比較例に係る抵抗変化素子については、ＳｉＮを形成したＳｉウエハ上に第１導電層に相当する膜厚２０ｎｍのＴａＮ膜を形成し、大気に曝露した後に抵抗変化層に相当するＴａＯｘ膜を厚さ３０ｎｍで形成した。なお、図３Ａおよび図３ＢのＴａＯｘ膜の比抵抗は１ｍΩｃｍである。図３Ａに示される酸素プロファイルより、ＴａＯｘ／ＴａＮ界面のＴａＮ膜側に酸素ピークが存在していることがわかる（図中のＡ部）。酸素ピーク強度は１．８×１０５（ｃｏｕｎｔｓ／ｓｅｃ）である。図３Ｂの上部の断面構造図に示されるように、実施の形態１に係る抵抗変化素子については、ＳｉＮを形成したＳｉウエハ上に第１導電層に相当する膜厚２０ｎｍのＴａＮ膜を形成し、大気に曝露した後に、第２導電層に相当する膜厚５ｎｍのＴａＮ膜と抵抗変化層に相当する膜厚３０ｎｍのＴａＯｘ膜とを、同一装置により（つまり、大気に曝露することなく）連続して成膜した。ＳＩＭＳ分析の結果、第１導電層に相当する膜厚２０ｎｍのＴａＮ膜と第２導電層に相当する膜厚５ｎｍのＴａＮ膜との界面には、酸素ピークが観察されており（図中のＣ部）、その酸素ピーク強度は１．５×１０５（ｃｏｕｎｔｓ／ｓｅｃ）である。この酸素ピーク（図中のＣ部）は、第１導電層に相当するＴａＮ膜の上面が酸化されて形成された酸化変質層における酸素ピークである。しかし、連続成膜により形成した第２導電層に相当する膜厚５ｎｍのＴａＮと抵抗変化層であるＴａＯｘ膜との界面にはわずかな酸素ピークしか観察されていない（図中のＢ部）。
　本実施の形態の不揮発性半導体記憶装置１００ａおよび１００ｂでは、抵抗変化層１０３と第２導電層１０２ｃとの界面近傍における酸素量（プロファイルにおけるピークでの酸素量、つまり、局所的な最大値）が、第２導電層１０２ｃと第１導電層１０２ａとの界面近傍（つまり、第１導電層１０２ａが酸化された層である酸化変質層）における酸素量（プロファイルにおけるピークでの酸素量、つまり、局所的な最大値）よりも少ないことが図３Ａおよび図３Ｂより明らかである。
　また、酸素を導入しながらスパッタプロセスで酸化物薄膜を形成する場合（図３Ｂ）と比較して、ＴａＮ電極膜を大気に曝露して自然酸化される場合の方が、ＴａＮ膜表面への酸化の進行が大きいことが図３Ａよりわかる。反応性スパッタ法によるプロセスでは、導入する酸素流量により電極表面の酸化状態は変化することが推測される。図３Ａおよび図３ＢのＴａＯｘ膜の比抵抗は１ｍΩｃｍであるが、成膜時に導入する酸素流量を増加させてより高い比抵抗の酸化タンタル膜を形成することで、図３ＢのＢ部に示す連続成膜により形成した膜厚５ｎｍのＴａＮと抵抗変化層であるＴａＯｘ膜との界面の酸素ピーク強度は増加すると予想される。従って、この酸素ピーク強度が図３ＡのＡ部に示す１．８×１０５（ｃｏｕｎｔｓ／ｓｅｃ）よりも低い酸化タンタル薄膜組成の場合には、第２導電層と抵抗変化層との連続成膜による効果、つまり、酸化変質層による寄生抵抗成分の影響を抑制する効果が期待される。
　このように、本実施の形態における不揮発性半導体記憶装置１００ａでは、下部電極層１０２が抵抗変化層１０３と接する箇所に第２導電層１０２ｃが形成されるので、たとえ第１導電層１０２ａ上に酸化変質層が形成されていても、その酸化変質層による寄生抵抗成分の影響が抑制され、抵抗変化素子１０８以外での電圧降下を防止できる。この結果、抵抗変化層１０３が低抵抗状態にある場合には、抵抗変化素子１０８を流れる電流の値が増加するために動作ウィンドウが拡大して動作が安定する。
　なお、本実施の形態における不揮発性半導体記憶装置の評価として、抵抗変化層をＴａ２Ｏ５／ＴａＯｘ（１５ｍΩｃｍ）／ＴａＯｚ（１ｍΩｃｍ）の３層積層構造とし、下部電極層をＴａＮ、上部電極層をイリジウムにした場合の電気特性を評価した。
　図４は、本実施の形態及び従来例に係る不揮発性半導体記憶装置の評価結果の一例（抵抗特性、つまり、不揮発性半導体記憶装置を流れる電流）を示す図である。ここでは、下部電極層を大気に曝露した後に抵抗変化層を形成した従来例に係る不揮発性半導体記憶装置と、第２導電層と抵抗変化層とを同一装置にて（つまり、大気に曝露することなく）連続して成膜した本実施の形態に係る不揮発性半導体記憶装置について、高抵抗状態と低抵抗状態とに遷移させる書き換えを繰り返した場合における抵抗特性（読み出し電圧０．４Ｖが印加されたときに流れる電流）が示されている。つまり、横軸は書き換え回数を示し、縦軸は電流値（「素子電流」）を示す。黒い菱形印および白い菱形印は、それぞれ、本実施の形態に係る不揮発性半導体記憶装置の低抵抗状態および高抵抗状態での電流値を示す。一方、黒い三角印および白い三角印は、それぞれ、従来例に係る不揮発性半導体記憶装置の低抵抗状態および高抵抗状態での電流値を示す。
　下部電極層（ＴａＮ薄膜）を大気に曝露した後に抵抗変化層を形成した従来例に係る不揮発性半導体記憶装置では、低抵抗状態での初期電流値は３８μＡであった。一方、第２導電層（膜厚５ｎｍのＴａＮ薄膜）と抵抗変化層（ＴａＯｘ）とを同一装置にて（つまり、大気に曝露することなく）連続して成膜した本実施の形態に係る不揮発性半導体記憶装置では、低抵抗状態での初期電流値は４６μＡであった。これ（本実施の形態に係る不揮発性半導体記憶装置のほうが低抵抗状態での初期電流値が大きいこと）は、第２導電層の導入の効果により、酸化変質層が寄生抵抗成分となることを防止したためと考えられる。
　さらに、高抵抗状態と低抵抗状態の書き換えを１０５回連続して繰り返してエンデュランス特性を評価した。図５は、本実施の形態及び従来例に係る不揮発性半導体記憶装置の評価結果の一例（エンデュランス特性、つまり、書き換えを繰り返した場合における不揮発性半導体記憶装置を流れる電流）を示す図である。ここでは、下部電極層を大気に曝露した後に抵抗変化層を形成した従来例に係る不揮発性半導体記憶装置と、第２導電層と抵抗変化層とを同一装置にて（つまり、大気に曝露することなく）連続して成膜した本実施の形態に係る不揮発性半導体記憶装置について、高抵抗状態と低抵抗状態とに遷移させる書き換えを繰り返した場合において低抵抗状態で流れる電流（読み出し電圧０．２Ｖが印加されたときに流れる電流）が示されている。つまり、横軸は書き換え回数を示し、縦軸は電流値（「素子電流」）を示す。黒い三角印は、従来例に係る不揮発性半導体記憶装置の低抵抗状態における電流値を示す。この評価では、不揮発性半導体記憶装置の低抵抗状態での０．２Ｖにおける素子電流の読み取り基準は２８μＡと設定しており、本図では、この読み取り基準以下の素子電流値の測定結果のみが示されている。従来例に係る不揮発性半導体記憶装置は、４００００回弱までの低い書き換え回数では、読み取り基準（２８μＡ）を超える電流値であったため、４００００回弱までの低い書き換え回数においては、この図５には黒い三角印がプロットされていない。同様に、本実施の形態に係る不揮発性半導体記憶装置も、１０００００回までの書き換え回数では、すべて、読み取り基準の２８μＡを超えていたため、図５にはプロットされていない。
　この図５にプロットされている測定点があることから分かるように、酸化変質層が抵抗変化層と接している従来例に係る不揮発性半導体記憶装置（黒い三角印）では、高抵抗状態に抵抗値が固定されてしまう現象が散見された。しかし、本実施の形態における不揮発性半導体記憶装置（黒い菱形印）では、図５にプロットされる測定点がないことから分かるように、高抵抗状態で抵抗値が固定されてしまう現象は認められなかった。このように、寄生抵抗成分の影響を抑制することにより、エンデュランスも改善される点で、本実施の形態における不揮発性半導体記憶装置は優れた特性を有する。
　なお、本実施の形態の不揮発性半導体記憶装置は、第１導電層１０２ａがＴｉ－Ａｌ－Ｎ合金で構成され、第２導電層１０２ｃがＴａＮで構成されたが、これらの材料に限定されるわけではない。
　（実施の形態２）
　次に、本発明の実施の形態２における抵抗変化型の不揮発性半導体記憶装置について説明する。実施の形態１では、不揮発性半導体記憶装置の断面構造図に酸化変質層が図示されなかったが、本実施の形態では、不揮発性半導体記憶装置の断面構造図に酸化変質層を図示して説明する。
　図６Ａは、本発明の実施の形態２に係る抵抗変化型の不揮発性半導体記憶装置２００ａの構成例を示した断面図である。
　図６Ａに示すように本実施の形態２の抵抗変化型の不揮発性半導体記憶装置２００ａは、（１）基板２０１と、（２）下部電極層２０２、上部電極層２０４、およびその２つの電極に挟持された抵抗変化層２０３で構成される抵抗変化素子２０８とで構成される。
　下部電極層２０２は、少なくとも、（１）第１導電層２０２ａと、（２）第１導電層２０２ａ上に形成され、抵抗変化層２０３と接する導電層であって、下部電極層２０２と抵抗変化層２０３との界面を安定化させるための第２導電層２０２ｃとで構成されている。なお、本図には、第１導電層２０２ａの上面に、第１導電層２０２ａが酸化された層である酸化変質層２０２ｂが図示されている。第１導電層２０２ａは基板２０１上に設けられており、第２導電層２０２ｃは抵抗変化層２０３と接している。酸化変質層２０２ｂは、第１導電層２０２ａの上面、つまり、第１導電層２０２ａにおける、第１導電層２０２ａと第２導電層２０２ｃとの界面に形成されている。ここで、第１導電層２０２ａと第２導電層２０２ｃとは、同じ材料で構成されてもよいが、必ずしも同じ材料で構成される必要は無い。なお、後述するように、第２導電層２０２ｃと抵抗変化層２０３とは、大気に曝露されることなく１つの装置内で連続して形成される。
　下部電極層２０２としては、窒化タンタル、窒化チタンなどで構成される。ここで、窒化チタン等で構成される第１導電層２０２ａをＣＶＤプロセスで成膜する場合を考える。この工程後に形成される抵抗変化層２０３である酸素不足型タンタル酸化物は、スパッタ法で形成される。従って、下部電極層２０２は、平坦化工程の必要性の有無に関わらず、基本的に、大気に曝露されることになる。その結果、第１導電層２０２ａの表面には、第１導電層２０２ａの表面（上面）が酸化されてできた酸化変質層２０２ｂが形成されることになる。
　抵抗変化素子２０８を構成する抵抗変化層２０３は、酸素不足型タンタル酸化物等の酸素不足型の金属酸化物で構成される。
　なお、酸化変質層２０２ｂを有する不揮発性半導体記憶装置の別の構造として、図６Ｂに示す不揮発性半導体記憶装置２００ｂのように、抵抗変化層２０３が高濃度酸素含有層（第２抵抗変化層２０３ｂ）と低濃度酸素含有層（第１抵抗変化層２０３ａ）の２層で構成され、かつ、上部電極層２０４と接続される側に高濃度酸素含有層（第２抵抗変化層２０３ｂ）が位置するような抵抗変化層２０３を形成してもよい。つまり、抵抗変化層２０３は、酸素不足度の異なる金属酸化物である第１抵抗変化層２０３ａと第２抵抗変化層２０３ｂとで構成されてもよい。抵抗変化層が２層で積層されている形態については、特許文献３で詳細に説明されている。本実施の形態においては、第１抵抗変化層（低濃度酸素含有層）２０３ａの酸素含有率は４４．４～６５．５ａｔｍ％、第２抵抗変化層（高濃度酸素含有層）２０３ｂの酸素含有率は６７．７～７１．４ａｔｍ％、とした。上部電極層２０４近傍の酸素含有率を高く設計することにより、上部電極層界面での酸化および還元による抵抗変化を発現しやすくするためである。これにより、低電圧駆動が可能な良好なメモリセル特性を得ることができる。
　抵抗変化素子２０８を構成する上部電極層２０４には白金またはイリジウムなどを用いる。
　本実施の形態における不揮発性半導体記憶装置２００ａの製造方法は、実質的には、実施の形態１における不揮発性半導体記憶装置１００ａと同様である。ただし、本実施の形態では、酸化変質層２０２ｂが第１導電層２０２ａの上面に形成される工程を明示して説明する。ここでは、実施の形態１と異なる点（酸化変質層２０２ｂの形成）について説明を行う。
　第１導電層２０２ａとして、窒化チタン薄膜をＣＶＤ法により形成する。ソースには塩化チタンを、反応性ガスにはアンモニアを用いる。ＣＶＤプロセスは、一般的にカバレッジ特性や埋め込み特性がスパッタ法と比較して優れているため、第１導電層２０２ａの成膜には適している。抵抗変化層２０３には、実施の形態１と同様に酸素不足型の酸化タンタルをスパッタで形成する。このとき、ＣＶＤプロセスで形成される第１導電層２０２ａは、一度成膜装置から取り出されるために、大気に曝露される。その結果、第１導電層２０２ａは自然酸化されて、第１導電層２０２ａの表面（上面）に酸化変質層２０２ｂが形成される。図３ＡのＳＩＭＳ結果からわかるように、自然酸化により第１導電層２０２ａの表面は、酸素ガスを導入したスパッタプロセスよりも酸素量が多いことが確認される。そこで、酸化変質層２０２ｂ上に、第２導電層２０２ｃと抵抗変化層２０３とを、大気に曝露することなく１つの装置内で連続して成膜する。第２導電層２０２ｃとして、窒化タンタル薄膜を形成する。窒化タンタル薄膜については、Ｔａターゲットを用いた窒素ガス雰囲気中で、例えば、室温条件で、チャンバーの圧力を０．０３Ｐａ～３Ｐａとし、Ａｒ／Ｎ２流量を２０ｓｃｃｍ／５ｓｃｃｍ～２０ｓｃｃｍ／３０ｓｃｃｍとして作製すればよい。抵抗変化層２０３については、第２導電層２０２ｃ上に反応性スパッタリング法によりＴａＯｘ膜を堆積する。このようなＴａＯｘ膜は、Ｔａターゲットを用いた酸素ガス雰囲気中で、例えば、室温条件で、チャンバーの圧力を０．０３Ｐａ～３Ｐａとし、Ａｒ／Ｏ２流量を２０ｓｃｃｍ／５ｓｃｃｍ～２０ｓｃｃｍ／３０ｓｃｃｍとして作製すればよい。なお、これらの成膜方法としては、スパッタリング法に限らず、ＣＶＤ法やＡＬＤ法等を用いてもよい。第２導電層２０２ｃと抵抗変化層２０３とを連続して形成することにより、抵抗変化層２０３と酸化変質層２０２ｂとが接触することが無い。従って、酸化変質層２０２ｂが寄生抵抗成分となることが抑止できる。その結果、抵抗変化素子２０８の低抵抗状態での電流値が増加し、動作ウィンドウが拡大する。これにより、不揮発性半導体記憶装置２００ａの動作が安定するとともに、繰り返し書き換えのエンデュランス特性も向上する。
　最後に、白金またはイリジウムから構成される上部電極層２０４をＤＣスパッタ法により形成する。イリジウム膜は、イリジウムターゲットを用いて、例えば、室温条件で、チャンバーの圧力を０．０３Ｐａ～３Ｐａとし、アルゴン流量を２０ｓｃｃｍ～１００ｓｃｃｍとして作製すればよい。
　本実施の形態の不揮発性半導体記憶装置は、下部電極層２０２の内部に酸化変質層２０２ｂが備わっているが、酸化変質層２０２ｂの上面には抵抗変化層２０３と接する第２導電層２０２ｃが形成された構成となっている。その結果、下部電極層２０２と抵抗変化層２０３との界面における酸化変質層２０２ｂによる寄生抵抗の影響が除去される。
　なお、本実施の形態の不揮発性半導体記憶装置は、第１導電層２０２ａがＴｉＮで構成され、第２導電層２０２ｃがＴａＮで構成されたが、これらの材料に限定されるわけではない。また、第１導電層２０２ａと第２導電層２０２ｃが異なる材料で構成されても、同様の効果が得られることは明らかである。さらに、第１導電層２０２ａにＣＭＰ工程などで平坦化の工程（第１導電層２０２ａの上面を平坦化する工程）を追加しても同様の効果が得られることは明らかである。
　また、本実施の形態においても、実施の形態１と同様に、抵抗変化層２０３と第２導電層２０２ｃとの界面近傍における酸素量について、次のことが言える。つまり、図３Ｂより明らかなように、不揮発性半導体記憶装置２００ａおよび２００ｂでは、抵抗変化層２０３と第２導電層２０２ｃとの界面近傍における酸素量が、第２導電層２０２ｃと第１導電層２０２ａとの界面近傍（つまり、酸化変質層２０２ｂ）における酸素量よりも少ない。
　（実施の形態３）
　次に、本発明の実施の形態３における抵抗変化型の不揮発性半導体記憶装置について説明する。本実施の形態の不揮発性半導体記憶装置は、実施の形態１における抵抗変化素子上に非オーミック性素子が積層された構造を有する。
　図７Ａは、本発明の実施の形態３に係る抵抗変化型の不揮発性半導体記憶装置３００ａの構成例を示した断面図である。
　図７Ａに示すように本実施の形態３の抵抗変化型の不揮発性半導体記憶装置３００ａは、（１）基板３０１と、（２）下部電極層３０２、上部電極層３０４、及びその２つの電極に挟持された抵抗変化層３０３で構成される抵抗変化素子３０８と、（３）第１電極層３０５、半導体層３０６および第２電極層３０７で構成される、電流制限素子（双方向ダイオード）として機能する非オーミック性素子３０９とで構成される。下部電極層３０２は、少なくとも、（１）第１導電層３０２ａと、（２）第１導電層３０２ａ上に形成され、抵抗変化層３０３と接する導電層であって、下部電極層３０２と抵抗変化層３０３との界面を安定化させるための第２導電層３０２ｃとで構成される。なお、本実施の形態では、第１導電層３０２ａの上面に、第１導電層３０２ａが酸化された層である酸化変質層が形成されているが、実施の形態１と同様に、本図では図示が省略されている。ここで、第１導電層３０２ａと第２導電層３０２ｃとは、同じ材料で構成されてもよいが、必ずしも同じ材料で構成される必要は無い。なお、第２導電層３０２ｃと抵抗変化層３０３とは、大気に曝露されることなく１つの装置内で連続して形成される。
　本実施の形態と実施の形態１との相違は、抵抗変化素子３０８上に非オーミック性素子３０９が積層されている点である。以下に、非オーミック性素子の製造に関する点について説明を行う。
　上部電極層３０４上に、窒化タンタルで構成される第１電極層３０５を形成する。窒化タンタル膜の成膜には、例えば、金属タンタルターゲットをアルゴンと窒素との混合ガス雰囲気の下でスパッタする手法、いわゆる、反応性スパッタ法を用いる。そして、典型的な成膜条件として、圧力を０．０８～２Ｐａとし、基板温度を２０～３００℃とし、窒素ガスの流量比（アルゴンと窒素との総流量に対する窒素の流量の比率）を２～５０％、ＤＣパワーを１００～１３００Ｗとした上で、窒化タンタル膜の厚さが２０～１００ｎｍとなるように成膜時間を調節する。
　続いて、半導体層３０６として、窒素不足型シリコン窒化膜を形成し、第２電極層３０７として、タンタル窒化物を形成する。ここで、窒素不足型シリコン窒化膜とは化学量論的組成のシリコン窒化膜（Ｓｉ３Ｎ４）より窒素含有量が少ないシリコン窒化膜のことである。
　窒素不足型シリコン窒化膜の成膜には、例えば、多結晶シリコンターゲットをアルゴンと窒素との混合ガス雰囲気の下でスパッタする手法、いわゆる、反応性スパッタ法を用いる。そして、典型的な成膜条件として、圧力を０．０８～２Ｐａとし、基板温度を２０～３００℃とし、窒素ガスの流量比（アルゴンと窒素との総流量に対する窒素の流量の比率）を２～５０％とし、ＤＣパワーを１００～１３００Ｗとした上で、シリコン窒化膜の厚さが５～２０ｎｍとなるように成膜時間を調節する。
　ここで、タンタル窒化物の仕事関数は４．６ｅＶであり、シリコンの電子親和力３．８ｅＶより十分高いので、半導体層３０６と第２電極層３０７との界面でショットキーバリアが形成される。第２電極層３０７と第１電極層３０５がともにタンタル窒化物から構成される本構成では、非オーミック性素子３０９は双方向のＭＳＭダイオードとして機能する。
　なお、非オーミック性素子を有する不揮発性半導体記憶装置の別の構造として、図７Ｂに示す不揮発性半導体記憶装置３００ｂのように、抵抗変化層３０３が高濃度酸素含有層（第２抵抗変化層３０３ｂ）と低濃度酸素含有層（第１抵抗変化層３０３ａ）の２層から構成され、かつ、上部電極層３０４と接続される側に高濃度酸素含有層（第２抵抗変化層３０３ｂ）が位置するような抵抗変化層３０３を形成してもよい。つまり、抵抗変化層３０３は、酸素不足度の異なる金属酸化物である第１抵抗変化層３０３ａと第２抵抗変化層３０３ｂとで構成されてもよい。
　また、非オーミック性素子３０９として、双方向のＭＳＭダイオードだけに限られず、双方向のＭＩＭダイオード（２つの電極層と、それら２つの電極層に挟まれた絶縁体層とから構成されるダイオード）であってもよい。
　以上のように、本実施の形態における不揮発性半導体記憶装置３００ａおよび３００ｂでは、下部電極層３０２が抵抗変化層３０３と接する箇所に第２導電層３０２ｃが形成され、これにより、第１導電層３０２ａ上に酸化変質層が形成されたとしても、その酸化変質層による寄生抵抗成分の影響が抑制され、抵抗変化素子３０８以外での電圧降下が防止される。この結果、抵抗変化層３０３が低抵抗状態にある場合には、抵抗変化素子３０８を流れる電流の値が増加するために動作ウィンドウが拡大して動作が安定する。
　（実施の形態４）
　次に、本発明の実施の形態４における抵抗変化型の不揮発性半導体記憶装置について説明する。本実施の形態の不揮発性半導体記憶装置は、実施の形態２における抵抗変化素子上に非オーミック性素子が積層された構造を有する。
　図８Ａは、本発明の実施の形態４に係る抵抗変化型の不揮発性半導体記憶装置４００ａの構成例を示した断面図である。
　図８Ａに示すように本実施の形態４の抵抗変化型の不揮発性半導体記憶装置４００ａは、（１）基板４０１と、（２）下部電極層４０２、上部電極層４０４、およびその２つの電極に挟持された抵抗変化層４０３で構成される抵抗変化素子４０８と、（３）第１電極層４０５、半導体層４０６および第２電極層４０７で構成される、電流制限素子（双方向ダイオード）として機能する非オーミック性素子４０９とで構成される。下部電極層４０２は、少なくとも、（１）第１導電層４０２ａと、（２）第１導電層４０２ａ上に形成され、抵抗変化層４０３と接する導電層であって、下部電極層４０２と抵抗変化層４０３との界面を安定化させるための第２導電層４０２ｃとで構成される。なお、本図には、第１導電層４０２ａの上面に、第１導電層４０２ａが酸化された層である酸化変質層４０２ｂが図示されている。ここで、第１導電層４０２ａと第２導電層４０２ｃとは、同じ材料で構成されてもよいが、必ずしも同じ材料で構成される必要は無い。なお、第２導電層４０２ｃと抵抗変化層４０３とは、大気に曝露されることなく連続して形成される。
　本実施の形態と実施の形態２との相違は、抵抗変化素子４０８上に非オーミック性素子４０９が積層されている点である。以下に、非オーミック性素子の製造に関する点について説明を行う。
　上部電極層４０４上に、窒化タンタルで構成される第１電極層４０５を形成する。窒化タンタル膜の成膜には、例えば、金属タンタルターゲットをアルゴンと窒素との混合ガス雰囲気の下でスパッタする手法、いわゆる、反応性スパッタ法を用いる。そして、典型的な成膜条件として、圧力を０．０８～２Ｐａとし、基板温度を２０～３００℃とし、窒素ガスの流量比（アルゴンと窒素との総流量に対する窒素の流量の比率）を２０～４０％とし、ＤＣパワーを１００～１３００Ｗとした上で、窒化タンタル膜の厚さが２０～１００ｎｍとなるように成膜時間を調節する。
　続いて、半導体層４０６として、窒素不足型シリコン窒化膜を形成し、第２電極層４０７として、タンタル窒化物を形成する。
　窒素不足型シリコン窒化膜の成膜には、例えば、多結晶シリコンターゲットをアルゴンと窒素との混合ガス雰囲気の下でスパッタする手法、いわゆる、反応性スパッタ法を用いる。そして、典型的な成膜条件として、圧力を０．０８～２Ｐａとし、基板温度を２０～３００℃とし、窒素ガスの流量比（アルゴンと窒素との総流量に対する窒素の流量の比率）を２～５０％とし、ＤＣパワーを１００～１３００Ｗとした上で、シリコン窒化膜の厚さが５～２０ｎｍとなるように成膜時間を調節する。
　ここで、タンタル窒化物の仕事関数は４．６ｅＶであり、シリコンの電子親和力３．８ｅＶより十分高いので、半導体層４０６と第２電極層４０７との界面でショットキーバリアが形成される。第２電極層４０７と第１電極層４０５がともにタンタル窒化物から構成される本構成では、非オーミック性素子４０９は双方向のＭＳＭダイオードとして機能する。
　なお、非オーミック性素子を有する不揮発性半導体記憶装置の別の構造として、図８Ｂに示す不揮発性半導体記憶装置４００ｂのように、抵抗変化層４０３が高濃度酸素含有層（第２抵抗変化層４０３ｂ）と低濃度酸素含有層（第１抵抗変化層４０３ａ）の２層で構成され、かつ、上部電極層４０４と接続される側に高濃度酸素含有層（第２抵抗変化層４０３ｂ）が位置するような抵抗変化層４０３を形成してもよい。つまり、抵抗変化層４０３は、酸素不足度の異なる金属酸化物である第１抵抗変化層４０３ａと第２抵抗変化層４０３ｂとで構成されてもよい。
　また、非オーミック性素子４０９として、双方向のＭＳＭダイオードだけに限られず、双方向のＭＩＭダイオード（２つの電極層と、それら２つの電極層に挟まれた絶縁体層とから構成されるダイオード）であってもよい。
　以上のように、本実施の形態における不揮発性半導体記憶装置４００ａおよび４００ｂでは、下部電極層４０２が抵抗変化層４０３と接する箇所に第２導電層４０２ｃが形成され、これにより、第１導電層４０２ａ上の酸化変質層４０２ｂによる寄生抵抗成分の影響が抑制され、抵抗変化素子４０８以外での電圧降下が防止される。この結果、抵抗変化層４０３が低抵抗状態にある場合には、抵抗変化素子４０８を流れる電流の値が増加するために動作ウィンドウが拡大して動作が安定する。
　（実施の形態５）
　次に、本発明の実施の形態５における抵抗変化型の不揮発性半導体記憶装置について説明する。本実施の形態の不揮発性半導体記憶装置は、実施の形態２における不揮発性半導体記憶装置がアレイ状に配置された構造を有する。
　図９は、本発明の実施の形態５に係る不揮発性半導体記憶装置７１０の構成を説明する図で、図９の（ａ）はその平面図、図９の（ｂ）は図９の（ａ）に示す１Ａ－１Ａ線に沿う断面を矢印方向に見た断面図を示す。なお、図９の（ａ）の平面図においては、理解しやすくするために、最上層の絶縁保護膜の一部を切り欠いて示している。また、図９の（ｂ）の断面図においても、最上層の絶縁保護膜の図示は省略されている。また、図１０は、抵抗変化素子７１７と非オーミック性素子７２１の構成を示すための要部の部分拡大図で、図１０の（ａ）はその平面図、図１０の（ｂ）は図１０の（ａ）に示す２Ａ－２Ａ線の断面を矢印方向に見た断面図である。
　本実施の形態の不揮発性半導体記憶装置７１０は、基板７１１と、この基板７１１上に形成されたストライプ形状の下部電極配線（複数の矩形状の下部電極配線が所定の間隔にて配置）７１５と、下部電極配線７１５を含む基板７１１上に配され、下部電極配線７１５と対向している位置にコンタクトホールが形成された層間絶縁層７１６と、このコンタクトホール中に埋め込まれ、下部電極配線７１５に接続される下部電極層７１８（第１導電層７１８ａ、酸化変質層７１８ｂ、第２導電層７１８ｃ）と、下部電極層７１８上に形成された抵抗変化素子７１７と、抵抗変化素子７１７上に形成された非オーミック性素子７２１とを備えている。
　そして、上記非オーミック性素子７２１は、本実施の形態では金属電極体層である第１電極層７２２および第２電極層７２４と、それら２つの金属電極体層に挟まれた絶縁体層７２３との３層の積層構成から構成されるＭＩＭダイオードである。
　さらに、本実施の形態の場合には、上記絶縁体層７２３と第２電極層７２４とが下部電極配線７１５に対して交差するストライプ形状で層間絶縁層上に形成されており、第２電極層７２４は上層電極配線の一部を構成している。そして、抵抗変化層７１９と、この抵抗変化層７１９に接続されている下部電極層７１８と、上部電極層７２０とにより抵抗変化素子７１７を構成している。個々の下部電極層７１８は、下部電極配線７１５に接続されている。抵抗変化層７１９としては、酸素不足型のタンタル酸化物、例えばＴａＯｘ（０＜ｘ＜２．５）が抵抗変化特性の安定性や作製の再現性等の面から好ましい。酸素不足型のＴａＯｘは、例えば反応性スパッタリング法によって作製が可能である。この時、抵抗変化層７１９の酸素含有率は、スパッタガス中の酸素流量を調整することで制御が可能である。なお、図９に示すように、絶縁体層７２３と第２電極層７２４とは、抵抗変化素子７１７と非オーミック性素子７２１とがマトリクス状に形成された領域外まで延在されており、第２電極層７２４はこのマトリクス領域外で上層電極配線７２９に接続されている。また、マトリクス領域内では、第２電極層７２４が上層電極配線としても機能している。
　さらに、本実施の形態においては、基板７１１としてシリコン単結晶基板を用いており、その基板７１１上に、トランジスタ等の能動素子７１２を集積した半導体回路が形成されている。なお、図９では、能動素子７１２として、ソース領域７１２ａ、ドレイン領域７１２ｂ、ゲート絶縁膜７１２ｃおよびゲート電極７１２ｄから構成されるトランジスタを示しているが、本実施の形態における不揮発性半導体記憶装置７１０は、これらの能動素子７１２だけでなく、一般にＤＲＡＭ等のメモリ回路に必要な素子を含む。
　下部電極配線７１５および上層電極配線７２９は、抵抗変化素子７１７および非オーミック性素子７２１が形成されたマトリクス領域とは異なる領域において能動素子７１２にそれぞれ接続されている。すなわち、図９においては、下部電極配線７１５は、埋め込み導体７２６および７２７、電極配線７２８を介して能動素子７１２のソース領域７１２ａに接続されている。なお、上層電極配線７２９についても、埋め込み導体７３０を介して同様に別の能動素子（図示せず）に接続されている。
　下部電極配線７１５は、例えばＴｉ－Ａｌ－Ｎ合金、ＣｕあるいはＡｌを用いてスパッタリングにより成膜し、露光プロセスとエッチングプロセスを経ることで容易に形成できる。また、抵抗変化素子７１７を構成する抵抗変化層７１９は、上記したタンタル酸化物だけでなく、酸化チタン、酸化バナジウム、酸化コバルト、酸化ニッケル、酸化亜鉛、ニオブ酸化膜等の金属酸化物を用い、スパッタリング法等で形成してもよい。このような金属酸化物材料は、閾値以上の電圧または電流が印加されたときに特定の抵抗値を示し、その抵抗値は新たに一定の大きさのパルス電圧またはパルス電流が印加されるまでは、その抵抗値を維持し続ける。
　また、層間絶縁層７１６としては、絶縁性の酸化物材料を用いることができる。具体的には、ＣＶＤ法による酸化シリコン（ＳｉＯ）やオゾン（Ｏ３）とテトラエトキシシラン（ＴＥＯＳ）を用いてＣＶＤ法により形成したＴＥＯＳ－ＳｉＯ膜あるいはシリコン窒化（ＳｉＮ）膜を用いることができる。さらに、低誘電率材料であるシリコン炭窒化（ＳｉＣＮ）膜やシリコン炭酸化（ＳｉＯＣ）膜あるいはシリコンフッ素酸化（ＳｉＯＦ）膜等を用いてもよい。
　次に、非オーミック性素子７２１としては、例えば第２電極層７２４として、タンタル（Ｔａ）、アルミニウム（Ａｌ）、あるいはこれらの組み合わせを用い、絶縁体層７２３として窒化シリコン（ＳｉＮ）を積層した構成のＭＩＭダイオードを用いることができる。なお、電極としてはＡｌだけでなく、ＴｉやＣｒを用いることもできるが、これらを用いる場合には配線抵抗が大きくなるため、さらにＡｌまたはＣｕ等から構成される薄膜を積層形成することが望ましい。第１電極層７２２は、抵抗変化層７１９を構成する金属で構成される金属窒化物で構成されることが望ましい。例えば、本実施の形態では、抵抗変化層７１９を構成するタンタルの窒化物である窒化タンタルが、第１電極層７２２として望ましい。
　図１１は、本実施の形態の不揮発性半導体記憶装置７１０の概略の回路構成を説明するブロック図である。図１１に示すように、抵抗変化素子７１７と非オーミック性素子７２１とが直列に接続されてメモリセルが構成され、抵抗変化素子７１７の一端が下部電極配線７１５に接続され、非オーミック性素子７２１の一端が上層電極配線７２９に接続されている。非オーミック性素子７２１は、前述のＭＳＭダイオードやＭＩＭダイオードを含む。下部電極配線７１５は、ビット線デコーダ７０６および読み出し回路７０７に接続されている。また、上層電極配線７２９は、ワード線デコーダ７０５に接続されている。このように、下部電極配線７１５がビット線で、上層電極配線７２９がワード線となり、これらがマトリクス状に配置されている。さらに、ビット線デコーダ７０６、ワード線デコーダ７０５および読み出し回路７０７で周辺回路が構成されるが、これらの周辺回路は例えばＭＯＳＦＥＴから構成される能動素子７１２により構成されている。
　この不揮発性半導体記憶装置７１０では、書き込みにおいては、ワード線デコーダ７０５によって、１本のワード線が選択され、選択された１本のワード線に書き込み用の電圧が印加され、一方、ビット線デコーダ７０６によって、１本のビット線が選択され、選択された１本のビット線に書き込み用の電圧が印加される。それによって、選択されたワード線と選択されたビット線との交点に位置するメモリセルに含まれる抵抗変化素子７１７が、印加された電圧に応じて、高抵抗状態または低抵抗状態になる。
　一方、読み出しにおいては、ワード線デコーダ７０５によって、１本のワード線が選択され、選択された１本のワード線に読み出し用の電圧が印加され、一方、ビット線デコーダ７０６によって、１本のビット線が選択され、選択された１本のビット線に読み出し用の電圧が印加される。それによって、選択されたワード線と選択されたビット線との交点に位置するメモリセルに含まれる抵抗変化素子７１７に、抵抗状態に応じた電流が流れ、その電流が読み出し回路７０７によって検出される。よって、読み出し回路７０７で検出された電流に応じて、選択されたメモリセルに含まれる抵抗変化素子７１７の抵抗状態（高抵抗状態／低抵抗状態）が判別される。
　次に、図１２Ａから図１２Ｇを用いて本実施の形態の不揮発性半導体記憶装置７１０の製造方法について説明する。
　図１２Ａは、能動素子７１２が形成された基板７１１上に、層間絶縁層７１６を形成する工程を示す図である。図１２Ｂの（ａ）は、さらに層間絶縁層７１６にコンタクトホール７３１を形成した状態での平面図、図１２Ｂの（ｂ）は図１２Ｂの（ａ）に示す３Ａ－３Ａの線での断面を矢印方向に見た断面図である。なお、図１２Ｂの（ａ）の断面図を含め、以降に示す断面図はすべて同一箇所での断面で示している。
　図１２Ｃは、コンタクトホール７３１に埋め込む下部電極層７１８を形成するための層である下部電極材料層７１８１を形成する工程を示す図である。図１２Ｄは、ＣＭＰにより層間絶縁層７１６上の下部電極材料層７１８１を除去する工程を示す図である。このとき、ＣＭＰ工程の実施により下部電極層７１８の表面が酸化されて酸化変質層７１８ｂが自然に形成される。この結果、下部電極層７１８は、表面の酸化変質層７１８ｂとコンタクトホール内部の変質していない第１導電層７１８ａとの積層構造となる。
　図１２Ｅの（ａ）は、コンタクトホール７３１中に、第１導電層７１８ａと酸化変質層７１８ｂを埋め込み形成した状態での平面図であり、図１２Ｅの（ｂ）は図１２Ｅの（ａ）に示す４Ａ－４Ａ線での断面を矢印方向に見た断面図である。
　さらに、図１２Ｆの（ａ）は、第２導電層７１８ｃと抵抗変化層７１９とを形成した状態での平面図であり、図１２Ｆの（ｂ）は図１２Ｆの（ａ）に示す５Ａ－５Ａ線の断面を矢印方向に見た断面図である。
　図１２Ｇの（ａ）は、上部電極層７２０と非オーミック性素子７２１とを形成し所望の形状に加工した状態での平面図であり、図１２Ｇの（ｂ）は図１２Ｇの（ａ）に示す６Ａ－６Ａ線の断面を矢印方向に見た断面図である。
　まず、図１２Ａに示すように、複数の能動素子７１２、電極配線７２８および層間絶縁層７１３および７１４が形成されている基板７１１上に、下部電極配線７１５と層間絶縁層７１６を形成する。電極配線７２８については、従来はアルミニウムが主に用いられていたが、最近では微細化しても低抵抗を実現できる銅が主に用いられている。また、層間絶縁層７１３および７１４についても、配線間の寄生容量の低減のためにフッ素含有酸化物（例えば、ＳｉＯＦ）やカーボン含有窒化物（例えば、ＳｉＣＮ）あるいは有機樹脂材料（例えば、ポリイミド）が用いられている。本実施の形態の場合にも、電極配線７２８としては、例えば銅を用い、層間絶縁層７１３および７１４としては、例えばフッ素含有酸化物であるＳｉＯＦを用いることができる。
　なお、下部電極配線７１５は、層間絶縁層７１４中に埋め込み形成されているが、これは以下のようにすれば形成できる。すなわち、層間絶縁層７１４に下部電極配線７１５を埋め込むためのストライプ形状の溝と電極配線７２８に接続するためのコンタクトホールを形成する。これらについては、一般的な半導体プロセスで用いられている技術を用いれば容易に形成することができる。このような溝とコンタクトホールを形成後、下部電極配線７１５となる導体膜を形成し、その後、例えばＣＭＰを行うことで、図１２Ａに示すような形状の下部電極配線７１５を形成することができる。なお、下部電極配線７１５としては、上記したＴｉ－Ａｌ－Ｎ合金材料以外に、例えばＣｕ、Ａｌ、Ｔｉ－Ａｌ合金またはこれらの積層構成を用いてもよい。
　次に、図１２Ａに示すように、この下部電極配線７１５を含む基板７１１上に、例えばＣＶＤ法を用いてＴＥＯＳ－ＳｉＯから構成される層間絶縁層７１６を形成する。なお、この層間絶縁層７１６としては、先述したように種々の材料を用いることができる。
　さらに、その後、図１２Ｂに示すように、下部電極配線７１５上の層間絶縁層７１６に一定の配列ピッチでコンタクトホール７３１を形成する。このコンタクトホール７３１は、図１２Ｂの（ａ）からわかるように、下部電極配線７１５の幅より小さな外形としている。なお、図１２Ｂの（ａ）では四角形状としているが、円形状でも楕円形状でも、あるいはさらに他の形状であってもよい。このようなコンタクトホール７３１は、一般的な半導体プロセスにより形成することができるので、詳細な説明は省略する。
　次に、図１２Ｃに示すように、コンタクトホール７３１を含む層間絶縁層７１６上に、下部電極層７１８を形成するための下部電極材料層７１８１を形成する。本実施の形態では、窒化タンタルを形成する。このような窒化タンタル膜は、Ｔａターゲットを用いた窒素ガス雰囲気中で、例えば、室温条件で、チャンバーの圧力を０．０３Ｐａ～３Ｐａとし、Ａｒ／Ｎ２流量を２０ｓｃｃｍ／５ｓｃｃｍ～２０ｓｃｃｍ／３０ｓｃｃｍとして作製すればよい。なお、成膜方法としては、スパッタリング法に限らず、ＣＶＤ法やＡＬＤ法等を用いてもよい。
　次に、図１２Ｄに示すように、ＣＭＰプロセスを用いて層間絶縁層７１６の表面を覆う下部電極材料層７１８１のみを除去してコンタクトホール７３１中に下部電極層７１８を埋め込み形成する。このとき、ＣＭＰ工程の実施により下部電極層７１８の表面が酸化されて酸化変質層７１８ｂが自然に形成される。この結果、この時点では、下部電極層７１８は、表面の酸化変質層７１８ｂとコンタクトホール内部の変質していない第１導電層７１８ａとの積層構造となる。図１２Ｅ（ａ）及び（ｂ）に、図１２Ｄの状態の平面図及び断面図をそれぞれ示す。
　続いて、図１２Ｆに示すように、酸化変質層７１８ｂに接続されるように第２導電層７１８ｃと抵抗変化層７１９とを同一成膜装置により連続して成膜する。これにより、大気に開放することなく連続して第２導電層７１８ｃと抵抗変化層７１９とを形成することにより、両層の界面に酸化変質層を介在することを防止できる。これにより、酸化変質層７１８ｂが抵抗変化素子７１７の寄生抵抗成分となることがない。その結果、抵抗変化素子７１７の低抵抗状態での電流値が増加し、動作ウィンドウが拡大する。これにより、不揮発性半導体記憶装置の動作が安定するとともに、書き換え耐性であるエンデュランス特性も向上する。
　抵抗変化層７１９は第２導電層７１８ｃおよび層間絶縁層７１６上に反応性スパッタリング法によりＴａＯｘ膜を堆積する。このようなＴａＯｘ膜は、Ｔａターゲットを用いた酸素ガス雰囲気中で、例えば、室温条件で、チャンバーの圧力を０．０３Ｐａ～３Ｐａとし、Ａｒ／Ｏ２流量を２０ｓｃｃｍ／５ｓｃｃｍ～２０ｓｃｃｍ／３０ｓｃｃｍとして作製すればよい。なお、成膜方法としては、スパッタリング法に限らず、ＣＶＤ法やＡＬＤ法等を用いてもよい。
　次に、図１２Ｇの（ｂ）に示すように、抵抗変化層７１９上に上部電極層７２０、非オーミック性素子７２１を構成する第１電極層７２２、絶縁体層７２３および第２電極層７２４を形成した後に、ドライエッチングプロセスにより所望の形状に加工する。上部電極層７２０には膜厚５０ｎｍのイリジウム電極膜をＤＣスパッタ法により形成する。また第１電極層７２２および第２電極層７２４は、スパッタ法によりアルミニウムを形成する。絶縁体層７２３には窒化シリコンを反応性スパッタ法で形成する。ＳｉＮはスパッタリング法により形成することで、良好な絶縁性を有し、かつ緻密な薄膜を容易に形成できる。
　上層電極配線７２９は、抵抗変化素子７１７と非オーミック性素子７２１であるＭＩＭダイオードとがマトリクス状に形成された領域外で第２電極層７２４に接続されるように形成されているが、この上層電極配線７２９についても、下部電極配線７１５と同様な材料を用いることができる。そして、この上層電極配線７２９を形成するときに、埋め込み導体７３０も同時に形成し、この埋め込み導体７３０を介して上層電極配線７２９を下層の半導体電極配線（図示せず）に接続し、図示しない位置に設けられている能動素子に電気的に接続する。
　この後、第２電極層７２４および上層電極配線７２９を覆う絶縁保護膜（図示せず）を形成することで、図９に示すような不揮発性半導体記憶装置７１０を製造することができる。
　なお、本実施の形態では絶縁体層７２３としてＳｉＮを用いるＭＩＭダイオードの場合について説明したが、本発明はこれに限定されない。例えば、絶縁体層７２３として、酸化タンタル（ＴａＯ）、アルミナ（ＡｌＯ）あるいはチタニア（ＴｉＯ）を用いてもよい。ＴａＯを用いる場合には、例えばＴａ膜を成膜した後、ドライ熱酸化法、ウエット熱酸化法、プラズマ酸化法あるいは反応性スパッタリング方式により直接ＴａＯｘ膜を形成する方法等、いずれの方法でもよい。
　以上、本発明に係る不揮発性半導体記憶装置およびその製造方法について、実施の形態１～５に基づいて説明したが、本発明は、これらの実施の形態に限定されるものではない。たとえば、実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、各実施の形態における任意の構成要素を組み合わせて得られる形態も本発明に含まれる。
　たとえば、実施の形態１～５のいずれにおいても、抵抗変化層を構成する金属酸化物の金属としては、遷移金属、またはアルミニウム（Ａｌ）を用いることができる。遷移金属としては、タンタルだけに限られず、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タングステン（Ｗ）、ニッケル（Ｎｉ）等であってもよい。
　また、実施の形態５では、抵抗変化層７１９は単層であったが、酸素不足度が異なる２層の抵抗変化層から構成されてもよい。
　また、本発明に係る不揮発性半導体記憶装置の製造方法では、さらに、第１導電層を形成した後で、かつ、第２導電層を形成する前に、第１導電層の上面に形成された酸化変質層を除去する工程を含んでもよい。
　たとえば、実施の形態２と同様にして、第１導電層２０２ａとして、窒化チタン薄膜をＣＶＤ法により形成する。ソースには塩化チタンを反応性ガスにはアンモニアを用いる。ＣＶＤプロセスで形成した第１導電層２０２ａは、後にスパッタプロセスで抵抗変化層１０３を形成するために、一度成膜装置から取り出され、大気に暴露される。その結果、第１導電層２０２ａは自然酸化されて酸化変質層２０２ｂが形成される。そこで、Ａｒガスを導入して基板側にプラズマを形成し、基板表面をスパッタリングして表面をクリーニングさせる「逆スパッタ法」により、酸化変質層２０２ｂを除去する。その後、実施の形態３と同様にして、第１導電層１０２ａ上に、第２導電層１０２ｃと抵抗変化層１０３とを、同一の製膜装置（スパッタプロセス）で大気に曝露することなく連続して形成する。
　このような製造方法であっても、下部電極層を構成する第２導電層と抵抗変化層とは、大気に曝露されることなく連続して形成されるので、抵抗変化素子を構成する下部電極と抵抗変化層との間の寄生抵抗が低減され、抵抗変化素子の特性のばらつきが小さく、安定な作動が可能でエンデュランスの劣化耐性に優れた大容量で高集積化に適した抵抗変化素子を備える不揮発性半導体記憶装置が実現される。
　本発明は、不揮発性半導体記憶装置として、特に、安定動作が図れるとともに、繰り返し書き換え特性（エンデュランス特性）が向上された不揮発性半導体記憶装置として、例えば、種々の電子機器に用いられる不揮発性半導体記憶装置として、有用である。
　１００ａ、１００ｂ、２００ａ、２００ｂ、３００ａ、３００ｂ、４００ａ、４００ｂ　　不揮発性半導体記憶装置
　１０１、２０１、３０１、４０１　　基板
　１０２、２０２、３０２、４０２　　下部電極層
　１０２ａ、２０２ａ、３０２ａ、４０２ａ　　第１導電層
　１０２ｃ、２０２ｃ、３０２ｃ、４０２ｃ　　第２導電層
　１０３、２０３、３０３、４０３　　抵抗変化層
　１０３ａ、２０３ａ、３０３ａ、４０３ａ　　第１抵抗変化層
　１０３ｂ、２０３ｂ、３０３ｂ、４０３ｂ　　第２抵抗変化層
　１０４、２０４、３０４、４０４　　上部電極層
　１０８、２０８、３０８、４０８　　抵抗変化素子
　２０２ｂ、４０２ｂ　　酸化変質層
　３０５、４０５　　第１電極層
　３０６、４０６　　半導体層
　３０７、４０７　　第２電極層
　３０９、４０９　　非オーミック性素子
　７０５　　ワード線デコーダ
　７０６　　ビット線デコーダ
　７０７　　読み出し回路
　７１０　　不揮発性半導体記憶装置（ＲｅＲＡＭ）
　７１１　　基板
　７１２　　能動素子
　７１２ａ　　ソース領域
　７１２ｂ　　ドレイン領域
　７１２ｃ　　ゲート絶縁膜
　７１２ｄ　　ゲート電極
　７１３、７１４、７１６　　層間絶縁層
　７１５　　下部電極配線
　７１７　　抵抗変化素子
　７１８　　下部電極層
　７１８ａ　　第１導電層
　７１８ｂ　　酸化変質層
　７１８ｃ　　第２導電層
　７１９　　抵抗変化層
　７２０　　上部電極層
　７２１　　非オーミック性素子
　７２２　　第１電極層
　７２３　　絶縁体層
　７２４　　第２電極層
　７２６、７２７、７３０　　埋め込み導体
　７２８　　電極配線
　７２９　　上層電極配線
　７３１　　コンタクトホール
　７１８１　　下部電極材料層

Claims (10)

  1. 　抵抗変化型の不揮発性半導体記憶装置であって、
    　基板と、
    　前記基板上に形成され、電気パルスの印加によって抵抗値が変化し、変化した抵抗値を保持し続ける抵抗変化素子とを備え、
    　前記抵抗変化素子は、
    　前記基板上に形成された下部電極層と、前記下部電極層上に形成された金属酸化物から構成される抵抗変化層と、前記抵抗変化層上に形成された上部電極層とを有し、
    　前記下部電極層は、少なくとも、第１導電層と、前記第１導電層上に形成され、前記抵抗変化層と接する第２導電層とで構成されており、
    　前記第１導電層の上面には、当該第１導電層が酸化された層である酸化変質層が形成されている、
    　不揮発性半導体記憶装置。
  2. 　前記抵抗変化層と前記第２導電層との界面近傍における酸素量は、前記第２導電層と前記第１導電層との界面近傍における酸素量よりも少ない、
    　請求項１記載の不揮発性半導体記憶装置。
  3. 　前記第２導電層と前記抵抗変化層とは、大気に曝露されることなく連続して形成されている、
    　請求項１または２記載の不揮発性半導体記憶装置。
  4. 　さらに、前記上部電極層上に形成された非オーミック性素子を備え、
    　前記非オーミック性素子は、前記上部電極層上に形成された第１電極層と、前記第１電極層上に形成された半導体層または絶縁体層と、前記半導体層または絶縁体層上に形成された第２電極層とを有する、
    　請求項１から３のいずれか１項に記載の不揮発性半導体記憶装置。
  5. 　前記抵抗変化層は、酸素不足型の金属酸化物である、
    　請求項１から４のいずれか１項に記載の不揮発性半導体記憶装置。
  6. 　前記抵抗変化層は、酸素不足度の異なる金属酸化物である第１抵抗変化層と第２抵抗変化層とで構成される、
    　請求項５記載の不揮発性半導体記憶装置。
  7. 　抵抗変化型の不揮発性半導体記憶装置の製造方法であって、
    　基板上に、電気パルスの印加によって抵抗値が変化し、変化した抵抗値を保持し続ける抵抗変化素子を形成する工程を含み、
    　前記抵抗変化素子を形成する工程は、
    　前記基板上に下部電極層を形成する工程と、
    　前記下部電極層上に金属酸化物から構成される抵抗変化層を形成する工程と、
    　前記抵抗変化層上に上部電極層を形成する工程とを含み、
    　前記下部電極層は、少なくとも、第１導電層と、前記第１導電層上に形成され、前記抵抗変化層と接する第２導電層とで構成されており、
    　前記第１導電層の上面には、当該第１導電層が酸化された層である酸化変質層が形成されており、
    　前記第２導電層と前記抵抗変化層とは、大気に曝露されることなく連続して形成されている、
    　不揮発性半導体記憶装置の製造方法。
  8. 　前記下部電極層を形成する工程は、
    　前記第１導電層を形成するための下部電極材料層を前記基板上に形成する工程と、
    　前記下部電極材料層に対して化学的機械的研磨を行うことにより、上面に前記酸化変質層を有する前記第１導電層を形成する工程と、
    　前記第１導電層上に前記第２導電層を形成する工程とを含む、
    　請求項７記載の不揮発性半導体記憶装置の製造方法。
  9. 　さらに、
    　前記基板上にストライプ形状の下部電極配線を形成する工程と、
    　前記下部電極配線上を含む前記基板上に層間絶縁層を形成する工程と、
    　前記層間絶縁層上の前記下部電極配線と対向する位置にコンタクトホールを形成する工程と、
    　前記上部電極層上に、非オーミック性素子の一部となる第１電極層を形成する工程と、
    　前記第１電極層上に前記非オーミック性素子の一部となる半導体層または絶縁体層を形成工程と、
    　前記半導体層または絶縁体層上に、前記下部電極配線に対して立体的に交差するストライプ形状に、前記非オーミック特性素子の一部となる第２電極層を形成する工程とを含み、
    　前記下部電極材料層を形成する工程では、前記コンタクトホールと前記層間絶縁層上に前記下部電極材料層を形成し、
    　前記化学的機械的研磨を行う工程では、前記層間絶縁層上の前記下部電極材料層を除去する
    　請求項８記載の不揮発性半導体記憶装置の製造方法。
  10. 　前記抵抗変化素子を形成する工程は、さらに、前記第１導電層を形成した後で、かつ、前記第２導電層を形成する前に、前記酸化変質層を除去する工程を含む、
    　請求項７から９のいずれか１項に記載の不揮発性半導体記憶装置の製造方法。
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