WO2011161936A1 - 抵抗変化素子の製造方法 - Google Patents

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  • JP 2005-25914 A International Publication No. 2008/59701 International Publication No. 2009/50833 JP 2004-319587 A JP 2006-203098 A JP 2004-241508 A
  • the resistance change phenomenon in the resistance change layer 8 of the laminated structure of each material described above is caused by an oxidation-reduction reaction occurring in a minute filament (conductive path) formed in the transition metal oxide of the high resistance layer.
  • the value changes and is thought to occur. That is, when a positive voltage is applied to the electrode connected to the high resistance layer of the resistance change layer 8 among the lower electrode 7 and the upper electrode 9, the oxygen in the resistance change layer 8 is applied. It is considered that ions are attracted to the high resistance layer side and an oxidation reaction occurs in the microfilament formed in the high resistance layer, thereby increasing the resistance of the microfilament.
  • the upper part of the conductive plug 16 protrudes from the upper surface of the interlayer insulating film 14. Since the protruding portion on the upper side of the conductive plug 16 is joined to the lower electrode 7, the contact area between the lower electrode 7 and the conductive plug 16 can be increased as compared with the conventional element. Thereby, the electrical resistance in a contact surface can be made smaller, an electrical loss can be reduced, and the generated Joule heat can be suppressed. Furthermore, if the contact area between the lower electrode 7 and the conductive plug 16 is increased, the thermal resistance at the contact surface can be further reduced. When the thermal resistance is reduced, Joule heat generated in the lower electrode 7 or the conductive plug 16 when current is passed is efficiently radiated.
  • a manufacturing method for manufacturing a plurality of variable resistance elements the step of forming an interlayer insulating film on a substrate, the step of forming a plurality of contact holes in the interlayer insulating film, and the inside of the plurality of contact holes And a step of depositing a conductive material on the interlayer insulating film; a step of forming a plurality of conductive plugs in the plurality of contact holes by removing the conductive material deposited on the interlayer insulating film;
  • the plurality of conductive plugs are formed by removing recesses (recesses) in the interlayer insulating film generated around the conductive plugs and recesses (erosion) in the interlayer insulating film generated across the plurality of conductive plugs.

Abstract

　抵抗変化素子の製造方法は、基板上の層間絶縁膜中に導電性プラグを形成する工程（１０００～１００４）と、前記導電性プラグ周囲に発生した前記層間絶縁膜の凹部、及び複数の前記導電性プラグに跨って発生した前記層間絶縁膜の凹部を除去して、前記導電性プラグの上部が前記層間絶縁膜の上面から突出するように、前記層間絶縁膜の上面を平坦にする工程（１００５）と、前記層間絶縁膜および前記導電性プラグ上に、前記導電性プラグと電気的に接続する下部電極層を形成する工程（１００６）と、前記下部電極層の上面の突出部を除去して、前記下部電極層の上面を平坦にする工程（１００７）と、前記下部電極層上に抵抗変化層を形成する工程（１００８）と、前記抵抗変化層上に上部電極層を形成する工程（１００８）と、下部電極、抵抗変化層および上部電極を加工形成する工程（１００９）と、を含む。

Description

抵抗変化素子の製造方法
　本発明は、電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化素子の製造方法と、当該製造方法によって作製される抵抗変化素子に関するものである。
　近年、いわゆる抵抗変化素子を記憶素子としてメモリセルに用いた不揮発性記憶装置の研究開発が進んでいる。抵抗変化素子とは、電気的信号によって抵抗値が可逆的に変化する性質を有し、抵抗値に対応した情報を、不揮発的に記憶する素子である。
　図１４は、特許文献１の中に示されている従来の抵抗変化素子を有するメモリセル構成を模式的に示す断面図である。メモリセル９００は、選択トランジスタ９０６と、抵抗変化素子９１０とを直列に接続した、１Ｔ１Ｒ型（１トランジスタ１抵抗体）のメモリセルである。選択トランジスタ９０６は、基板９０１上に形成されたソース領域９０２とドレイン領域９０３、およびゲート酸化膜９０４上に形成されたゲート電極９０５からなる。また、抵抗変化素子９１０は、抵抗変化層９０８、抵抗変化層９０８を挟持する下部電極９０７および上部電極９０９とで構成されている。
　導電性プラグ９１６は、層間絶縁膜９１４中に形成され、選択トランジスタ９０６のドレイン領域９０３と、抵抗変化素子９１０の下部電極９０７とを電気的に接続している。導電性プラグ９１７は、ビット線として機能する金属配線９１２と、上部電極９０９とを電気的に接続している。導電性プラグ９１８は、ソース線として機能する金属配線９１３と、ソース領域９０２とを電気的に接続している。ゲート電極９０５はワード線（図示せず）と電気的に接続されている。メモリセル９００は、金属配線（ビット線）９１２、金属配線（ソース線）９１３、ワード線間に所定の電気的パルスをそれぞれ印加することにより、抵抗変化層９０８を低抵抗状態から高抵抗状態へ、または高抵抗状態から低抵抗状態へと変化させることができる。
　特許文献１には、ペロブスカイト型結晶構造の酸化物であるＰｒ１－ｘＣａｘＭｎＯ３（ＰＣＭＯ）、Ｌａ１－ｘＳｒｘＭｎＯ３（ＬＳＭＯ）等を抵抗変化素子に用いた１Ｔ１Ｒ型の記憶装置が開示されている。特許文献２、３には、遷移金属の酸化物であるタンタル酸化物を抵抗変化素子に用いた１Ｔ１Ｒ型の記憶装置が開示されている。
　また、ダイオードと抵抗変化素子を直列に接続した１Ｄ１Ｒ型（１ダイオード＋１抵抗体）のメモリセルを配置した記憶装置が知られている。１Ｄ１Ｒ型の記憶装置において、ダイオードは、非選択メモリセルへの迂回電流を防止する役割を果たす。
　特許文献４、５には、１Ｄ１Ｒ型の記憶装置が開示されている。特許文献４では、ショットキーダイオードとユニポーラ型の抵抗変化素子とで構成される１Ｄ１Ｒ型の記憶装置が開示されている。特許文献５では、双極性の電流制御素子とバイポーラ型の抵抗変化素子とで構成される１Ｄ１Ｒ型の記憶装置が開示されている。双極性の電流制御素子としては、例えば、ＭＩＭダイオード（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｍｅｔａｌ）、ＭＳＭダイオード（Ｍｅｔａｌ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ－Ｍｅｔａｌ）、バリスタ等の二端子素子が知られている。
特開２００５－２５９１４号公報 国際公開第２００８／５９７０１号 国際公開第２００９／５０８３３号 特開２００４－３１９５８７号公報 特開２００６－２０３０９８号公報 特開２００４－２４１５０８号公報
　従来例として示した抵抗変化素子９１０（図１４）の製造方法を、図１５を用いて以下に説明する。
　図１５（ａ）～（ｅ）は、従来の１Ｔ１Ｒ型のメモリセルの製造方法の一例を模式的に示す工程図であり、図１５（ａ）はコンタクトホール形成後の断面図、図１５（ｂ）はコンタクトホール内へ導電材料を充填した後の断面図、図１５（ｃ）は導電性プラグ形成後の断面図、（ｄ）は抵抗変化素子の上部電極材料成膜後の断面図、図１５（ｅ）は抵抗変化素子の形成後の断面図である。
　まず、選択トランジスタ９０６等が形成された基板９０１上に、酸化シリコン（ＳｉＯ２）等の絶縁体で構成される層間絶縁膜９１４を成膜する。次に、層間絶縁膜９１４を貫通し、かつ基板９０１上に形成された配線もしくは素子（図１４においては選択トランジスタ９０６のドレイン領域９０３）へ達するコンタクトホール９１５を、通常のフォトリソグラフィーおよびドライエッチング法を用いて形成する（図１５（ａ））。次に、コンタクトホール９１５内および層間絶縁膜９１４上に、導電性プラグ９１６を構成する導電材料（以下、単に「導電材料９１６」という）を、ＣＶＤ法を用いて堆積する（図１５（ｂ））。そして、層間絶縁膜９１４の上面に堆積されている導電材料９１６を、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法を用いて研磨除去する（図１５（ｃ））。これにより、コンタクトホール９１５内に導電性プラグ９１６が形成される。それから、スパッタ法を用いて、導電性プラグ９１６および層間絶縁膜９１４の上面に、下部電極９０７、抵抗変化層９０８、上部電極９０９をこの順に堆積する（図１５（ｄ））。最後に、下部電極９０７、抵抗変化層９０８、上部電極９０９を、ドライエッチング法により一括加工し、抵抗変化素子９１０が形成される（図１５（ｅ））。なお、以上の抵抗変化素子９１０の製造方法は、抵抗変化素子９１０が１Ｔ１Ｒ型メモリセルを構成する場合に適用できるだけでなく、抵抗変化素子９１０が１Ｄ１Ｒ型メモリセルを構成する場合においても同様に適用できる。
　しかしながら、従来の抵抗変化素子９１０には、その製造方法により、形状ばらつきが発生する課題があった。以下に、この形状ばらつきが発生する原因について説明する。
　図１５（ｃ）に示すＣＭＰ工程において、導電材料９１６はオーバー研磨（ｏｖｅｒ－ｐｏｌｉｓｈｉｎｇ）によって研磨除去される。オーバー研磨とは、層間絶縁膜９１４上に堆積されている導電材料９１６を、完全に除去するための研磨である。これにより、導電材料９１６の膜厚ばらつき、または研磨速度のばらつきを吸収できる。
　通常、導電材料のＣＭＰ工程では、層間絶縁膜９１４を残すように導電材料９１６を研磨除去するため、導電材料９１６の研磨レートは、層間絶縁膜９１４の研磨レートよりも速く設定される。しかし、この研磨レートの差によって、コンタクトホール９１５内に充填された導電材料９１６の上部も少し削られてしまい、その結果、導電性プラグ９１６の上部は、層間絶縁膜９１４上面よりも凹んだ形状になる。
　さらに、このオーバー研磨によって、層間絶縁膜９１４の上面には、リセス（ｒｅｃｅｓｓ）やエロージョン（ｅｒｏｓｉｏｎ）と呼ばれる凹みが発生する。オーバー研磨の条件によっては、導電性プラグ９１６の上端面が、リセスまたはエロージョンの底面部より上に突出する場合もある。その場合でも、導電性プラグ９１６の上端面は、層間絶縁膜９１４の上面よりも凹んだ形状になる。
　図１６（ａ）～（ｃ）は、従来の抵抗変化素子の製造方法の一例を模式的に示す工程図であり、図１６（ａ）はＣＭＰ工程のオーバー研磨によって発生するリセスを考慮した導電性プラグ形成後の断面図、図１６（ｂ）はエロージョンの概略説明図、図１６（ｃ）はＣＭＰ工程のリセスに加えてエロージョンの効果を考慮した導電性プラグ形成後の断面図である。
　図１６（ａ）は、導電性プラグ９１６形成後に、リセスが発生した素子の断面図を模式的に示している。図１６（ｂ）は、特許文献７：特開２００２－３４３７９４号公報に示されている、エロージョンが発生した素子の断面図を模式的に示している。図１６（ｃ）は、リセスおよびエロージョンが複合的に発生した素子の断面図を模式的に示している。
　リセス（ｒｅｃｅｓｓ）とは、コンタクトホール９１５上部に形成される層間絶縁膜９１４表面の凹みである（図１５（ｃ）、図１６（ａ））。これは次のように形成される。まず、図１５（ｃ）に示すＣＭＰ工程においてオーバー研磨が行われると、上述の通り、コンタクトホール９１５内に充填された導電材料９１６の上部が少し削られる。これにより、コンタクトホール９１５上部の内周面には、層間絶縁膜９１４が一部露出する。次に、この層間絶縁膜９１４の露出面も、オーバー研磨の際に少し削られる。その結果、コンタクトホール９１５の上部の層間絶縁膜９１４は、テーパーがついたような凹んだ形状となる。これをリセスと呼ぶ。
　エロージョン（ｅｒｏｓｉｏｎ）とは、オーバー研磨の際に、導電性プラグ９１６等の微細配線の領域近傍において、本来研磨されてはいけない層間絶縁膜９１４が、導電材料９１６と共に研磨される現象である。図１６（ｂ）の断面図に示すように、エロージョンによって削られる研磨量は、微細配線部のパターン密度に依存して異なる。導電性プラグ９１６が密集している領域（図１６（ｂ）の左側の領域）では、エロージョンによって、層間絶縁膜９１４および導電性プラグ９１６の表面に凹み（図１６（ｂ）中でＡと表示）が生じる。一方、導電性プラグ９１６が疎な領域（図１６（ｂ）の右側の領域）では、エロージョンに起因する表面凹みは発生しにくい。エロージョンに起因する表面凹み、および（エロージョンの程度差に起因する）異なる領域間の凹み量のばらつきは、層間絶縁膜９１４の形状ばらつき、および導電性プラグ９１６の高さのばらつきをもたらす。
　また、図１６（ｃ）に示すように、リセスおよびエロージョンが複合的に発生する場合もある。
　以上で説明した、層間絶縁膜９１４の形状ばらつき、または導電性プラグ９１６の高さのばらつきは、後続工程の仕上がりのばらつき（成膜時の膜厚むらやフォトリソグラフィー工程における露光不良等）を誘発する可能性がある。これは、層間絶縁膜９１４および導電性プラグ９１６上に形成される下部電極９０７、抵抗変化層９０８、上部電極９０９の形状不良や特性不良を引き起こす原因となる。
　特に、抵抗変化素子９１０の場合、下部電極９０７、抵抗変化層９０８、上部電極９０９の厚さ方向（図１４で言えば縦の方向）に高い電流密度の電流を流して駆動する。そのため、上記形状ばらつきを低減することは、素子の特性ばらつきを低減し、素子特性および信頼性を向上するために望ましい。
　特許文献６には、電極の剥がれやスクラッチを減少させるために、エロージョン発生後に層間絶縁膜表面を平坦化し、エロージョンに起因する層間絶縁膜の凹みを除去する例が開示されている。
　しかしながら、当該手法は、層間絶縁膜の凹みは平坦化されるものの、エロージョンに起因する導電性プラグ自体の高さのばらつきは解消されない。そのため、導電性プラグの高さのばらつきが引き起こす、電極または抵抗変化層の形状不良は解消できない。
　本発明は、前記従来の課題を解決するもので、層間絶縁膜の上面および下部電極の上面を平坦化することにより、抵抗変化素子の特性ばらつきを低減し、特性および信頼性が良好な抵抗変化素子の製造方法を提供することを目的とする。
　従来の課題を解決するために、本発明の抵抗変化素子の製造方法は、基板上に層間絶縁膜を形成する工程と、層間絶縁膜内にコンタクトホールを形成する工程と、コンタクトホール内および層間絶縁膜上に導電材料を堆積する工程と、層間絶縁膜上に堆積した導電材料を除去することにより、コンタクトホール内に導電性プラグを形成する工程と、導電性プラグを形成する工程の後に、層間絶縁膜の上面を平坦にする工程と、層間絶縁膜および導電性プラグ上に、導電性プラグと電気的に接続する下部電極層を形成する工程と、下部電極層の上面を平坦にする工程と、下部電極層上に、電気パルスの印加に基づいて可逆的に抵抗値が変化する抵抗変化層を形成する工程と、抵抗変化層上に上部電極層を形成する工程とを含む。
　本発明の抵抗変化素子の製造方法によれば、下部電極の下面および上面を平坦とすることにより、抵抗変化素子の特性ばらつきを低減し、特性および信頼性が良好な抵抗変化素子を得ることができる。
図１は、本発明の実施の形態１に係る抵抗変化素子の製造方法の一例を説明するフローチャートである。 図２（ａ）～（ｅ）は、本発明の実施の形態１に係る１Ｔ１Ｒ型のメモリセルの製造方法の一例を模式的に示す工程図であり、図２（ａ）は、基板の断面図、図２（ｂ）は、層間絶縁膜後の断面図、図２（ｃ）は、コンタクトホール形成後の断面図、図２（ｄ）は、コンタクトホール内へ導電材料を充填した後の断面図、図２（ｅ）は、導電性プラグ形成後の断面図である。 図３（ａ）～（ｅ）は、本発明の実施の形態１に係る１Ｔ１Ｒ型のメモリセルの製造方法の一例を模式的に示す工程図であり、図３（ａ）は、層間絶縁層の上面を平坦化した後の断面図、図３（ｂ）は、下部電極を成膜後の断面図、図３（ｃ）は、下部電極の上面を平坦化した後の断面図、図３（ｄ）は、抵抗変化層および上部電極材料成膜後の断面図、図３（ｅ）は、抵抗変化素子の形成後の断面図である。 図４は、本発明の実施の形態１に係る１Ｔ１Ｒ型のメモリセルの構成を模式的に示す断面図である。 図５は、本発明の実施の形態１に係る抵抗変化素子の動作特性図である。 図６（ａ）は、本発明の実施の形態１に係る抵抗変化素子において、導電性プラグ形成後に観察された、層間絶縁膜および導電性プラグの表面凹凸像の原子間力顕微鏡（ＡＦＭ）写真であり、図６（ｂ）は、図６（ａ）のＶＩ－ＶＩ線での矢印方向の断面に関して、表面凹凸を示す線図である。 図７（ａ）は、本発明の実施の形態１に係る抵抗変化素子において、孤立した導電性プラグ形成後に観察された、層間絶縁膜および導電性プラグの表面凹凸像の原子間力顕微鏡（ＡＦＭ）写真であり、図７（ｂ）は、図７（ａ）のＶＩＩ－ＶＩＩ矢線での矢印方向の断面に関して、表面凹凸を示す線図である。 図８（ａ）は、本発明の実施の形態１に係る抵抗変化素子において、密に配設された導電性プラグが存在する領域で、層間絶縁膜の表面を平坦化した後に観察された、層間絶縁膜および導電性プラグの表面凹凸像の原子間力顕微鏡（ＡＦＭ）写真であり、図８（ｂ）は、図８（ａ）のＶＩＩＩ－ＶＩＩＩ線での矢印方向の断面に関して、表面凹凸を示す線図である。 図９（ａ）は、本発明の実施の形態１に係る抵抗変化素子において、孤立した導電性プラグが存在する領域で、層間絶縁膜の表面を平坦化した後に観察された、層間絶縁膜および導電性プラグの表面凹凸像の原子間力顕微鏡（ＡＦＭ）写真であり、図９（ｂ）は、図９（ａ）のＩＸ－ＩＸ線での矢印方向の断面に関して、表面凹凸を示す線図である。 図１０は、本発明の実施の形態２に係る１Ｔ１Ｒ型のメモリセルの構成を模式的に示す断面図である。 図１１は、本発明の実施の形態２に係る抵抗変化素子の製造方法の一例を説明するフローチャートである。 図１２（ａ）、（ｂ）は、本発明の実施の形態３に係る１Ｄ１Ｒ型のメモリセルの構成を模式的に示す断面図である。 図１３は、本発明の実施の形態３に係る抵抗変化素子の製造方法の一例を説明するフローチャートである。 図１４は、従来の抵抗変化素子を有する１Ｔ１Ｒ型のメモリセルの構成を模式的に示す断面図である。 図１５（ａ）～（ｅ）は、従来の１Ｔ１Ｒ型のメモリセルの製造方法の一例を模式的に示す工程図であり、図１５（ａ）は、コンタクトホール形成後の断面図、図１５（ｂ）は、コンタクトホール内へ導電材料を充填した後の断面図、図１５（ｃ）は、導電性プラグ形成後の断面図、図１５（ｄ）は、抵抗変化素子の上部電極材料成膜後の断面図、図１５（ｅ）は、抵抗変化素子の形成後の断面図である。 図１６（ａ）～（ｃ）は、従来の抵抗変化素子の製造方法の一例を模式的に示す工程図であり、図１６（ａ）は、ＣＭＰ工程のオーバー研磨によって発生するリセスを考慮した導電性プラグ形成後の断面図、図１６（ｂ）は、エロージョンの概略説明図、図１６（ｃ）は、ＣＭＰ工程のリセスに加えてエロージョンの効果を考慮した導電性プラグ形成後の断面図である。
　以下、本発明の実施の形態について、図面を参照しながら説明する。
　（実施の形態１）
　本発明の実施の形態１に係る抵抗変化素子の製造方法の一例について、図１のフローチャート、ならびに図２（ａ）～（ｅ）および図３（ａ）～（ｅ）の工程図を用いて説明する。
　図１は、本発明の実施の形態１に係る抵抗変化素子の製造方法の一例を説明するフローチャートを示す。
　図２（ａ）～（ｅ）は、本発明の実施の形態１に係る１Ｔ１Ｒ型のメモリセルの製造方法の一例を模式的に示す工程図であり、図２（ａ）は基板の断面図、図２（ｂ）は層間絶縁膜後の断面図、図２（ｃ）はコンタクトホール形成後の断面図、図２（ｄ）はコンタクトホール内へ導電材料を充填した後の断面図、図２（ｅ）は導電性プラグ形成後の断面図である。
　図３（ａ）～（ｅ）は、本発明の実施の形態１に係る１Ｔ１Ｒ型のメモリセルの製造方法の一例を模式的に示す工程図であり、図３（ａ）は層間絶縁層の上面を平坦化した後の断面図、図３（ｂ）は下部電極を成膜後の断面図、図３（ｃ）は下部電極の上面を平坦化した後の断面図、図３（ｄ）は抵抗変化層および上部電極材料成膜後の断面図、図３（ｅ）は抵抗変化素子の形成後の断面図である。
　図１の工程１０００～工程１００４は、図２（ａ）～（ｅ）にそれぞれ対応している。図１の工程１００５～工程１００９は、図３（ａ）～（ｅ）にそれぞれ対応している。なお、図１に示したフローチャートにおいて、工程番号を付した一連の工程を示しているが、これは説明の簡便化と明確化のためである。これらの工程番号は、それぞれの工程順を必ずしも示さない。これらの工程の一部を省略し、または並行して行うことも可能であり、一連の順序を厳密に維持することを要求するものではない。また、図２（ａ）～（ｅ）および図３（ａ）～（ｅ）は、図４に示す１Ｔ１Ｒ型のメモリセル１００の製造方法を説明する工程図であるが、抵抗変化素子１０の形成工程においては、１Ｔ１Ｒ型のメモリセルに限定されない。後で説明するように、実施の形態１に係る抵抗変化素子１０の製造方法は、例えば１Ｄ１Ｒ型のメモリセル等を構成する抵抗変化素子１０の製造においても応用できる。
　以下、図２（ａ）～（ｅ）および図３（ａ）～（ｅ）を参照しながら、図１のフローチャートに沿って実施の形態１に係る抵抗変化素子１０の製造方法を説明する。
　工程１０００において、基板が用意される。１Ｔ１Ｒ型のメモリセルを作製する場合は、図２（ａ）に示すように、基板１の上に、ソース領域２、ドレイン領域３、ゲート酸化膜４、ゲート電極５が公知の方法によって形成された、選択トランジスタ６を用いることができる。なお、基板１は、この後の工程で形成される抵抗変化素子１０と電気的に接続される構成を有するものであればよく、本構成に限定されるものではない。
　まず、工程１００１において、ＣＶＤ法等を用いて、基板１の主面上に層間絶縁膜１４を堆積する（図２（ｂ））。層間絶縁膜１４は、種々の絶縁材料で構成される。例えば、テトラエトキシシラン（ＴＥＯＳ）を原料とし、プラズマＣＶＤ法を用いて成膜した、シリコン酸化膜（以下、Ｐ－ＴＥＯＳと表記）により層間絶縁膜１４を構成する。
　次に、工程１００２において、層間絶縁膜１４を貫通し、かつ基板内（に存在する配線や拡散層等）へと達するコンタクトホール１５を、ドライエッチング等を用いて形成する。図２（ｃ）は、層間絶縁膜１４を貫通し、選択トランジスタ６のドレイン領域３に達するコンタクトホール１５が形成された後の断面図を示している。
　次に、工程１００３において、スパッタ法やＣＶＤ法等を用いて、コンタクトホール１５内に、後の工程１００４で導電性プラグ１６となる導電材料（以下、単に「導電材料１６」という）を充填する。このとき、図２（ｄ）に示すように、コンタクトホール１５内のみではなく、基板の主面（層間絶縁膜１４で被覆されている）全体が導電材料１６によって被覆される。当該導電材料１６には、種々の金属および導電性化合物が利用される。望ましくは、導電材料１６としてタングステン（Ｗ）を用いる。導電材料１６にタングステン（Ｗ）を用いる場合、通常は、まず密着層としてチタン（Ｔｉ）あるいは窒化チタン（ＴｉＮ）等の金属を、ＣＶＤ法あるいはスパッタ法等を用いて成膜する。その後、その上に、ＣＶＤ法を用いてタングステン（Ｗ）を堆積する。
　次に、工程１００４において、ＣＭＰ法を用いて、基板１主面の層間絶縁膜１４を被覆している導電材料１６（および密着層）を研磨除去し、コンタクトホール１５内の導電材料１６（および密着層）を残す。これにより、コンタクトホール１５内に導電性プラグ１６が形成される。工程１００４のＣＭＰ工程に用いるスラリーは、アルミナ、シリカ等の研磨剤を含み、かつ導電材料１６を酸化させる酸化剤を含むものが望ましい。例えば、タングステン（Ｗ）を研磨するスラリーには、アルミナを濃度１～６ｗｔ％程度含み、かつｐＨ４以下のものが望ましい。スラリーに含まれる酸化剤は、導電材料１６を酸化させ、スラリーに含まれる研磨剤は、酸化によって脆弱化した導電材料１６を化学的な作用と機械的な作用で研磨する。
　工程１００４では、導電材料１６（および密着層）が層間絶縁膜１４上に残留しないように、オーバー研磨（ｏｖｅｒ－ｐｏｌｉｓｈｉｎｇ）が行われる。このとき、層間絶縁膜１４を残すように導電材料１６（および密着層）を研磨除去するため、導電材料１６の研磨レートは、層間絶縁膜１４の研磨レートよりも速いことが望ましい。例えば、Ｐ－ＴＥＯＳで構成される層間絶縁膜１４の上に堆積された、タングステン（Ｗ）で構成される導電材料１６を研磨する研磨条件として、タングステン（Ｗ）の研磨レートが１９０ｎｍ／分、Ｐ－ＴＥＯＳの研磨レートが１２．３ｎｍ／分とすることができる。しかし、この研磨レートの差によって、導電性プラグ１６は、コンタクトホール１５内にあるその上部が削られ、層間絶縁膜１４の上面より少し凹む（図２（ｅ））。また、導電性プラグ１６上方の層間絶縁膜１４は、その表面がテーパー状に削られ、リセス（ｒｅｃｅｓｓ）が形成される（図２（ｅ））。図２（ａ）～（ｅ）および図３（ａ）～（ｅ）は、単一の導電性プラグ１６の形成を説明するものであるが、実際のデバイス作製では、上記に加えて、微細配線部の疎密度に依存してエロージョン（ｅｒｏｓｉｏｎ）が発生する。以上の、オーバー研磨、リセス、エロージョンの発生により、コンタクトホール１５内に形成された導電性プラグ１６の高さがばらつき、層間絶縁膜１４の上面に凹みが発生する。
　次に、工程１００５において、層間絶縁膜１４をＣＭＰ法により研磨することにより平坦化する。これにより、先の工程１００４で発生した層間絶縁膜１４の凹み（リセスおよびエロージョンに起因する）は、ほぼ解消される。工程１００５のＣＭＰ工程に用いるスラリーは、アルミナ（Ａｌｕｍｉｎａ）、シリカ（Ｓｉｌｉｃａ）、セリア（Ｃｅｒｉａ）等の研磨剤を含み、かつアルカリ性または中性のものが望ましい。絶縁膜用のスラリーとしては、平均粒径０．１～０．２μｍのシリカを濃度１３ｗｔ％程度含み、かつｐＨ７～１１のものが望ましい。例えば、層間絶縁膜１４がＰ－ＴＥＯＳ等の酸化膜である場合、溶媒のｐＨを高くすることにより、削りやすくすることができる。
　層間絶縁膜１４の研磨は、導電材料１６の研磨と異なり、中性あるいはアルカリ性のスラリーを用いるため、導電材料１６が酸化によって脆弱化されるということがなく、従って、導電材料１６は殆ど研磨されない。例えば、導電性プラグ１６をタングステン（Ｗ）で構成した場合、上記研磨条件では導電性プラグ１６はほとんど研磨されず、オーバー研磨、リセス、エロージョンに起因する層間絶縁膜１４の凹み量のばらつきを抑制することができる。
　図３（ａ）は、層間絶縁膜１４の上面が研磨によって平坦化され、それに伴って導電性プラグ１６の上部が層間絶縁膜１４の上面よりも突出した形状になることを示している。研磨方法としては例えばＣＭＰを用いることができる。導電性プラグ１６の突出部は、層間絶縁膜１４の凹みが解消される程度に突出している必要がある。しかし、その突出量（層間絶縁膜１４の上面から導電性プラグ１６の頂部までの高さ）は、あまり大きくない方が好ましい。これは、次の２つの理由によるものである。
　１つ目の理由は、下部電極７の加工上の理由である。後の工程１００６において、突出した導電性プラグ１６上には、下部電極７が成膜される。このとき、下部電極７は、導電性プラグ１６が下部電極７を貫通しない程度の膜厚で成膜されることが望ましい。そのため、下部電極７の膜厚は、導電性プラグ１６の突出量以上に調節される。したがって、導電性プラグ１６の突出量が大きければ、それに伴って下部電極７の膜厚は厚くなる。しかしながら、後の工程１００９における下部電極７の加工を考えた場合、下部電極７の膜厚は厚すぎないことが望ましい。そのため、導電性プラグ１６の突出量も大き過ぎないことが望ましい。
　２つ目の理由は、導電性プラグ１６の機械的強度に関する理由である。工程１００５で層間絶縁膜１４を研磨平坦化する際、導電性プラグ１６は物理的または機械的な衝撃を受ける。このとき、導電性プラグ１６の突出量が多い状態で研磨処理を施すと、導電性プラグ１６が変形（屈曲や欠損等）する可能性がある。その結果、変形がコンタクト不良となる可能性がある。したがって、導電性プラグ１６は機械的な衝撃を激しく受けない程度に突出量を抑制することが好ましい。
　なお、工程１００５はＣＭＰ法に限定されない。層間絶縁膜１４の上面を平坦化する他の方法としては、例えばレジストを基板１主面全面に形成した後、全面エッチバックを行なうこともできる。ただし、全ての導電性プラグ１６を層間絶縁膜１４の上面より突出させつつ、かつ、導電性プラグ１６の突出量が過大にならないように制御することが必要である。
　次に、工程１００６において、ＣＶＤ法やスパッタ法等を用いて、下部電極７を層間絶縁膜１４および導電性プラグ１６上に成膜する。このとき、先の工程１００５で層間絶縁膜１４が平坦化されているため、層間絶縁膜１４上に形成された下部電極７の上面および下面は平坦となり、その厚さ方向において膜厚が均一に形成される。ただし、導電性プラグ１６上に形成された下部電極７の上面は、先の工程１００５で突出させた導電性プラグ１６に沿って成膜されるため、凸形状となる（図３（ｂ））。
　次に、工程１００７において、先の工程１００６で生じた下部電極７上面の凸形状を、ＣＭＰ法を用いて研磨する。これにより、図３（ｃ）に示すように、表面が平坦な下部電極７が得られる。研磨処理後の下部電極７の上面は、清浄であることが好ましい。後の工程１００８において、下部電極７上に抵抗変化層８を成膜するためである。
　下部電極７は、種々の金属材料、または導電性を有する化合物で構成される。望ましくは、下部電極７はタングステン（Ｗ）、チタン（Ｔｉ）、またはその化合物（窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）等）で構成される。これら材料系は、先の工程１００４のＣＭＰ工程の研磨対象と同様の材料を用いることができるため、同様の材料を用いた場合には、先の工程１００４の研磨条件を共用できる利点を有する。あるいは、望ましくは、下部電極７は、タンタル（Ｔａ）またはその化合物（窒化タンタル（ＴａＮ）等）で構成される。これら材料系は、デバイス作製で一般的な銅配線を形成するＣＭＰ工程で研磨対象となる材料であるため、これらの研磨条件を共用できる利点を有する。さらに、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）は、いずれもいわゆる高融点金属であり、エレクトロマイグレーション耐性の高い材料である。そのため、通常高い電流密度の電流（１００００Ａ／ｃｍ２以上）を流して駆動する抵抗変化素子１０において、上記材料を下部電極７に用いることは、素子特性および安定性の観点から望ましい。
　工程１００７のＣＭＰ工程は、工程１００４のような通常の導電材料１６のＣＭＰ工程と異なり、研磨に際して膜厚制御が要求される。例えば、工程１００４におけるＣＭＰ工程では、導電材料１６（および密着層）を研磨除去し、層間絶縁膜１４が露出した時点で研磨を終了する。一方、工程１００７は、下部電極７上面が平坦になり、かつ、下部電極７の膜厚が所定の値になったところで研磨を終了する必要がある。したがって、工程１００７の研磨処理に際しては、下部電極７に用いる材料の研磨速度の把握や、層間絶縁膜１４上における下部電極７材料の膜厚測定（研磨処理後の残膜厚測定）を行いながら、研磨の終点を決定することが必要となる。
　後の工程１００９における下部電極７の加工を考えた場合、工程１００７後における下部電極７の残膜は、厚過ぎない方が好都合である。具体的には、導電性プラグ１６直上における下部電極７の膜厚が、概ね２０～５０ｎｍ程度の範囲内になるように膜厚制御されることが望ましい。
　なお、工程１００７はＣＭＰ法に限定されない。下部電極７の上面を平坦化する他の方法としては、例えばレジスト等の塗布膜を基板１主面全面に形成後、全面エッチバックを行なうこともできる。ただし、基板１主面全面にわたって下部電極７の上面を平滑化することが必要となる。
　次に、工程１００８において、ＣＶＤ法やスパッタ法等を用いて、下部電極７上に抵抗変化層８、上部電極９を、この順に形成する（図３（ｄ））。先の工程１００７で下部電極７の上面が平滑化されているため、その上に積層される抵抗変化層８、上部電極９も平坦に形成される。
　抵抗変化層８の材料としては、ペロブスカイト型の金属酸化物や、典型金属又は遷移金属の酸化物等を用いることができる。具体的には、ＰＣＭＯ（Ｐｒ１－ｘＣａｘＭｎＯ３（０＜ｘ＜１．０））、酸化チタン（ＴｉＯｘ（０＜ｘ＜２．０））、ニッケル酸化物（ＮｉＯｘ（０＜ｘ＜１．０））、鉄酸化物（ＦｅＯｘ（０＜ｘ＜１．５））、銅酸化物（ＣｕＯｘ（０＜ｘ＜２．０））、アルミニウム酸化物（ＡｌＯｘ（０＜ｘ＜１．５））、タンタル酸化物（ＴａＯｘ（０＜ｘ＜２．５））、ジルコニウム酸化物（ＺｒＯｘ（０＜ｘ＜２．０））、ハフニウム酸化物（ＨｆＯｘ（０＜ｘ＜２．０））、等や、これらの置換体、又は、これらの混合物や積層構造物等が挙げられる。これらはいずれもストイキオメトリの構成より酸素含有量が少ない酸素不足型の酸化物である。
　また、前出の材料群等を用いて、抵抗変化層８を２層とし、低抵抗層の金属酸化物と、高抵抗層の金属酸化物とで構成される積層構造にしてもよい。この場合、高抵抗層の厚さを制御することにより、初期抵抗のばらつきが小さく安定した抵抗変化特性が得られる。例えば、タンタル酸化物ＴａＯｘ（０＜ｘ＜２．５）を抵抗変化層８に採用する場合は、その厚み方向において、第１のタンタル酸化物ＴａＯｘ（但し、０．８≦ｘ≦１．９）を含む層と、第２のタンタル酸化物ＴａＯｙ（但し、２．１≦ｙ＜２．５、かつ膜厚が１ｎｍ以上８ｎｍ以下）を含む層とを積層した構成とすることが好ましい。この場合、ＴａＯｘの方が抵抗率は低くなって低抵抗層となり、ＴａＯｙの方が抵抗率は高くなって高抵抗層となる。かかる構成では、高速で可逆的に安定した書き換え特性と、良好な抵抗値のリテンション特性を有する抵抗変化素子が得られる。また、上述した作用効果はタンタル酸化物の場合に限らず、例えば、ジルコニウム酸化物の積層構造（低抵抗層としてＺｒＯｘ（０．９≦ｘ≦１．４）及び高抵抗層としてＺｒＯｙ（１．９＜ｙ＜２．０）の積層で、ＺｒＯｙの膜厚が１ｎｍ以上５ｎｍ以下）や、ハフニウム酸化物の積層構造（低抵抗層としてＨｆＯｘ（０．９≦ｘ≦１．６）及び高抵抗層としてＨｆＯｙ（１．８＜ｙ＜２．０）の積層で、ＨｆＯｙの膜厚が３ｎｍ以上４ｎｍ以下）等であってもよい。
　なお、低抵抗層の金属酸化物を構成する遷移金属と、高抵抗層の金属酸化物を構成する遷移金属とは、異なる遷移金属を用いてもよい。この場合、高抵抗層の遷移金属酸化物は、低抵抗層の遷移金属酸化物よりも酸素不足度が小さいものを用いる。酸素不足度とは、それぞれの遷移金属において、そのストイキオメトリの酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。例えば、遷移金属がタンタル（Ｔａ）の場合、ストイキオメトリな酸化物の組成はＴａ２Ｏ５であるので、ＴａＯ２．５と表現できる。ＴａＯ２．５の酸素不足度は０％である。例えばＴａＯ１．５の組成の酸素不足型のタンタル酸化物の酸素不足度は、酸素不足度＝（２．５－１．５）／２．５＝４０％となる。また、Ｔａ２Ｏ５の酸素含有率は、総原子数に占める酸素の比率（Ｏ／（Ｔａ＋Ｏ））であり、７１．４ａｔｍ％となる。したがって、酸素不足型のタンタル酸化物は、酸素含有率は０より大きく、７１．４ａｔｍ％より小さいことになる。
　このような構成とすることにより、抵抗変化時に下部電極７及び上部電極９間に印加された電圧は、抵抗変化層８の高抵抗層により多く分配され、抵抗変化層８の高抵抗層中で発生する酸化還元反応をより起こしやすくすることができる。また、抵抗変化層８の高抵抗層と低抵抗層とで互いに異なる遷移金属を用いる場合、高抵抗層の遷移金属の標準電極電位は、低抵抗層の遷移金属の標準電極電位より小さい方が好ましい。抵抗変化現象は、抵抗が高い高抵抗層の遷移金属酸化物層中に形成された微小なフィラメント（導電パス）中で酸化還元反応が起こってその抵抗値が変化し、発生すると考えられるからである。例えば、低抵抗層の遷移金属酸化物に、酸素不足型のタンタル酸化物を用い、高抵抗層の遷移金属酸化物にチタン酸化物（ＴｉＯ２）を用いることにより、安定した抵抗変化動作が得られる。チタン（標準電極電位＝－１．６３ｅＶ）はタンタル（標準電極電位＝－０．６ｅＶ）より標準電極電位が低い材料である。標準電極電位は、その値が大きいほど酸化しにくい特性を表す。高抵抗層の遷移金属酸化物に低抵抗層の遷移金属酸化物より標準電極電位が小さい遷移金属の酸化物を配置することにより、高抵抗層の遷移金属酸化物中でより酸化還元反応が発生しやすくなる。
　上部電極９は、種々の金属材料、または導電性を有する化合物で構成される。例えば、抵抗変化層８にタンタル酸化物（ＴａＯｘ）を用いた場合、下部電極７または上部電極９のいずれか一方をＴａより標準電極電位が高く酸化しにくい材料（抵抗変化が発現しやすい材料）で構成し、他方を上部電極より標準電極電位が低い材料（抵抗変化が発現しにくい材料）で構成することにより、抵抗変化素子１０の書き換え特性が可逆的に安定となる。具体的には、抵抗変化層８にタンタル酸化物（ＴａＯｘ）を用いた場合、抵抗変化が発現しやすい材料として、貴金属である白金（Ｐｔ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）等が存在し、抵抗変化が発現しにくい材料として、アルミニウム（Ａｌ）、チタン（Ｔｉ）、窒化タンタル（ＴａＮ）等が存在する。したがって、上記組み合わせが満たされるように、上部電極９を選択することが望ましい。
　上述した各材料の積層構造の抵抗変化層８における抵抗変化現象は、いずれも高抵抗層の遷移金属酸化物中に形成された微小なフィラメント(導電パス)中で酸化還元反応が起こってその抵抗値が変化し、発生すると考えられる。つまり、下部電極７および上部電極９のうち、抵抗変化層８の高抵抗層に接続されている電極に、他方の電極を基準にして正の電圧を印加したとき、抵抗変化層８中の酸素イオンが高抵抗層側に引き寄せられて高抵抗層中に形成された微小なフィラメント中で酸化反応が発生して微小なフィラメントの抵抗が増大すると考えられる。逆に、下部電極７および上部電極９のうち、抵抗変化層８の高抵抗層に接続されている電極に、他方の電極を基準にして負の電圧を印加したとき、高抵抗層中の酸素イオンが低抵抗層側に押しやられて高抵抗層中に形成された微小なフィラメント中で還元反応が発生して微小なフィラメントの抵抗が減少すると考えられる。
　下部電極７および上部電極９のうち、抵抗変化層８の高抵抗層に接続されている一方の電極は、例えば、白金（Ｐｔ）、イリジウム（Ｉｒ）など、抵抗変化層８の高抵抗層を構成する遷移金属及び他方の電極を構成する材料と比べて標準電極電位がより高い材料で構成する。このような構成とすることにより、下部電極７および上部電極９のうち、抵抗変化層８の高抵抗層に接続されている一方の電極と、抵抗変化層８の高抵抗層との界面近傍の抵抗変化層８中において、選択的に酸化還元反応が発生し、安定した抵抗変化現象が得られる。
　最後に、工程１００９において、ドライエッチング等を用いて、下部電極７、抵抗変化層８、上部電極９の積層構造を加工形成する。これにより、図３（ｅ）に示すように、抵抗変化素子１０が形成される。ここでは、下部電極７、抵抗変化層８、上部電極９の積層構造をドライエッチングを用いて一括加工することを想定している。しかし、これに限定されることはなく、例えば、複数のフォトマスクを用いて、下部電極７、抵抗変化層８、上部電極９の各層を個別に加工してもよい。
　以上の工程により、図４に示す１Ｔ１Ｒ型のメモリセル１００が作製される。
　図４は、本発明の実施の形態１に係る１Ｔ１Ｒ型のメモリセルの構成を模式的に示す断面図で、上述した実施の形態１に係る製造方法によって作製される、１Ｔ１Ｒ型のメモリセル１００の構成を示す。メモリセル１００において、抵抗変化素子１０は、選択トランジスタ６と電気的に直列に接続されている。抵抗変化素子１０は、電気パルスの印加に基づいて抵抗値が可逆的に変化する抵抗変化層８が、下部電極７と上部電極９の間に挟持されている。層間絶縁膜１４中に形成された導電性プラグ１６は、下部電極７と、選択トランジスタ６のドレイン領域３とを電気的に接続している。
　下部電極７は、上面および下面（導電性プラグの上面との界面を除く）が平坦に形成されている。この構成により、抵抗変化素子１０の特性および信頼性が向上し、特性ばらつきを低減できる。
　導電性プラグ１６の上部は、層間絶縁膜１４の上面よりも突出している。この導電性プラグ１６上部の突出部が、下部電極７と接合しているため、従来の素子に比べて、下部電極７と導電性プラグ１６との接触面積を大きくすることができる。これにより、接触面での電気抵抗をより小さくすることができ、電気的な損失を低減し、発生するジュール熱を抑制することができる。さらに、下部電極７と導電性プラグ１６の接触面積を大きくすると、接触面での熱抵抗をより小さくできる。熱抵抗が小さくなると、電流を流した際に下部電極７または導電性プラグ１６に発生するジュール熱が効率的に放熱される。その結果、ジュール熱による下部電極７あるいは導電性プラグ１６等への熱ストレスが緩和される。したがって、導電性プラグ１６の突出部が下部電極７と接合している形状は、熱特性、電気的特性および信頼性の観点で望ましい構成である。特に、通常高い電流密度の電流（１００００Ａ／ｃｍ２以上）を流して駆動する抵抗変化素子１０においては、接触面での効果は重要となる。
　更に、導電性プラグ１６の上面が突出し、下部電極７が導電性プラグ１６の突出部を被覆する形状によって、導電性プラグ１６と下部電極７の密着性が強化される。特に、水平方向に物理的な力がかかるＣＭＰの工程などでは、プラグと電極の界面で剥離が起こることが多かった。しかし、本発明の構造では、導電性プラグ１６の突出部があるために、界面での剥離を抑制することができる。また、これは、密着性を接触面積の大きさに頼らなくてもよいことを意味し、より素子を微細化できる効果がある。
　なお、層間絶縁膜１４、導電性プラグ１６、下部電極７、抵抗変化層８、上部電極９をそれぞれ構成する材料としては、実施の形態１の製造方法で示した種々の材料が利用できる。
　抵抗変化素子１０を構成する抵抗変化層８に所定の電気パルスを印加すると、抵抗変化層８は、所定の低抵抗状態と高抵抗状態の間で、状態が遷移する。そして、抵抗変化層８は、新たな所定の電気パルスを印加しない限り、その遷移した後の状態を維持する。したがって、抵抗変化層８の低抵抗状態と高抵抗状態とに、それぞれ、例えば２値データの“０”と“１”とを対応させると、抵抗変化素子１０に２値データを記憶させることができる。なお、抵抗変化層８に印加する電気パルスの電流密度、および電気パルスの印加により発生する電界の大きさは、抵抗変化層８の状態を変化させるのに十分であり、かつ、抵抗変化層８を破壊しない程度であればよい。また、抵抗変化層８に電気パルスを複数回印加してもよい。
　図５は、本発明の実施の形態１に係る抵抗変化素子１０の動作特性図で、電流－電圧特性の動作例である。本測定に用いた試料は、スパッタ法を用いて、基板１主面上に下部電極７、抵抗変化層８、上部電極９を、この順に成膜して積層し、その後、通常のリソグラフィおよびドライエッチングを用いて加工形成した抵抗変化素子１０である。本試料の抵抗変化層８は、膜厚５０ｎｍのタンタル酸化物（ＴａＯｘ）で構成される。本試料の下部電極７は窒化タンタル（ＴａＮ）、上部電極９は白金（Ｐｔ）でそれぞれ構成され、抵抗変化素子１０の電極面積は０．５μｍ２である。
　図５の測定では、抵抗変化素子１０に加える電圧を０Ｖから－１．８Ｖ（この時の特性は矢印１側の曲線）、－１．８Ｖから０Ｖ（この時の特性は矢印２側の曲線）、０Ｖから＋１．３Ｖ（この時の特性は矢印３側の曲線）、＋１．３Ｖから０Ｖ（この時の特性は矢印４側の曲線）の順に変化させた。
　図５では、抵抗変化素子１０の抵抗値が変化することに伴う電流値の変化が、抵抗変化素子１０に加える電圧が約－０．８Ｖ（図５の中でＡと表示）、および約＋０．９Ｖ（図５の中でＢと表示）のところで見られる。これより、抵抗変化の際に実際に抵抗変化素子１０に流れる電流は最大８０μＡ程度であることが分かる。したがって、抵抗変化素子１０へのデータの書き込み時の電流は、１００００Ａ／ｃｍ２以上の高い電流密度を要すると見積もられる。
　以下に、層間絶縁膜１４上面の研磨平坦化に関する実験結果を、図６（ａ）、（ｂ）～図９（ａ）、（ｂ）を用いて説明する。具体的には、層間絶縁膜１４の上面を研磨平坦化する工程（工程１００５）の前と後について、層間絶縁膜１４および導電性プラグ１６の表面状態を観察した結果について説明する。観察した試料は、いずれも図１の工程１０００～工程１００４を経て作製されたものである。本試料の層間絶縁膜１４はＰ－ＴＥＯＳで構成され、導電性プラグ１６はタングステン（Ｗ）で構成される。なお、コンタクトホール１５の直径は層間絶縁膜１４の上面で約０．３μｍとした。
　図６（ａ）および図７（ａ）は、工程１００５を行なう前における導電性プラグ１６付近の表面凹凸を、原子間力顕微鏡（ＡＦＭ）で観察して得られたＡＦＭ像である。図６（ａ）は密に形成された導電性プラグ１６付近の表面凹凸を観察して得られたＡＦＭ像であり、図７（ａ）は孤立して形成された導電性プラグ１６付近の表面凹凸を観察して得られたＡＦＭ像である。なお、図６（ａ）で示した試料の、隣接する導電性プラグ１６の中心間距離は最小で約１．５μｍとした。
　図６（ａ）および図７（ａ）において、ＡＦＭによる観察領域（黒い縁で囲まれた領域）の大きさは２０μｍ四方である。図６（ａ）および図７（ａ）に示すＡＦＭ像では、導電性プラグ１６が黒い点状の像として観察された。これは、導電性プラグ１６が層間絶縁膜１４の上面よりも凹んでいることを示している。
　図６（ｂ）は、図６（ａ）のＶＩ－ＶＩ線上での試料表面の凹凸を示す線図である。また、図７（ｂ）は、図７（ａ）のＶＩＩ－ＶＩＩ線上での試料表面の凹凸を示す線図である。図６（ｂ）および図７（ｂ）において、縦軸は相対的高さ（ｎｍ）、横軸は相対的距離（μｍ）を示している。図６（ｂ）のＡ１～Ａ５は、図６（ａ）のＶＩ－ＶＩ線上にある導電性プラグ１６に起因する凹みＡ１～Ａ５に対応している。図７（ｂ）のＢ１は、図７（ａ）のＶＩＩ－ＶＩＩ線上にある導電性プラグ１６に起因する凹みＢ１に対応している。
　図６（ｂ）と図７（ｂ）を比較すると、導電性プラグ１６の凹み量（導電性プラグ１６の頂部から層間絶縁膜１４の最上面までの高さ）が異なっていることが分かる。図６（ｂ）では凹凸が最大２０ｎｍ程度であるのに対して、図７（ｂ）では最大４０ｎｍ程度であった。これは、オーバー研磨による導電性プラグ１６上面の凹み、および、リセスまたはエロージョンによる層間絶縁膜１４の上面の凹みが、研磨条件や導電性プラグ１６の疎密度等に依存して、総合的に反映されたものである。
　図６（ｂ）のＡ１～Ａ５について、その凹み量をそれぞれ比較すると、導電性プラグ１６および層間絶縁膜１４の凹み量にばらつきが見られた。これは、層間絶縁膜１４の厚みのばらつき、導電性プラグ１６の高さのばらつきを意味する。
　図８（ａ）および図９（ａ）は、それぞれ図６（ａ）および図７（ａ）の試料に対して、層間絶縁膜１４の上面を研磨平坦化する工程１００５を行った後のＡＦＭ像である。工程１００５では、シリカを研磨剤として含むスラリーを用いて、層間絶縁膜１４を約５０ｎｍ分研磨した。なお、研磨時間は層間絶縁膜１４に用いているＰ－ＴＥＯＳの研磨速度を実測した後、Ｐ－ＴＥＯＳを５０ｎｍ研磨除去する時間を計算することにより決定した。
　図８（ａ）の左半分は、導電性プラグ１６が形成されていない領域の表面凹凸を、図８（ａ）の右半分は、導電性プラグ１６が密に形成された領域の表面凹凸を観察して得られたＡＦＭ像である。図９（ａ）は、図７（ａ）と同様に孤立して形成された導電性プラグ付近の表面凹凸を観察して得られたＡＦＭ像である。なお、図８（ａ）に示した試料は、図６（ａ）に対して工程１００５を行なったものであり、隣接する導電性プラグ１６の中心間の距離は、最小で約１．５μｍである。
　図８（ａ）および図９（ａ）において、ＡＦＭによる観察領域（黒い縁で囲まれた領域）の大きさは、図６（ａ）および図７（ａ）と同様に、２０μｍ四方である。図８（ａ）および図９（ａ）に示すＡＦＭ像では、導電性プラグ１６が白い点状の像として観察された。これは、導電性プラグ１６が層間絶縁膜１４の上面よりも突出していることを示している。
　図８（ｂ）は、図８（ａ）のＶＩＩＩ－ＶＩＩＩ線上での試料表面の凹凸を示す線図である。図９（ｂ）は、図９（ａ）のＩＸ－ＩＸ線上での試料表面の凹凸を示す線図である。図８（ｂ）および図９（ｂ）において、縦軸は相対的高さ（ｎｍ）、横軸は相対的距離（μｍ）を示している。図８（ｂ）のＣ１～Ｃ３は、図８（ａ）のＶＩＩＩ－ＶＩＩＩ線上にある導電性プラグ１６の突出Ｃ１～Ｃ３に対応している。図９（ｂ）のＤ１は、図９（ａ）のＩＸ－ＩＸ線上にある導電性プラグ１６の突出Ｄ１に対応している。
　図８（ｂ）および図６（ｂ）について比較すると、導電性プラグ１６周辺の層間絶縁膜１４が、工程１００５によって平坦化したことが分かる。また、同様のことが、図９（ｂ）および図７（ｂ）について比較からも分かる。例えば、図９（ｂ）のＤ１の凸形状は、図７（ｂ）のＢ１の凹形状に比して、立ち上がりが鋭く、幅が狭くなっている。これは、コンタクトホール１５の上部にテーパー形状に発生した層間絶縁膜１４のリセスが、工程１００５によって平坦化されたことを示している。
　図８（ｂ）の左領域（導電性プラグ１６の無い領域）と右領域（導電性プラグ１６が密な領域）を比較すると、ともに層間絶縁膜１４の上面が平坦であることが分かる。これは、導電性プラグ１６の疎密に依存して発生するエロージョンが、工程１００５によって解消されたことを示している。
　以上の実験結果から、工程１００５によって層間絶縁膜１４の上面が平坦になることが示された。
　ここで、導電性プラグ１６の突出部について記しておく。図８（ｂ）および図９（ｂ）において、導電性プラグ１６の突出部は、基板の主面に対してほぼ垂直に立っている。これは、工程１００５の研磨時に、導電性プラグ１６の突出部に機械的な衝撃が働いても、導電性プラグ１６に変形が生じていないことを示している。図８（ｂ）および図９（ｂ）において、導電性プラグ１６の突出量（層間絶縁膜１４の上面から導電性プラグ１６の頂部までの高さ）は最大で約３０ｎｍである。したがって、タングステン（Ｗ）で構成される導電性プラグ１６は、力学的な変形を回避するために、その突出量を３０ｎｍ以下に調整することが望ましい。
　また、図８（ｂ）および図９（ｂ）が示すように、導電性プラグ１６の突出量は、導電性プラグ１６の疎密に依存して異なっている。図８（ｂ）の場合では突出量が最大３０ｎｍ程度であるのに対して、図９（ｂ）では最大２０ｎｍ程度であった。これは、先の工程１００４のオーバー研磨による導電性プラグ１６の凹み量が、工程１００５の導電性プラグ１６の高さとして、ほぼそのまま反映されたものと考えられる。すなわち、工程１００５を行う前（図２（ｅ）に対応）は、図６（ｂ）では凹凸が最大２０ｎｍ程度であるのに対して、図７（ｂ）では最大４０ｎｍ程度であった。すなわち、図７（ｂ）の方が、図６（ｂ）に比較して、導電性プラグの上面まで深い凹部が形成されていたことを意味する。この後に、層間絶縁膜１４の上面を研磨する工程１００５を施すことによって、工程１００５の後（図３（ａ）に対応）においては、図８（ｂ）に示す導電性プラグ１６の突出量の方が、図９（ｂ）に示す導電性プラグ１６の突出量よりも大きくなる。
　なお、この導電性プラグ１６の高さのばらつきは、後の工程１００７による下部電極７の研磨平坦化によって、下部電極７の上面において解消される。すなわち、導電性プラグ１６の高さにばらつきがあっても、下部電極７の上面の平坦性は確保される。
　以上のように、実施の形態１による製造方法を用いて抵抗変化素子を作製すれば、層間絶縁膜の凹みやエロージョンに起因する導電性プラグ自体の高さのばらつきを、下部電極７の上面において解消することができる。これによって、抵抗変化素子の特性ばらつきを低減することが可能となる。
　（実施の形態２）
　図１０は、本発明の実施の形態２に係る１Ｔ１Ｒ型のメモリセル２００の構成を模式的に示す断面図である。図１０において、図４と同じ構成要素については同じ符号を用い、説明を省略する。実施の形態２に係る抵抗変化素子２０は、電気パルスの印加に基づいて抵抗値が可逆的に変化する抵抗変化層８を下部電極７０と上部電極９の間に挟持している。ただし、実施の形態２は、実施の形態１と異なり、下部電極７０は第１の下部電極７０ａと第２の下部電極７０ｂとで構成される積層構造を有している。この構成によって、研磨による平坦化が困難な材料を抵抗変化素子２０の下部電極７０に使用することができる。
　実施の形態２による抵抗変化素子２０の製造方法について、図１１を用いて順にプロセスフローを説明する。図１１は、本発明の実施の形態２に係る抵抗変化素子の製造方法の一例を説明するフローチャートである。
　なお、実施の形態２では、工程１００５（基板１主面に露出している層間絶縁膜１４をＣＭＰ法により研磨平坦化する）までは実施の形態１と同じプロセスフローとなるため、それ以降のプロセスフローについて説明する。
　工程２００１において、ＣＶＤ法やスパッタ法等を用いて、層間絶縁膜１４および導電性プラグ１６上に、第１の下部電極７０ａを成膜する。先の工程１００５によって導電性プラグ１６の上部が層間絶縁膜１４の上面よりも突出しており（図３（ａ））、第１の下部電極７０ａもこの凸形状に沿って成膜される。その結果、第１の下部電極７０ａは導電性プラグ１６上で凸形状となる。
　工程２００２において、先の工程２００１で生じた第１の下部電極７０ａ上面の凸形状がＣＭＰ法により研磨され、表面が平坦な第１の下部電極７０ａが得られる。
　第１の下部電極７０ａは、種々の金属材料、または導電性を有する化合物で構成される。望ましくは、タングステン（Ｗ）、チタン（Ｔｉ）またはその化合物（窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）等）、あるいはタンタル（Ｔａ）またはその化合物（窒化タンタル（ＴａＮ）等）で構成される。これらの材料系を第１の下部電極７０ａに用いると、加工上の利点（研磨条件の共用等）を有する。また、上記材料は、いずれもいわゆる高融点金属であり、エレクトロマイグレーション耐性の高い材料であるため、抵抗変化素子２０の素子特性および安定性の観点から望ましい。
　工程２００２におけるＣＭＰ工程は、実施の形態１における工程１００７と同様に、研磨に際しての膜厚制御が要求される。なお、工程２００２において、レジスト等の塗布膜を基板主面全面に形成後、全面エッチバックを行なう等の他の方法も考えられる。このとき、基板主面全面にわたって第１の下部電極７０ａ材料の上面を平滑化することが必要となる。
　次に、工程２００３において、先の工程２００２で研磨平坦化された第１の下部電極７０ａ上に、第２の下部電極７０ｂを成膜する。第２の下部電極７０ｂには、種々の金属材料、または導電性を有する化合物が使用できる。先の工程２００２で第１の下部電極７０ａの表面が研磨平坦化されているため、第２の下部電極７０ｂの表面も平坦となる。したがって、第２の下部電極７０ｂには、研磨による平坦化が困難な金属材料を使用することができる。これにより、設計自由度が高い抵抗変化素子２０が構成できる。例えば、実施の形態１で述べたような、抵抗変化が発現しやすい材料である白金（Ｐｔ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）等の貴金属を、加工上の制限にとらわれずに、第２の下部電極７０ｂとして選択することができる。
　なお、実施の形態２においては、下部電極７０は第１の下部電極７０ａと第２の下部電極７０ｂとの積層構造で構成されているが、これに限定されることはない。例えば第２の下部電極７０ｂを２層以上の複数層で構成される積層構造とし、下部電極７０としては３層以上の複数層で構成される積層構造としてもよい。
　以上の工程２００１～工程２００３により、下部電極７０が形成される。これ以降の工程は、実施の形態１の工程１００８、１００９と同様であるので、説明を省略する。
　以上のように、実施の形態２による製造方法によれば、上述した実施の形態１の作用効果に加えて、下部電極の材料選択性を広げることで電極加工上の制約を抑えることが可能となり、この結果、抵抗変化素子の設計自由度を高めることができる。
　（実施の形態３）
　図１２（ａ）、（ｂ）は、本発明の実施の形態３に係る１Ｄ１Ｒ型（１ダイオード１抵抗体）のメモリセル３００、３０１の構成を模式的に示す断面図である。図１２（ａ）、（ｂ）において、図４と同じ構成要素については同じ符号を用い、説明を省略する。実施の形態３に係る１Ｄ１Ｒ型のメモリセル３００は、図１２（ａ）に示すように、実施の形態１と同様の構成を有する抵抗変化素子１０の上に、電流制御素子３０を備えている。また、実施の形態３に係る１Ｄ１Ｒ型のメモリセル３０１は、図１２（ｂ）に示すように、図１２（ａ）と比べて、構成要素が逆順に積層された電流制御素子３０の上に、構成要素が逆順に積層された抵抗変化素子１０を備えている。
　実施の形態３に係る抵抗変化素子１０と電流制御素子３０とを備えた１Ｄ１Ｒ型のメモリセルをアレイ状に配置した、いわゆるクロスポイント型の記憶装置においては、所定のメモリセル（選択メモリセル）への情報の書き込みや、所定のメモリセルからの情報の読み出しをする際には、選択メモリセル以外のメモリセル（非選択メモリセル）を流れる迂回電流が発生する。選択メモリセルへの情報書き込みや選択メモリセルからの情報の読み出し時に、この非選択メモリセルの迂回電流が無視できない電流値になって所定の閾値を超えると、非選択メモリセルへの誤った情報の書き込みや、選択メモリセルからの情報読み出しを誤ることが生じるため、非選択メモリセルへの迂回電流の防止は極めて重要となる。
　実施の形態３においては、図１２（ａ）、（ｂ）に示すように、電流制御素子３０は、抵抗変化素子１０に直列に接続されており、所定の選択メモリセル以外の非選択メモリセルへの迂回電流を防止する役割を果たしている。これにより、抵抗変化素子１０にデータを書き込む際の書込みディスターブ（迂回電流によって非選択メモリセルの抵抗変化素子１０の抵抗値が変化してしまう障害）や選択メモリセルの誤読み出しを防止できる。
　抵抗変化素子１０がユニポーラ型である場合、同一の極性の電気パルス（例えば電圧パルス）によって抵抗変化層８の抵抗値を変化させる。そのため、電流制御素子３０には、単極性の電流制御素子（同一極性のみの電圧範囲において高抵抗状態と低抵抗状態を持つ非線形の電圧電流特性を有する）を用いることができる。例えば、ｐ－ｎ接合ダイオードやショットキーダイオード等が用いられる。
　抵抗変化素子１０がバイポーラ型である場合、異極性の電気パルス（例えば正負の電圧パルス）に基づいて抵抗変化層８の抵抗値を変化させる。そのため、電流制御素子３０には、双極性の電流制御素子（正／負の極性の電圧範囲において、それぞれ高抵抗状態と低抵抗状態を持つ非線形の電圧電流特性を有する）を用いることができる。例えば、ＭＩＭダイオード（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｍｅｔａｌ）、ＭＳＭダイオード（Ｍｅｔａｌ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ－Ｍｅｔａｌ）、バリスタ等の２端子素子が用いられる。
　図１２（ａ）に示した１Ｄ１Ｒ型のメモリセル３００において、電流制御素子３０は、抵抗変化素子１０の上部電極９を一方のダイオード電極として兼用しており、このダイオード電極９の上にさらに電流制御層３１と、他方のダイオード電極３２とを備える。上部電極９は、抵抗変化素子１０の電極として機能し、かつ、電流制御素子３０の電極としても機能している。
　図１２（ｂ）に示した１Ｄ１Ｒ型のメモリセル３０１は、図１２（ａ）のメモリセル３００に含まれる構成要素を逆順に積層して構成されている。そのため、メモリセル３０１の下部電極１９および上部電極１７は、それぞれメモリセル３００の上部電極９および下部電極９と同一材料で構成され、メモリセル３０１の電流制御素子５０および抵抗変化素子４０は、それぞれメモリセル３００の電流制御素子３０および抵抗変化素子１０と同一の機能を果たす。
　なお、図１２（ａ）において、必ずしも抵抗変化素子１０の上部電極９が、電流制御素子３０のダイオード電極として共用される必要は無い。例えば、空間的に隔てた抵抗変化素子１０と電流制御素子３０とが、電気的に接続されている構成であってもよい。このことは、図１２（ｂ）においても同様である。
　また、図１２（ａ）、（ｂ）および以下の説明は、簡便のために、電流制御素子３０、５０がＭＳＭダイオードであるものとして例示するが、実施の形態３はこれに限定されない。１Ｄ１Ｒ型のメモリセル３００、３０１は、抵抗変化素子１０、４０とともに電流制御素子３０、５０を備えていればよく、例えば、電流制御素子３０、５０は、ＭＩＭダイオードなど他の構造の電流制御素子であってもよい。
　図１３を用いて、実施の形態３に係る、電流制御素子を直列接続した抵抗変化素子の製造方法を説明する。図１３は、本発明の実施の形態３に係る抵抗変化素子、特には、図１２（ａ）のメモリセル３００の製造方法の一例を説明するフローチャートである。
　まず、工程３０００において基板１を用意する。実施の形態３に係る１Ｄ１Ｒ型のメモリセル３００、３０１には、先に述べた実施の形態１のように、メモリアレイ内部に選択トランジスタ６を備える必要は無い。例えば、図１２（ａ）、（ｂ）では、基板１にはワード線として機能する金属配線３３を備えている。
　以下、工程１００１～工程１００８については、実施の形態１と同じプロセスフローとなるため省略する。なお、例えば実施の形態２のように、下部電極７０を２層とすることも可能である。
　工程１００８にて抵抗変化層、上部電極層を形成した後、工程３００１において、ＣＶＤ法やスパッタ法等を用いて、上部電極９の上に、電流制御層３１、ダイオード電極３２を成膜する。
　電流制御層３１は、電極材料との接合面で生じる電位障壁によって整流性を有する、種々の半導体または絶縁体で構成される。例えば、電流制御素子３０がＭＳＭダイオードである場合、電流制御層３１は、非晶質シリコン、多結晶シリコン、窒化シリコン（ＳｉＮｘ（０＜ｘ≦０．８５））等で構成される。特に、窒化シリコン（ＳｉＮｘ）を用いたＭＳＭダイオードは、高い電流密度の電流を流すことに適しているため、望ましい材料である。かかる知見をもたらした実験結果の詳細な説明は、特許文献８：国際公開第２００８／１１７４９４号に記載されているので、ここでは省略する。
　上部電極９およびダイオード電極３２は、上記電流制御層３１との接合面で整流性を有するような種々の金属材料、または導電性を有する化合物で構成される。金属材料の例としては、Ａｌ、Ｃｕ、Ｔｉ、Ｗ、Ｐｔ、Ｉｒ、Ｃｒ、Ｎｉ、Ｎｂ等の金属、または、これらの金属の混合物（合金）もしくは積層構造物により構成される。導電性化合物の例としては、ＴｉＮ、ＴｉＷ、ＴａＮ、ＴａＳｉ２、ＴａＳｉＮ、ＴｉＡｌＮ、ＮｂＮ、ＷＮ、ＷＳｉ２、ＷＳｉＮ、ＲｕＯ２、Ｉｎ２Ｏ３、ＳｎＯ２、ＩｒＯ２等の導電性を有する化合物、または、これらの導電性を有する化合物の混合物もしくは積層構造物により構成される。
　工程３００２において、ドライエッチング等を用いて、下部電極７、抵抗変化層８、上部電極９、電流制御層３１、ダイオード電極３２の積層構造が加工形成される。これにより、図１２に示す、抵抗変化素子１０および電流制御素子３０が形成される。ここでは、積層構造をドライエッチングにより一括加工することを想定しているが、これに限定されることはなく、例えば、複数のフォトマスクを用いて、各層を個別に加工してもよい。
　以上のように、実施の形態３による製造方法によれば、上述した実施の形態１の作用効果に加えて、抵抗変化素子の上に電流制御素子を形成することで、抵抗変化素子と電流制御素子を一括エッチングで形成することが可能となる。
　なお、図１２（ｂ）のメモリセル３０１は、図１３のフローチャートに含まれる工程を適宜入れ替えたプロセスフローに従って製造できる。
　以上、上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。したがって、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の技術的思想を逸脱することなく、その構造または機能の詳細を実質的に変更できる。
　例えば、図２（ａ）～（ｅ）、図３（ａ）～（ｅ）では、１つのコンタクトホール１５内に１つの導電性プラグ１６を形成する例を用いて、抵抗変化素子の製造工程が説明されている。これに対し、図６（ａ）、（ｂ）、図８（ａ）、（ｂ）には、この製造方法を用いて作製された、複数の導電性プラグを有する試料の例が示されている。すなわち、本願発明の製造方法は、１つの導電性プラグと接続される１つの抵抗変化素子の製造方法のみに限定されるものではなく、複数の導電性プラグ上に形成される複数の抵抗変化素子の製造に適用できることは明らかである。
　従って、複数の抵抗変化素子を製造する製造方法であって、基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜内に複数のコンタクトホールを形成する工程と、前記複数のコンタクトホール内および前記層間絶縁膜上に導電材料を堆積する工程と、前記層間絶縁膜上に堆積した前記導電材料を除去することにより、前記複数のコンタクトホール内に複数の導電性プラグを形成する工程と、前記導電性プラグ周囲に発生して前記層間絶縁膜の凹部（リセス）及び前記複数の導電性プラグに跨って発生した前記層間絶縁膜の凹部（エロージョン）を除去して、前記複数の導電性プラグの上部が前記層間絶縁膜の上面から突出するように、前記層間絶縁膜の上面を平坦にする工程と、前記層間絶縁膜および前記複数の導電性プラグ上に、前記複数の導電性プラグと電気的に接続する下部電極層を形成する工程と、前記下部電極層の上面の突出部を除去して、前記下部電極層の上面を平坦にする工程と、前記下部電極層上に、電気パルスの印加に基づいて可逆的に抵抗値が変化する抵抗変化層を形成する工程と、前記抵抗変化層上に上部電極層を形成する工程と、前記下部電極層、前記抵抗変化層および前記上部電極層で構成される積層構造において、前記複数の導電性プラグの近傍部分の前記積層構造を残して、その他の部分の積層構造を除去する工程と、を含む抵抗変化素子の製造方法は、本発明に含まれる。
　本発明は、電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化素子の製造方法、および当該抵抗変化素子を用いた記憶装置の製造方法に利用できる。
　１、９０１　　基板
　２、９０２　　ソース領域
　３、９０３　　ドレイン領域
　４、９０４　　ゲート酸化膜
　５、９０５　　ゲート電極
　６、９０６　　選択トランジスタ
　７、７０、９０７　　下部電極
　８、９０８　　抵抗変化層
　９　　上部電極（ダイオード電極）
　１０、２０、４０、９１０　　抵抗変化素子
　１４、９１４　　層間絶縁膜
　１５、９１５　　コンタクトホール
　１６、９１６　　導電性プラグ（導電材料）
　１７　　上部電極
　１９　　下部電極（ダイオード電極）
　３０、５０　　電流制御素子
　３１　　電流制御層
　３２　　ダイオード電極
　３３、９１２、９１３　　金属配線
　７０ａ　　第１の下部電極
　７０ｂ　　第２の下部電極
　１００、２００、３００、３０１、９００　　メモリセル
　９０９　　上部電極
　９１７、９１８　　導電性プラグ

Claims (8)

  1. 　基板上に層間絶縁膜を形成する工程と、
    　前記層間絶縁膜内にコンタクトホールを形成する工程と、
    　前記コンタクトホール内および前記層間絶縁膜上に導電材料を堆積する工程と、
    　前記層間絶縁膜上に堆積した前記導電材料を除去することにより、前記コンタクトホール内に導電性プラグを形成する工程と、
    　前記導電性プラグ周囲に発生した前記層間絶縁膜の凹部、及び複数の前記導電性プラグに跨って発生した前記層間絶縁膜の凹部を除去して、前記導電性プラグの上部が前記層間絶縁膜の上面から突出するように、前記層間絶縁膜の上面を平坦にする工程と、
    　前記層間絶縁膜および前記導電性プラグ上に、前記導電性プラグと電気的に接続する下部電極層を形成する工程と、
    　前記下部電極層の上面の突出部を除去して、前記下部電極層の上面を平坦にする工程と、
    　前記下部電極層上に、電気パルスの印加に基づいて可逆的に抵抗値が変化する抵抗変化層を形成する工程と、
    　前記抵抗変化層上に上部電極層を形成する工程と、
    　前記下部電極層、前記抵抗変化層および前記上部電極層で構成される積層構造において、前記導電性プラグの近傍部分の前記積層構造を残して、その他の部分の積層構造を除去する工程と、
    　を含む、抵抗変化素子の製造方法。
  2. 　前記層間絶縁膜の上面を平坦にする工程において、ＣＭＰ法を用いる、
    　請求項１に記載の抵抗変化素子の製造方法。
  3. 　前記下部電極層の上面を平坦にする工程において、ＣＭＰ法を用いる、
    　請求項２に記載の抵抗変化素子の製造方法。
  4. 　前記導電性プラグの近傍部分の前記積層構造を残して、その他の部分の積層構造を除去する工程において、ドライエッチング法を用いる、
    　請求項１に記載の抵抗変化素子の製造方法。
  5. 　前記下部電極層は、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、及び窒化タングステン（ＷＮ）のいずれかで構成される、
    　請求項１に記載の抵抗変化素子の製造方法。
  6. 　前記下部電極層を形成する工程は、前記層間絶縁膜および前記導電性プラグの上方に、前記導電性プラグと電気的に接続する第１の下部電極層を形成する工程と、
    　前記第１の下部電極層の上に、前記第１の下部電極層とは材料が異なる第２の下部電極層を形成する工程と、
    　を含む、請求項１に記載の抵抗変化素子の製造方法。
  7. 　前記上部電極層の上に、半導体層または絶縁体層を形成する工程と、
    　前記半導体層または絶縁体層の上にダイオード電極層を形成する工程と、
    　を含む、請求項１に記載の抵抗変化素子の製造方法。
  8. 　基板上に層間絶縁膜を形成する工程と、
    　前記層間絶縁膜内にコンタクトホールを形成する工程と、
    　前記コンタクトホール内および前記層間絶縁膜上に導電材料を堆積する工程と、
    　前記層間絶縁膜上に堆積した前記導電材料を除去することにより、前記コンタクトホール内に導電性プラグを形成する工程と、
    　前記導電性プラグ周囲に発生した前記層間絶縁膜の凹部、及び複数の前記導電性プラグに跨って発生した前記層間絶縁膜の凹部を除去して、前記導電性プラグの上部が前記層間絶縁膜の上面から突出するように、前記層間絶縁膜の上面を平坦にする工程と、
    　前記層間絶縁膜および前記導電性プラグ上に、前記導電性プラグと電気的に接続するダイオード電極層を形成する工程と、
    　前記ダイオード電極層の上面の突出部を除去して、前記ダイオード電極層の上面を平坦にする工程と、
    　前記ダイオード電極層上に、半導体層または絶縁体層を形成する工程と、
    　前記半導体層または絶縁体層上に下部電極層を形成する工程と、
    　前記下部電極層上に、電気パルスの印加に基づいて可逆的に抵抗値が変化する抵抗変化層を形成する工程と、
    　前記抵抗変化層上に上部電極層を形成する工程と、
    　前記ダイオード電極層、前記半導体層または絶縁体層、前記下部電極層、前記抵抗変化層および前記上部電極層で構成される積層構造において、前記導電性プラグの近傍部分の前記積層構造を残して、その他の部分の積層構造を除去する工程と、
    　を含む、抵抗変化素子の製造方法。
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