JP2007227500A - 半導体記憶装置および半導体記憶装置の製造方法 - Google Patents
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Abstract
【課題】コンタクトプラグに接続される下部電極が形成される下地層の表面状態および結晶構造の均一性を向上させる。
【解決手段】バリア膜14、導電膜15、強誘電体膜16および導電膜17を導電膜13上に形成し、レジストパターン18をマスクとして導電膜17、強誘電体膜16、導電膜15、バリア膜14および導電膜13を順次エッチングし、層間絶縁層9を露出させることにより、開口部12の周囲の層間絶縁層9上にはみ出すようにして開口部12に埋め込まれたコンタクトプラグ13aを形成するとともに、コンタクトプラグ13a上に配置されたバリア膜14a/下部電極15a/容量絶縁膜16a/上部電極17aの積層構造を形成する。
【選択図】図2
【解決手段】バリア膜14、導電膜15、強誘電体膜16および導電膜17を導電膜13上に形成し、レジストパターン18をマスクとして導電膜17、強誘電体膜16、導電膜15、バリア膜14および導電膜13を順次エッチングし、層間絶縁層9を露出させることにより、開口部12の周囲の層間絶縁層9上にはみ出すようにして開口部12に埋め込まれたコンタクトプラグ13aを形成するとともに、コンタクトプラグ13a上に配置されたバリア膜14a/下部電極15a/容量絶縁膜16a/上部電極17aの積層構造を形成する。
【選択図】図2
Description
本発明は半導体記憶装置に関し、特に、強誘電体キャパシタの結晶配向性制御に適用して好適なものである。
従来の強誘電体メモリでは、強誘電体キャパシタの特性を向上させるために、下部電極の結晶配向性を制御するリセット膜を設ける方法がある。また、下部電極が形成されるコンタクトプラグ面を平坦化するために、CMPにてコンタクトプラグ面を研磨することが行われている。
また、例えば、特許文献1には、集積度の向上を阻害することなく、キャパシタ電極の耐酸化性を高めるために、絶縁層中に埋め込まれた埋込導電対の表面に金属窒化物層を設けるとともに、金属窒化物層上に導電性酸化物からなり酸素バリア性を有する中間層を介して誘電体キャパシタを設ける方法が開示されている。
特開2001−345432号公報
また、例えば、特許文献1には、集積度の向上を阻害することなく、キャパシタ電極の耐酸化性を高めるために、絶縁層中に埋め込まれた埋込導電対の表面に金属窒化物層を設けるとともに、金属窒化物層上に導電性酸化物からなり酸素バリア性を有する中間層を介して誘電体キャパシタを設ける方法が開示されている。
しかしながら、従来の強誘電体メモリでは、CMPにてコンタクトプラグ面を平坦化する時に、コンタクトプラグが埋め込まれる絶縁膜とのポリッシングレートの差に起因して、エロージョン、ディッシングおよびリセスなどが発生する。このため、下部電極が形成されるコンタクトプラグ面を平滑に仕上げることが難しく、下部電極が形成される下地層の表面状態や結晶構造を良好に維持することが困難なことから、良好な特性を持つ強誘電体キャパシタを形成することができないという問題があった。また、リセット膜を設けた場合においても、既存のリセット膜形成方法では、プラグ上とプラグが埋め込まれる絶縁膜との材料(配向性)の違いから、下部電極の結晶配向性を精密に制御することは困難なことから、良好な特性を持つ強誘電体キャパシタを安定して形成することができないという問題があった。
そこで、本発明の目的は、コンタクトプラグに接続される下部電極が形成される下地層の表面状態および結晶構造の均一性を向上させることが可能な半導体記憶装置および半導体記憶装置の製造方法を提供することである。
上述した課題を解決するために、本発明の一態様に係る半導体記憶装置によれば、半導体基板上に形成された電界効果型トランジスタと、前記電界効果型トランジスタ上に形成された層間絶縁層と、前記層間絶縁層を介して前記電界効果型トランジスタに接続されたコンタクトプラグと、前記層間絶縁層上に配置され、前記コンタクトプラグに接続された強誘電体キャパシタとを備え、前記強誘電体キャパシタの下部電極と前記コンタクトプラグとの接触面は、前記コンタクトプラグのコンタクトプラグ面よりも小さいことを特徴とする。
これにより、電界効果型トランジスタが微細化された場合においても、下部電極と接触するコンタクトプラグ面を拡大することが可能となり、コンタクトプラグのパターン依存性や、コンタクトプラグと層間絶縁層とのエッチングレートの差に起因するエロージョン、ディッシングおよびリセスなどの影響を低減することができる。このため、コンタクトプラグに接続される下部電極が形成される下地層の表面状態および結晶構造の均一性を向上させることが可能となり、強誘電体キャパシタの特性を向上させることが可能となるとともに、良好な特性を持つ強誘電体キャパシタをウェハ面内で安定して形成することができる。
また、本発明の一態様に係る半導体記憶装置によれば、前記コンタクトプラグは断面がT型形状であり、且つ、その形成方法は、CMPによりポリッシングされた後、上電を形成し、キャパシタ形成時に同時にエッチングすることを特徴とする。
これにより、電界効果型トランジスタとの接続部分のプラグ径を増大させることなく、下部電極と接触するコンタクトプラグ面を拡大することが可能となり、電界効果型トランジスタの微細化を図りつつ、下部電極と接触するコンタクトプラグ面の平滑性を向上させることができる。
これにより、電界効果型トランジスタとの接続部分のプラグ径を増大させることなく、下部電極と接触するコンタクトプラグ面を拡大することが可能となり、電界効果型トランジスタの微細化を図りつつ、下部電極と接触するコンタクトプラグ面の平滑性を向上させることができる。
また、本発明の一態様に係る半導体記憶装置によれば、半導体基板上に形成された電界効果型トランジスタと、前記電界効果型トランジスタ上に形成された層間絶縁層と、前記層間絶縁層を介して前記電界効果型トランジスタに接続されたコンタクトプラグと、前記層間絶縁層上に配置され、前記コンタクトプラグに接続された強誘電体キャパシタとを備え、前記コンタクトプラグは、前記層間絶縁層に埋め込まれた第1の部分と、前記層間絶縁層上にはみ出した第2の部分とを備え、前記強誘電体キャパシタは、前記コンタクトプラグの第2の部分に対応して配置された下部電極/強誘電体膜/上部電極の積層構造を備えることを特徴とする。
これにより、コンタクトプラグの上端部と下部電極/強誘電体膜/上部電極との大きさを揃えることができ、下部電極がコンタクトプラグと層間絶縁層とに跨って配置されることを防止することができる。このため、下部電極が接触する下地層を面方位の揃った均一な材料で構成することができ、下部電極の結晶配向性を均一化することが可能となることから、強誘電体キャパシタの特性を向上させることが可能となる。
また、本発明の一態様に係る半導体記憶装置によれば、前記下部電極の結晶構造と前記コンタクトプラグの結晶構造は近似していることを特徴とする。
これにより、下部電極の結晶配向性を向上させることが可能となり、強誘電体キャパシタの特性を向上させることが可能となる。
これにより、下部電極の結晶配向性を向上させることが可能となり、強誘電体キャパシタの特性を向上させることが可能となる。
また、本発明の一態様に係る半導体記憶装置の製造方法によれば、半導体基板上に電界効果型トランジスタを形成する工程と、前記電界効果型トランジスタ上に配置された層間絶縁層を前記半導体基板上に形成する工程と、前記層間絶縁層に開口部を形成する工程と、前記開口部に埋め込まれた第1導電膜を前記層間絶縁層上に形成する工程と、前記層間絶縁層上に前記第1導電膜が残るようにして前記導電膜を平坦化する工程と、第2導電膜、強誘電体膜および第3導電膜を前記第1導電膜上に順次積層する工程と、前記開口部よりも大きなレジストパターン、及びハードマスクを前記第3導電膜上に形成する工程と、前記レジストパターンをマスクとして前記第3導電膜、前記強誘電体膜、前記第2導電膜および前記第1導電膜をパターニングすることにより、前記層間絶縁層上にはみ出すようにして前記開口部に埋め込まれたコンタクトプラグを形成するとともに、前記コンタクトプラグ上に配置された下部電極/強誘電体膜/上部電極の積層構造を形成する工程とを備えることを特徴とする。
これにより、コンタクトプラグと層間絶縁層とのエッチングレートの差に起因するエロージョン、ディッシングおよびリセスなどの影響を低減することが可能となり、下部電極と接触するコンタクトプラグ面の平滑性を向上させることが可能となるとともに、コンタクトプラグと下部電極/強誘電体膜/上部電極との間での位置ずれを伴うことなく、コンタクトプラグの上端部と下部電極/強誘電体膜/上部電極との大きさを揃えることが可能となる。このため、コンタクトプラグに接続される下部電極が形成される下地層の表面状態および結晶構造の均一性を向上させることが可能となり、強誘電体キャパシタの特性を向上させることが可能となるとともに、良好な特性を持つ強誘電体キャパシタをウェハ面内で安定して形成することができる。
また、本発明の一態様に係る半導体記憶装置の製造方法によれば、前記導電膜を平坦化した後、前記導電膜の表面にイオン照射を行うことにより、前記導電膜の表面をアモルファス化する工程をさらに備えることを特徴とする。
これにより、リセット膜を用いることなく、コンタクトプラグの表面の結晶配向性を容易に制御することが可能となり、製造工程の煩雑化を抑制しつつ、強誘電体キャパシタの特性を向上させることが可能となる。
これにより、リセット膜を用いることなく、コンタクトプラグの表面の結晶配向性を容易に制御することが可能となり、製造工程の煩雑化を抑制しつつ、強誘電体キャパシタの特性を向上させることが可能となる。
以下、本発明の実施形態に係る半導体記憶装置およびその製造方法について図面を参照しながら説明する。
図1および図2は、本発明の一実施形態に係る半導体記憶装置の製造方法を示す断面図である。
図1(a)において、半導体基板1上には、ゲート絶縁膜2を介してゲート電極3が形成されているとともに、ゲート電極3の側壁にはサイドウォール4が形成されている。そして、半導体基板1には、ソース/ドレイン層6a、6bがLDD層5a、5bをそれぞれ介してゲート電極3の両側にそれぞれ形成されている。そして、ゲート電極3上には層間絶縁層7、8、9が順次積層され、層間絶縁層7には、ソース/ドレイン層6a、6bの一方に接続されたコンタクトプラグ10が埋め込まれるとともに、コンタクトプラグ10上には、中間電極11が形成されている。また、層間絶縁層7、8、9には、中間電極11の表面を露出させる開口部12が形成されている。なお、層間絶縁層7、8、9に開口部12を形成する場合、ドライエッチングまたはウェットエッチングあるいはこれらの方法を適宜組み合わせて用いることができる。
図1および図2は、本発明の一実施形態に係る半導体記憶装置の製造方法を示す断面図である。
図1(a)において、半導体基板1上には、ゲート絶縁膜2を介してゲート電極3が形成されているとともに、ゲート電極3の側壁にはサイドウォール4が形成されている。そして、半導体基板1には、ソース/ドレイン層6a、6bがLDD層5a、5bをそれぞれ介してゲート電極3の両側にそれぞれ形成されている。そして、ゲート電極3上には層間絶縁層7、8、9が順次積層され、層間絶縁層7には、ソース/ドレイン層6a、6bの一方に接続されたコンタクトプラグ10が埋め込まれるとともに、コンタクトプラグ10上には、中間電極11が形成されている。また、層間絶縁層7、8、9には、中間電極11の表面を露出させる開口部12が形成されている。なお、層間絶縁層7、8、9に開口部12を形成する場合、ドライエッチングまたはウェットエッチングあるいはこれらの方法を適宜組み合わせて用いることができる。
なお、半導体基板1の材質としては、例えば、Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaNまたはZnSeなどの中から選択することができる。また、コンタクトプラグ10の材質としては、例えば、タングステンWを用いることができる。また、層間絶縁層7の材質としてはシリコン酸化膜を用いることができ、層間絶縁層7の膜厚は1000nm程度に設定することができる。また、層間絶縁層8の材質としてはシリコン酸化膜を用いることができ、層間絶縁層8の膜厚は600nm程度に設定することができる。また、層間絶縁層9の材質としてはシリコン窒化膜を用いることができ、層間絶縁層9の膜厚は200nm程度に設定することができる。また、中間電極11の材質としてはTi/TiN構造を用いることができ、例えば、Ti膜の膜厚を15nm程度、TiN膜の膜厚を170nm程度とすることができる。
次に、図1(b)に示すように、例えば、スパタッリング法、化学的気相成長法または物理的気相蒸着法あるいはこれらの方法を適宜組み合わせて用いることにより、開口部12に埋め込まれた導電膜13を層間絶縁層9上に形成する。なお、導電膜13を層間絶縁層9上に形成する前に、スパッタリングなどの方法を用いてTi/TiNを層間絶縁層9上に順次成膜することにより、層間絶縁膜9上にバリアメタル膜を形成するようにしてもよい。そして、ドライエッチング、ウェットエッチング、CMPあるいはこれらの方法を適宜組み合わせて用いることにより、開口部12の周囲の層間絶縁層9上に導電膜13が残るようにして導電膜13を平坦化する。なお、導電膜13としては、例えば、Wを用いることができる。なお、開口部12の周囲の層間絶縁層9上に残された導電膜13の膜厚は、例えば、数100〜数1000Å程度とすることができる。
ここで、開口部12の周囲の層間絶縁層9上に導電膜13が残るようにして導電膜13を平坦化することにより、層間絶縁層9が露出することを防止することができる。このため、開口部12のパターン依存性や、導電膜13と層間絶縁層9とのエッチングレートの差に起因するエロージョン、ディッシングおよびリセスなどの影響を低減することが可能となり、図2(a)のコンタクトプラグ13aに接続される下部電極14aが形成される下地層の表面状態および結晶構造の均一性を向上させることが可能となる。
なお、導電膜13を平坦化した後、導電膜13の表面にドライエッチングによるイオン照射を行うことにより、導電膜13の表面をアモルファス化するようにしてもよい。これにより、リセット膜を用いることなく、図2(a)のコンタクトプラグ13aの表面の結晶配向性を容易に制御することが可能となり、製造工程の煩雑化を抑制しつつ、強誘電体キャパシタの特性を向上させることが可能となる。
次に、図1(c)に示すように、スパタッリング法、化学的気相成長法または物理的気相蒸着法あるいはこれらの方法を適宜組み合わせて用いることにより、バリア膜14、導電膜15、強誘電体膜16および導電膜17を導電膜13上に形成する。そして、フォトリソグラフィー技術を用いることにより、強誘電体キャパシタの形状に対応したレジストパターン18を形成する。
次に、図2(a)に示すように、レジストパターン18をマスクとして導電膜17、強誘電体膜16、導電膜15、バリア膜14および導電膜13を順次エッチングし、層間絶縁層9を露出させることにより、開口部12の周囲の層間絶縁層9上にはみ出すようにして開口部12に埋め込まれたコンタクトプラグ13aを形成するとともに、コンタクトプラグ13a上に配置されたバリア膜14a/下部電極15a/容量絶縁膜16a/上部電極17aの積層構造を形成する。なお、バリア膜14aとしては、例えば、TiAlNを用いることができ、下部電極15aとしては、例えば、Pt/IrOx/Irの積層構造を用いることができ、容量絶縁膜16aとしては、例えば、PZTNを用いることができ、上部電極17aとしては、例えば、Ir/IrOx/Ptの積層構造を用いることができる。
これにより、コンタクトプラグ13aとバリア膜14a/下部電極15a/容量絶縁膜16a/上部電極17aとの間での位置ずれを伴うことなく、コンタクトプラグ13aの上端部とバリア膜14a/下部電極15a/容量絶縁膜16a/上部電極17a(17aの上に本来ならばHM材料が形成される/例えば、SiO2、SiN、メタル系のHM材料)との大きさを揃えることが可能となる。このため、下部電極15aがコンタクトプラグ13aと層間絶縁層9とに跨って配置されることを防止することができ、下部電極15aが接触する下地層を面方位の揃った均一な材料で構成することが可能となることから、下部電極15aの結晶配向性を均一化することが可能となり、強誘電体キャパシタの特性を向上させることが可能となる。
また、コンタクトプラグの断面をT型形状とすることができ、電界効果型トランジスタとの接続部分のプラグ径を増大させることなく、下部電極15aと接触するコンタクトプラグ面を拡大することが可能となることから、電界効果型トランジスタの微細化を図りつつ、下部電極15aと接触するコンタクトプラグ面の平滑性を向上させることが可能となる。
次に、図2(b)に示すように、バリア膜14a/下部電極15a/容量絶縁膜16a/上部電極17aが覆われるように水素バリア膜19を形成した後、層間絶縁層21を全面に形成する。なお、水素バリア膜19としては、例えば、Al2O3を用いることができる。そして、上部電極17aに接続されたコンタクトプラグ20を層間絶縁層21に埋め込んだ後、例えば、Ti/TiN/Al−Cu/Ti/TiNを絶縁層11上に順次スパッタし、フォトリソグラフィー技術およびエッチング技術を用いて、Ti/TiN/Al−Cu/Ti/TiNからなる積層膜をパターニングすることにより、Ti/TiN/Al−Cu/Ti/TiN構造からなる配線層22を絶縁層21上に形成する。なお、Ti/TiN/Al−Cu/Ti/TiNの膜厚はそれぞれ、15/100/500/15/60nmとすることができる。
なお、配線層22としては、Ti/TiN/Al−Cu/Ti/TiN構造の他、例えば、TiN/Al−Cu/Ti/TiN構造、TiN/Al/Ti/TiN構造、TiN/Al−Cu/TiN構造、TiN/Ti/Al/Ti/TiN構造、Ti/TiN/Al−Cu/Ti/TiN構造、Ti/TiN/Al/Ti/TiN構造、Ti/TiN/Ti/Al−Cu/Ti/TiN構造またはTi/TiN/Ti/Al/Ti/TiN構造を用いるようにしてもよい。
また、下部電極15aとコンタクトプラグ13aとの間に導電性のリセット膜を形成するようにしてもよい。
1 半導体基板、2 ゲート絶縁膜、3 ゲート電極、4 サイドウォール、5a、5b LDD層、6a、6b ソース/ドレイン層、7、8、9、21 層間絶縁層、10、13a、20 コンタクトプラグ、11 中間電極、12 開口部、13、15、17 導電膜、14、14a バリア膜、16 強誘電体膜、18 レジストパターン、19 耐水素バリア膜、15a 下部電極、16a 容量絶縁膜、17a 上部電極、22 配線層
Claims (6)
- 半導体基板上に形成された電界効果型トランジスタと、
前記電界効果型トランジスタ上に形成された層間絶縁層と、
前記層間絶縁層を介して前記電界効果型トランジスタに接続されたコンタクトプラグと、
前記層間絶縁層上に配置され、前記コンタクトプラグに接続された強誘電体キャパシタとを備え、
前記強誘電体キャパシタの下部電極と前記コンタクトプラグとの接触面は、前記コンタクトプラグのコンタクトプラグ面よりも小さいことを特徴とする半導体記憶装置。 - 前記コンタクトプラグは断面がT型形状であり、且つ、その形成方法は、CMPによりポリッシングされた後、上電を形成し、キャパシタ形成時に同時にエッチングすることを特徴とする請求項1記載の半導体記憶装置。
- 半導体基板上に形成された電界効果型トランジスタと、
前記電界効果型トランジスタ上に形成された層間絶縁層と、
前記層間絶縁層を介して前記電界効果型トランジスタに接続されたコンタクトプラグと、
前記層間絶縁層上に配置され、前記コンタクトプラグに接続された強誘電体キャパシタとを備え、
前記コンタクトプラグは、前記層間絶縁層に埋め込まれた第1の部分と、前記層間絶縁層上にはみ出した第2の部分とを備え、
前記強誘電体キャパシタは、前記コンタクトプラグの第2の部分に対応して配置された下部電極/強誘電体膜/上部電極の積層構造を備えることを特徴とする半導体記憶装置。 - 前記下部電極の結晶構造と前記コンタクトプラグの結晶構造は近似していることを特徴とする請求項3記載の半導体記憶装置。
- 半導体基板上に電界効果型トランジスタを形成する工程と、
前記電界効果型トランジスタ上に配置された層間絶縁層を前記半導体基板上に形成する工程と、
前記層間絶縁層に開口部を形成する工程と、
前記開口部に埋め込まれた第1導電膜を前記層間絶縁層上に形成する工程と、
前記層間絶縁層上に前記第1導電膜が残るようにして前記導電膜を平坦化する工程と、
第2導電膜、強誘電体膜および第3導電膜を前記第1導電膜上に順次積層する工程と、
前記開口部よりも大きなレジストパターン、及びハードマスクを前記第3導電膜上に形成する工程と、
前記レジストパターンをマスクとして前記第3導電膜、前記強誘電体膜、前記第2導電膜および前記第1導電膜をパターニングすることにより、前記層間絶縁層上にはみ出すようにして前記開口部に埋め込まれたコンタクトプラグを形成するとともに、前記コンタクトプラグ上に配置された下部電極/強誘電体膜/上部電極の積層構造を形成する工程とを備えることを特徴とする半導体記憶装置の製造方法。 - 前記導電膜を平坦化した後、前記導電膜の表面にイオン照射を行うことにより、前記導電膜の表面をアモルファス化する工程をさらに備えることを特徴とする請求項5記載の半導体記憶装置の製造方法。
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