JP2004071700A

JP2004071700A - 半導体記憶装置及びその製造方法

Info

Publication number: JP2004071700A
Application number: JP2002226151A
Authority: JP
Inventors: Hidemitsu Mori; 森　秀光
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2002-08-02
Filing date: 2002-08-02
Publication date: 2004-03-04
Also published as: EP1387405A2; US20040021222A1

Abstract

【課題】強誘電体容量の上部電極に接触不良を起こすことなくプレート線を接続する。
【解決手段】多層配線層上に形成されたエッチング防止膜と、メモリトランジスタの拡散層と接続するためにエッチング防止膜を貫通して多層配線層内に設けられたメモリセル用コンタクトプラグと、プレートトランジスタの拡散層と接続するためにエッチング防止膜を貫通して多層配線内に設けられたプレート用コンタクトプラグと、メモリセル用コンタクトプラグ上に形成された強誘電体容量、強誘電体容量の上部電極とプレート用コンタクトプラグとを覆って形成された層間絶縁膜と、層間絶縁膜に形成されたコンタクトホールを介して強誘電体容量の上部電極とプレート用コンタクトプラグとを接続するプレート線とを備える。
【選択図】　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置及びその製造方法に関し、特に、強誘電体容量を備える半導体記憶装置及びその製造方法に関する
【０００２】
【従来の技術】
近年、半導体記憶装置として、強誘電体容量を備えた半導体記憶装置である強誘電体メモリ（ＦｅＲＡＭ）が注目されている。ＦｅＲＡＭは、不揮発性メモリとして、データの書き換え回数が多く、書き換え速度も高速で、セルサイズも小さいという利点を有している。
【０００３】
例えば、１トランジスタ、１キャパシタ型のＦｅＲＡＭメモリセルは、トランジスタのソース・ドレインをビット線と強誘電体容量の一方の電極に接続すると共にゲートをワード線に接続し、強誘電体容量の他方の電極をプレート線に接続することによって構成される。
【０００４】
このようなＦｅＲＡＭメモリセルへのデータ”１”の書き込みは、ワード線によって選択されたメモリセルに対して、ビット線に電源電圧Ｖｃｃ及びプレート線にＧＮＤ（接地）を印加して強誘電体を分極させることにより行なわれ、データ”０”の書きこみは、ビット線に接地及びプレート線にＶｃｃを印加して強誘電体を分極させて行なわれる。
【０００５】
メモリセルからのデータ読み出しは、プレート線に電圧Ｖｃｃを印加すると共に、ワード線によって選択されたトランジスタを介して、強誘電体容量に記憶されたデータをビット線に出力し、ビット線の電位をセンスアンプで増幅することによって行なわれる。
【０００６】
上述した特徴を有するＦｅＲＡＭのデバイス構造として、製造工程数削減の点から多層配線上に強誘電体容量を形成する構造が良く用いられている。このような構造のＦｅＲＡＭでは、強誘電体容量の下部電極は、トランジスタの拡散層に接続され、上部電極は、プレート線に接続されるが、データ読み出し時には、上部電極にプレート線を介して電圧Ｖｃｃを印加する必要性があるため、強誘電体容量よりも上層に形成されるプレート線をプレート線駆動用のトランジスタと接続するために下層の配線層に接続する手段が必要となる。
【０００７】
従来、多層配線上に強誘電体容量を形成するプロセスとして、特開平１１−３１７５００号公報に示される、以下の技術が知られている。
【０００８】
まず最初に、強誘電体容量の上部電極と下部電極とを別々に加工し、プレート線を下層の配線層に接続する部分において、下部電極によるパッドを形成する、第１の従来技術によるプロセスを、図１４〜２０を参照して説明する。
【０００９】
図１４に示すように、通常のＣＭＯＳプロセスに従って、メモリセルトランジスタＭＴｒ及びプレートトランジスタＰＴｒに続いて多層配線層１００１（図の例では、３層の多層配線層）を形成する。メモリセル部の強誘電体容量を形成する多層配線層の最上層及びプレート線が下部電極と接続するプレートコンタクト部を形成する多層配線層の最上層において、最上層の層間絶縁膜中にはコンタクトホールを形成されると共に、当該コンタクトホールを埋め込んで第３層の配線上接続されるタングステンからなる導電体プラグが形成されている。
【００１０】
この多層配線層の最上層及び導電体プラグを覆って、図１５に示すように、下部電極層１００２、強誘電体膜１００３、上部電極層１００４を順次成膜する。次に、フォトレジストからなるマスク１００５を上部電極層上に選択形成し、図１６に示すように、当該マスクに基づいて上部電極層をエッチングして強誘電体容量の上部電極を形成する。このとき、プレートコンタクト部においては、マスク１００５が形成されていないため、上部電極層１００４はエッチング除去され、強誘電体膜１００３が露出する。
【００１１】
次に、マスク１００５を除去した後、図１７に示すように、上部電極を覆うようにフォトレジストからなるマスク１００６を選択形成し、強誘電体膜１００３及び下部電極層１００２をパターニングして、強誘電体容量の容量絶縁膜及び下部電極を形成する。このとき、プレートコンタクト部にも、マスク１００６を同時に形成しエッチングすることにより、強誘電体膜１００３及び下部電極層１００２を残存させる。
【００１２】
その後、マスク１００６を除去した後、図１８に示すように、プレートコンタクト部において、フォトレジストからなるマスク１００７を用いて容量絶縁膜（強誘電体膜）１００３をウェットエッチングにより取り除き、下部電極１００２を露出させる。
【００１３】
次に、マスク１００７を除去した後、図１９に示すように、シリコン酸化膜１００８を全面に成長し、メモリセル部の強誘電体容量の上部電極上並びにプレートコンタクト部においてコンタクト１００９を開孔する。その後、コンタクト１００９を埋め込んで全面に配線層を形成し、パターニングすることによって、図２０に示すように、メモリセル部の強誘電体容量の上部電極１００４とプレートコンタクト部の下部電極１００２とをプレート線により接続することにより、プレートトランジスタＰＴｒと強誘電体容量の上部電極１００４とを接続する。
【００１４】
また、工程数削減のために上部電極と下部電極とを一度のリソグラフィー（同一のマスクによるパターニング）で加工する方法も提案されている。この第２の従来技術を、以下に説明する。
【００１５】
第１の従来技術と同様に、多層配線層１００９が形成されるが、多層配線層１００９の最上層の絶縁膜において、メモリセル部では、第１の従来技術と同様にコンタクトプラグが形成されているが、プレートコンタクト部ではコンタクトプラグが形成されていない。
【００１６】
この多層配線層１００９上に、図２２に示すように、下部電極層１００２、強誘電体膜１００３、上部電極１００４を順次堆積する。その後、図２３に示すように、下部電極層１００２上にマスク１０１０を形成し、上部電極層１００４／強誘電体膜１００３／下部電極層１００２を、マスク１０１０に基づいて同時にパターニングする。このとき、プレートコンタクト部においては、上部電極層１００４／強誘電体膜１００３／下部電極層１００２を全てエッチング除去し、多層配線層１００９の最上層の絶縁膜を露出させる。
【００１７】
その後、図２４に示すように、シリコン酸化膜１０１１を全面に成長し、強誘電体容量の上部電極１００４上にコンタクト１０１２及びプレートコンタクト部においてコンタクト１０１３を開孔する。このとき、プレートコンタクト部においては、強誘電体容量上のシリコン酸化膜１０１１の膜厚分だけではなく、多層配線層１００９の第３層配線層１０１４上に形成された最上層の絶縁膜１０１５の膜厚分をもエッチングする必要があるため、深いコンタクトホールを形成する必要がある。したがって、プレート線の穴埋め性を考慮に入れてプレート線と第３層配線層との接続を良好にするために、プレートコンタクト径をコンタクト高さに見合うよう大きく、すなわち、アスペクト比を小さくしておく必要がある。その後、図２５に示すように、第１の実施例と同様の方法でプレート線を形成して、プレートコンタクト部とメモリセル部とをプレート線により接続する。
【００１８】
また、多層配線層１００１を形成した後、一度のパターニングで、上部電極層／強誘電体膜／下部電極層を形成することにより、工程数を削減する第３の従来技術について、説明する。
【００１９】
多層配線層１００１上に下部電極層１００２、強誘電体膜１００３、上部電極層１００４を形成する図１５に示される工程までは、第１の実施例と同様のため、説明を省略する。
【００２０】
まず、上部電極層１００４のメモリセル部に選択的にフォトレジストから成るマスク１０１６を形成し、下部電極層１００２、強誘電体膜１００３、上部電極層１００４をエッチングし、メモリセル部に強誘電体容量を形成する。このとき、プレートコンタクト部にはマスクが形成されていないため、下部電極層１００２、強誘電体膜１００３、上部電極層１００４はすべて除去され、多層配線層１００１の最上層の絶縁膜及びコンタクトプラグが露出する。
【００２１】
次に、マスク１０１６を除去した後、図２７に示すようにシリコン酸化膜１０１７を全面に形成し、シリコン酸化膜１０１７のメモリセル部の強誘電体容量の上部電極上及びプレートコンタクト部のコンタクトプラグ上にコンタクトホールを形成する。その後、第１の従来技術と同様に、配線層を形成した後パターニングして上部電極とコンタクトプラグとを接続するプレート線を形成する。
【００２２】
【発明が解決しようとする課題】
このように、第１の従来技術では、上部電極と下部電極を別々に加工することになるため、上部電極は下部電極よりもある程度の目合わせマージンを持たせて、下部よりも小さめに形成する必要性があり、強誘電体容量としての実効面積が小さくなる。また、上部電極／強誘電体膜／下部電極を形成した後、▲１▼マスク−▲２▼上部電極層エッチング−▲３▼マスク除去−▲４▼マスク−▲５▼強誘電体容量膜・下部電極層エッチング−▲６▼マスク除去−▲７▼マスク−▲８▼プレートコンタクト上の強誘電体容量膜エッチング−▲９▼シリコン酸化膜形成という工程が必要となるため、マスクを用いる工程が３回あり工程数が多くなる。
【００２３】
第２の従来技術では、プレートコンタクトの深さが、容量上のシリコン酸化膜の膜厚分と多層配線層の最上層の絶縁膜の膜厚分を合わせた深さになるため、プレート線に用いられる材料（例えば、Ａｌ）の穴埋め性を考慮に入れてアスペクト比を維持する必要性がある。すなわち、深さに合わせてプレートコンタクト径を大きく形成する必要がある。したがって、上部電極と、下部電極とを同時に形成しているため、強誘電体容量の容量値を大きくすることができるが、大きな径のプレートコンタクトを狭いプレート線毎に形成する必要性があり、プレートコンタクトのレイアウトが困難になる。
【００２４】
第３の従来技術では、第２の従来技術と同様に上部電極と、下部電極とを同時に形成しているため、強誘電体容量の容量値を大きくすることできる。しかしながら、マスクずれによって、図２７に示されるように、多層配線層の最上層の絶縁膜がオーバーエッチングされた部分では、深さ／穴の径であらわされるアスペクト比が大きくなっているため、プレート線によって埋め込まれずボイドとして残る。このボイド内の気体は、後の熱処理工程によって膨張し、埋め込んだはずのプレート線を押し上げコンタクトプラグとプレート線の接触不良を起こす原因となる。
【００２５】
このように、いずれの従来技術も強誘電体容量の微細化が成された際に、強誘電体容量の上部電極と下部電極の面積をほぼ同一にする、すなわち対向面積を最大にすると共に、プレートコンタクトの径を大きくすること無く、強誘電体容量の上部電極にプレート線が接続されたＦｅＲＡＭを提供することができない。
【００２６】
したがって、本発明は、多層配線上に強誘電体容量を形成する構造のＦｅＲＡＭにおいて、強誘電体容量の微細化が成された際に、強誘電体容量の上部電極と下部電極の対向面積を最大にすると共に、プレートコンタクトの径を小さくしても接触不良を起こさない信頼性の高いＦｅＲＡＭを提供することを目的とする。
【００２７】
【課題を解決するための手段】
本発明による半導体記憶装置は、半導体基板上に形成された第１の層間絶縁膜と、第１の層間絶縁膜上に形成されたエッチング防止層と、エッチング防止層上のメモリセル部に形成された下部電極、強誘電体及び上部電極からなる強誘電体容量と、強誘電体容量を覆い全面に形成された第２の層間絶縁膜と、第２の層間絶縁膜のメモリセル部に、強誘電体容量に対応して形成された、強誘電体容量の上部電極を露出させる第１のコンタクトホールと、第２の層間絶縁膜のプレートコンタクト部に形成された第２のコンタクトホールと、第１のコンタクトホールと第２のコンタクトホールを接続するプレート線とを備えることを特徴とする。
【００２８】
このように、エッチング防止層を備えることにより、強誘電体容量上に形成される第１のコンタクトホールとプレートコンタクト部に形成される第２のコンタクトホールとを接触不良を起こすことなくプレート線により接続することが可能となる。
【００２９】
本発明による半導体記憶装置の製造方法は、半導体基板上に第１の層間絶縁膜を形成する工程と、第１の層間絶縁膜上にエッチング防止層を形成する工程と、エッチング防止層を貫通して第１の層間絶縁膜に、メモリセルトランジスタと電気的に接続する第１のコンタクトプラグを形成すると共に、プレートトランジスタと電気的に接続する第２のコンタクトプラグを形成する工程と、第１及び第２のコンタクトプラグと前記エッチング防止層上に下部電極層、強誘電体膜、上部電極層を順次形成する工程と、上部電極層、強誘電体膜、下部電極層をエッチングし、第１のコンタクトプラグに接続された強誘電体容量を形成すると共に、第２のコンタクトプラグ上の上部電極層、強誘電体層及び下部電極層を全てエッチング除去する工程と、強誘電体容量及びエッチング防止層上に第２の層間絶縁膜を形成する工程と、第２の層間絶縁膜の前記強誘電体容量に対応する位置及び第２のコンタクトプラグに対応する位置に、エッチング防止層をエッチングストッパとしたエッチングにより第３のコンタクトホールを形成する工程とを備えることを備えることを特徴とする。
【００３０】
このように、エッチング防止層を第２の層間絶縁膜にコンタクトホールを形成する際のエッチングストッパとして使用することによって、プレートトランジスタと接続する第２のコンタクトプラグの周辺の第１の層間絶縁膜がオーバーエッチングされることがなくなる。したがって、第２のコンタクトプラグとプレート線との間の接触不良を低減することが可能となる。
【００３１】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。説明は、実施例を用いて具体的に行なう。
【００３２】
本発明の第１の実施例によるＦｅＲＡＭは、図１に示すように、メモリセル部において、強誘電体容量１６の下部電極１６０１が、層間絶縁膜１１１１と、絶縁膜１３０１とを貫いて形成されたコンタクトプラグ１１１０上に形成されると共に、プレートコンタクト部において、プレート線１５０１が、層間絶縁膜１１１１と、絶縁膜１３０１とを貫いて形成されたコンタクトプラグ１１１０上に形成される。プレートコンタクト部のプレート線１５０１は、メモリセル部まで延在形成され、強誘電体容量１６の上部電極１６０３に接続される。なお、半導体基板１上のメモリセル部に形成されたメモリセルトランジスタＭＴｒの拡散層１２０１と強誘電体容量１６の下部電極１６０１とは、多層配線層１１を介して接続される。
【００３３】
多層配線層１１は、第１のコンタクトプラグ１１０１、第１の層間絶縁膜１１０２、第１の配線層１１０３、第２のコンタクトプラグ１１０４、第２の層間絶縁膜１１０５、第２の配線層１１０６、第３のコンタクトプラグ１１０７、第３の層間絶縁膜１１０８、第３の配線層１１０９、第４のコンタクトプラグ１１１０、第４の層間絶縁膜１１１１から構成されるが、多層配線層の形成方法については説明を省略する。
【００３４】
次に、図２及び図３の平面図を用いてメモリセル部と、プレートコンタクト部の構造を説明する。
【００３５】
メモリセル部において、メモリセルトランジスタＭＴｒは、Ｐ型半導体基板１に形成されたＮ＋型拡散層（ソース・ドレイン）１２０１と、シリコン酸化膜により形成されるゲート絶縁膜１２０２、ポリシリコン又はシリサイドにより形成されるゲート電極１２０３とから構成され、Ｎ＋型拡散層の一方は、コンタクトプラグ１１１２を介して第１の配線層（アルミ配線）により形成されるビット線に接続され、Ｎ＋型拡散層の他方は、タングステンプラグにより構成される第１から第４のコンタクトプラグ１１０１、１１０４、１１０７、１１１０及び第１から第３配線１１０３、１１０６、１１０９を介して上方に形成される強誘電体容量１６の下部電極１６０１と接続される。なお、強誘電体容量１６は、チタン、窒化チタン、白金が順番に形成された下部電極１６０１と、ＰＺＴ膜（ＰｂＺｒ_ｘＴｉ_１−ｘＯ_３）からなる強誘電体膜１６０２と、酸化イリジウム、イリジウムの順に形成された上部電極１６０３とから構成されている。
【００３６】
プレートコンタクト部において、プレート線１５０１に電圧を印加するためのプレートトランジスタＰＴｒは、Ｐ型半導体基板１上に形成されたＮ＋型拡散層（ソース・ドレイン）１２０１と、ゲート電極１２０３とから構成され、Ｎ＋型拡散層の一方は、第１から第４のコンタクトプラグ１１０１、１１０４、１１０７、１１１０及び第１から第３配線１１０３、１１０６、１１０９を介して上方に形成されるプレート線１５０１と接続される。
【００３７】
第４のコンタクトプラグを形成する最上層のタングステンプラグの上部側面には、シリコン窒化膜、あるいはシリコン窒化膜上にシリコン酸化膜を形成した積層膜が絶縁膜１３０１として形成される。なお、プレート線１５０１は、メモリセル部に形成された強誘電体容量１６の上部電極１６０３とプレートコンタクト部の第４のコンタクトプラグ１１１０とを接続する。この絶縁膜１３０１は、第４のコンタクトプラグ１１１０直上にコンタクトホールを形成する際に、絶縁膜１３０１上でコンタクトエッチングをストップすることが出来るエッチングストッパーの役目を果たす。
【００３８】
したがって、シリコン酸化膜１４０１にコンタクトホールを形成する際において、マスクの目ずれが起きた場合、あるいはプレートコンタクトが第４のコンタクトプラグ１１１０よりも大口径で形成される場合に、第４のコンタクトプラグプラグ１１１０からプレートコンタクトが外れたとしても、ボイドの原因となるオーバーエッチングは起こらず、コンタクト不良を生じることがない。また、シリコン酸化膜１４０１のみにコンタクトホールを形成すれば良いため、プレートコンタクト部におけるプレートコンタクト径を大きくする必要がなく、効率的にレイアウトすることが可能になるという効果が得られる。
【００３９】
次に、上述した構成を得るための第１の実施例による本発明の製造方法について、図面を参照しながら説明する。
【００４０】
まず、通常のＣＭＯＳプロセスに従って、図４に示すように、半導体基板１上に形成されたメモリセルトランジスタＭＴｒ及びプレートトランジスタＰＴｒ上に、タングステンからなる第１のコンタクトプラグ１１０１、シリコン酸化膜からなる第１の層間絶縁膜１１０２、アルミニウムからなる第１の配線層１１０３、タングステンからなる第２のコンタクトプラグ１１０４、シリコン酸化膜からなる第２の層間絶縁膜１１０５、アルミニウムからなる第２の配線層１１０６、タングステンからなる第３のコンタクトプラグ１１０７、アルミニウムからなる第３の層間絶縁膜１１０８を形成し、シリコン酸化膜からなる第３の層間絶縁膜１１０８上にアルミニウムからなる第３の配線層１１０９を形成する。つづいて、第３の配線層１１０９上にシリコン酸化膜からなる第４の層間絶縁膜１１１０を形成し、化学研磨法（ＣＭＰ）により第４の層間絶縁膜１１１０を平坦化する。その後、第４の層間絶縁膜１１１０上に、プラズマＣＶＤ法によるシリコン窒化膜やシリコン窒化酸化膜を１００ｎｍ程度、或いは１００ｎｍ程度のシリコン窒化膜上に３０ｎｍ程度のシリコン酸化膜、或いは１００ｎｍ程度のシリコン窒化酸化膜上に３０ｎｍ程度のシリコン酸化膜をエッチング防止層１３０１として堆積する。
【００４１】
次に、エッチング防止層１３０１上に、フォトレジストからなるマスクを形成し、第３の配線層１１０９に達するコンタクトホールを形成した後、図５に示すように、チタン、窒化チタン（例えばチタン１５ｎｍ、窒化チタン５０ｎｍ程度）をスパッタ法により第３の配線層１１０９上に形成し、さらにＣＶＤ法によりタングステンをコンタクトホール内が埋め込まれるように堆積した後、タングステンのエッチバックを行い、コンタクトホール内にタングステンを残存させタングステンプラグ１１１０を形成する。さらに、エッチング防止層１３０１上にも形成されているチタン、窒化チタンをＣＭＰ法により研磨・除去する。なお、チタン、窒化チタンは第３の配線層であるＡｌ配線とタングステンプラグとの間に、バリアメタルとして形成されている。
【００４２】
次に、図６に示すように、エッチング防止膜１３０１上にチタン、窒化チタン、白金を順次形成して（例えば、チタン２０ｎｍ、窒化チタン５０ｎｍ、白金１００ｎｍ程度）下部電極層１６０１を形成し、下部電極層１６０１の上に２５０ｎｍ程度のＰＺＴ膜のような強誘電体膜１６０２を形成し、強誘電体膜１６０２の上に５０ｎｍ程度の酸化イリジウム、５０ｎｍ程度のイリジウムを順次形成して上部電極層１６０３を形成する。
【００４３】
次に、メモリセル部上に強誘電体容量を形成するため、メモリセル部を選択的にマスクし、ドライエッチングを行ない、コンタクトプラグ上に選択的に強誘電体容量１６を形成する。上部電極は、Ｃｌ_２／Ａｒ、ＰＺＴ膜はＢＣｌ_３／Ａｒ，下部電極はＣｌ_２／Ａｒからなるエッチングガスを用いたドライエッチングによって、それぞれエッチングされる。エッチングを行なう際、レジストマスクでのパターニングは、レジストマスクのドライエッチング時における膜減りが大きすぎて困難であるため、シリコン酸化膜等のハードマスクを用いてパターニングを行う。ここでは、シリコン酸化膜６００ｎ程度をハードマスクとして用いる。プレートコンタクト部においては、マスクを形成していないため、下部電極層１６０１、強誘電体膜１６０２、上部電極層１６０３は、全てエッチング除去される。したがって、プレートコンタクト部においては、エッチング防止層１３０１と、コンタクトプラグ１１１０とが露出される。なお、シリコン酸化膜のマスクを使用した場合には、１００から２００ｎｍ程度のシリコン酸化膜が上部電極１６０３上に残存する。
【００４４】
次に、シリコン酸化膜のマスクを除去し、酸素雰囲気或いは窒素雰囲気でアニールを行ない、強誘電体容量加工時のエッチングによる強誘電体容量へのダメージを回復させた後、図８に示すように、シリコン酸化膜の層間絶縁膜１４０１を５００ｎｍ程度全面に成長し、強誘電体容量の上部電極上、並びにプレートコンタクトのタングステンプラグ上においてエッチング防止層１３０１をエッチングストッパとしてコンタクトホール（開口部の直径は、例えば０．４μｍ、深さは：層間膜厚と同じ５００ｎｍ）を形成する。さらに、プロセス途中のダメージを回復させるため、酸素雰囲気中或いは窒素雰囲気中でアニールを行う。ここでのアニールは、コンタクトホール開口のためのエッチングによる、強誘電体容量へのダメージを回復させるために行なわれる。
【００４５】
次に、下層の窒化チタン１２０ｎｍ、アルミ３００ｎｍ、上層の窒化チタン３０ｎｍ程度からなる金属積層膜を全面に形成した後、パターニングを行い、図９に示すように、強誘電体容量１６の上部電極１６０３とプレートコンタクト部のコンタクトプラグ１１１０とを接続するプレート線１５０１を形成する。
【００４６】
このように、本実施例による方法では、第４の層間絶縁膜形成されたコンタクトプラグ１１１０の側面上部にシリコン窒化膜或いはシリコン窒化酸化膜からなるエッチング防止層１３０１を形成している。これらシリコン窒化膜或いはシリコン窒化酸化膜は、シリコン酸化膜との高い選択比を得ることが出来るため、コンタクトプラグ１１１０上にプレートコンタクト用のコンタクトホールを形成する際にも、エッチングがシリコン窒化膜或いはシリコン窒化酸化膜まで達した際に、エッチングの進行が遅延し、これより下のシリコン酸化膜で形成された第４の層間絶縁膜１１１１までエッチングが進行するのを防ぐことが出来る。そのため、目ずれ等により第４のコンタクトプラグ１１１０上からプレートコンタクトが外れたとしても、コンタクト不良を生じることがない。また、強誘電体容量上の層間膜と、第４の開孔部上の層間膜の膜厚は、同一になるため、プレートコンタクト部のシリコン酸化膜１４０１に形成されるプレートコンタクト径と、強誘電体容量１６の上部電極１６０３上に形成されるコンタクト径は同一で良い。したがって、効率的なレイアウトが可能になるという利点が得られる。
【００４７】
前述の第１の実施例では、強誘電体容量上の層間膜の平坦化を行わない場合について説明したが、以下、層間膜の平坦化を行う場合の第２の実施例について説明する。なお、強誘電体容量加工までの工程は、図３から図７までに示した第１の実施例の工程と同様のため、説明を省略する。
【００４８】
図７に示した構成において、図１０に示すようにシリコン酸化膜による層間絶縁膜１４０２を全面に成長し、化学研磨法により層間絶縁膜１４０２の平坦化を行った後、強誘電体容量１６の上部電極１６０３上、並びにプレートコンタクト部の第４のコンタクトプラグ１１１０上において、エッチング防止層１３０１をエッチングストッパとしてコンタクトホールを形成する。層間絶縁膜１４０２の厚さは、強誘電体容量の上部電極上で、例えば４００ｎｍ程度。このとき、プレートコンタクト部に形成されるコンタクトホール（例えば、直径：　１．０μｍ、深さ：　１０００ｎｍ程度）は、アスペクト比を保つためにコンタクトホールの径を強誘電体容量１６の上部電極上に形成されるコンタクトホールの径（例えば、直径：０．４μｍ、深さ：４００ｎｍ程度）よりも大きく形成される。さらに、プロセス途中のダメージ、すなわちコンタクトホール開口のためのエッチングによる強誘電体容量へのダメージを回復させるため、酸素雰囲気中或いは窒素雰囲気中でアニールを行う。
【００４９】
次に、図１１に示すように、窒化チタン、アルミ、窒化チタンからなる金属積層膜を形成し、パターニングを行い上部電極１６０３とプレートコンタクト部のコンタクトプラグ１１１０とを接続するプレート線１５０１を形成する。
【００５０】
このように、第２の実施例では、層間絶縁膜の平坦化が行われているため、プレート線の形成が容易になり、プレート線の断線、並びに接触による不良を大幅に低減出来るという効果が得られる。
【００５１】
上記第１及び第２の実施例においては、強誘電体容量の上部電極上、並びにプレートコンタクト部のタングステンプラグ上とプレート線の接続は、プレート線と同様の材料でコンタクトホールを埋め込むことによって直接接続されているが、更にコンタクトプラグを使い接続することができる。そのための構成を、第３の実施例として図に示す。
【００５２】
なお、本実施例においても、図３から図７までの工程は、本発明の第１の実施例と同様の方法で行われるため、説明を省略する。
【００５３】
図７に示した工程に続き、図１２に示すように、シリコン酸化膜による層間絶縁膜１４０３を全面に成長し化学研磨法により層間絶縁膜１４０３の平坦化（強誘電体容量の上部電極上で、４００ｎｍ程度）を行い、強誘電体容量１６の上部電極１６０３上、並びにプレートコンタクト部のコンタクトプラグ１１１０上において、エッチング防止層１３０１をエッチングストッパとしてコンタクトホール１４０４及び１４０５（両コンタクトとも直径：０．４μｍ、上部電極上のコンタクトホール１４０４の深さ：０．４μｍ程度、コンタクトプラグ上のコンタクトホール１４０５の深さ：１．０μｍ程度）を開孔する。
【００５４】
次に、図１３に示すように、バリア膜としての窒化チタンを１２０ｎｍ程度全面に成膜した後、コンタクトホール１４０４及び１４０５が埋め込まれるように全面にタングステンを成膜し、ドライエッチング法あるいは化学研磨法によりタングステンを除去し、コンタクトホール１４０４及び１４０５内部のみにタングステンを残存させ、強誘電体容量１６上のコンタクトプラグ１４０６及びプレートコンタクト部のコンタクトプラグ１４０７を形成する。その後、窒化チタン、アルミ、窒化チタンによる金属積層膜を全面に成長し、パターニングを行い、プレート線１５０２を形成する。本実施例では、前実施例同様層間膜の平坦化が行われているため、プレート線の形成が容易になる。さらに、プレートコンタクト部において、コンタクトホールの埋め込みをタングステンプラグによって行なっているため、アスペクト比の大きなコンタクトホールも容易に埋め込むことができる。したがって、プレートコンタクト径を前記２つの実施例よりもさらに小さくすることが可能になり、プレートコンタクト部における効率的なレイアウトが可能になる。
【００５５】
以上、本発明を実施例及び図面を参照して詳述してきたが、具体的な構成及び製造方法は、これら実施例に限定されるものではなく、本発明の養子を逸脱しない範囲において、種々の設計変更等があってもよい。
【００５６】
例えば、実施例において説明した、タングステンプラグ側面上部に形成するエッチング防止膜は、シリコン窒化膜上にシリコン酸化膜を形成した積層膜、あるいはシリコン窒化酸化膜上にシリコン酸化膜を形成した積層膜としてもよい。
【００５７】
さらに、強誘電体の上下電極としては、ルテニウムのような貴金属を含む膜も適用されうる。上下電極としてルテニウム系膜を使用した場合には、下部電極としてチタン、窒化チタン、チタン、ルテニウム系膜の積層膜を用い、また上部電極としては、ルテニウム系膜、あるいはルテニウム系膜と窒化チタンの積層膜を用いる。
【００５８】
また、強誘電体膜としては、ＰＢＴｉＯ_３膜、ＳＢＴ膜（ＳｒＢｉ_２Ｔａ_２Ｔａ_２Ｏ_９膜）、Ｐｂ_１−ｘＬａ_ｘＺｒ_ｙＴｉ_１−ｙＯ_３膜、Ｐｂ_{１−ｘ−ｙ}Ｌａ_ｘＣａ_ｙＺｒ_ｚＴｉ_１−ｚＯ_３膜、あるいはＳｒＢｉ_２（Ｔａ_ｘＮｂ_１−ｘ）_２Ｏ_９膜のような膜も適用することができる。
【００５９】
また、プレート線としては、アルミ系金属膜の代わりに、ダマシン法による銅膜を用いてもよい。
【００６０】
また、実施例においては、多層配線層が３層の配線層を有するものについて説明したが、多層配線層は何層であっても良く、また、プレート線の上に、さらに配線層を有するものであっても良い。
【００６１】
【発明の効果】
以上のとおり、プレートコンタクト部の多層配線中にエッチング防止膜を介してコンタクトプラグを形成しているため、強誘電体容量の上部電極とコンタクトプラグとをプレート線により接触不良を起こすことなく確実に接続することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例による半導体記憶装置の断面図
【図２】本発明の第１の実施例による半導体装置の平面図
【図３】本発明の第１の実施例による半導体装置の平面図
【図４】本発明の第１の実施例による半導体記憶装置の製造方法を示す図
【図５】本発明の第１の実施例による半導体記憶装置の製造方法を示す図
【図６】本発明の第１の実施例による半導体記憶装置の製造方法を示す図
【図７】本発明の第１の実施例による半導体記憶装置の製造方法を示す図
【図８】本発明の第１の実施例による半導体記憶装置の製造方法を示す図
【図９】本発明の第１の実施例による半導体記憶装置の製造方法を示す図
【図１０】本発明の第２の実施例による半導体記憶装置の製造方法を示す図
【図１１】本発明の第２の実施例による半導体記憶装置の製造方法を示す図
【図１２】本発明の第３の実施例による半導体記憶装置の製造方法を示す図
【図１３】本発明の第３の実施例による半導体記憶装置の製造方法を示す図
【図１４】従来の半導体記憶装置の製造方法を示す図
【図１５】従来の半導体記憶装置の製造方法を示す図
【図１６】従来の半導体記憶装置の製造方法を示す図
【図１７】従来の半導体記憶装置の製造方法を示す図
【図１８】従来の半導体記憶装置の製造方法を示す図
【図１９】従来の半導体記憶装置の製造方法を示す図
【図２０】従来の半導体記憶装置の製造方法を示す図
【図２１】従来の半導体記憶装置の他の製造方法を示す図
【図２２】従来の半導体記憶装置の他の製造方法を示す図
【図２３】従来の半導体記憶装置の他の製造方法を示す図
【図２４】従来の半導体記憶装置の他の製造方法を示す図
【図２５】従来の半導体記憶装置の他の製造方法を示す図
【図２６】従来の半導体記憶装置の更に他の製造方法を示す図
【図２７】従来の半導体記憶装置の更に他の製造方法を示す図
【符号の説明】
１　半導体基板
１１　多層配線層
１６　強誘電体容量
１３０１　エッチング防止層
１４０１、１４０２、１４０３　層間絶縁膜
１４０４、１４０５　コンタクトホール
１４０６、１４０７　コンタクトプラグ
１５０１、１５０２、１５０３　プレート線
１６０１　下部電極
１６０２　強誘電体
１６０３　上部電極
ＭＴｒ　メモリセルトランジスタ
ＰＴｒ　プレートトランジスタ

Claims

半導体基板上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成されたエッチング防止層と、
前記エッチング防止層上のメモリセル部に形成された下部電極、強誘電体及び上部電極からなる強誘電体容量と、
前記強誘電体容量を覆い全面に形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜のメモリセル部に、前記強誘電体容量に対応して形成された、前記強誘電体容量の前記上部電極を露出させる第１のコンタクトホールと、
前記第２の層間絶縁膜のプレートコンタクト部に形成された第２のコンタクトホールと、
前記第１のコンタクトホールと前記第２のコンタクトホールを接続するプレート線とを備えることを特徴とする半導体記憶装置。
前記半導体基板上のメモリセル部に形成されたメモリセルトランジスタと、
前記半導体基板上のプレートコンタクト部に形成されたプレートトランジスタと、
前記第１の層間絶縁膜及び前記エッチング防止層を貫通して形成され、前記強誘電体容量の前記下部電極と前記メモリセルトランジスタとを接続する第１の導電体と、
前記第１の層間絶縁膜及び前記エッチング防止層を貫通して形成され、前記プレートトランジスタと前記第２のコンタクトホールに形成されたプレート線とを接続する第２の導電体とを更に備えることを特徴とする請求項１記載の半導体記憶装置。
前記エッチング防止層は、前記第１、２のコンタクトホール形成の際のエッチング条件において、前記第２の層間絶縁膜よりもエッチング速度の遅い材料によって構成されていることを特徴とする請求項１または２記載の半導体記憶装置。
前記エッチング防止層は、前記第１、２のコンタクトホール形成の際のエッチング条件において、前記第１の層間絶縁膜よりもエッチング速度の遅い材料によって構成されていることを特徴とする請求項３記載の半導体記憶装置。
前記第２の層間絶縁膜は、平坦化されて形成されていることを特徴とする請求項１記載の半導体記憶装置。
前記第１のコンタクトホール及び前記第２のコンタクトホール内に形成されたコンタクトプラグを更に備えることを特徴とする請求項５記載の半導体記憶装置。
半導体基板上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜上にエッチング防止層を形成する工程と、
前記エッチング防止層を貫通して前記第１の層間絶縁膜に、メモリセルトランジスタと電気的に接続する第１のコンタクトプラグを形成すると共に、プレートトランジスタと電気的に接続する第２のコンタクトプラグを形成する工程と、
前記第１及び第２のコンタクトプラグと前記エッチング防止層上に下部電極層、強誘電体膜、上部電極層を順次形成する工程と、
前記上部電極層、強誘電体膜、下部電極層をエッチングし、前記第１のコンタクトプラグに接続された強誘電体容量を形成すると共に、前記第２のコンタクトプラグ上の前記上部電極層、強誘電体層及び下部電極層を全てエッチング除去する工程と、
前記強誘電体容量及びエッチング防止層上に第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜の前記強誘電体容量に対応する位置及び前記第２のコンタクトプラグに対応する位置に、前記エッチング防止層をエッチングストッパとしたエッチングにより第３のコンタクトホールを形成する工程とを備えることを特徴とする半導体装置の製造方法。
前記第３のコンタクトホールを埋め込んで前記第２の層間絶縁膜上に導電体層を形成し、前記強誘電体容量の上部電極と前記第２のコンタクトプラグとを電気的に接続するプレート線を形成する工程とを備えることを特徴とする請求項７記載の半導体装置の製造方法。
前記第２の層間絶縁膜を平坦化する工程を更に備えることを特徴とする請求項７記載の半導体装置の製造方法。
前記第３のコンタクトホールを埋め込んで前記第２の層間絶縁膜上に導電体層を形成し、前記強誘電体容量の上部電極と前記第２のコンタクトプラグとを電気的に接続するプレート線を形成する工程を備えることを特徴とする請求項９記載の半導体装置の製造方法。
前記強誘電体容量に対応する位置及び前記第２のコンタクトプラグに対応する位置に形成された前記第３のコンタクトホールを埋め込んで、第３のコンタクトプラグ及び第４のコンタクトプラグを形成する工程と、
前記第３のコンタクトプラグ及び前記第４のコンタクトプラグとを電気的に接続するプレート線を形成する工程とを備えることを特徴とする請求項９記載の半導体装置の製造方法。
前記上部電極層、強誘電体膜、下部電極層をエッチングした後、更に熱処理する工程を備えることを特徴とする請求項７記載の半導体装置の製造方法。
前記第３のコンタクトホールを形成した後、更に熱処理する工程を備えることを特徴とする請求項７記載の半導体装置の製造方法。