JP2962475B2 - 集積回路強誘電体デバイスのための二層メタライゼーション方法 - Google Patents

集積回路強誘電体デバイスのための二層メタライゼーション方法

Info

Publication number
JP2962475B2
JP2962475B2 JP10127610A JP12761098A JP2962475B2 JP 2962475 B2 JP2962475 B2 JP 2962475B2 JP 10127610 A JP10127610 A JP 10127610A JP 12761098 A JP12761098 A JP 12761098A JP 2962475 B2 JP2962475 B2 JP 2962475B2
Authority
JP
Japan
Prior art keywords
layer
integrated circuit
forming
cap layer
ferroelectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP10127610A
Other languages
English (en)
Other versions
JPH10321811A (ja
Inventor
アルゴス ジョージ
タツヤ ヤマザキ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
RAMUTORON INTERN CORP
Original Assignee
RAMUTORON INTERN CORP
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by RAMUTORON INTERN CORP filed Critical RAMUTORON INTERN CORP
Publication of JPH10321811A publication Critical patent/JPH10321811A/ja
Application granted granted Critical
Publication of JP2962475B2 publication Critical patent/JP2962475B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/564—Details not otherwise provided for, e.g. protection against moisture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H01L28/56—Capacitors with a dielectric comprising a perovskite structure material the dielectric comprising two or more layers, e.g. comprising buffer layers, seed layers, gradient layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Non-Volatile Memory (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般に、強誘電体
キャパシタ、強誘電体トランジスタ、強誘電体メモリセ
ル等といった集積回路の強誘電体デバイスに関する。よ
り詳細には、本発明は、強誘電体キャパシタおよび強誘
電体トランジスタの電気的性能における劣化を防止する
ための二層（dual-level）メタライゼーションの製造方
法に関する。
【０００２】
【従来の技術】集積回路のための二層あるいは多層の金
属配線（メタライゼーション）方式（scheme）はよく知
られていて、集積回路のダイサイズがより小さくなるこ
と、デバイス速度が増加されること、設計の容易さを含
む多数の有利な点、並びにデバイス・トポロジの平坦化
（planarization）に関連した有利な点を有する。
【０００３】
【発明が解決しようとする課題】多層メタライゼーショ
ンの欠点の１つは、必要とされる追加の金属層、酸化物
層およびパッシベーション層の堆積、パターン形成、お
よびエッチングにより処理工程数が増加されることであ
る。追加の処理工程は、一般に標準のシリコン系（sili
con-based）集積回路に適合している（compatible）一
方で、強誘電体集積回路デバイスに意に沿わない影響を
及ぼすことがある。例えば、引き続くいずれかの処理工
程中に発生された水素は、強誘電体キャパシタの強誘電
性絶縁層の無欠性（intedrity）に意に沿わない影響を
及ぼすことがあり、これは劣化された電気的特性に帰着
する。
【０００４】したがって、望まれることは、強誘電体系
（ferroelectric-based）集積回路に適合している二層
メタライゼーション方法およびその構造である。
【０００５】
【課題を解決するための手段】それ故、本発明の主な目
的は、これらのメタライゼーション方法の望ましい特性
を保持するけれども集積回路強誘電体デバイスに適合し
ている二層メタライゼーションの製造方法を提供するこ
とである。
【０００６】本発明の別の目的は、水素に対する敏感性
を減少させることによって、二層メタライゼーションを
有する集積回路の強誘電体キャパシタおよび強誘電体ト
ランジスタの電気的スイッチング性能を改良することに
ある。
【０００７】本発明の別の目的は、強誘電体メモリ回路
の全体の電気的性能を改良することである。
【０００８】本発明の有利な点は、本発明の製造方法が
既存の強誘電体キャパシタおよび強誘電体メモリの製造
方法に適合していることである。
【０００９】本発明の別の有利な点は、強誘電体デバイ
スの電気特性のその後の劣化なしに、強誘電体系集積回
路の強誘電体上に二層メタライゼーション方式の堆積、
パターン形成、エッチングを可能にする（permit）こと
である。
【００１０】本発明の別の有利な点は、ここに記載され
ている二層メタライゼーション方法がＲＦ／ＩＤ集積回
路およびカードだけでなく、集積回路メモリおよび他の
強誘電体集積回路といった幅広くずらりと並んだ強誘電
体系の電子製品に使用され得ることである。
【００１１】本発明に従う強誘電体回路のための第１の
二層メタライゼーション方法は、複数の第１レベルの金
属コンタクトを有する集積回路強誘電体デバイスを部分
的に形成するステップと、平坦化された酸化物層を集積
回路強誘電体デバイスをおおって形成するステップと、
平坦化された酸化物層をおおってキャップ層を形成する
ステップと、選択された第１レベルの金属コンタクトへ
の通路を設けるためにキャップ層および平坦化された酸
化物層の中へビアを形成するステップと、選択された第
１レベルの金属コンタクトを第２レベルの金属でメタラ
イズするステップと、を含んでいる。第２レベルの金属
は、典型的には、第２のパターン形成されたアルミニウ
ム金属層だけでなく、タングステン・プラグを含んでい
る。
【００１２】本発明に従う第２および第３の別の二層の
メタライゼーション方法は、最初に、平坦化された酸化
物層にビアをエッチングするステップと、その後、キャ
ップ層がビアの側壁に沿って完全にまたは部分的に延び
るようにキャップ層を引き続いて堆積するステップと、
を含んでいる。傾斜した側壁のビアまたはトレンチ・ビ
アのいずれかを使用できる。第４の別の二層のメタライ
ゼーション方法は、下に横たわる強誘電体層を水素損傷
から選択的にのみ保護する部分的なキャップ層を使用す
ることを含んでいる。
【００１３】キャップ層は、ドープされた叉はアンドー
プのＰＺＴ、ＢＳＴ、およびＳＢＴといったドープされ
た叉はアンドープのチタン酸塩、ジルコン酸塩、ニオブ
酸塩、タンタル酸塩、錫酸塩、ハフニウム酸塩、または
マンガン酸塩を使用して製造されることができる。キャ
ップ層の電気的スイッチング性能は使用されず、水素を
獲得する（getter）その能力だけが実際に使用され、こ
のため下に横たわる強誘電体層を保護するので、キャッ
プ層そのものは強誘電性である必要がない。
【００１４】
【発明の実施の形態】本発明の前述および他の目的、特
徴および有利な点は、添付図面を参照して進行する本発
明の好ましい実施例の引き続く詳細な説明からより容易
に明らかになるであろう。
【００１５】さて、図１を参照すると、部分的に製造さ
れた集積回路強誘電体メモリの一部分が、シリコンある
いは他の基板１０と、第１のメモリセルトランジスタの
ためのソース／ドレイン領域１２および１４、並びにゲ
ート構造２２（図１に一様に示されている薄いゲート酸
化物およびゲート）と、第２のメモリセルトランジスタ
のためのソース／ドレイン領域１６および１８、並びに
ゲート構造２４と、トランジスタを電気的に分離するた
めの厚いフィールド酸化物層２０と、薄い酸化物層２６
と、ＢＰＳＧ酸化物層２８と、チタン／白金の下部強誘
電体キャパシタ電極３０と、ＰＺＴ等といった強誘電体
絶縁層３２と、白金の上部強誘電体キャパシタ電極３４
と、レベル間酸化物層３６と、局所の相互接続層３８
と、パターン形成されたチタンバリア層４０と、パター
ン形成されたアルミニウム／シリコン／銅の第１レベル
のメタライゼーション層４２と、酸化物層４４と、パタ
ーン形成された窒化チタン層４６と、を含んでいる。第
１レベルの金属コンタクト４５の５つが図１に示され、
この図は、パターン形成された金属層４２、４４、およ
び４６を含む。図１の部分的に製造された集積回路強誘
電体メモリは、本発明の二層メタライゼーション方法を
使用できる第１レベルのメタライゼーション方式を有す
る強誘電体のデバイスまたは構造のただの例である。任
意の他の集積回路強誘電体のデバイスまたは構造は、本
発明の二層メタライゼーション方法のための開始点とし
て使用されることができる。
【００１６】図２において、酸化物層４８は、約１００
００〜２００００オングストローム（１０〜２０μｍ）
の共形になる（コンフォーマルになる、conformal）厚
さにプラズマ堆積することあるいはスピンオンによって
集積回路強誘電体デバイス上に形成される。酸化物層４
８は、化学的機械的研磨（ＣＭＰ）によって最大約５０
００オングストローム（５μｍ）の厚さに平坦化され
る。また、図２に示されるように、キャップ層５０は、
スパッタリング、ゾル−ゲル、あるいは他の技術のいず
れかによって平坦化された酸化物層４８におおって（ov
er）約２００〜１００００オングストロームの厚さに形
成される。キャップ層５０は、ドープされた及びアンド
ープの（ドープされていない）チタン酸塩（titanate
s）、ジルコン酸塩（zirconates）、ニオブ酸塩（nioba
tes）、タンタル酸塩（tantalates）、錫酸塩（stannat
es）、ハフニウム酸塩（hafnates）、およびマンガン酸
塩（manganates）で形成されることができる。キャップ
層５０は、強誘電性あるいは非強誘電性のいずれかであ
ることができる。キャップ層５０は、それの固有の電気
的スイッチング特性のためでなく、また、水素を吸収す
るための、且つ引き続く処理工程のストレスによる劣化
から強誘電体絶縁層３２を保護するための能力のため
に、まず選択される。キャップ層５０は、ドープされた
（doped）及びアンドープの（undoped）ＰＺＴ（ジルコ
ン酸チタン酸鉛、lead zirconate titanate）、ＢＳＴ
（チタン酸バリウムストロンチウム、barium strontium
titanate）、またはＳＢＴ（チタン酸ストロンチウム
ビスマス、strontium bismuth tantalate）から形成さ
れることができ、これらは、絶縁層３２のために選択さ
れた同じ材料であってもよく、または同じ材料でなくて
もよい。例えば、ただ１つの強誘電体スパッタリングタ
ーゲットが望まれるならば、キャップ層５０および絶縁
層３２は同じであってもよい。例えば、キャップ層５０
のより低価格のターゲットまたは形成法が望まれるなら
ば、キャップ層５０および絶縁層３２は異なってもよ
い。一旦、キャップ層５０が形成されると、キャップ層
５０は、所望ならば、随意の（オプションの、optiona
l）熱処理を用いて安定化されることができる。熱処理
の時間および温度は、キャップ層５０のために選択され
た材料の種類によって変わる。
【００１７】図３において、随意の酸化物層５１は、キ
ャップ層５０にわたって５００オングストロームと５０
００オングストロームとの間の厚さに形成される。酸化
物層５１は、アルミニウムといった、その後の第２レベ
ルの金属材料とのキャップ層５０の直接の接触に関連さ
れる電位の問題を防止するために使用されることができ
る。
【００１８】図４において、ビア５２、５４、５６、５
８、および６０は、選択された第１レベルの金属コンタ
クト４５への通路を設けるために、平坦化された酸化物
層４８、キャップ層５０、および随意の酸化物層５１内
に形成される。図３においては、第１レベルの金属コン
タクト４５の全てへの通路が形成されている。これは単
に一例であって、所与の用途のために必要とされるよう
に、第１レベルの金属コンタクトへの通路が、形成され
てもよく、または形成されなくてもよい。エッチング
は、一般的には、反応性イオンエッチング（ＲＩＥ）に
よって達成される。ＲＩＥエッチングは、必要なよう
に、指定のキャップ層５０および平坦化された酸化物層
４８に合わせられる（tailored）が、望ましいＲＩＥエ
ッチングは、約１９００ｍＴｏｒｒの真空において７０
０ワットへ電力が与えられた（energize）ＣＨＦ3、Ｃ2
Ｆ6、およびヘリウムのガス混合物を含んでいる。
【００１９】図５においては、選択された第１レベル金
属コンタクトは、一般的には１００〜１０００オングス
トロームの厚さの予め堆積された薄いＴｉＮの核形成
（nucleation）層を含むタングステン層６２を用いて、
最初に配線形成される（metalize）。薄いＴｉＮ核形成
層は、タングステン層６２の適切な密着を確実にするた
めに使用される。タングステン層６２は、約５０００オ
ングストロームの厚さに形成されるが、最小限でも以前
に形成されたビア５２〜６０を完全に充填するために十
分な厚さであるべきである。所望ならば、層６２は、銅
あるいはアルミニウム、ならびにこれらの金属の合金か
ら形成されることができる。
【００２０】図６においては、タングステン層６２は、
ビア５２〜６０内に残るタングステンプラグ６４、６
６、６８、７０、および７２を除いてＣＭＰによって取
り除かれる。
【００２１】図７においては、タングステンプラグ６４
〜７２は、第２の金属層を用いてメタライズされる。パ
ターン形成された金属領域７４、７６、７８、８０およ
び８２は、タングステンプラグ６４〜７２と電気的な接
触して示されている。金属領域７４〜８２を形成するた
めに使用された金属は、アルミニウム、またはアルミニ
ウムおよび銅の合金、またはアルミニウム、銅、および
シリコンの合金、または所望のような従来の他のメタラ
イゼーション層であることができる。金属領域７４〜８
２および金属プラグ６４〜７２は共に、本発明の方法の
ための第２レベルの金属を形成する。
【００２２】図８においては、集積回路は、保護膜（pa
ssivation）層８４を用いて保護膜が形成される（passi
vate）。パッシベーション（passivation）層８４は、
ＳｉＯ2若しくはＳｉ3Ｎ4等といった従来のパッシベー
ション層、または米国特許第５，５７８，８６７号およ
び米国特許第５，４３８，０２３号に記載されているよ
うなパッシベーション層であることができ、その両方
は、本出願の譲受人に譲渡され、またその両方は参照す
ることによってここに包含される。
【００２３】図９は、図１に同一であり、また本発明の
第２の方法のための開始点として役立つ。集積回路強誘
電体デバイスが示されていて、第１レベルの金属コンタ
クト４６の５つを有している。図１〜図８に使用されて
いるものと同じ層に対しては、同じ番号の命名が使用さ
れている。
【００２４】図１０においては、平坦化された酸化物層
４８は、集積回路強誘電体デバイスにおおって（over）
形成されている。酸化物層４８が形成され、且つ平坦化
された後に、傾斜された側壁を有するビア５２〜６０
が、平坦化されや酸化物層４８内にエッチングされ、選
択された第１レベルの金属コンタクト４５への通路を設
ける。側壁傾斜の角度は、キャップ層５０および随意の
酸化物層５１の引き続く堆積を容易にするために使用さ
れる。傾斜している側壁は、ウエット化学的エッチング
または等方性の反応性イオンエッチング（ＲＩＥ）とい
った従来の手段によってエッチングされることができ
る。
【００２５】図１１においては、キャップ層５０および
随意の酸化物層５１は、平坦化された酸化物層４８およ
びビア５２〜６０におおって（over）形成される。キャ
ップ層５０および随意の酸化物層５１は、キャップ層５
０の表面ならびにビア５２〜６０の側壁および底部を共
形に被覆する。
【００２６】図１２においては、ビア５２〜６０の底部
はエッチングされ、第１レベルのコンタクト４５への通
路を提供する。ビア５２〜６０は、さらに、図１２に示
されるように正確にエッチングされることができるが、
数多くの変更が、キャップ層５０および随意の酸化物層
５１のエッチングに対して存在する。これらの変更のい
くつかは、図１３（ａ）〜図１３（ｆ）にさらに詳細に
示されている。
【００２７】図１３（ａ）では、随意の酸化物層５１の
みが、ビアの底部分においてエッチングされている。キ
ャップ層５０は、ビアの底部においてエッチングされな
いままにされる。キャップ層５０の厚さおよびこの層の
抵抗率に依存して、キャップ層をエッチングされないま
まにすることは、望まれるならば、受け入れ可能である
場合がある。換言すると、キャップ層５０の残りの部分
は、引き続いて形成された金属プラグの直列抵抗を著し
く増加させない場合がある。図１３（ｂ）では、キャッ
プ層５０はまず堆積されて、そしてビアの底部にすぐ隣
りの（immideate）領域を越えてエッチングされた。随
意の酸化物層５１は引き続いて堆積され、そしてビアの
底部の寸法にエッチングされて、それによってキャップ
層５０に重なりあってキャップ層５０を密閉する（sea
l）。図１３（ｃ）では、キャップ層５０および随意の
酸化物層５１の両方はビアの上部においてエッチングさ
れていて、これはビアの傾斜している側壁を除いて、図
４に示された縦断面図と類似している。図１３（ｄ）で
は、キャップ層５０はまず堆積されて、そしてビアの上
部においてエッチングされている。随意の酸化物層５１
が引き続いて堆積され、そしてビアの底部の寸法にエッ
チングされて、それによってキャップ層５０に重なり合
う。図１３（ｅ）は、エッチングされていないキャップ
層５０のみが存在しているビアの断面を示し、そして図
１３（ｆ）は、キャップ層５０のみが、存在し且つビア
の底部の大きさに対応してエッチングされている、ビア
の断面を示している。
【００２８】選択された第１レベルの金属コンタクト４
５は、図１４〜図１７において第２レベルの金属を用い
てメタライズされ、そして保護膜が形成されて、以前に
記述された図５〜図８に対応する。図１４では、タング
ステンあるいは他の金属の層６２が形成されて、そして
図１５では、層６２の上側部分は、金属プラグ６４〜７
２を形成するために除去される。図１６においては、金
属プラグは、パターン形成された第２レベルの金属部分
７４〜８２を用いてメタライズされる（metalize）。図
１７では、集積回路の表面全体は、パッシベーション層
８４を用いてパッシベートされる（passivated）。
【００２９】図１８は、再び図１に同等であって、本発
明の第３の方法のための開始点として役立つ。第１レベ
ルの金属コンタクト４５の５つを有する集積回路強誘電
体デバイスが示されている。同じ番号の命名が、図１〜
図８に使用されたように、同じ層のために使用されてい
るが、層の正確な形状は変わる可能性がある。
【００３０】図１９においては、平坦化された酸化物層
４８が、集積回路強誘電体デバイスをおおって（over）
形成される。酸化物層４８が形成され、且つ平坦化され
る後に、トレンチ・ビア５２〜６０が平坦化された酸化
物層４８内にエッチングされ、選択された第１レベルの
金属コンタクト４５への通路を設ける。トレンチ・ビア
は、よりぎっしりと詰まった詰め込み（tighter packin
g）密度を集積回路上にもたらすという利益を有するこ
とができる。トレンチ・ビアは、反応性イオンエッチン
グ（ＲＩＥ）といった従来の手段によってエッチングさ
れることができる。
【００３１】図２０は以前の図１１に対応していて、こ
の図面においてキャップ層５０および随意の酸化物層５
１は、平坦化された酸化物層４８およびトレンチ・ビア
５２〜６０におおって（over）形成されている。キャッ
プ層５０および随意の酸化物層５１は、キャップ層５０
の表面に、並びにビア５２〜６０の側壁および底部分に
共形に被覆する。トレンチ・ビア５２〜６０の急勾配の
側壁の共形な（conformal）被覆を可能化するために、
キャップ層５０および随意の酸化物層５１の厚さを調整
することが必要である場合がある。
【００３２】図２１は以前の図１２に対応していて、こ
の図面では、ビア５２〜６０の底部分が、第１レベルの
コンタクト４５への通路を設けるためにエッチングされ
る。ビア５２〜６０は正確には図１２に示されるように
更にエッチングすることができる一方で、数多くの変更
が、キャップ層５０および随意の酸化物層５１のエッチ
ングのために存在する。これらの変更のいくつかは、図
２２（ａ）〜図２２（ｄ）に示されている。
【００３３】図２２（ａ）では、随意の酸化物層５１の
みが、ビアの底部においてエッチングされている。キャ
ップ層５０は、ビアの底部においてエッチングされない
ままにしておく。キャップ層５０の厚さ及びこの層の抵
抗率に依存して、キャップ層をエッチングされないまま
にすることは、望まれるならば、受け入れ可能である場
合がある。換言すると、キャップ層５０の残りの部分
は、引き続いて形成された金属プラグの直列抵抗を著し
く増加することがない。図２２（ｂ）では、キャップ層
５０がまず堆積されて、ビアの上部においてエッチング
される。随意の酸化物層５１が引き続いて堆積され、ま
たビアの底部分の寸法にエッチングされて、それによっ
てキャップ層５０に重なり合ってキャップ層５０を密閉
する。図２２（ｃ）は、エッチングされていないキャッ
プ層５０のみが存在しているビアの断面を示して、図２
２（ｄ）は、キャップ層５０がビアの底部の寸法に対応
してエッチングされているビアの断面を示している。
【００３４】選択された第１レベルの金属コンタクト４
５は、図２３〜図２４において第２レベルの金属を用い
てメタライズされて、且つ保護膜が形成されて、そして
これらの２つの図は、以前の図５〜図８の４つの図面に
対応する。
【００３５】強誘電体集積回路のための２層金属を製造
するための第４の方法が、図２５〜図３０に示されてい
る。また、同じ番号が以前の図面にあるように同じ層の
ために使用されている。図２５では、出発図面の図が再
現され、メモリといった集積回路強誘電体デバイスを示
していて、そしてその図面には第１レベルの金属コンタ
クト４５の５つが示されている。図２６では、キャップ
層が堆積されて、部分的なキャップ層８６を形成するた
めにエッチングされる。部分キャップ層８６は、適切な
寸法に、つまり集積回路に使用される強誘電体層３２の
寸法にわずかに外にはみ出す（slightly overlap）寸
法、にエッチングされる。図２５〜図３０では、強誘電
体層３２はキャパシタのための強誘電体絶縁層である
が、他の強誘電体層も同様に部分的なキャップ層８６に
よって保護されることができる。所望ならば、部分キャ
ップ層８６は図２６に示された方法と異なる方法でパタ
ーン形成されることができる。例えば、キャップ層８６
の寸法は、横方向に拡張されることができる。しかしな
がら、キャップ層が第１レベルの金属構造のいずれとも
接触しないように、キャップ層がパターン形成され、こ
の第１レベルの金属構造は、通常、キャップ層８６のた
めに使用される種類のセラミック材料に適合しないアル
ミニウムおよび他の金属を含む、ことが示唆されてい
る。図２７においては、酸化物層４８は堆積され、且つ
平坦化されて、そしてトレンチ・ビア５２〜６０が図２
８における第１レベルの金属コンタクトまでエッチング
される。図２９においては、金属プラグ６４〜７２が形
成される。図３０においては、金属プラグは、パターン
形成された第２レベルの金属層を用いてメタライズさ
れ、そして集積回路の全体は保護膜形成される。
【００３６】本発明の好ましい実施例に記載され本発明
の原理を図示しまた記述したが、本発明はそのような原
理を逸脱することなしに配列および細部において修正さ
れることができることは当業者によって理解される。例
えば、ここに記載された半導体プロセスの下記の側面、
すなわち、絶縁材の種類、様々な層の厚さ、強誘電体材
料の種類、エッチングプロセス、電極材料およびキャッ
プ層を含む正確なビア縦断面は、必要に応じて変えるこ
とができる。同様に、本発明の二層メタライゼーション
方法の特定の応用は、集積回路強誘電体メモリセルに限
定されないが、本発明は理想的にはこの応用に適してい
る。したがって、特許請求の範囲の精神および範囲の内
にある全ての変更および修正を特許請求する。
【００３７】
【発明の効果】以上、図面を参照しながら詳細に説明し
たように、本発明は、メタライゼーション方法の望まし
い特性を保持するけれども集積回路強誘電体デバイスに
適合している二層メタライゼーションの製造方法を提供
できる。また、本発明の方法によれば、水素に対する敏
感性を減少させることによって、二層メタライゼーショ
ンを有する集積回路の強誘電体キャパシタおよび強誘電
体トランジスタの電気的スイッチング性能を改良でき
る。更に、本発明の方法によれば、強誘電体メモリ回路
の全体の電気的性能を改良できる。
【図面の簡単な説明】
【図１】図１は、本発明の第１の方法に従う二層メタラ
イゼーション方法を用いて製造されている集積回路強誘
電体メモリの断面図である。
【図２】図２は、本発明の第１の方法に従う二層メタラ
イゼーション方法を用いて製造されている集積回路強誘
電体メモリの断面図である。
【図３】図３は、本発明の第１の方法に従う二層メタラ
イゼーション方法を用いて製造されている集積回路強誘
電体メモリの断面図である。
【図４】図４は、本発明の第１の方法に従う二層メタラ
イゼーション方法を用いて製造されている集積回路強誘
電体メモリの断面図である。
【図５】図５は、本発明の第１の方法に従う二層メタラ
イゼーション方法を用いて製造されている集積回路強誘
電体メモリの断面図である。
【図６】図６は、本発明の第１の方法に従う二層メタラ
イゼーション方法を用いて製造されている集積回路強誘
電体メモリの断面図である。
【図７】図７は、本発明の第１の方法に従う二層メタラ
イゼーション方法を用いて製造されている集積回路強誘
電体メモリの断面図である。
【図８】図８は、本発明の第１の方法に従う二層メタラ
イゼーション方法を用いて製造されている集積回路強誘
電体メモリの断面図である。
【図９】図９は、本発明の第２の方法に従う二層メタラ
イゼーション方法を用いて製造されている集積回路の強
誘電体メモリの断面図である。
【図１０】図１０は、本発明の第２の方法に従う二層メ
タライゼーション方法を用いて製造されている集積回路
の強誘電体メモリの断面図である。
【図１１】図１１は、本発明の第２の方法に従う二層メ
タライゼーション方法を用いて製造されている集積回路
の強誘電体メモリの断面図である。
【図１２】図１２は、本発明の第２の方法に従う二層メ
タライゼーション方法を用いて製造されている集積回路
の強誘電体メモリの断面図である。
【図１３】図１３（ａ）〜図１３（ｆ）は、ビア内部に
保護キャップ層を形成するための代わりの方法を示す本
発明の第２の方法に関連付けられたビアの断面図であ
る。
【図１４】図１４は、本発明の第２の方法に従う二層メ
タライゼーション方法を用いて製造されている集積回路
の強誘電体メモリの断面図である。
【図１５】図１５は、本発明の第２の方法に従う二層メ
タライゼーション方法を用いて製造されている集積回路
の強誘電体メモリの断面図である。
【図１６】図１６は、本発明の第２の方法に従う二層メ
タライゼーション方法を用いて製造されている集積回路
の強誘電体メモリの断面図である。
【図１７】図１７は、本発明の第２の方法に従う二層メ
タライゼーション方法を用いて製造されている集積回路
の強誘電体メモリの断面図である。
【図１８】図１８は、本発明の第３の方法に従う二層メ
タライゼーション方法を用いて製造されている集積回路
の強誘電体メモリの断面図である。
【図１９】図１９は、本発明の第３の方法に従う二層メ
タライゼーション方法を用いて製造されている集積回路
の強誘電体メモリの断面図である。
【図２０】図２０は、本発明の第３の方法に従う二層メ
タライゼーション方法を用いて製造されている集積回路
の強誘電体メモリの断面図である。
【図２１】図２１は、本発明の第３の方法に従う二層メ
タライゼーション方法を用いて製造されている集積回路
の強誘電体メモリの断面図である。
【図２２】図２２（ａ）〜図２２（ｄ）は、ビア内部に
保護キャップ層を形成するための代わりの方法を示す本
発明の第３の方法に関連付けられたビアの断面図であ
る。
【図２３】図２３は、本発明の第３の方法に従う二層メ
タライゼーション方法を用いて製造されている集積回路
の強誘電体メモリの断面図である。
【図２４】図２４は、本発明の第３の方法に従う二層メ
タライゼーション方法を用いて製造されている集積回路
の強誘電体メモリの断面図である。
【図２５】図２５は、本発明の第４の方法に従う二層メ
タライゼーション方法を用いて製造されている集積回路
の強誘電体メモリの断面図である。
【図２６】図２６は、本発明の第４の方法に従う二層メ
タライゼーション方法を用いて製造されている集積回路
の強誘電体メモリの断面図である。
【図２７】図２７は、本発明の第４の方法に従う二層メ
タライゼーション方法を用いて製造されている集積回路
の強誘電体メモリの断面図である。
【図２８】図２８は、本発明の第４の方法に従う二層メ
タライゼーション方法を用いて製造されている集積回路
の強誘電体メモリの断面図である。
【図２９】図２９は、本発明の第４の方法に従う二層メ
タライゼーション方法を用いて製造されている集積回路
の強誘電体メモリの断面図である。
【図３０】図３０は、本発明の第４の方法に従う二層メ
タライゼーション方法を用いて製造されている集積回路
の強誘電体メモリの断面図である。
【符号の説明】
１０…基板、１２、１４、１６、１８…ソース／ドレイ
ン領域、２０…厚いフィールド酸化物層、２２、２４…
ゲート構造、２６…薄い酸化物層、２８…ＢＰＳＧ酸化
物層、３０…下部強誘電体キャパシタ電極、３２…強誘
電体絶縁層、３４…上部強誘電体キャパシタ電極、３６
…レベル間酸化物層、３８…相互接続層、４０…チタン
バリア層、４２…第１レベルのメタライゼーション層、
４４…酸化物層、４５…第１レベルの金属コンタクト、
４６…窒化チタン層、４８…酸化物層、５０…キャップ
層、５１…酸化物層、５２、５４、５６、５８、６０…
ビア（トレンチ・ビア（trench via））、６２…タング
ステン層、６４、６６、６８、７０、７２…タングステ
ンプラグ、７４、７６、７８、８０、８２…金属領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792 (56)参考文献 特開 平７−111318（ＪＰ，Ａ) 特開 平８−55850（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8242 H01L 21/8247 H01L 27/10 451 H01L 27/108 H01L 29/788 H01L 29/792

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】 複数の第１レベル金属コンタクトを有す
    る集積回路強誘電体デバイスを形成するステップと、 該集積回路強誘電体デバイスをおおって、平坦化された
    酸化物層を形成するステップと、 該平坦化された酸化物内にビアを形成し、選択された第
    １レベル金属コンタクトへの通路を設けるステップと、 該平坦化された酸化物層及びビアをおおって、該集積回
    路強誘電体デバイスを水素に対して保護するためのキャ
    ップ層を形成するステップと、 該選択された第１レベル金属コンタクトを第２レベル金
    属を用いてメタライズするステップと、 を備える製造方法。
  2. 【請求項２】 該平坦化された酸化物内にビアを形成し
    選択された第１レベル金属コンタクトへの通路を設ける
    該ステップは、傾斜する側壁を有するビアを形成するス
    テップを備える請求項１に記載の製造方法。
  3. 【請求項３】 該平坦化された酸化物内にビアを形成し
    選択された第１レベル金属コンタクトへの通路を設ける
    該ステップは、トレンチビアを形成するステップを備え
    る請求項１に記載の製造方法。
  4. 【請求項４】 該キャップ層をおおって酸化物層を形成
    するステップを更に備える請求項１に記載の製造方法。
  5. 【請求項５】 該ビア内の該キャップ層の一部をエッチ
    ングするステップを、更に備える請求項１に記載の製造
    方法。
  6. 【請求項６】 キャップ層を形成する該ステップは、ド
    ープされたチタン酸塩、ジルコン酸塩、ニオブ酸塩、タ
    ンタル酸塩、錫酸塩、ハフニウム酸塩、およびマンガン
    酸塩、並びにアンドープのチタン酸塩、ジルコン酸塩、
    ニオブ酸塩、タンタル酸塩、錫酸塩、ハフニウム酸塩、
    およびマンガン酸塩の少なくともいずれかの材料の層を
    形成するステップを含む請求項１に記載の製造方法。
  7. 【請求項７】 キャップ層を形成する該ステップは、ド
    ープされたＰＺＴ、ＢＳＴ、およびＳＢＴ、並びにアン
    ドープのＰＺＴ、ＢＳＴ、およびＳＢＴからなる群から
    選択された材料の層を形成するステップを含む請求項１
    に記載の製造方法。
JP10127610A 1997-05-09 1998-05-11 集積回路強誘電体デバイスのための二層メタライゼーション方法 Expired - Fee Related JP2962475B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/853527 1997-05-09
US08/853,527 US5902131A (en) 1997-05-09 1997-05-09 Dual-level metalization method for integrated circuit ferroelectric devices

Publications (2)

Publication Number Publication Date
JPH10321811A JPH10321811A (ja) 1998-12-04
JP2962475B2 true JP2962475B2 (ja) 1999-10-12

Family

ID=25316271

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10127610A Expired - Fee Related JP2962475B2 (ja) 1997-05-09 1998-05-11 集積回路強誘電体デバイスのための二層メタライゼーション方法

Country Status (3)

Country Link
US (1) US5902131A (ja)
EP (1) EP0877422A1 (ja)
JP (1) JP2962475B2 (ja)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100436056B1 (ko) * 1997-12-30 2004-12-17 주식회사 하이닉스반도체 강유전체 커패시터의 확산장벽막 형성방법
US6586790B2 (en) * 1998-07-24 2003-07-01 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
KR100324589B1 (ko) 1998-12-24 2002-04-17 박종섭 반도체 소자의 강유전체 캐패시터 제조방법
KR100474589B1 (ko) 1998-12-29 2005-06-21 주식회사 하이닉스반도체 캐패시터제조방법
KR100321714B1 (ko) 1998-12-30 2002-05-09 박종섭 반도체메모리소자의캐패시터제조방법
US6242299B1 (en) * 1999-04-01 2001-06-05 Ramtron International Corporation Barrier layer to protect a ferroelectric capacitor after contact has been made to the capacitor electrode
TW472384B (en) 1999-06-17 2002-01-11 Fujitsu Ltd Semiconductor device and method of manufacturing the same
DE10027914B4 (de) * 2000-05-31 2007-03-08 Infineon Technologies Ag Bauelement mit einem Transistor
JP4025829B2 (ja) 2000-09-18 2007-12-26 富士通株式会社 半導体装置及びその製造方法
JP3839239B2 (ja) * 2000-10-05 2006-11-01 株式会社ルネサステクノロジ 半導体集積回路装置
TW517384B (en) 2001-01-15 2003-01-11 Matsushita Electric Ind Co Ltd Semiconductor apparatus and its manufacturing method
DE10121657B4 (de) * 2001-05-03 2010-02-11 Qimonda Ag Mikroelektronische Struktur mit Wasserstoffbarrierenschicht
US6734477B2 (en) 2001-08-08 2004-05-11 Agilent Technologies, Inc. Fabricating an embedded ferroelectric memory cell
US6858890B2 (en) 2002-06-04 2005-02-22 Infineon Technologies Aktiengesellschaft Ferroelectric memory integrated circuit with improved reliability
US8361811B2 (en) * 2006-06-28 2013-01-29 Research In Motion Rf, Inc. Electronic component with reactive barrier and hermetic passivation layer
US20080001292A1 (en) * 2006-06-28 2008-01-03 Marina Zelner Hermetic Passivation Layer Structure for Capacitors with Perovskite or Pyrochlore Phase Dielectrics
CN101512367A (zh) * 2006-08-30 2009-08-19 阿尔卑斯电气株式会社 磁检测装置及其制造方法
US9092582B2 (en) 2010-07-09 2015-07-28 Cypress Semiconductor Corporation Low power, low pin count interface for an RFID transponder
US9846664B2 (en) 2010-07-09 2017-12-19 Cypress Semiconductor Corporation RFID interface and interrupt
US8723654B2 (en) 2010-07-09 2014-05-13 Cypress Semiconductor Corporation Interrupt generation and acknowledgment for RFID
JP6182008B2 (ja) 2013-07-24 2017-08-16 デンカ生研株式会社 高密度リポタンパク質３中のコレステロールの定量方法及び定量試薬
CN110702743B (zh) * 2019-10-16 2021-09-28 南京大学 一种纳米机电氢气传感器及其制备方法

Family Cites Families (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4040874A (en) * 1975-08-04 1977-08-09 General Electric Company Semiconductor element having a polymeric protective coating and glass coating overlay
US4149301A (en) * 1977-07-25 1979-04-17 Ferrosil Corporation Monolithic semiconductor integrated circuit-ferroelectric memory drive
JPS59105364A (ja) * 1982-12-08 1984-06-18 Hitachi Ltd 半導体装置
JPS59119733A (ja) * 1982-12-24 1984-07-11 Toshiba Corp 半導体装置
JPS60100464A (ja) * 1983-11-07 1985-06-04 Hitachi Ltd 半導体装置
JPH067584B2 (ja) * 1984-04-05 1994-01-26 日本電気株式会社 半導体メモリ
US4811078A (en) * 1985-05-01 1989-03-07 Texas Instruments Incorporated Integrated circuit device and process with tin capacitors
JPS6223149A (ja) * 1985-07-24 1987-01-31 Hitachi Ltd 半導体記憶装置
JP2617457B2 (ja) * 1985-11-29 1997-06-04 株式会社日立製作所 半導体装置およびその製造方法
DE3602887A1 (de) * 1986-01-31 1987-08-06 Bayer Ag Nichtfluechtiger elektronischer speicher
JPS6328069A (ja) * 1986-07-22 1988-02-05 Seiko Epson Corp 半導体装置
US5046043A (en) * 1987-10-08 1991-09-03 National Semiconductor Corporation Ferroelectric capacitor and memory cell including barrier and isolation layers
JPH01225149A (ja) * 1988-03-04 1989-09-08 Toshiba Corp キャパシタ及びその製造方法
US5189503A (en) * 1988-03-04 1993-02-23 Kabushiki Kaisha Toshiba High dielectric capacitor having low current leakage
JPH01265524A (ja) * 1988-04-15 1989-10-23 Sony Corp 半導体装置
US5070036A (en) * 1989-01-04 1991-12-03 Quality Microcircuits Corporation Process for contacting and interconnecting semiconductor devices within an integrated circuit
JP2697062B2 (ja) * 1989-01-09 1998-01-14 日本電気株式会社 半導体装置の製造方法
JPH02183570A (ja) * 1989-01-10 1990-07-18 Seiko Epson Corp 強誘電体集積回路装置とその製造方法
JPH02184079A (ja) * 1989-01-11 1990-07-18 Seiko Epson Corp 強誘電体記憶装置の形成法
JPH02186669A (ja) * 1989-01-12 1990-07-20 Seiko Epson Corp 強誘電体集積回路装置
JPH02232973A (ja) * 1989-03-07 1990-09-14 Seiko Epson Corp 半導体装置
JPH02208978A (ja) * 1989-02-08 1990-08-20 Seiko Epson Corp 半導体装置
JPH02222148A (ja) * 1989-02-22 1990-09-04 Yamaha Corp 半導体装置
US4989053A (en) * 1989-03-27 1991-01-29 Shelton Everett K Nonvolatile process compatible with a digital and analog double level metal MOS process
JPH02288367A (ja) * 1989-04-28 1990-11-28 Seiko Epson Corp 半導体装置
US5122923A (en) * 1989-08-30 1992-06-16 Nec Corporation Thin-film capacitors and process for manufacturing the same
JPH03173126A (ja) * 1989-11-30 1991-07-26 Mitsubishi Electric Corp 多層膜構造の半導体装置およびその製造方法
JP2573384B2 (ja) * 1990-01-24 1997-01-22 株式会社東芝 半導体記憶装置とその製造方法
JPH0740569B2 (ja) * 1990-02-27 1995-05-01 エイ・ティ・アンド・ティ・コーポレーション Ｅｃｒプラズマ堆積方法
US5146299A (en) * 1990-03-02 1992-09-08 Westinghouse Electric Corp. Ferroelectric thin film material, method of deposition, and devices using same
NL9000602A (nl) * 1990-03-16 1991-10-16 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting met geheugenelementen vormende condensatoren met een ferroelectrisch dielectricum.
US5369296A (en) * 1990-07-24 1994-11-29 Ramtron International Corporation Semiconductor device having a ferroelectric film in a through-hole
JP3131982B2 (ja) * 1990-08-21 2001-02-05 セイコーエプソン株式会社 半導体装置、半導体メモリ及び半導体装置の製造方法
JP3185220B2 (ja) * 1990-09-28 2001-07-09 セイコーエプソン株式会社 半導体装置
US5081559A (en) * 1991-02-28 1992-01-14 Micron Technology, Inc. Enclosed ferroelectric stacked capacitor
US5468684A (en) * 1991-12-13 1995-11-21 Symetrix Corporation Integrated circuit with layered superlattice material and method of fabricating same
EP0557937A1 (en) * 1992-02-25 1993-09-01 Ramtron International Corporation Ozone gas processing for ferroelectric memory circuits
US5212620A (en) * 1992-03-03 1993-05-18 Radiant Technologies Method for isolating SiO2 layers from PZT, PLZT, and platinum layers
US5216572A (en) * 1992-03-19 1993-06-01 Ramtron International Corporation Structure and method for increasing the dielectric constant of integrated ferroelectric capacitors
US5350705A (en) * 1992-08-25 1994-09-27 National Semiconductor Corporation Ferroelectric memory cell arrangement having a split capacitor plate structure
JPH07111318A (ja) * 1993-10-12 1995-04-25 Olympus Optical Co Ltd 強誘電体メモリ
US5438023A (en) * 1994-03-11 1995-08-01 Ramtron International Corporation Passivation method and structure for a ferroelectric integrated circuit using hard ceramic materials or the like
US5498569A (en) * 1994-08-22 1996-03-12 Ramtron International Corporation Layered local interconnect compatible with integrated circuit ferroelectric capacitors
JP3417167B2 (ja) * 1995-09-29 2003-06-16 ソニー株式会社 半導体メモリ素子のキャパシタ構造及びその形成方法

Also Published As

Publication number Publication date
US5902131A (en) 1999-05-11
EP0877422A1 (en) 1998-11-11
JPH10321811A (ja) 1998-12-04

Similar Documents

Publication Publication Date Title
JP2962475B2 (ja) 集積回路強誘電体デバイスのための二層メタライゼーション方法
JP3741532B2 (ja) キャパシタ製造方法
KR100395766B1 (ko) 강유전체 기억 소자 및 그 형성 방법
JP3384599B2 (ja) 半導体装置及びその製造方法
US6794694B2 (en) Inter-wiring-layer capacitors
US7223614B2 (en) Method for manufacturing semiconductor device, and semiconductor device
US20020064934A1 (en) Method and structure for reducing contact aspect ratios
US20060175645A1 (en) Semiconductor device and its manufacturing method
US6448134B2 (en) Method for fabricating semiconductor device
JP3269528B2 (ja) 容量素子を有する半導体装置及びその製造方法
US20040089891A1 (en) Semiconductor device including electrode or the like having opening closed and method of manufacturing the same
US7550799B2 (en) Semiconductor device and fabrication method of a semiconductor device
JP2003086771A (ja) 容量素子、半導体記憶装置及びその製造方法
JP2004071700A (ja) 半導体記憶装置及びその製造方法
JPH09275193A (ja) 半導体記憶装置及びその製造方法
JPH10223855A (ja) 半導体メモリ装置及び半導体メモリ装置の製造方法
US6534810B2 (en) Semiconductor memory device having capacitor structure formed in proximity to corresponding transistor
JP2004303995A (ja) 半導体装置の構造およびその製造方法
JP2001274352A (ja) 半導体装置およびその製造方法
JPH11103029A (ja) 容量素子、それを用いた半導体記憶装置およびその製造方法
US20080296646A1 (en) Semiconductor memory device and method for fabricating the same
JP2004179497A (ja) 半導体装置および半導体装置の製造方法
JP2002190581A (ja) 半導体装置及びその製造方法
JP2000260956A (ja) 容量素子、その容量素子の製造方法、半導体記憶素子、および、その半導体記憶素子の製造方法
JPH1117136A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070806

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080806

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080806

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090806

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100806

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100806

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100806

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110806

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110806

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120806

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120806

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130806

Year of fee payment: 14

LAPS Cancellation because of no payment of annual fees