JPH1117136A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 接続孔における導電体とバリアメタルとの接
触面積を変化させることで、バリア特性の向上と接触抵
抗の低減を同時に実現可能な半導体装置を得る。 【解決手段】 本発明における半導体装置は、ｐ型シリ
コン基板１の主面上に形成された、ｎ型ドレイン領域６
に達するコンタクトホール１１ａを有する層間絶縁膜１
１と、コンタクトホール１１ａの側面及び底面を覆い、
空隙１２ａを有するポリシリコンプラグ１２と、プラグ
の空隙１２ａ内部に形成された第１のバリアメタル１３
ａと、第１のバリアメタル１３ａ表面に接して、層間絶
縁膜１１上に延在する第２のバリアメタル１３ｂと、第
２のバリアメタル１３ｂ上に形成されたキャパシタ下部
電極１４と、キャパシタ下部電極１４を覆うように形成
された高誘電率体膜１５と、高誘電率体膜１５を覆うよ
うに形成されたキャパシタ上部電極１６とを具備するも
のである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体装置及びそ
の製造方法に関し、特に、高誘電率材料をキャパシタ誘
電体膜として用いた容量素子を有する半導体装置及びそ
の製造方法に関するものである。

【０００２】

【従来の技術】近年、ＤＲＡＭ（Ｄｙａｎａｍｉｃ Ｒ
ａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の高集積化
に伴い、メモリセルサイズの縮小化が進み、キャパシタ
の平面的な占有面積も同時に縮小されてきた。この平面
占有面積の減少に伴うキャパシタ容量の減少を補うた
め、最近では、高誘電率材料をキャパシタ誘電体膜に採
用する研究が進められている。

【０００３】例えば、特開平７−３００７７号公報にそ
の一例が記載されている。図８は上記公報に記載され
た、高誘電率材料をキャパシタ誘電体膜として用いた容
量素子を有する、従来のＤＲＡＭのメモリセル構造を示
す要部断面図である。

【０００４】図８に示すメモリセルは、基板１の主面上
に形成された、トランスファーゲートトランジスタ７及
びキャパシタ２７とを有する、１トランジスタ１キャパ
シタ型のメモリセルである。

【０００５】トランスファーゲートトランジスタ７は、
ゲート酸化膜４を介して基板１上に形成されるととも
に、絶縁膜８により表面を覆われたゲート電極３と、基
板１の主面において、ゲート電極３を挟んで対向するよ
うに形成されたソース及びドレイン領域５及び６を有し
ている。

【０００６】上記ソース領域５にはビット線９が電気的
に接続されており、又、このビット線９及びトランスフ
ァーゲートトランジスタ７を覆うように、基板１上に層
間絶縁膜１１が形成されている。

【０００７】層間絶縁膜１１には、ドレイン領域６に開
口するコンタクトホール１１ａが形成されている。又、
このコンタクトホール１１ａ底面から一定の深さまで充
填された、多結晶シリコンからなる埋込導電層２２が形
成されている。又、この埋込導電層２２を介してドレイ
ン領域６と電気的に接続されているキャパシタ２７が形
成されている。

【０００８】上記キャパシタ２７は、バリアメタル２３
を介して上記埋込導電層２２と電気的に接続されるＰｔ
からなる下部電極２４、ＰＺＴ（チタン酸ジルコン酸
鉛）からなる誘電率体膜２５、及び、白金からなる上部
電極２６により形成されている。

【０００９】

【発明が解決しようとする課題】しかるに、上記のよう
な従来の高誘電率材料をキャパシタ誘電体膜に用いた半
導体装置においては、耐酸化性と、誘電体の結晶性の向
上の観点からＰｔなどの貴金属を下部電極としてい用い
る場合が多く、このＰｔ下部電極と接続構内部に形成さ
れた多結晶シリコンからなるプラグとを電気的に接続す
るに際して、多結晶シリコンとＰｔとの相互拡散を防止
するためにバリアメタルを挿入する必要がある。そし
て、このバリアメタルの材質としては、一般的に高融点
金属であるＴｉ、Ｗ、Ｔａ等から熱的に形成した窒化物
が用いられる。

【００１０】但し、この高融点金属の窒化物は、比抵抗
がドープトポリシリコンよりも高く、又、多結晶シリコ
ンとの界面も電気的抵抗となるため、下部電極とシリコ
ン基板間のコンタクト抵抗は、従来高い値となってい
た。

【００１１】一方、コンタクト抵抗は低いが拡散防止能
力が劣る材質のバリアメタルを用いた場合、このバリア
メタルと多結晶シリコンとの反応の可能性が高くなり、
この反応によってバリアメタル中に拡散したシリコンに
より、バリアメタルが体積膨張を起こし機械的な破損が
起こる可能性があった。又、下部電極のＰｔと埋込導電
層の多結晶シリコンとの相互拡散が発生する可能性があ
り、この場合、Ｐｔ中に混在するシリコンが高誘電率体
膜の形成工程などの熱処理工程において酸化され、下部
電極中にシリコン酸化膜が形成され、電極としての機能
が劣化するという問題もあった。

【００１２】又、上記のような構造を有する半導体装置
においては、バリアメタルと埋込導電層との接触面積
が、接続孔の開口面積により一義的に決まってしまい、
そのため、上記の問題点からも明らかなように、コンタ
クト抵抗の減少と相互拡散の防止を両立するには、バリ
アメタルの材質そのものを良好な材質に変える必要があ
った。

【００１３】この発明は上記した点に鑑みてなされたも
のであり、接続孔における導電体とバリアメタルとの接
触面積を変化させることで、バリア性の向上と接触抵抗
の低減を同時に実現することができる半導体装置を得る
ことを目的とするものである。

【００１４】

【課題を解決するための手段】この発明に係る半導体装
置は、一主面に不純物領域を有する半導体基板と、上記
半導体基板の主面上において上記不純物領域を覆うよう
に形成され、当該不純物領域に達する接続孔を有する層
間絶縁膜と、上記接続孔の側面及び底面を覆い、当該接
続孔内部において空隙を有する導電体と、上記導電体の
空隙内部に形成された第１のバリアメタルと、上記第１
のバリアメタル表面に接し、上記層間絶縁膜上に延在す
る第２のバリアメタルと、上記第２のバリアメタル上に
形成された下部電極と、上記下部電極を覆うように形成
された高誘電率体膜と、上記高誘電率体膜を覆うように
形成された上部電極とを備えたものである。

【００１５】又、上記第１のバリアメタルは導電体の空
隙を埋め込むように形成されていることを特徴とするも
のである。

【００１６】又、上記第１のバリアメタルは導電体を覆
うように形成されていることを特徴とするものである。

【００１７】又、上記第１及び第２のバリアメタルは同
じ材質であることを特徴とするものである。

【００１８】又、上記第１及び第２のバリアメタルは異
なる材質であることを特徴とするものである。

【００１９】又、上記第１のバリアメタルは導電体に対
し、第２のバリアメタルは下部電極に対して、それぞれ
高いバリア特性を有する材質により形成されていること
を特徴とするものである。

【００２０】又、一主面に不純物領域を有する半導体基
板と、上記半導体基板の主面上において上記不純物領域
を覆うように形成され、当該不純物領域に達する接続孔
を有する層間絶縁膜と、上記接続孔の側面及び底面を覆
い、当該接続孔内部において空隙を有する導電体と、上
記導電体の空隙内部に形成された絶縁体と、上記導電体
表面に接し、上記層間絶縁膜上に延在するバリアメタル
と、上記バリアメタル上に形成された下部電極と、上記
下部電極を覆うように形成された高誘電率体膜と、上記
高誘電率体膜を覆うように形成された上部電極とを備え
たものである。

【００２１】又、上記絶縁体は導電体の空隙を埋め込む
ように形成されていることを特徴とするものである。

【００２２】又、上記導電体は接続孔の開口部から底面
にかけて当該接続孔の側面を覆うように形成されている
ことを特徴とするものである。

【００２３】この発明に係る半導体装置の製造方法は、
一主面に不純物領域を有する半導体基板上に、上記不純
物領域を覆うように層間絶縁膜を形成する工程と、上記
層間絶縁膜に上記不純物領域に達する接続孔を形成する
工程と、上記接続孔の内部を含む上記半導体基板の主面
上に第１の導電層を形成して、上記接続孔の内部に上記
第１の導電層により囲まれる空隙を形成する工程と、上
記空隙の内部を含む上記半導体基板の主面上に第１のバ
リアメタル層を形成する工程と、上記第１のバリアメタ
ル層及び第１の導電層の上記層間絶縁膜上に形成されて
いる部分を除去する工程と、上記接続孔の開口部を含む
上記半導体基板の主面上に第２のバリアメタル層を形成
する工程と、上記第２のバリアメタル層を覆うように第
２の導電層を形成する工程と、上記第２の導電層を覆う
ように高誘電率体膜を形成する工程と、上記高誘電率体
膜を覆うように第３の導電層を形成する工程とを含むも
のである。

【００２４】又、上記第１のバリアメタル層に代えて絶
縁層とすることを特徴とするものである。

【００２５】又、一主面に不純物領域を有する半導体基
板上に、上記不純物領域を覆うように層間絶縁膜を形成
する工程と、上記層間絶縁膜に上記不純物領域に達する
接続孔を形成する工程と、上記接続孔の内部を含む上記
半導体基板の主面上に第１の導電層を形成して、上記接
続孔の内部に上記第１の導電層により囲まれる空隙を形
成する工程と、異方性エッチング法を用いて、上記第１
の導電層を上記空隙が残るように上記接続孔の開口部か
ら後退させる工程と、上記空隙の内部を含む上記半導体
基板の主面上に第１のバリアメタル層を形成する工程
と、上記第１のバリアメタル層の上記層間絶縁膜上に形
成されている部分を除去する工程と、上記接続孔の開口
部を含む上記半導体基板の主面上に第２のバリアメタル
層を形成する工程と、上記第２のバリアメタル層を覆う
ように第２の導電層を形成する工程と、上記第２の導電
層を覆うように高誘電率体膜を形成する工程と、上記高
誘電率体膜を覆うように第３の導電層を形成する工程と
を含むものである。

【００２６】又、上記異方性エッチング法を用いる工程
において、塩素ガスをエッチングガスとして用いること
を特徴とするものである。

【００２７】又、上記異方性エッチング法を用いる工程
より前に、第１の導電層の層間絶縁膜上に形成されてい
る部分を除去する工程を含むものである。

【００２８】又、上記層間絶縁膜上に形成されている部
分を除去する工程において、ケミカルメカニカルポリッ
シング法を用いることを特徴とするものである。

【００２９】又、上記層間絶縁膜上に形成されている部
分を除去する工程において、層間絶縁膜も削ることを特
徴とするものである。

【００３０】

【発明の実施の形態】

実施の形態１．以下に、この発明の実施の形態１につい
て、図１ないし図４に基づいて説明する。図１はこの発
明の実施の形態１における半導体装置の構造を示す要部
断面図である。図１において、１は例えばＰ型のシリコ
ン基板、２はシリコン基板１の主面上に、例えばＬＯＣ
ＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｉ
ｃｏｎ）法を用いて形成された素子分離膜である。

【００３１】３は例えば熱酸化膜からなるゲート絶縁膜
４を介してシリコン基板１上に形成されるとともに、ワ
ード線の一部をなすゲート電極である。５、６はシリコ
ン基板１の主面に形成された例えばＮ型のソース、ドレ
イン領域であり、互いに上記ゲート電極３の下におい
て、当該ゲート電極３を挟んで対向するように形成され
ている。

【００３２】７は上記シリコン基板１の主面に形成さ
れ、ゲート電極３、ゲート絶縁膜４、及びソース、ドレ
イン領域５、６を有するＮチャネル型のＭＯＳ電界効果
型トランジスタである。又、８は上記ゲート電極３の保
護酸化膜である。

【００３３】９は上記ソース領域５に電気的に接続され
たビット線であり、１０はこのビット線９を保護するた
めの酸化膜である。又、１１はドレイン領域６表面に開
口するコンタクトホール１１ａを備えた基板１上に形成
されたＢ、Ｐ等を含有するシリコン酸化膜からなる層間
絶縁膜である。

【００３４】１２はコンタクトホール１１ａの開口部
（層間絶縁膜１１の上面をコンタクトホール１１ａ上に
延長した面）から底面（シリコン基板１表面）にかけ
て、当該コンタクトホール１１ａの側面を覆うように形
成され、実質的にコンタクトホール１１ａの形状に沿っ
た空隙１２ａを有する、多結晶シリコンからなるプラグ
である。

【００３５】１３ａは上記プラグの空隙１２ａの内部を
埋め込むように形成されたＴｉＮ（チタンナイトライ
ド）からなる第１のバリアメタルであり、１３ｂはこの
第１のバリアメタルに接するとともに、上記層間絶縁膜
上に延在する同じくＴｉＮからなる第２のバリアメタル
であり、これらバリアメタル１３により、下部電極１４
とポリシリコンプラグ１２との相互拡散を防止する。

【００３６】ここで、ＴｉＮの代わりに、ＷＮ（タング
ステンナイトライド）、ＴｉＷＮ（タングステンチタン
ナイトライド）、ＴａＮ（タンタルナイトライド）等の
高融点金属の窒化物を用いても良い。但し、本実施の形
態１のように、バリアメタル１３とポリシリコンプラグ
１２との接触面積が大きい構造を有する場合、バリア特
性（例えば多結晶シリコンなどの、プラグ１２の導電体
材料との反応が起こりにくく、下部電極１４とプラグ１
２との相互拡散を抑制する特性）が高いバリアメタル１
３を用いることが、より好ましい。例えば、ＴｉＮを用
いる場合には、窒素の比率の高いものを用いる方が、バ
リア性の向上のため、より好ましいと言える。

【００３７】又、本実施の形態１においては、上記第１
及び第２のバリアメタル１３ａ、１３ｂとして、同じ材
質（例えば、ＴｉＮ膜）を用いることにより、バリアメ
タル１３ａ、１３ｂ間での接触抵抗を低減することがで
き、素子全体の接触抵抗の低減が可能となる。但し、第
１及び第２のバリアメタル１３ａ、１３ｂを、同じ材質
に限るものではない。

【００３８】１４は第２のバリアメタル１３ｂ上に形成
された、例えばＰｔからなる下部電極、１５は上記キャ
パシタ下部電極１４を覆うように形成された、例えばＳ
ｒＴｉＯ₃（チタン酸ストロンチウム）、ＢａＴｉＯ
₃（チタン酸バリウム）等からなる高誘電率体膜であ
り、１６は上記高誘電率体膜１５を挟んでキャパシタ下
部電極１４に対向する位置に形成された、例えばＰｔか
らなるキャパシタ上部電極である。

【００３９】１７は上部電極１６上に形成された例えば
シリコン酸化膜からなる上部層間絶縁膜であり、１８は
その上に形成された第１アルミ配線層、２０は第２アル
ミ配線層であり、第１及び第２アルミ配線層の間には配
線間絶縁膜１９が形成されている。

【００４０】つぎに、このように構成された半導体装置
の製造方法について図２乃至図４を用いて説明する。図
２乃至図４はこの順に半導体装置の製造方法を工程順に
示す要部断面図である。

【００４１】まず、図２（ａ）に示すように、例えばＰ
型のシリコン基板１の一主面の所望の位置に、例えばＬ
ＯＣＯＳ法を用いて素子分離膜２を形成し、シリコン基
板１の表面に例えば熱酸化法によりシリコン酸化膜から
なるゲート絶縁膜４を形成し、その上にゲート電極３と
なる例えば多結晶シリコン膜を化学気相成長（ＣＶＤ：
Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏ
ｎ）法を用いて堆積し、写真製版技術及び異方性エッチ
ング技術を用いてパターニングして、ワード線（ゲート
電極）３を形成し、このワード線３及び素子分離膜２を
マスクとして、例えばリン又はヒ素のイオン注入を行
い、Ｎ型のソース領域５及びドレイン領域６をシリコン
基板１の主面に形成し、Ｎチャネル型のＭＯＳ電界効果
型トランジスタ７を得る。

【００４２】次に、例えばＣＶＤ法を用いてＴＥＯＳ
（Ｔｅｔｒａ−Ｅｔｈｙｌｅ−Ｏｒｔｈｏ Ｓｉｌｉｃ
ａｔｅ）酸化膜からなるゲート保護絶縁膜８を形成し、
通常の写真製版技術及び異方性エッチング技術を用い
て、この絶縁膜８にソース領域５表面に開口する接続孔
を形成し、シリコン基板１上にビット線８となる例えば
多結晶シリコン膜をＣＶＤ法を用いて堆積し、写真製版
技術を用いてパターニングしてビット線９を形成する。
続いて、このビット線９を保護するための酸化膜１０を
例えばＣＶＤ法を用いて形成し、さらに、シリコン基板
１上の全面に、例えばＣＶＤ法を用いてＴＥＯＳ酸化膜
からなる層間絶縁膜１１を堆積し、写真製版技術及び反
応性イオンエッチング技術を用いて、上記層間絶縁膜１
１を選択的にエッチングして、ドレイン領域６表面に達
するコンタクトホール１１ａを形成する。

【００４３】次に、図２（ｂ）に示すように、ＳｉＨ₄
（シラン）等を原料としたＣＶＤ法により、ポリシリコ
ン膜１２０をコンタクトホール１１ａの側面を含む基板
１上に成膜する。これにより、コンタクトホール１１ａ
の内部に、上記ポリシリコン膜１２０により囲まれる空
隙１２０ａが形成されることとなる。

【００４４】具体的には、本実施の形態１においては、
ホール径が約０．３μｍのコンタクトホール１１ａの側
面に、膜厚０．１μｍ程度のリンをドープしたポリシリ
コン膜１２０を成膜した。ここで、成膜温度は約５００
〜６００℃、膜厚はコンタクトホール径にもよるが０．
０５〜０．２μｍ程度とする。又、ここで、ポリシリコ
ン膜の代わりに、段差被覆性の優れたアモルファスシリ
コン膜を用いても良い。

【００４５】次に、図３（ａ）に示すように、ＴｉＣｌ
₄及びアンモニアガスを原料としたＣＶＤ法を用いて、
ＴｉＮ膜１３０ａをポリシリコン膜１２０上及び空隙１
２０ａの内部を充填するように形成する。具体的には、
本実施の形態１においては、例えば、空隙１２０ａの開
口径が約０．１μｍの条件下において、膜厚０．２μｍ
程度のＴｉＮ膜１３０ａを堆積した。ここで、成膜温度
は７００〜８００℃程度、膜厚は空隙１２０ａの開口径
の約２倍程度とすることが望ましい。又、ここで、空隙
１２０ａの開口径が小さい場合、又はアスペクト比が高
い場合などは、コリメーションスパッタや低圧スパッタ
等のスパッタ成膜を用いても良い。

【００４６】次に、図３（ｂ）に示すように、ＣＭＰ
（ケミカルメカニカルポリッシング）法を用いて、層間
絶縁膜１１上のポリシリコン膜１２０及びＴｉＮ膜１３
０ａを除去することにより、ポリシリコンプラグが有す
る空隙１２ａ内部に第１のバリアメタル１３ａを形成
し、コンタクトホール１１ａ内部をポリシリコンプラグ
１２とともに埋め込む。

【００４７】具体的には、本実施の形態１においては、
コロイダルシリカを研磨剤として用い、層間絶縁膜１１
も０．２μｍ程度ＣＭＰ法により研磨除去している。そ
のため、除去後の平坦性が良好であるという効果を有す
る。

【００４８】この時、ＣＭＰ法の代わりに、例えばＡｒ
スパッタエッチングを用いて、層間絶縁膜１１上のポリ
シリコン膜１２０及びＴｉＮ膜１３０ａを除去しても良
いが、ＣＭＰ法を用いる方が、被研磨材質による選択性
が少ないので、層間絶縁膜１１であるシリコン酸化膜、
ポリシリコン膜１２０及びＴｉＮ膜１３０ａといった、
異なる材質であっても平坦化できるという利点がある。
そのため、本実施の形態１においては、ＣＭＰ法を用い
ている。

【００４９】次に、図４（ａ）に示すように、ＴｉＣｌ
₄及びアンモニアガスを原料としたＣＶＤ法を用いて、
ＴｉＮ膜１３０ｂをコンタクトホール１１ａの開口部を
含む基板１上に形成し、このＴｉＮ膜１３０ｂ上に、Ｐ
ｔ膜１４０をスパッタ法を用いて形成する。

【００５０】次に、図４（ｂ）に示すように、写真製版
技術及び異方性エッチング技術を用いて、ＴｉＮ膜１３
０ｂ、Ｐｔ膜１４０をパターニングして、第２のバリア
メタル１３ｂ及びキャパシタ下部電極１４を形成する。
続いて、上記キャパシタ下部電極１４を覆うように、Ｓ
ｒＴｉＯ₃（チタン酸ストロンチウム）、ＢａＴｉＯ
₃（チタン酸バリウム）からなるＢＳＴ膜１５０を堆積
し、その上に、Ｐｔ膜１６０を堆積する。

【００５１】その後、写真製版技術及び異方性エッチン
グ技術を用いて、ＢＳＴ膜１５０、Ｐｔ膜１６０をパタ
ーニングして、高誘電率体膜１５及び上部電極１６を形
成する。続いて、通常の形成方法を用いて、上部電極１
６上に上部層間絶縁膜１７を、その上に第１アルミ配線
層１８、配線間絶縁膜１９、第２アルミ配線層２０を順
次形成することにより、図１に示した半導体装置を得
る。

【００５２】本実施の形態１においては、コンタクトホ
ール１１ａの開口面積を増大することなく、コンタクト
ホール１１ａ内部における、プラグ１２とバリアメタル
１３との接触面積を増加することができ、そのため、接
触抵抗の低減を図ることができ、加えて、バリア特性の
高い材質からなる第１及び第２のバリアメタルを用いる
ことで、バリア特性の向上と接触抵抗の低減を同時に実
現することができるという効果を有する。

【００５３】実施の形態２．図５はこの発明の実施の形
態２における半導体装置の構造を示す要部断面図であ
り、上記した実施の形態１に対して、プラグの空隙１２
ａの内部にシリコン酸化膜からなる絶縁体２１が形成さ
れている点で相違するだけであり、他の点については上
記した実施の形態１と同様である。

【００５４】又、製造方法も、実施の形態１の図３
（ａ）において示される工程において、ＴｉＮ膜からな
る第１のバリアメタル層１３０ａを堆積する代わりに、
シリコン酸化膜を堆積する点においてのみ相違するだけ
であり、他の点については上記した実施の形態１と同様
である。

【００５５】本実施の形態２においては、コンタクトホ
ール１１ａの開口面積を減少することなく、即ち、プラ
グ１２と基板１との接触面積を減らすことなく、プラグ
１２とバリアメタル１３との接触面積を減少することが
でき、そのため、バリアメタル１３と下部電極１４との
相互拡散の低減を図ることができる。加えて、プラグ１
２との接触抵抗の低い材質からなるバリアメタル１３を
用いることで、バリア特性の向上と接触抵抗の低減を同
時に実現することができるという効果を有する。

【００５６】実施の形態３．以下に、この発明の実施の
形態３について、図６及び図７に基づいて説明する。図
６はこの発明の実施の形態３における半導体装置の構造
を示す要部断面図である。図６において、１は例えばＰ
型のシリコン基板、２はシリコン基板１の主面上に、例
えばＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏ
ｆ Ｓｉｉｃｏｎ）法を用いて形成された素子分離膜で
ある。

【００５７】３は例えば熱酸化膜からなるゲート絶縁膜
４を介してシリコン基板１上に形成されるとともに、ワ
ード線の一部をなすゲート電極である。５、６はシリコ
ン基板１の主面に形成された例えばＮ型のソース、ドレ
イン領域であり、互いに上記ゲート電極３の下におい
て、当該ゲート電極３を挟んで対向するように形成され
ている。

【００５８】７は上記シリコン基板１の主面に形成さ
れ、ゲート電極３、ゲート絶縁膜４、及びソース、ドレ
イン領域５、６を有するＮチャネル型のＭＯＳ電界効果
型トランジスタである。又、８は上記ゲート電極３の保
護酸化膜である。

【００５９】９は上記ソース領域５に電気的に接続され
たビット線であり、１０はこのビット線９を保護するた
めの酸化膜である。又、１１はドレイン領域６表面に開
口するコンタクトホール１１ａを備えた基板１上に形成
されたＢ、Ｐ等を含有するシリコン酸化膜からなる層間
絶縁膜である。

【００６０】１２ｂはコンタクトホール１１ａの開口部
（層間絶縁膜１１の上面をコンタクトホール１１ａ上に
延長した面）から一定の深さ（例えば、０．１μｍ程
度）後退して、当該コンタクトホール１１ａの側面を覆
うように形成された、実質的にコンタクトホール１１ａ
の形状に沿った空隙１２ａを有する、多結晶シリコンか
らなるプラグである。

【００６１】１３ｃは上記プラグの空隙１２ａの内部を
埋め込み、かつ、プラグ１２ｂを覆うように形成された
ＷＮ（タングステンナイトライド）からなる第１のバリ
アメタルであり、１３ｂはこの第１のバリアメタルに接
するとともに、上記層間絶縁膜上に延在する同じくＴｉ
Ｎからなる第２のバリアメタルであり、これらバリアメ
タル１３により、下部電極１４とポリシリコンプラグ１
２ｂとの相互拡散を防止する。

【００６２】ここで、ＷＮ、ＴｉＮの代わりに、ＴｉＷ
Ｎ（タングステンチタンナイトライド）、ＴａＮ（タン
タルナイトライド）等の高融点金属の窒化物を用いても
良い。但し、本実施の形態３のように、バリアメタル１
３とポリシリコンプラグ１２ｂとの接触面積が大きい構
造の場合、バリア特性（例えば多結晶シリコンなどの、
プラグの導電体材料との反応が起こりにくく、下部電極
１４とプラグ１２ｂとの相互拡散が抑制する特性）が高
いバリアメタル１３を用いることが、より好ましい。

【００６３】又、本実施の形態３においては、上記第１
及び第２のバリアメタル１３ｃ、１３ｂとして、異なる
材質（例えば、ＷＮ膜及びＴｉＮ膜）を用いることによ
り、第１のバリアメタル１３ｃをプラグ１２ｂ中のシリ
コンに対し、第２のバリアメタル１３ｂを下部電極１４
中のＰｔに対して、それぞれ高いバリア特性を有する材
質により形成することで、素子全体のバリア特性をより
向上することができる。但し、第１及び第２のバリアメ
タル１３ｃ、１３ｂを、同じ材質としてもかまわない。

【００６４】１４は第２のバリアメタル１３ｂ上に形成
された、例えばＰｔからなる下部電極、１５は上記キャ
パシタ下部電極１４を覆うように形成された、例えばＳ
ｒＴｉＯ₃（チタン酸ストロンチウム）、ＢａＴｉＯ
₃（チタン酸バリウム）等からなる高誘電率体膜であ
り、１６は上記高誘電率体膜１５を挟んでキャパシタ下
部電極１４に対向する位置に形成された、例えばＰｔか
らなるキャパシタ上部電極である。

【００６５】１７は上部電極１６上に形成された例えば
シリコン酸化膜からなる上部層間絶縁膜であり、１８は
その上に形成された第１アルミ配線層、２０は第２アル
ミ配線層であり、第１及び第２アルミ配線層の間には配
線間絶縁膜１９が形成されている。

【００６６】つぎに、このように構成された半導体装置
の製造方法について図７を用いて説明する。図７はこの
順に半導体装置の製造方法を工程順に示す要部断面図で
ある。

【００６７】ここで、実施の形態１の図２（ｂ）に示さ
れたポリシリコン膜からなる第１の導電層１２０の成膜
工程までは、本実施の形態３の製造方法においても同様
である。

【００６８】上記図２（ｂ）に示された工程に続いて、
図７（ａ）に示すように、塩素ガスを用いた異方性エッ
チングにより、ポリシリコン膜１２０をコンタクトホー
ルノ開口部から０．１μｍ程度後退させる。ここで、コ
ンタクトホール１１ａは０．１μｍに比べ深いものであ
るので、ポリシリコン膜１２０により囲まれている空隙
１２０ａは残っている。

【００６９】この時、異方性エッチングを行う以前に、
ＣＭＰ（ケミカルメカニカルポリッシング）法を用い
て、層間絶縁膜１１上のポリシリコン膜１２０を除去し
ておいても良く、これにより、異方性エッチング工程に
おける、コンタクトホール１１ａ底面付近におけるポリ
シリコン膜１２０の膜厚の減少を低減することができ
る。

【００７０】次に、図７（ｂ）に示すように、ＣＶＤ法
を用いてＷＮ膜１３０ｃをポリシリコン膜１２０により
囲まれている空隙１２０ａ内部を充填するように基板１
上に形成する。ここで、空隙１２０ａの開口径が小さい
場合、又はアスペクト比が高い場合などは、コリメーシ
ョンスパッタや低圧スパッタ等のスパッタ成膜を用いて
も良い。

【００７１】次に、図７（ｃ）に示すように、ＣＭＰ法
を用いて、層間絶縁膜１１上のＷＮ膜１３０ｃを除去す
ることにより、ポリシリコンプラグ１２ｂ上部をも覆う
ように第１のバリアメタル１３ｃを形成して、コンタク
トホール１１ａの内部を埋め込む。

【００７２】具体的には、本実施の形態３においては、
コロイダルシリカを研磨剤として用いている。この時、
ＣＭＰ法の代わりに、例えばＡｒスパッタエッチングを
用いて、層間絶縁膜１１上のＷＮ膜１３０ｃを除去して
もかまわないが、ＣＭＰ法を用いる方が、被研磨材質に
よる選択性が少ないので、層間絶縁膜１１であるシリコ
ン酸化膜及びＷＮ膜１３０ｃといった、異なる材質であ
っても平坦化できるという利点がある。そのため、本実
施の形態３においては、ＣＭＰ法を用いている。

【００７３】その後、上記図４（ａ）に示した工程を含
めて、それ以降実施の形態１と同様の工程を用いて、図
６に示した半導体装置を得る。

【００７４】本実施の形態３においては、コンタクトホ
ール１１ａの開口面積を増大することなく、コンタクト
ホール１１ａ内部における、プラグ１２ｂとバリアメタ
ル１３との接触面積を増加することができ、そのため、
接触抵抗の低減を図ることができ、加えて、バリア特性
の高い材質からなる第１及び第２のバリアメタルを用い
ることで、バリア特性の向上と接触抵抗の低減を同時に
実現することができるという効果を有する。

【００７５】又、本実施の形態３においては、第１及び
第２のバリアメタル１３ｃ、１３ｂが積層されてお
り、、それぞれがシリコン又は下部電極材料に対するバ
リア特性が優れた材料を用いているので、単層の場合よ
りも高いバリア特性を発揮することが可能となる。

【００７６】

【発明の効果】この発明に係る半導体装置は、一主面に
不純物領域を有する半導体基板と、上記半導体基板の主
面上において上記不純物領域を覆うように形成され、当
該不純物領域に達する接続孔を有する層間絶縁膜と、上
記接続孔の側面及び底面を覆い、当該接続孔内部におい
て空隙を有する導電体と、上記導電体の空隙内部に形成
された第１のバリアメタルと、上記第１のバリアメタル
表面に接し、上記層間絶縁膜上に延在する第２のバリア
メタルと、上記第２のバリアメタル上に形成された下部
電極と、上記下部電極を覆うように形成された高誘電率
体膜と、上記高誘電率体膜を覆うように形成された上部
電極とを備えたので、接続孔における導電体とバリアメ
タルとの接触面積が増加することとなり、接触抵抗の低
減を図ることができ、かつ、バリア特性の高い材質から
なる第１及び第２のバリアメタルを用いることで、バリ
ア特性の向上と接触抵抗の低減を同時に実現することが
できるという効果を有する。

【００７７】又、上記第１のバリアメタルは導電体の空
隙を埋め込むように形成されていることを特徴とするの
で、第１のバリアメタルと導電体の上面を平坦化するこ
とが可能となる。

【００７８】又、上記第１のバリアメタルは導電体を覆
うように形成されていることを特徴とするので、よりバ
リア特性の向上を図ることが可能となる。

【００７９】又、上記第１及び第２のバリアメタルは同
じ材質であることを特徴とするので、バリアメタル間で
の接触抵抗を低減することができ、素子全体の接触抵抗
の低減が可能となる。

【００８０】又、上記第１及び第２のバリアメタルは異
なる材質であることを特徴とするので、第１のバリアメ
タルを導電体に対し、第２のバリアメタルを下部電極に
対して、それぞれ高いバリア特性を有する材質により形
成することで、バリア特性を向上することができる。

【００８１】又、上記第１のバリアメタルは導電体に対
し、第２のバリアメタルは下部電極に対して、それぞれ
高いバリア特性を有する材質により形成されていること
を特徴とするので、バリア特性を向上することができ
る。

【００８２】又、一主面に不純物領域を有する半導体基
板と、上記半導体基板の主面上において上記不純物領域
を覆うように形成され、当該不純物領域に達する接続孔
を有する層間絶縁膜と、上記接続孔の側面及び底面を覆
い、当該接続孔内部において空隙を有する導電体と、上
記導電体の空隙内部に形成された絶縁体と、上記導電体
表面に接し、上記層間絶縁膜上に延在するバリアメタル
と、上記バリアメタル上に形成された下部電極と、上記
下部電極を覆うように形成された高誘電率体膜と、上記
高誘電率体膜を覆うように形成された上部電極とを備え
たので、導電体とバリアメタルとの接触面積が減少する
こととなり、相互拡散の低減を図ることができ、かつ、
導電体との接触抵抗の低い材質からなるバリアメタルを
用いることで、バリア特性の向上と接触抵抗の低減を同
時に実現することができるという効果を有する。

【００８３】又、上記絶縁体は導電体の空隙を埋め込む
ように形成されていることを特徴とするので、絶縁体と
導電体の上面を平坦化することが可能となる。

【００８４】又、上記導電体は接続孔の開口部から底面
にかけて当該接続孔の側面を覆うように形成されている
ことを特徴とするので、層間絶縁膜と導電体の上面を平
坦化することが可能となる。

【００８５】この発明に係る半導体装置の製造方法は、
一主面に不純物領域を有する半導体基板上に、上記不純
物領域を覆うように層間絶縁膜を形成する工程と、上記
層間絶縁膜に上記不純物領域に達する接続孔を形成する
工程と、上記接続孔の内部を含む上記半導体基板の主面
上に第１の導電層を形成して、上記接続孔の内部に上記
第１の導電層により囲まれる空隙を形成する工程と、上
記空隙の内部を含む上記半導体基板の主面上に第１のバ
リアメタル層を形成する工程と、上記第１のバリアメタ
ル層及び第１の導電層の上記層間絶縁膜上に形成されて
いる部分を除去する工程と、上記接続孔の開口部を含む
上記半導体基板の主面上に第２のバリアメタル層を形成
する工程と、上記第２のバリアメタル層を覆うように第
２の導電層を形成する工程と、上記第２の導電層を覆う
ように高誘電率体膜を形成する工程と、上記高誘電率体
膜を覆うように第３の導電層を形成する工程とを含むの
で、接続孔における導電層とバリアメタル層との接触面
積が増加することとなり、接触抵抗の低減を図ることが
でき、かつ、バリア特性の高い材質からなる第１及び第
２のバリアメタル層を用いることで、バリア特性の向上
と接触抵抗の低減を同時に実現することができるという
効果を有する。

【００８６】又、上記第１のバリアメタル層に代えて絶
縁層とすることを特徴とするので、導電層と第２のバリ
アメタル層との接触面積が減少することとなり、相互拡
散の低減を図ることができ、かつ、導電層との接触抵抗
の低い材質からなる第２のバリアメタル層を用いること
で、バリア特性の向上と接触抵抗の低減を同時に実現で
きる半導体装置を得ることができる。

【００８７】又、一主面に不純物領域を有する半導体基
板上に、上記不純物領域を覆うように層間絶縁膜を形成
する工程と、上記層間絶縁膜に上記不純物領域に達する
接続孔を形成する工程と、上記接続孔の内部を含む上記
半導体基板の主面上に第１の導電層を形成して、上記接
続孔の内部に上記第１の導電層により囲まれる空隙を形
成する工程と、異方性エッチング法を用いて、上記第１
の導電層を上記空隙が残るように上記接続孔の開口部か
ら後退させる工程と、上記空隙の内部を含む上記半導体
基板の主面上に第１のバリアメタル層を形成する工程
と、上記第１のバリアメタル層の上記層間絶縁膜上に形
成されている部分を除去する工程と、上記接続孔の開口
部を含む上記半導体基板の主面上に第２のバリアメタル
層を形成する工程と、上記第２のバリアメタル層を覆う
ように第２の導電層を形成する工程と、上記第２の導電
層を覆うように高誘電率体膜を形成する工程と、上記高
誘電率体膜を覆うように第３の導電層を形成する工程と
を含むので、第１のバリアメタル層が導電層を覆うよう
な形状となるので、よりバリア特性の向上を図ることが
可能となる。

【００８８】又、上記異方性エッチング法を用いる工程
において、塩素ガスをエッチングガスとして用いること
を特徴とするので、第１の導電層として多結晶シリコン
層を用いた場合、接続孔の開口部からの後退を容易に実
現できるという効果を有する。

【００８９】又、上記異方性エッチング法を用いる工程
より前に、第１の導電層の層間絶縁膜上に形成されてい
る部分を除去する工程を含むので、異方性エッチング法
を用いる工程における、第１の導電層の接続孔底面付近
における不要なエッチングによる、膜厚の減少を回避す
ることができる。

【００９０】又、上記層間絶縁膜上に形成されている部
分を除去する工程において、ケミカルメカニカルポリッ
シング法を用いることを特徴とするので、平坦化が容易
となる。

【００９１】又、上記層間絶縁膜上に形成されている部
分を除去する工程において、層間絶縁膜も削ることを特
徴とするので、除去後の平坦性が向上するという効果を
有する。

【図面の簡単な説明】

【図１】 この発明の実施の形態１における半導体装置
の構造を示す要部断面図である。

【図２】 この発明の実施の形態１における半導体装置
の製造方法を工程順に示す要部断面図である。

【図３】 この発明の実施の形態１における半導体装置
の製造方法を工程順に示す要部断面図である。

【図４】 この発明の実施の形態１における半導体装置
の製造方法を工程順に示す要部断面図である。

【図５】 この発明の実施の形態２における半導体装置
の構造を示す要部断面図である。

【図６】 この発明の実施の形態３における半導体装置
の構造を示す要部断面図である。

【図７】 この発明の実施の形態３における半導体装置
の製造方法を工程順に示す要部断面図である。

【図８】 従来の半導体装置の構造を示す要部断面図で
ある。

【符号の説明】

１ 半導体基板、 ６ 不純物領域、 １１ 層間
絶縁膜、１１ａ 接続孔、 １２ 導電体、 １
２ａ 空隙、１２ｂ 導電体、 １３ バリアメタル、
１３ａ 第１のバリアメタル、１３ｂ 第２のバリア
メタル、 １３ｃ 第１のバリアメタル、１
４ 下部電極、 １５ 高誘電率体膜、 １６ 上部電
極、２１ 絶縁体、 １２０ 第１の導電層、１２０
ａ 第１の導電層により囲まれる空隙、１３０ａ 第１
のバリアメタル層、 １３０ｂ 第２のバリアメタル
層、１３０ｃ 第１のバリアメタル層、 １４０ 第
２の導電層、１５０ 高誘電率体膜、 １
６０ 第３の導電層。

Claims (16)

【特許請求の範囲】
1. 【請求項１】 一主面に不純物領域を有する半導体基板
   と、 上記半導体基板の主面上において上記不純物領域を覆う
   ように形成され、当該不純物領域に達する接続孔を有す
   る層間絶縁膜と、 上記接続孔の側面及び底面を覆い、当該接続孔内部にお
   いて空隙を有する導電体と、 上記導電体の空隙内部に形成された第１のバリアメタル
   と、 上記第１のバリアメタル表面に接し、上記層間絶縁膜上
   に延在する第２のバリアメタルと、 上記第２のバリアメタル上に形成された下部電極と、 上記下部電極を覆うように形成された高誘電率体膜と、 上記高誘電率体膜を覆うように形成された上部電極とを
   備えた半導体装置。
2. 【請求項２】 第１のバリアメタルは導電体の空隙を埋
   め込むように形成されていることを特徴とする請求項１
   記載の半導体装置。
3. 【請求項３】 第１のバリアメタルは導電体を覆うよう
   に形成されていることを特徴とする請求項１記載の半導
   体装置。
4. 【請求項４】 第１及び第２のバリアメタルは同じ材質
   であることを特徴とする請求項１乃至３いずれか１項記
   載の半導体装置。
5. 【請求項５】 第１及び第２のバリアメタルは異なる材
   質であることを特徴とする請求項１乃至３いずれか１項
   記載の半導体装置。
6. 【請求項６】 第１のバリアメタルは導電体に対し、第
   ２のバリアメタルは下部電極に対して、それぞれ高いバ
   リア特性を有する材質により形成されていることを特徴
   とする請求項１乃至３いずれか１項記載の半導体装置。
7. 【請求項７】 一主面に不純物領域を有する半導体基板
   と、 上記半導体基板の主面上において上記不純物領域を覆う
   ように形成され、当該不純物領域に達する接続孔を有す
   る層間絶縁膜と、 上記接続孔の側面及び底面を覆い、当該接続孔内部にお
   いて空隙を有する導電体と、 上記導電体の空隙内部に形成された絶縁体と、 上記導電体表面に接し、上記層間絶縁膜上に延在するバ
   リアメタルと、 上記バリアメタル上に形成された下部電極と、 上記下部電極を覆うように形成された高誘電率体膜と、 上記高誘電率体膜を覆うように形成された上部電極とを
   備えた半導体装置。
8. 【請求項８】 絶縁体は導電体の空隙を埋め込むように
   形成されていることを特徴とする請求項７記載の半導体
   装置。
9. 【請求項９】 導電体は接続孔の開口部から底面にかけ
   て当該接続孔の側面を覆うように形成されていることを
   特徴とする請求項１乃至８いずれか１項記載の半導体装
   置。
10. 【請求項１０】 一主面に不純物領域を有する半導体基
    板上に、上記不純物領域を覆うように層間絶縁膜を形成
    する工程と、 上記層間絶縁膜に上記不純物領域に達する接続孔を形成
    する工程と、 上記接続孔の内部を含む上記半導体基板の主面上に第１
    の導電層を形成して、上記接続孔の内部に上記第１の導
    電層により囲まれる空隙を形成する工程と、 上記空隙の内部を含む上記半導体基板の主面上に第１の
    バリアメタル層を形成する工程と、 上記第１のバリアメタル層及び第１の導電層の上記層間
    絶縁膜上に形成されている部分を除去する工程と、 上記接続孔の開口部を含む上記半導体基板の主面上に第
    ２のバリアメタル層を形成する工程と、 上記第２のバリアメタル層を覆うように第２の導電層を
    形成する工程と、 上記第２の導電層を覆うように高誘電率体膜を形成する
    工程と、 上記高誘電率体膜を覆うように第３の導電層を形成する
    工程とを含む半導体装置の製造方法。
11. 【請求項１１】 第１のバリアメタル層に代えて絶縁層
    とすることを特徴とする請求項１０記載の半導体装置の
    製造方法。
12. 【請求項１２】 一主面に不純物領域を有する半導体基
    板上に、上記不純物領域を覆うように層間絶縁膜を形成
    する工程と、 上記層間絶縁膜に上記不純物領域に達する接続孔を形成
    する工程と、 上記接続孔の内部を含む上記半導体基板の主面上に第１
    の導電層を形成して、上記接続孔の内部に上記第１の導
    電層により囲まれる空隙を形成する工程と、 異方性エッチング法を用いて、上記第１の導電層を上記
    空隙が残るように上記接続孔の開口部から後退させる工
    程と、 上記空隙の内部を含む上記半導体基板の主面上に第１の
    バリアメタル層を形成する工程と、 上記第１のバリアメタル層の上記層間絶縁膜上に形成さ
    れている部分を除去する工程と、 上記接続孔の開口部を含む上記半導体基板の主面上に第
    ２のバリアメタル層を形成する工程と、 上記第２のバリアメタル層を覆うように第２の導電層を
    形成する工程と、 上記第２の導電層を覆うように高誘電率体膜を形成する
    工程と、 上記高誘電率体膜を覆うように第３の導電層を形成する
    工程とを含む半導体装置の製造方法。
13. 【請求項１３】 異方性エッチング法を用いる工程にお
    いて、塩素ガスをエッチングガスとして用いることを特
    徴とする請求項１２記載の半導体装置の製造方法。
14. 【請求項１４】 異方性エッチング法を用いる工程より
    前に、第１の導電層の層間絶縁膜上に形成されている部
    分を除去する工程を含む請求項１２又は１３記載の半導
    体装置の製造方法。
15. 【請求項１５】 層間絶縁膜上に形成されている部分を
    除去する工程において、ケミカルメカニカルポリッシン
    グ法を用いることを特徴とする請求項１０乃至１４のい
    ずれか１項記載の半導体装置の製造方法。
16. 【請求項１６】 層間絶縁膜上に形成されている部分を
    除去する工程において、層間絶縁膜も削ることを特徴と
    する請求項１０乃至１５のいずれか１項記載の半導体装
    置の製造方法。