JP2000196044A - Ｄｒａｍキャパシタを形成する方法、及びそれにより作成されたキャパシタ - Google Patents

Ｄｒａｍキャパシタを形成する方法、及びそれにより作成されたキャパシタ

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JP2000196044A JP11366034A JP36603499A JP2000196044A JP 2000196044 A JP2000196044 A JP 2000196044A JP 11366034 A JP11366034 A JP 11366034A JP 36603499 A JP36603499 A JP 36603499A JP 2000196044 A JP2000196044 A JP 2000196044A
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    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor

Abstract

(57)【要約】 【課題】 ＤＲＡＭキャパシタ及びトランジスタからな
る集積ＤＲＡＭセルを提供する。 【解決手段】 セルのキャパシタはセルトランジスタを
覆う誘電体層の中の第一の井戸に形成される。キャパシ
タの上部電極はまた、誘電体層の第二の井戸の中にある
プラグとの間の障壁層としても動作する。セル形成の方
法は、キャパシタの上部電極と第二の井戸の障壁層の両
方として働く層の形成のための単一のマスクを用いるス
テップを含む。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本件発明は、ダイナミックランダ
ムアクセスメモリ（ＤＲＡＭ）の製作及びデバイス、よ
り詳しくはダイナミックランダムアクセスメモリセルの
キャパシタを形成する方法、及びそれによって形成され
るメモリセルに関する。
【０００２】
【従来の技術】高密度ＤＲＡＭ半導体チップに対する要
求を満たすために、サブミクロンの特徴を利用した超小
型化が行われている。しかし、低コストで高いＤＲＡＭ
の集積度を達成するには、新しいデザイン及び技術の集
積が必要とされる。特にＤＲＡＭストレージセルはトラ
ンジスタとキャパシタから構成され、ワード線の信号に
よってトランジスタのゲートが制御され、そしてストレ
ージキャパシタの論理レベルによって示されるデータが
ビット線の信号を通してキャパシタに書き込まれ、ある
いは読み出される。
【０００３】近年のＤＲＡＭセルに対するデザインと製
造工程は、ここで参照文献として組み込まれる、アメリ
カ特許第5、792、960号に記載され、そこではポリシリコ
ンＤＲＡＭキャパシタがデバイス分離絶縁体に組み込ま
れた下層ビット線を用いたポリシリコントランジスタゲ
ート構造を伴いながら垂直方向に配列されている。ＤＲ
ＡＭキャパシタとＤＲＡＭセルを製作するための他の方
法が、ここで全て参照文献として組み込まれる、アメリ
カ特許第5、482、886、5、648、290、5、677、222及び5、792、6
90号を参照することによって見つけられる。ＥＤＲＡＭ
に対するスタック／トレンチキャパシタのようなサブミ
クロンの特徴を達成するための現在の方法は全体として
複雑なものであるように思われる。
【０００４】
【発明が解決しようとする課題】一般的に、メモリセル
の読み出しにおける高いシグナル／ノイズ比を維持し、
かつソフトエラー（アルファ粒子界面による）を減少す
るために高キャパシタンスのキャパシタを有するＤＲＡ
Ｍセルを製作することが望まれている。しかし、小さい
外形のサイズを達成し、かつコスト的に有効な製造工程
を利用することもまた望まれている。何らかの与えられ
た誘電率に対して、キャパシタの領域が大きくなれば成
る程、キャパシタンスも大きくなるので、キャパシタン
スとセルのサイズのあいだで妥協がされるかもしれな
い。しかし、キャパシタンスを減少させるよりもむし
ろ、高い誘電定数を持つフィルムを用いて全体のキャパ
シタンスを減少させることなしにサイズを減少させるこ
とが望ましい。コスト的に有効な製造において常に、Ｄ
ＲＡＭキャパシタの形成に対するプロセスのステップと
マスク合わせが最小となることが必要とされる。そこ
で、プロセスにおいて使われるマスクの数、及び／ある
いは集積論理メモリチップのデバイスのサイズとを減少
させることが望まれている。
【０００５】
【課題を解決するための手段】本発明は、ＭＯＳＦＥＴ
の形成に続いて唯一の追加のマスクのみを必要とするＭ
ＯＳＦＥＴを有するＤＲＡＭセルのＤＲＡＭキャパシタ
を形成するための方法を提供する。従来はＭＯＳＦＥＴ
は半導体基板の中及び上に形成され、ストレージキャパ
シタはトランジスタの上部の誘電体層に提供される溝に
形成されてきた。本件発明の方法によれば、単一の集積
基板上にメモリとプロセスデバイスの両方を形成する方
法と互換な技術を用いて０．５平方ミクロンまでＤＲＡ
Ｍセルサイズを減少することができる。
【０００６】
【実施例】図１から図８はセルのトランジスタ上にＤＲ
ＡＭセルのキャパシタを形成するための方法に含まれる
連続したステップを示す側面断面図である。本発明は、
ＤＲＡＭ電界効果トランジスタ（ＦＥＴ）のゲート電極
を覆う誘電体層の単一のＤＲＡＭキャパシタの形成を示
すＤＲＡＭの部分に関して説明される。ＤＲＡＭセルや
集積された半導体のプロセス及びメモリデバイスに用い
られるトランジスタの形成は技術的に良く知られてい
る。例えば、ここで参照文献として組み入れられる、そ
のようなトランジスタの形成に対して開示した、アメリ
カ特許第5,648,290号を参照されたい。
【０００７】図１を参照すると、典型的なＤＲＡＭセル
のｎ形ＭＯＳＦＥＴは、シリコン基板５に形成された、
ゲート電極２、ｎ＋ソース領域３、ｎ＋ドレイン領域４
を含んでいる。ソース、ドレイン領域３と４は一般的に
ゲート電極２と、それぞれ少ないドープ領域６と７によ
って隔てられている。図のようにフィールド酸化物８も
また、提供されている。ＦＥＴの表面上に形成されたコ
ンフォーマル誘電体層１２とコンフォーマル層１２上に
形成された平坦化上部誘電体層１３もまた示された。典
型的にはゲート電極２はポリシリコンあるいはポリサイ
ドであり、コンフォーマル誘電体層１２は高密度堆積シ
リコン酸化物で、上部誘電体層１３は化学気相堆積（Ｃ
ＶＤ）シリコン酸化物層である。しかし、誘電体層１２
と１３は両方とも高密度プラズマシリコン酸化物でもあ
りえる。現在のプロセス技術で高密度プラズマシリコン
酸化物は終端処理誘電体として最も一般的な選択であ
る。これは、高密度シリコン酸化物が狭いギャップを満
たすことに関して最良の結果を与えるように見られるこ
とと、ＣＶＤプロセスに比べて低い温度で堆積できるこ
とが理由である。代わりに誘電体１２と１３は、ホウリ
ンケイ酸ガラス、リンケイ酸ガラス、リン及び／あるい
はホウ素ドープのテトラエチルオルトケイ酸から形成さ
れたガラス、スピンオンガラス、あるいはポリマー、フ
ッ素酸化物、及び水素シルセスキオサン（hydrogen sil
sesquioxan）のような他の誘電定数の膜であるかもしれ
ない。セルのコンフォーマル誘電体層１２を通してソー
ス３及びドレイン４への接続を介して電気を提供するた
めのタングステンや銅のプラグ１４及び１５のような伝
導性のプラグもまた示された。
【０００８】本発明に従って、従来のフォトリソグラフ
技術が、少なくともプラグ１４とプラグ１４に隣接する
コンフォーマル誘電体層１２の一部を覆う溝あるいは井
戸領域１６を規定するために用いられた。井戸は従来の
エッチング技術によってプラグ１４と隣接するコンフォ
ーマル誘電体層とプラグ１４の表面へと貫くエッチング
によって平坦化誘電体層１３の中に形成される。
【０００９】その後、図３に示されたように、好ましく
は高い仕事関数の、伝導体電極層１７が、トレンチ１６
の壁も含み、デバイス１の露出表面上に形成される。高
い誘電体膜１８が伝導体層１７の上に堆積される。「高
い誘電体」とは一般にシリコン二酸化物（約３．９）よ
り大きい誘電定数を有する材料について言うが、とても
高い集積度の（サブミクロン）メモリへの応用の特定の
目的に対しては、誘電定数は少なくとも２０−３０で、
好ましくは必要とされるキャパシタンスを達成するため
には、より高くあるべきである。本発明に有益で適した
キャパシタ誘電体の例はＴａ2Ｏ5及び（Ｂａ，Ｓｒ）Ｔ
ｉＯ3を含んでいる。これらの材料の膜の誘電率はそれ
ぞれ、３０−４０と１０００−２０００との範囲に分布
している。電極層１７にたいして用いられる材料は、二
つの層の界面で直列抵抗を形成するので、誘電体材料と
相互作用しないように共存すべきである。一般に高い仕
事関数の金属（例えばＡｇ，Ｃｕ，Ａｕ）；耐火性金属
あるいはそのシリサイド（例えばＷ，Ｖ，Ｐｔ，Ｐｄ，
Ｎｉ，Ｔｉ，Ｍｏ，Ｔａ，Ｃｏあるいはそのシリサイ
ド）；チッカ物（例えばＴｉやＡｌチッカ物）；伝導性
酸化物（例えば、ＲｕＯ2，ＩｒＯ2，ＳｒＲｕＯ3）、
が電極材料として用いられる。しかし、現在の製造技術
と共存でき、必要とされるマスクの数を最小化するため
に、以下に述べられる際に堆積される上部電極２０がプ
ラグ２１に対する障壁材料としても動作する。高い誘電
定数の膜と良い接触を提供すべきであるので、底部電極
に対してはＰｔ，ＰｔＳｉ2，Ｎｉ，ＮｉＳｉ2やＣｕが
好まれる。
【００１０】溝１６を規定するために用いられるマスク
は、通常のセルの製造に必要とされる他のマスクに加え
てＤＲＡＭセルのＤＲＡＭキャパシタを形成するために
必要とされる唯一の「特別の」マスクであることに注意
が必要である。
【００１１】高誘電率層１８の堆積に続いて、第二の溝
あるいは井戸１９が従来のマスク及びエッチング技術を
用いて形成される。図４に示されたようにこの溝は、図
３に示されたデバイスの表面から下に向かって層１８、
１７そして１３を貫いてプラグ１５まで延びている。溝
１９の形成に続いて、上部キャパシタ電極層２０がデバ
イスの表面上に形成される。そして上部プラグ層２１が
（図６を参照されたい）デバイスの表面を覆うように形
成される。このプラグ層２１は溝１６、１９を満たす。
デバイスの表面は、キャパシタ電極間、あるいはプレー
ト１７と２０の間の誘電体層１８からなるＤＲＡＭキャ
パシタを示す図７に示された構造を残して化学機械研磨
のような物で取り除かれる。図８を参照して理解される
ように、一つのマスクを用いて、ＤＲＡＭキャパシタと
プラグ２１の両方の上部の表面は金属化され、かつ保護
用酸化物被覆が提供される。
【００１２】示されたデバイスの様々な層に対する典型
的な厚さは、コンフォーマル誘電体層１２に対しては８
０００Åから１０、０００Åで、上部誘電体層１３に対
しては１０、０００Åから１２、０００Åで、底部キャ
パシタ電極層１７に対しては３００Åから５００Å、高
誘電定数層１８に対しては１００Åから５００Å、キャ
パシタの上部電極２０に対しては３００Åから５００Å
である。
【００１３】キャパシタの様々な層、すなわちキャパシ
タ電極１７、２０及び高誘電率層１８は従来の良く知ら
れたプロセス技術を用いて形成される。典型的には、層
は堆積される材料に応じてスパッタあるいは化学気相堆
積法のどちらかで形成される。一般的にはスパッタで
は、用いられる材料に対するＣＶＤ堆積膜と同じらいの
品質のスパッタ膜が与えられ、集積されたＤＲＡＭセル
の製造において常に好まれる低い温度のプロセスを提供
する。
【００１４】
【発明の効果】本件発明によれば、セルサイズの減少さ
れたＤＲＡＭキャパシタ及びトランジスタからなる集積
ＤＲＡＭセルを提供することができる。
【図面の簡単な説明】
【図１】図１は、伝導体プラグと誘電体上部層を有する
トランジスタを示す図である。
【図２】図２は、上部誘電体の一部をエッチングし、伝
導体プラグの一つを部分的に覆う窓を示した図である。
【図３】図３は、第一の伝導体層と高誘電定数層を図２
のデバイスの表面上に堆積した結果を示した図である。
【図４】図４は、堆積層とトランジスタの上部誘電体を
通して第二の伝導体プラグまで窓をエッチングした後の
図３のデバイスを示した図である。
【図５】図５は、第一の窓領域にキャパシタ構造を形成
するためにその上に第二の伝導体層を堆積した後の図４
のデバイスを示した図である。
【図６】図６は、以前に形成されたトレンチ（窓）を満
たすために伝導体プラグ層が形成された後の図５のデバ
イスを示した図である。
【図７】図７は、トランジスタの上部誘電体のレベルま
で堆積された層を除去した後の図６のデバイスを示した
図である。
【図８】図８は、既に形成されたキャパシタと伝導体通
過プラグの上に上部電極層と保護酸化物層を堆積した後
の図７のデバイスを示す図である。
【符号の説明】
１ デバイス ２ ゲート電極 ３ ｎ＋ソース領域 ４ ｎ＋ドレイン領域 ５ シリコン基板 ６、７ 少ないドープ領域 ８ フィールド酸化物 １２ コンフォーマル誘電体層 １３ 平坦化誘電体層 １４、１５ プラグ １６、１９ 井戸（溝） １７ 伝導体電極層（キャパシタ電極） １８ 誘電体層 ２０ 上部電極 ２１ プラグ層

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 ＤＲＡＭセルにおいて、 ゲート、ソース領域及びドレイン領域を有するトランジ
    スタと、 トランジスタのゲート、ソース及びドレイン領域を覆う
    第一の誘電体層と、 前記第一の誘電体層を覆う第二の誘電体層と、 前記第二の誘電体層の第一の井戸に形成された、底部と
    上部のキャパシタ電極間に高誘電体層を有するキャパシ
    タとを含み、 前記第一の井戸が、少なくとも部分的に前記トランジス
    タのゲート領域を覆い、かつ前記トランジスタのゲート
    と隣接する前記第一の誘電体層を通して延びる第一の伝
    導性プラグとコンタクトを形成し、および前記上部のキ
    ャパシタ電極が、前記第一の誘電体層を通して延びる第
    二のプラグと前記第二のプラグ上の前記第二の誘電体層
    の第二の井戸のプラグとの間の障壁層として動作するこ
    とを特徴とするＤＲＡＭセル。
  2. 【請求項２】 請求項１記載のＤＲＡＭセルにおいて、
    前記第一及び第二のプラグが、前記トランジスタの前記
    ソース及びドレイン領域と接触することを特徴とするＤ
    ＲＡＭセル。
  3. 【請求項３】 請求項１記載のＤＲＡＭセルにおいて、
    前記キャパシタの前記高誘電体層の誘電定数が、少なく
    とも２０であることを特徴とするＤＲＡＭセル。
  4. 【請求項４】 請求項３記載のＤＲＡＭセルにおいて、
    前記高誘電体層が、タンタル酸化物及びバリウム、スト
    ロンチウムチタン化物から選択されることを特徴とする
    ＤＲＡＭセル。
  5. 【請求項５】 請求項３記載のＤＲＡＭセルにおいて、
    前記キャパシタ電極が、高い仕事関数を有する金属、耐
    火金属、耐火金属シリサイド、チッカ金属及び伝導体酸
    化物からなるグループより選択されることを特徴とする
    ＤＲＡＭセル。
  6. 【請求項６】 請求項５記載のＤＲＡＭセルにおいて、
    前記電極がＡｇ，Ａｕ，Ｗ，Ｖ，Ｐｔ，Ｐｄ，Ｎｉ，Ｍ
    ｏ，Ｔａ，Ｃｏ及びそのシリサイド、ＴｉとＡｌのチッ
    カ物、Ｒｕ，ＩｒとＳｒＲｕの酸化物から選択されるこ
    とを特徴とするＤＲＡＭセル。
  7. 【請求項７】 その上に第一および第二の誘電体層及
    び、前記第一の層を通して第一および第二の伝導体プラ
    グを有するＤＲＡＭトランジスタを含むＤＲＡＭセルの
    キャパシタを形成するための方法であって、 ａ）前記第二の誘電体層に井戸を形成するステップであ
    って、前記井戸が第一のプラグと前記トランジスタのゲ
    ートの上の前記プラグに隣接した領域の部分を露出する
    ステップ、 ｂ）前記セルの露出表面に第一のキャパシタメッキ膜を
    堆積するステップ、 ｃ）前記第一のキャパシタメッキ膜の上に高誘電体層を
    堆積するステップ、 ｄ）前記第二の伝導体プラグを露出する前記第二の誘電
    体層の中に第二の井戸を形成するステップ、 ｅ）前記第一の井戸の中にキャパシタ構造、及び前記第
    二のプラグ上の前記第二の井戸の中に障壁層を形成する
    ために、前記露出表面上に第二のキャパシタメッキ膜を
    堆積するステップ、 ｆ）前記井戸を伝導性プラグ層で満たすステップ、 ｇ）前記井戸の上の表面層を前記高誘電体層の高さま
    で、かつ前記井戸領域に隣接した領域においては前記第
    二の誘電体層の表面の高さまで表面層を除去するステッ
    プ、及び ｈ）前記キャパシタの表面を金属化するステップ、を含
    むことを特徴とする方法。
  8. 【請求項８】 請求項７記載の方法において、前記第一
    及び第二のプラグが、前記トランジスタのソース及びド
    レイン領域のそれぞれと接触することを特徴とするステ
    ップ。
  9. 【請求項９】 請求項７記載の方法において、前記キャ
    パシタの前記高誘電体層の誘電定数が少なくとも２０で
    あることを特徴とする方法。
  10. 【請求項１０】 請求項９記載の方法において、前記高
    誘電体層がタンタル酸化物及びバリウム、ストロンチウ
    ムチタン化物から選択されることを特徴とする方法。
  11. 【請求項１１】 請求項９記載の方法において、前記キ
    ャパシタメッキ膜が、高い仕事関数を有する金属、耐火
    金属、耐火金属シリサイド、チッカ金属及び伝導体酸化
    物からなるグループより選択されることを特徴とする方
    法。
  12. 【請求項１２】 請求項９記載の方法において、前記キ
    ャパシタメッキ膜が、Ａｇ，Ａｕ，Ｗ，Ｖ，Ｐｔ，Ｐ
    ｄ，Ｎｉ，Ｍｏ，Ｔａ，Ｃｏ及びそのシリサイド、Ｔｉ
    とＡｌのチッカ物、Ｒｕ，ＩｒとＳｒＲｕの酸化物から
    選択されることを特徴とする方法。
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