KR20000053391A - 다이나믹 램 셀을 포함하는 집적 회로 및 집적 회로 형성방법 - Google Patents
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Abstract
감소된 영역을 가지면서 요량을 유지하는 DRAM 셀이 제공된다. MOSFET는 통상적으로 반도체 기판 내에 또는 반도체 기판 위에 형성되고, 서로 다른 DRAM 셀들에 대한 저장 캐패시터(예를 들어 205a 및 205b)는 집적 회로의 서로 다른 층(예를 들어 210 및 240)에 형성된다. 그 결과, 저장 캐패시터들은 오버랩되면서 셀 사이즈를 감소시킬 수 있다.
Description
본 출원은 1999년 1월 12일에 출원된 가출원 번호 제 60/115,701호에 대해 우선권을 주장하며, 명칭이 "A Method Of Manufacturing An Integrated Circuit Including A DRAM Cell"인 1999년 7월 1일에 출원된 특허 출원에 관한 것이다.
본 발명은 집적 회로에 관한 것이고, 특히, 다이나믹 랜덤 액세스 메모리(DRAM) 제조 및 장치에 관한 것이다.
다이나믹 랜덤 액세스 메모리(DRAM)는 주기적인 간격으로 판독되고 리프레시 되기 전의 제한된 시간 동안에만 정보를 보유할 수 있는 셀을 포함하는 전자 장치에 관한 것이다. 전형적으로, DRAM 저장 셀은 트랜지스터 및 캐패시터를 포함하고, 트랜지스터의 게이트는 워드 라인 신호에 의해 제어되고, 저장 캐패시터의 논리 레벨에 의해 나타나는 데이터는 비트 라인 신호를 통해 캐패시터에 기록하거나 캐패시터로부터 판독된다.
일반적으로, DRAMs에 사용되는 집적 회로는 금속 산화물 반도체(MOS) 및 트랜지스터 구성 요소로서 특별히 상보적인 MOS 구조(CMOS)를 포함한다. 최근에, 그러한 DRAM 구조의 용량은 1 메가비트에서 1 기가비트 정도까지 발전해 왔다. 메모리에서의 이러한 용량의 증가는 1.25 미크론 정도 이하에서 0.25 미크론이나 더 작은 정도까지의 게이트 외형 사이즈의 진전을 요구하고 있다. DRAM 용량에 대한 요구들이 증가함에 따라, 이 캐패시터에 대한 요구들도 역시 증가한다. 증가된 정전 용량의 요구뿐만 아니라 감소된 캐패시터 영역의 요구도 있다. 따라서, 개발 노력은 이러한 요구를 충족하기 위한 물질 및 구조에 중점을 두어 왔다.
상호 접속 저항을 최소화하면서, 유용한 칩 영역의 이용을 최대화하기 위하여, 향상된 VLSI 및 ULSI 논리 집적 반도체 회로는 장치 내에서 영역들을 상호 접속하고, 집적 회로 내에서 하나 이상의 장치들을 상호 접속하기 위한 다중-레벨 배선 구조를 사용한다. 다중-레벨 금속화는 회로 설계에서 큰 유동성 및 다이 사이즈의 감소를 제공하고, 그로 인해 칩 비용의 감소를 제공한다. 그러한 구조를 제조함에 있어서, 종래의 방법은 저 레벨 배선(또는 상호 접속 구조)을 형성하고, 그 후 제 1 레벨 배선과 상호 접속된 하나 이상의 고 레벨 배선을 형성하는 것이다. 제 1 레벨 상호 접속 구조는 집적 회로 장치의 기판 내에서 도핑된 영역(예를 들어, 전형적인 MOSFET의 소스나 드레인)과 접촉될 수 있다. 하나 이상의 상호 접속들은 전형적으로 집적 회로 장치의 다른 부분과 제 1 상호 접속부 사이에 형성되거나, 집적 회로 장치 외부 구조로 형성된다. 이는 배선들의 제 2 레벨과 그 다음 레벨을 통해 이루어진다.
DRAM 셀에 대한 최근 설계 및 제조 공정의 하나는 본 명세서에 참고 문헌으로 포함된 미국 특허 제 5,792,960호에서 설명되어 있는데, 여기서, 폴리 실리콘 DRAM 캐패시터는 폴리 실리콘 트랜지스터 게이트 구조와 수직으로 정렬되는 동안, 장치 분리 절연체에 삽입된 하부 비트 라인을 사용한다. DRAM 캐패시터들과 DRAM 셀들을 제조하기 위한 다른 방법들은 본 명세서에 참고 문헌으로 포함된 미국 특허 제 5,482,886호, 제 5,648,290호 및 제 5,792,690호를 참고하면 알 수 있다.
일반적으로, 메모리 셀을 판독할 때의 높은 신호-잡음비를 유지하고 (알파 입자 간섭에 의한) 소프트 에러(soft errors)를 줄이기 위하여, 높은 정전 용량의 캐패시터를 갖는 DRAM 셀을 제조하는 것이 바람직하다. 그러나, 작은 외형 사이즈를 성취하고, 비용면에서 효과적인 제조 공정을 사용하는 것도 바람직하다. 어떤 주어진 유전체에 대해서, 캐패시터 영역이 커지면 정전 용량도 커지기 때문에, 정전 용량과 셀 사이즈를 절충할 수 있다. 그러므로, 정전 용량의 감소 없이 셀의 사이즈를 감소시키는 것이 바람직하다.
본 발명은 정전 용량을 유지하면서도 감소된 영역을 가진 DRAM 셀에 관한 것이다. MOSFET는 통상적으로 반도체 기판 내에 형성되거나 반도체 기판 위에 형성되고, 서로 다른 DRAM 셀들에 대한 저장 캐패시터는 IC의 서로 다른 층들에 형성된다. 그 결과, 저장 캐패시터들은 오버랩 됨으로서 셀 사이즈를 감소시킬 수 있다.
도 1은 본 발명의 실시예에 따라 DRAM 셀을 제조하기 위한 과정을 도시하는 흐름도.
도 2 내지 도 5는 오버랩핑 저장 캐패시터(overlapping storage capacitors)를 포함하는 DRAM 셀을 형성하는 방법에 포함된 단계의 순서를 나타내는 단면도.
도 6은 본 발명의 다른 실시예의 단면도.
*도면의 주요부분에 대한 부호의 설명*
170b : 전도층 180b : 유전체 층
180a : 유전체 필름 205b : 저장 캐패시터
본 발명은 첨부된 도면과 연결하여 읽을 때, 하기의 상세한 설명을 가장 잘 이해할 수 있다. 반도체 산업에서의 일반적인 실시에 따라, 본 도면의 다양한 외형들은 스케일에 관한 것이 아니라는 것을 강조한다. 반대로, 다양한 외형의 크기는 명확성을 위해 임의로 확장되거나 감소된다. 본 도면에 포함된 것들은 다음의 도면들이다.
간략하게, 도 5 및 도 6에 도시된 바와 같이, 본 발명은 트랜지스터 및 저장 캐패시터를 포함하는 DRAM 셀에 관한 것이다. 적어도 두 개의 다른 DRAM 셀에 대한 저장 캐패시터(205a 및 205b)들은 각각 비-공면 관계(non-coplanar relationship)에 형성된다. 예를 들어, 저장 캐패시터는 집적 회로의 다른 층에 형성될 수 있고, 또한, 인접한 DRAM 셀의 저장 캐패시터(205a 및 205b)들도 배치될 수 있기 때문에 그들은 각각 오버랩된다. 부가적으로, 저장 캐패시터들은 전기적으로 플러그(IC의 층들 사이의 전기적 상호 접속)에 결합될 수 있고, 인접한 DRAM 셀과의 오버랩을 증가하기 위해 그 플러그에 관해 비대칭적으로 배치된다. 그 결과, DRAM 셀은 저장 캐패시터의 정전 용량을 줄이지 않고 상호 근접하여 배치될 수 있다. 다시 말해, DRAM 셀 영역은 감소된다. 도 5 및 도 6에 도시된 바와 같이, DRAM 셀을 제조하기 위한 공정은 도 1 내지 5를 참고로 아래에 설명된다.
도 2 내지 5들은 인접한 DRAM 셀을 형성하기 위한 시퀀스를 도시하는 단면도이다. 도 1에 도시된 바와 같이, 단계(1000)에서, 트랜지스터는 기판(50)에 형성된다. 도 2에 도시된 바와 같이, 전형적인 DRAM 셀 트랜지스터는 실리콘 기판(50)에 형성된 게이트 전극(20a 및 20b)과 n+소스 영역(30a 및 30b) 및 n+드레인 영역(40a 및 40b)을 포함하는 n형 MOSFET이다. 소스 및 드레인 영역(30a, 30b 및 40a, 40b)들은 일반적으로 가볍게 도핑된 n 영역(60a, 60b 및 70a, 70b)에 의해 각각 게이트(20a 및 20b)로부터 분리된다. 필드 산화물(80)도 역시 제공된다. DRAM 셀, 집적 반도체 공정 및 메모리 장치에서 사용하기 위한 트랜지스터의 형성은 당업자에게 잘 알려져 있다. 예를 들어, 그러한 트랜지스터를 형성하기 위한 공정을 설명하는 본 명세서에 포함된 미국 특허 제 5,648,290호를 통해 참고할 수 있다.
다음으로, 단계(1005)에서, 콘포말 유전체 층(120)(conformal dielectric layer)은 트랜지스터의 표면에 형성된다. 다음 단계(1010)에서, 비아(vias)들이 동래의 리소그라피(lithography) 및 에칭 기술을 사용하여 유전체 층(120)에 개설된다. 그후, 단계(1015)에서, 전도 플러그(140a 및 140b)들이 아래에 설명되는 공정을 사용하여 비아에 형성된다. 전도 플러그(140a 및 140b)들은 티타늄 질화물에 형성된 티타늄의 장벽 층 및 그 장벽 층에 형성된 텅스텐을 포함한다. 장벽 층 및 텅스텐들이 블랭킷 증착(blanket deposite)한 후, 그들은 유전체 층(120)의 표면 위에 형성된 물질을 제거하고 평탄화(planarize) 하기 위해 화학적 메커니컬 폴리싱(chemical mechanical polishing)을 사용하여 폴리싱된다. 플러그(140a 및 140b)들은 셀의 콘포말 유전체 층(120)에서 소스(30a 및 30b) 및 드레인(40a 및 40b)을 통해 전기적 접속을 제공한다.
각각의 플러그는 장벽을 포함한다. 플러그(140a, 150a, 140b, 145a, 145b, 215, 220)들은 같은 물질로 만들어진다. TiN은 텅스텐을 포함하는 플러그를 위한 장벽 층으로서 사용되고, TaN은 구리를 포함하는 플러그를 위한 장벽으로서 사용된다. 가급적이면, 플러그(140a, 150a, 140b)들은 잠재적인 오염을 피하기 위해 구리 대신에 텅스텐을 사용한다.
단계(1020)에서(도 3), 패턴화된 전도층(125)은 유전체 층(120) 위에 형성된다. 예를 들어, 패턴화된 전도층(125)은 알루미늄이나 텅스텐이나 구리같은 금속이다. 단계(125)에서, 평탄화된 상부 유전체 층(130)은 패턴화된 전도층(125) 및 유전체 층(120) 위에 형성된다. 유전체 층(130)은 종래의 기술을 사용하여 증착되고 화학적 메커니컬 폴리싱(CMP)을 사용하여 평탄화된다.
전형적으로, 게이트 전극(20a 및 20b)들은 폴리 실리콘이나 폴리싸이드(polycide)이고, 콘포말 유전체 층(120)은 고-밀도 증착 실리콘 산화물이며, 상부 유전체 층(130)은 화학적 증기 증착(CVD) 실리콘 산화물 층이다. 그러나, 두 유전체 층(120 및 130)들은 고-밀도 플라스마 실리콘 산화물일 수 있다. 현재의 공정 기술에서, 고-밀도 플라스마 실리콘 산화물은 후단 유전체(back end dielectrics)를 위해 가장 일반적인 선택이다. 이것은 고-밀도 실리콘 산화물이 좁은 갭을 채우는 것에 관하여 가장 좋은 결과를 제공하는 것 같고, CVD 고정에 비해 낮은 온도에서도 증착이 가능하다는 점 때문이다. 대안적으로, 유전체(120 및 130)들은 인 및/혹은 붕소-도핑된 테트라에틸 올소실리케이트(boron-doped tetraethyl orthosilicate), 스핀-온 글레스(spin-on glass) 또는 폴리머, 불소 첨가 산화물(fluorinated oxide) 및 수소 실세스큐옥산(hydrogen silsesquioxane)과 같은 다른 저 유전율 필름으로부터 형성된 보로포스포실리케이트 글레스(borophosphosilicate glass), 포스포실리케이트 글레스, 글레스일 수 있다.
단계(1030)에서, 비아들은 종래의 리소그라피 및 에칭 기술을 사용하여 유전체 층(130)에 개설된다. 그후, 단계(1035)에서, 전도 플러그,(145a 및 145b)들은 플러그(140a 및 140b)들에 관해 위에서 설명한 공정을 사용하여 비아에 형성된다. 플러그(145a 및 145b)들은 플러그(140a 및 140b)와 시퀀스 층들을 전기적으로 결합한다.
단계(1040)에서는, 저장 캐패시터(205a)가 형성된다. 먼저, 가급적이면 고 일 함수 물질의 전도 전극층(170a)은 저장 캐패시터(205a)의 바닥 플레이트를 형성하기 위해 유전체 층(130) 위에 형성된다. 그러면, 고 유전체 필름(180a)은 전도층(170a)위에 증착된다.
한편, 고 유전체라는 용어는 일반적으로 실리콘 다이옥사이드(≡3.9)의 유전율보다 큰 유전율을 가진 물질을 말하고, 매우 높은 밀도(미크론 이하) 메모리 응용들에서의 실용적인 목적을 위해, 유전율은 적어도 20-30이어야 하고, 요구되는 정전 용량을 성취하기 위해 가급적이면 상당히 높아야 한다. 본 발명에서 사용 가능한 적절한 캐패시터 유전체의 예는 Ta2O5및 (Ba, Sr)TiO3을 포함한다. 이러한 물질들의 필름의 유전율은 각각 30-40 및 1000-2000의 범위이다.
전극층(170a)을 위해 사용되는 물질은 두 층의 인터페이스에서 직렬 저항(series resistance)을 형성하기 위해 유전체 물질과의 상호 작용을 방지하기 위해, 유전체 물질과 호환이 가능해야 한다. 일반적으로, 높은 일 함수를 가진 물질(예를 들어, Ag, Cu, Au); 내화 금속(refractory metals)이나 그들의 규소 화합물(예를 들어, W, V, Pt, Pd, Ni, Ti, Mo, Ta, Co 혹은 그들의 규소 화합물); 질화물(nitride)(예를 들어 Ti 및 Al 질화물); 및 전도 산화물(conductive oxides)(예를 들어, RuO2, IrO2, SrRuO3)들은 전극 물질로서 유용하다. 그러나, 현재의 제조 기술과 양립할 수 있고 요구된 마스크의 수를 최소화하기 위해, 다음에 증착될 상부 전극(200a)은 플러그(215)에 대해 장벽 물질(barrier material)의 역할을 한다. 바닥 전극에 대해, 고 유전율 필름과 좋은 접촉을 해야하므로 Pt, PtSi2, Ni, NiSi2및 Cu가 바람직하다고 본다.
단계(1045)에서, 유전체 층(210)(도 4)은 층(170a, 180a 및 200a)위에 형성된다. 예를 들어, 유전체 층(210)은 화학적 메커니컬 폴리싱(CMP)을 사용하여 평탄화된다. 그후, 단계(1050)에서, 비아들은 유전체 층(210)에 형성되고, 단계(1055)에서, 전도 플러그(215 및 220)들은 비아에 형성된다. 플러그(215 및 220) 및 비아들은 플러그(140a 및 140b)를 위해 위에서 설명한 공정을 사용하여 형성되고, 플러그(215)가 저장 캐패시터(205a)에 전기적으로 결합된다는 것을 제외하고 위의 공정으로 비아와 결합된다. 이 경우에, 유전체 층(210)에 비아를 개설하기 위한 공정은 상부 전극(200a)에서 정지한다. 따라서, 상부 전극(200a)을 위한 물질은 유전체 층(210)을 에칭하기 위한 공정을 견딜 수 있도록 선택된다. 다시 말해, 유전체 층(200a)은 에칭을 정지하는 층이다.
단계(1060)에서, 전도층(170b), 유전체 층(180b) 및 전도층(200b)을 포함하는 저장 캐패시터(205b)는 제 2 캐패시터가 집적 회로 내에 다른 고도 또는 레벨에 형성된다는 것을 제외하고, 층(170a, 180a 및 200a)을 형성하기 위한 공정과 같은 공정을 사용하여 형성된다. 실시예에서, 저장 캐패시터(205b)는 다음으로 높은 유전체 층에 형성된다. 대안적으로, 저장 캐패시터는 집적 회로의 다른 후속 층에 형성된다. 이러한 방법에서, 인접한 DRAM 셀의 저장 캐패시터(205a 및 205b)는 오버랩된다. 이것은 효과적으로 DRAM 셀을 위한 셀 사이즈를 줄인다. 부가적으로, 저장 캐패시터(205a 및 205b)는 각각 비대칭적으로 플러그(145a 및 220) 위에 형성된다. 비대칭 정렬은 저장 캐패시터가 오버랩될 양을 증가시키기 위해 구현된다.
다음으로, 단계(1065)에서, 유전체 층(220)은 저장 캐패시터 위에 형성된다. 그후, 후속 전도 및 유전체 층(도시하지 않음)들은 집적 회로를 완성하기 위해 형성된다.
위의 장치의 다양한 층들의 전형적인 두께는 유전체 층(120)이 8,000Å부터 10,000까지, 상부 유전체(130)가 9,000Å부터 12,000Å까지, 유전체 층(210)이 9,000Å부터 12,000Å까지, 유전체(240)가 9,000Å부터 12,000Å까지, 하부 캐패시터 전극층(170a 및 170b)이 300Å부터 500Å까지, 고 유전율 층(180a 및 180b)이 100Å부터 500Å까지 및 캐패시터의 상부 전극(200a 및 200b)이 300Å부터 500Å까지 이다.
캐패시터의 다양한 층들 즉, 캐패시터 전극(170a, 170b 및 200a, 200b) 및 고 유전체 층(180a 및 180b)들은 종래의 알려진 공정 기술에 의해 형성될 수 있다. 전형적으로, 증착될 물질에 의존하여, 스퍼터링(sputtering)이나 화학적 증기 증착(chemical vapor deposition)의 방법으로 형성될 수 있다. 일반적으로, 스퍼터된 필름의 질이 사용된 물질에 대해 CVD 증착 필름만큼 좋은 경우에, 스퍼터링은 보통 집적 DRAM 셀의 제조에 바람직한 저온 가공을 제공한다.
도 6은 본 발명의 또 다른 실시예이다. 이 장치는 이 공정이 플러그(145a 및 220)의 측면 벽 부분을 노출하기 위해 유전체 층(130 및 210)의 부분을 제거하기 위한 블랭킷 에칭을 수행하기 위한 부가적인 단계를 포함한다는 것을 제외하고, 도 1 내지 4에 대해 위에서 설명한 공정과 같은 공정을 사용하여 형성된다. 이것은 저장 캐패시터가 전도 플러그(145a 및 220)의 측면 벽 부분 및 상부에 형성되도록 한다. 그 결과, 저장 캐패시터의 영역은 저장 캐패시터의 정전 용량을 증가하면서 커지게 된다.
비록, 위의 본 도면들 및 설명은 두 개의 인접한 DRAM 셀에 관한 것이지만, 본 발명은 저장 캐패시터를 위한 집적 회로에서 인접 DRAM 셀 또는 명세된 층들에 한정되지 않는다. 예를 들어, 제 3 DRAM 셀의 제 3 저장 캐패시터는 도 5 및 도 6에 도시된 DRAM 셀의 저장 캐패시터보다 다른 레벨에 형성될 수 있다. 대안적으로, 모든 다른 DRAM 셀은 IC의 교차하는 층(alternating layers)들에 형성될 수 있다.
메모리 셀을 판독할 때의 높은 신호-잡음비를 유지하고 소프트 에러를 줄이기 위해, 높은 정전 용량의 캐패시터를 가진 DRAM 셀을 제조하는 것이 바람직하다. 그러나, 또한, 작은 외형 사이즈를 성취하고 비용 절감 제조 공정을 사용하는 것도 역시 바람직하다. 그러므로, 본 발명은 정전 용량의 감소 없이 셀의 사이즈를 감소시키는 효과를 얻을 수 있다.
Claims (15)
- 집적 회로에 있어서,제 1 저장 캐패시터(예를 들어 205b);제 2 저장 캐패시터(예를 들어 205a);제 1 저장 캐패시터(예를 들어 205b)에 전기적으로 결합된 제 1 트랜지스터, 및제 2 저장 캐패시터(예를 들어 205a)에 전기적으로 결합된 제 2 트랜지스터를 포함하고,제 1 저장 캐패시터(예를 들어 205b)는 제 2 저장 캐패시터 위에 배치되는 집적 회로.
- 제 1 항에 있어서,제 1 층(예를 들어 240); 및제 1 층(예를 들어 240)과 다른 제 2 층(예를 들어 210)을 더 포함하고,제 1 저장 캐패시터(예를 들어 205b)는 제 1 층(예를 들어 240)에 형성되고, 제 2 저장 캐패시터(예를 들어 205a)는 제 2 층(예를 들어 210)에 형성되는 집적 회로.
- 제 1 항에 있어서,제 2 저장 캐패시터(예를 들어 205a)는 제 1 저장 캐패시터(예를 들어 205b)를 오버랩하는 집적 회로.
- 제 1 항에 있어서,제 1 트랜지스터 및 제 1 저장 캐패시터(예를 들어 205b)는 제 1 DRAM 셀을 형성하고, 제 2 트랜지스터 및 제 2 저장 캐패시터는 제 2 DRAM 셀을 형성하는 집적 회로.
- 제 4 항에 있어서,제 1 DRAM 셀은 제 2 DRAM 셀에 인접한 집적 회로.
- 제 1 항에 있어서,제 1 인터레벨 상호 접속부(예를 들어 220) 및 제 2 인터레벨 상호 접속부(예를 들어 145a)를 더 포함하고,제 1 저장 캐패시터(예를 들어 205b)는 제 1 인터레벨 상호 접속부(예를 들어 220) 위에 형성되면서 비대칭적 관계로 형성되는 집적 회로.
- 제 6 항에 있어서,제 2 저장 캐패시터(예를 들어 205a)는 제 2 인터레벨 상호 접속부(예를 들어 145a) 위에 형성되면서 비대칭적 관계로 형성되는 집적 회로.
- 집적 회로에 있어서,제 1 저장 캐패시터(예를 들어 205b)를 포함하는 제 1 메모리 셀; 및제 2 저장 캐패시터(예를 들어 205a)를 포함하는 제 2 메모리 셀을 포함하고,제 1 저장 캐패시터(예를 들어205b)는 제 2 저장 캐패시터(예를 들어 205a) 위에 형성되는 집적 회로.
- 집적 회로를 형성하는 방법에 있어서,제 1 저장 캐패시터(예를 들어 205b)를 형성하는 단계;제 1 저장 캐패시터(예를 들어 205b) 위에 배치된 제 2 저장 캐패시터(예를 들어 205a)를 형성하는 단계;제 1 저장 캐패시터(예를 들어 205b)에 전기적으로 결합된 제 1 트랜지스터를 형성하는 단계, 및제 2 저장 캐패시터(예를 들어 205a)에 전기적으로 결합된 제 2 트랜지스터를 형성하는 단계를 포함하는 집적 회로 형성 방법.
- 제 9 항에 있어서,제 1 저장 캐패시터(예를 들어 205b)를 포함하는 제 1 층(예를 들어 240)을 형성하는 단계; 및제 2 저장 캐패시터(예를 들어 205a)를 포함하고 제 1 층(예를 들어 240)과는 다른 제 2 층(예를 들어 210)을 형성하는 단계를 더 포함하는 집적 회로 형성 방법.
- 제 9 항에 있어서,제 2 저장 캐패시터(예를 들어 205a)를 오버랩하기 위해 제 1 저장 캐패시터(예를 들어 205b)를 형성하는 단계를 더 포함하는 집적 회로 형성 방법.
- 제 9 항에 있어서,제 1 트랜지스터 및 제 1 저장 캐패시터(예를 들어 205b)는 제 1 DRAM 셀을 형성하고, 제 2 트랜지스터 및 제 2 저장 캐패시터(예를 들어 205a)는 제 2 DRAM 셀을 형성하는 단계를 포함하는 집적 회로 형성 방법.
- 제 12 항에 있어서,제 1 DRAM 셀은 제 2 DRAM 셀에 인접하는 집적 회로 형성 방법.
- 제 9 항에 있어서,제 1 인터레벨 상호 접속부(예를 들어 220)를 형성하는 단계;제 2 인터레벨 상호 접속부(예를 들어 145a)를 형성하는 단계; 및제 1 인터레벨 상호 접속부(예를 들어 220) 위에 형성되면서 비대칭적 관계로 제 1 저장 캐패시터(예를 들어 205b)를 형성하는 집적 회로 형성 방법.
- 제 14 항에 있어서,제 2 저장 캐패시터(예를 들어 205a)는 제 2 인터레벨 상호 접속부(예를 들어 145a) 위에 형성되면서 비대칭적 관계로 형성되는 집적 회로 형성 방법.
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