KR20030002872A

KR20030002872A - 반도체 메모리장치의 콘택 형성방법

Info

Publication number: KR20030002872A
Application number: KR1020010038698A
Authority: KR
Inventors: 장헌용
Original assignee: 주식회사 하이닉스반도체
Priority date: 2001-06-30
Filing date: 2001-06-30
Publication date: 2003-01-09

Abstract

본 발명은 셀지역과 주변회로지역으로 이루어진 반도체기판상에 제1질화막과 식각저지막을 차례로 형성하는 단계와, 상기 제1절연막 및 식각저지막을 선택적으로 식각하여 상기 셀지역의 소정부분을 노출시키는 스토리지노드 콘택홀과 상기 주변회로지역의 소정부분을 노출시키는 제1콘택홀을 동시에 형성하는 단계, 상기 스토리지노드 콘택홀 및 제1콘택홀 내에 도전물질을 매립하여 셀지역과 주변회로지역에 각각 스토리지노드 콘택과 제1콘택층을 형성하는 단계, 기판 전면에 제2절연막을 형성하는 단계, 상기 제2절연막을 소정패턴으로 패터닝하여 셀지역의 상기 스토리지노드 콘택을 포함한 소정 부위를 개방함과 동시에 주변회로지역의 상기 제1콘택층을 노출시키는 제2콘택홀을 형성하는 단계, 상기 패터닝된 제2절연막상에 커패시터 스토리지노드용 도전물질을 증착하여 셀지역에는 상기 스토리지노드 콘택과 연결되는 커패시터 스토리지노드를 형성함과 동시에 주변회로지역에는 상기 제2콘택홀내에 스토리지노드용 도전물질을 매립하여 상기 제1콘택층과 연결되는 제2콘택층을 형성하는 단계, 상기 형성된 스토리지노드 상에 유전막을 개재하여 커패시터 상부전극을 형성하는 단계, 기판 전면에 제3절연막을 형성하는 단계 및 상기 제3절연막을 선택적으로 식각하여 셀지역의 커패시터 상부전극 소정부분과 주변회로지역의 제2콘택층을 노출시키는 금속 콘택홀을 형성하는 단계를 포함하여 이루어지는 반도체 메모리장치의 콘택 형성방법을 제공한다.

Description

반도체 메모리장치의 콘택 형성방법{Method of forming contacts of semiconductor memory device}

본 발명은 반도체 메모리장치의 콘택 형성방법에 관한 것으로, 특히 셀지역의 커패시터 하부전극 형성공정을 이용하여 셀지역과 주변회로지역의 콘택 깊이차를 감소시켜 보다 안정적으로 금속 콘택을 형성하는 방법에 관한 것이다.

반도체 메모리소자의 제조에 있어서, 소자가 고집적화되어 감에 따라 디자인 룰은 더욱 미세해지면서도 커패시터의 용량은 약 30fF을 확보해야 하므로 이에 따라 커패시터 용량 증대를 위해 커패시터 높이가 1.5㎛ 이상이 될 수 밖에 없게 되었다. 커패시터의 높이가 높아짐에 따라 그 후속으로 형성되는 금속 콘택 형성을 위한 식각시 셀지역과 주변회로지역의 높이차로 인해 각각의 지역에서의 콘택 깊이가 크게 달라지게 된다. 즉, 셀지역의 커패시터 상부전극과 주변회로지역을 동시에 개방해야 하므로 콘택 깊이가 다른 셀과 주변회로지역의 콘택 식각시 어려움이 있으며, 주변회로 지역을 식각 목표로 콘택 식각을 행함에 따라 셀 지역의 상부전극이 관통되는 문제가 야기되었다.

금속 콘택이 셀지역의 커패시터 상부전극을 관통하게 되면서 금속 콘택과 상부전극의 콘택영역이 작아지게 되어 저항이 높아지고, 이러한 저항들이 소자 동작의 병목(bottle neck)으로 작용하게 된다. 또한, 경우에 따라서는 금속 콘택이 상부전극을 관통하여 활성영역위까지 개방되어 트랜지스터 특성을 떨어뜨리거나 불량의 원인이 되어 수율을 저하시키기도 한다.

또한, 콘택 깊이와 콘택 크기는 서로 밀접한 관계가 있으므로 콘택 깊이가 깊으면 콘택 크기를 쉽게 줄일 수 없다. 따라서 콘택 깊이가 상대적으로 깊은 주변회로 지역에서 최소한의 콘택 크기를 확보해야 하므로 셀 효율을 높일 수 없는 문제도 존재한다.

본 발명은 상기 문제점을 해결하기 위한 것으로써, 셀지역에 커패시터 하부전극을 형성할때 주변회로 지역에 하부전극 물질로 콘택의 버퍼층을 동시에 형성함으로써 주변회로 지역의 콘택 깊이를 줄일 수 있도록 하는 반도체 메모리장치의 콘택 형성방법을 제공하는데 목적이 있다.

도1 내지 도7은 본 발명에 의한 반도체 메모리장치의 금속 콘택 형성방법을 도시한 공정순서도.

* 도면의 주요부분에 대한 부호의 설명

1 : 제1산화막 2 : 제1질화막

3 : 제1콘택층 4 : 스토리지노드 콘택

5 : 제2산화막 6 : 제2콘택층

7 : 스토리지노드 8 : 상부전극

9 : 제3산화막 10 : 장벽금속

11 : 금속배선 21 : 랜딩 플러그

22 : 비트라인

상기 목적을 달성하기 위한 본 발명의 반도체 메모리장치의 콘택 형성방법은 셀지역과 주변회로지역으로 이루어진 반도체기판상에 제1질화막과 식각저지막을 차례로 형성하는 단계와; 상기 제1절연막 및 식각저지막을 선택적으로 식각하여 상기 셀지역의 소정부분을 노출시키는 스토리지노드 콘택홀과 상기 주변회로지역의 소정부분을 노출시키는 제1콘택홀을 동시에 형성하는 단계; 상기 스토리지노드 콘택홀 및 제1콘택홀 내에 도전물질을 매립하여 셀지역과 주변회로지역에 각각 스토리지노드 콘택과 제1콘택층을 형성하는 단계; 기판 전면에 제2절연막을 형성하는 단계; 상기 제2절연막을 소정패턴으로 패터닝하여 셀지역의 상기 스토리지노드 콘택을 포함한 소정 부위를 개방함과 동시에 주변회로지역의 상기 제1콘택층을 노출시키는 제2콘택홀을 형성하는 단계; 상기 패터닝된 제2절연막상에 커패시터 스토리지노드용 도전물질을 증착하여 셀지역에는 상기 스토리지노드 콘택과 연결되는 커패시터 스토리지노드를 형성함과 동시에 주변회로지역에는 상기 제2콘택홀내에 스토리지노드용 도전물질을 매립하여 상기 제1콘택층과 연결되는 제2콘택층을 형성하는 단계; 상기 형성된 스토리지노드 상에 유전막을 개재하여 커패시터 상부전극을 형성하는 단계; 기판 전면에 제3절연막을 형성하는 단계; 및 상기 제3절연막을 선택적으로 식각하여 셀지역의 커패시터 상부전극 소정부분과 주변회로지역의 제2콘택층을 노출시키는 금속 콘택홀을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도1 내지 도7에 본 발명에 의한 반도체 메모리장치의 콘택형성방법을 공정순서에 따라 도시하였다.

먼저, 도1에 나타낸 바와 같이 셀 트랜지스터 및 비트라인 등의 하부구조가 형성된 반도체기판 상에 제1산화막(1)과 제1질화막(2)을 차례로 증착한다. 제1산화막으로는 HDP, PSG, BPSG, USG, SOG, LP-TEOS, PE-TEOS등을 사용하고, 제1질화막으로는 LP-질화막, PE-질화막등을 사용한다. 이어서 제1산화막 및 제2질화막을 선택적으로 식각하여 후속공정에서 형성할 커패시터와 상기 트랜지스터를 전기적으로 연결하기 위한 스토리지노드 콘택홀을 형성한다. 이때, 주변회로지역에도 동시에콘택홀을 형성한다. 그런 다음, 상기 콘택홀들을 포함한 기판전면에 도전물질을 증착하고 CMP공정을 통해 콘택홀 내에만 도전물질이 매립되도록 함으로써 셀지역에 스토리지노드 콘택(4)을 형성함과 동시에 주변회로 지역에 후속의 금속콘택 형성을 위한 제1콘택층(3)을 형성한다. 이때, 셀지역에서는 미리 형성된 랜딩 플러그(21)위에 스토리지노드 콘택(4)이 형성되도록 하고, 주변회로 지역에서는 미리 형성된 비트라인(22)위에 제1콘택층(3)이 형성되도록 한다.

상기와 같이 셀지역의 스토리지노드 콘택 형성시 주변회로지역에도 콘택층(3)을 함께 형성해주면 CMP공정시 주변회로지역에서 발생할 수 있는 디싱(dishing)을 방지하는 효과도 얻을 수 있다.

다음에 도2에 나타낸 바와 같이 기판 전면에 제2산화막(5)을 증착한 다음, 소정의 스토리지노드 마스크를 이용하여 제2산화막(5)을 패터닝하여 셀지역의 스토리지노드 콘택(4)을 포함하여 커패시터 스토리지노드가 형성될 부위를 개방한다. 이때, 주변회로 지역의 제1콘택(3)도 동시에 개방되도록 제2산화막을 패터닝한다. 상기 제2산화막으로는 HDP, PSG, BPSG, USG, SOG, LP-TEOS, PE-TEOS등을 사용한다.

이어서 도3에 나타낸 바와 같이 상기 패터닝된 제2산화막상에 커패시터 하부전극(스토리지노드)용 도전물질, 예컨대 폴리실리콘 또는 금속을 증착하고 그위에 포토레지스트를 도포한 후에 CMP공정을 이용하여 셀간 하부전극을 격리시킨 다음, 포토레지스트를 제거함으로써 셀지역에 커패시터 하부전극(7)을 형성한다. 하부전극 형성시 주변회로지역의 제2산화막의 개방된 부위에는 하부전극용 도전물질이 완전히 매립되도록 하여 후속의 금속콘택 형성을 위한 제2콘택층(6)을 형성한다. 도3에서 참조부호 7'는 커패시터 용량을 증가시키기 위해서 하부전극의 표면적을 넓히기 위한 처리를 한 것을 나타낸다.

다음에 도4에 나타낸 바와 같이 상기 형성된 하부전극상에 유전막을 개재하여 커패시터 상부전극 형성용 도전층(8)을 형성한다.

이어서 도5에 나타낸 바와 같이 소정의 커패시터 상부전극 마스크를 이용하여 상기 상부전극용 도전층 및 유전막을 패터닝하여 셀지역에만 커패시터 상부전극을 형성하고, 주변회로지역에 형성된 유전막과 상부전극층은 제거한다. 상기 유전막은 PZT, BST, STO, SBT, TaON, TaO, ONO, NO등으로 형성하고, 상부전극은 폴리실리콘이나 금속으로 형성하는 것이 바람직하다.

다음에 도6에 나타낸 바와 같이 기판 전면에 제3산화막(9)을 증착한다. 제3산화막으로는 HDP, PSG, BPSG, USG, SOG, LP-TEOS, PE-TEOS등을 사용한다. 종래의 경우에는 제3산화막을 증착한 후, 셀지역과 주변회로지역간의 평탄화를 위해 CMP공정을 진행하게 되는데 본 발명의 경우에는 도시된 바와 같이 셀지역과 주변회로지역의 높이차이가 커패시터 상부전극에 해당하는 높이, 즉, 0.2㎛ 이내이므로 평탄화 공정이 필요없게 된다.

이어서 도7에 나타낸 바와 같이 상기 제3산화막을 선택적으로 식각하여 셀지역의 커패시터 상부전극과 주변회로지역의 제2콘택을 노출시키는 금속 콘택홀을 형성한 후, 장벽금속(10)으로서 예컨대 Ti를 증착하고 이어서 알루미늄, 텅스텐 또는 구리 등의 금속(11)을 차례로 증착한 후, 소정의 금속배선 패턴으로 패터닝하여 금속배선을 형성한다.

본 발명은 커패시터 스토리지노드 콘택 및 스토리지노드 형성시 주변회로지역에도 금속 콘택 형성을 위한 제1콘택층(3) 및 제2콘택층(6)을 동시에 형성함으로써 금속 콘택 형성시 콘택 깊이를 셀지역과 주변회로지역에서 거의 동일하게 할 수 있다. 따라서 콘택 크기를 0.2Å 이하로 줄일 수 있으므로 주변회로 지역에서 콘택 크기를 종래보다 줄일 수 있어 셀 효율(cell efficiency)을 더욱 높일 수 있으며 이에 따라 수율을 향상시킬 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

본 발명은 셀지역의 상부전극위와 주변회로지역의 금속콘택의 깊이 차이를 최대한 줄임으로써 주변회로지역에서의 콘택 크기를 최소화하여 셀 효율을 높일 수 있다. 종래의 공정에서는 주변회로지역에 커패시터 하부전극을 형성하지 않았으나, 본 발명에서는 커패시터 하부전극 형성시 주변회로지역에도 적층구조로 콘택층을 형성하여 셀지역과 주변회로지역 사이에 단차가 발생하지 않도록 하였다. 이에 따라 상부전극위에 산화막을 증착한 후, 셀과 주변회로지역간의 단차를 줄이기 위해 기존에 사용하던 CMP공정을 사용하지 않으므로 제품 단가를 줄일 수 있어 제품의 경쟁력을 확보할 수 있다. 또한, 하부전극을 증착하고 셀간 하부전극을 격리시키기위해 CMP공정을 사용함에 따라 발생하던 주변회로지역의 디싱도 방지할 수 있다.

Claims

셀지역과 주변회로지역으로 이루어진 반도체기판상에 제1질화막과 식각저지막을 차례로 형성하는 단계와;

상기 제1절연막 및 식각저지막을 선택적으로 식각하여 상기 셀지역의 소정부분을 노출시키는 스토리지노드 콘택홀과 상기 주변회로지역의 소정부분을 노출시키는 제1콘택홀을 동시에 형성하는 단계;

상기 스토리지노드 콘택홀 및 제1콘택홀 내에 도전물질을 매립하여 셀지역과 주변회로지역에 각각 스토리지노드 콘택과 제1콘택층을 형성하는 단계;

기판 전면에 제2절연막을 형성하는 단계;

상기 제2절연막을 소정패턴으로 패터닝하여 셀지역의 상기 스토리지노드 콘택을 포함한 소정 부위를 개방함과 동시에 주변회로지역의 상기 제1콘택층을 노출시키는 제2콘택홀을 형성하는 단계;

상기 패터닝된 제2절연막상에 커패시터 스토리지노드용 도전물질을 증착하여 셀지역에는 상기 스토리지노드 콘택과 연결되는 커패시터 스토리지노드를 형성함과 동시에 주변회로지역에는 상기 제2콘택홀내에 스토리지노드용 도전물질을 매립하여 상기 제1콘택층과 연결되는 제2콘택층을 형성하는 단계;

상기 형성된 스토리지노드 상에 유전막을 개재하여 커패시터 상부전극을 형성하는 단계;

기판 전면에 제3절연막을 형성하는 단계; 및

상기 제3절연막을 선택적으로 식각하여 셀지역의 커패시터 상부전극 소정부분과 주변회로지역의 제2콘택층을 노출시키는 금속 콘택홀을 형성하는 단계;

를 포함하여 이루어지는 반도체 메모리장치의 콘택 형성방법.
제1항에 있어서,

상기 제1, 제2 및 제3절연막은 산화막임을 특징으로 하는 반도체 메모리장치의 콘택 형성방법.
제1항에 있어서,

상기 절연막은 HDP, PSG, BPSG, USG, SOG, LP-TEOS, PE-TEOS중의 어느 하나로 형성하는 것을 특징으로 하는 반도체 메모리장치의 콘택 형성방법.
제1항에 있어서,

상기 식각저지막은 질화막으로 형성하는 것을 특징으로 하는 반도체 메모리장치의 콘택 형성방법.
제1항에 있어서,

상기 스토리지노드 콘택은 셀지역에 미리 형성되어 있는 셀 트랜지스터와 연결되도록 형성하는 것을 특징으로 하는 반도체 메모리장치의 콘택 형성방법.
제1항에 있어서,

상기 제1콘택층은 주변회로 지역에 미리 형성된 비트라인상에 형성하는 것을 특징으로 하는 반도체 메모리장치의 콘택 형성방법.
제1항에 있어서,

상기 유전막은 PZT, BST, STO, SBT, TaON, TaO, ONO, NO중의 어느 하나로 형성하는 것을 특징으로 하는 반도체 메모리장치의 콘택 형성방법.
제1항에 있어서,

상기 스토리지노드와 상부전극은 각각 폴리실리콘 또는 금속으로 형성하는 것을 특징으로 하는 반도체 메모리장치의 콘택 형성방법.
제1항에 있어서,

상기 커패시터 스토리지노드를 형성하는 단계는 상기 패터닝된 제2절연막상에 커패시터 스토리지노드용 도전물질을 증착하고 그위에 포토레지스트를 도포한 후에 CMP공정을 이용하여 각각의 단위셀의 스토리지노드로 분리한 다음, 포토레지스트를 제거하는 공정으로 이루어지는 것을 특징으로 하는 반도체 메모리장치의 콘택 형성방법.
제1항에 있어서,

상기 금속 콘택홀을 형성하는 단계후에 장벽금속을 증착하고 소정의 금속을 증착한 후, 소정의 금속배선 패턴으로 패터닝하여 상기 제1 및 제2콘택층을 통해 반도체기판의 소정부분과 전기적으로 연결되는 금속배선을 형성하는 단계가 더 포함되는 것을 특징으로 하는 반도체 메모리장치의 콘택 형성방법.