JPH10163452A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH10163452A JPH10163452A JP9248167A JP24816797A JPH10163452A JP H10163452 A JPH10163452 A JP H10163452A JP 9248167 A JP9248167 A JP 9248167A JP 24816797 A JP24816797 A JP 24816797A JP H10163452 A JPH10163452 A JP H10163452A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 ＤＲＡＭは、その大容量化と共にメモリセル
アレー部と周辺回路部との間の高段差が深刻な問題とな
る。この問題を解決すべく、あらかじめ半導体基板に段
差を設ける手法が提案されているが、この手法は、1Gビ
ットクラスのDRAMで必要となる浅溝素子分離が適用でき
ないという問題点があった。 【解決手段】 本発明では、ビット線を形成した後に、
周辺回路部上方に局所的に周辺回路領域を覆う層間膜を
設けることによってメモリセルアレー部と周辺回路部と
の間の高段差を緩和する。 【効果】 半導体基板に加工を施すことなく、プレーン
な状態の半導体基板がそのまま使われ、浅溝素子分離が
適用可能である。また周辺回路の配線を多段のプラグを
つないで表面に引き上げることが可能になるのでアスペ
クト比の大きな穴加工や金属埋め込み等が不要になり、
プロセスの信頼性が向上する。
アレー部と周辺回路部との間の高段差が深刻な問題とな
る。この問題を解決すべく、あらかじめ半導体基板に段
差を設ける手法が提案されているが、この手法は、1Gビ
ットクラスのDRAMで必要となる浅溝素子分離が適用でき
ないという問題点があった。 【解決手段】 本発明では、ビット線を形成した後に、
周辺回路部上方に局所的に周辺回路領域を覆う層間膜を
設けることによってメモリセルアレー部と周辺回路部と
の間の高段差を緩和する。 【効果】 半導体基板に加工を施すことなく、プレーン
な状態の半導体基板がそのまま使われ、浅溝素子分離が
適用可能である。また周辺回路の配線を多段のプラグを
つないで表面に引き上げることが可能になるのでアスペ
クト比の大きな穴加工や金属埋め込み等が不要になり、
プロセスの信頼性が向上する。
Description
【０００１】
【発明の属する技術分野】本発明は、微細であってかつ
蓄積容量が大きな半導体記憶装置に関する。特に、高集
積化に好適なダイナミックランダムアクセスメモリ（DR
AM）に関する。
蓄積容量が大きな半導体記憶装置に関する。特に、高集
積化に好適なダイナミックランダムアクセスメモリ（DR
AM）に関する。
【０００２】
【従来の技術】これまで、３年に４倍のペースで集積化
の向上を実現してきたダイナミックランダムアクセスメ
モリ（ＤＲＡＭ：Dynamic Random Access Memory)は、
近年のパーソナルコンピュータの爆発的な売上に牽引さ
れて、その需要はますます高まりつつある。既に、１６
メガビットの量産体制が整いつつあり、現在は、次世代
の微細加工技術である０．３５μｍを使用する６４メガ
ビットの量産化に向けた開発が進行している。
の向上を実現してきたダイナミックランダムアクセスメ
モリ（ＤＲＡＭ：Dynamic Random Access Memory)は、
近年のパーソナルコンピュータの爆発的な売上に牽引さ
れて、その需要はますます高まりつつある。既に、１６
メガビットの量産体制が整いつつあり、現在は、次世代
の微細加工技術である０．３５μｍを使用する６４メガ
ビットの量産化に向けた開発が進行している。
【０００３】メモリセルの微細化を実現するために、4M
世代以降では小面積で大きな容量値を確保するべく、キ
ャパシタ構造が立体化されてきた。ところが、必要とさ
れる蓄積電荷量は、世代が進んでもほとんど変わらない
為、キャパシタの高さは、世代と共に、益々高くなって
いく。この結果、特にキャパシタをデータ線の上部に形
成するCOBセル（COB:Capacitor Over Bit-line）の場
合、メモリセル部と周辺回路部との間に、高段差が生じ
ることになる。
世代以降では小面積で大きな容量値を確保するべく、キ
ャパシタ構造が立体化されてきた。ところが、必要とさ
れる蓄積電荷量は、世代が進んでもほとんど変わらない
為、キャパシタの高さは、世代と共に、益々高くなって
いく。この結果、特にキャパシタをデータ線の上部に形
成するCOBセル（COB:Capacitor Over Bit-line）の場
合、メモリセル部と周辺回路部との間に、高段差が生じ
ることになる。
【０００４】具体的に述べると、例えば、次々世代のDR
AMである1ギガビットDRAMの場合、キャパシタ絶縁膜と
してタンタルオキサイド（シリコン酸化膜厚換算3.3n
m）を用い、王冠型キャパシタを採用したと仮定する
と、キャパシタの高さは約１ミクロンとなる。これだけ
の段差がメモリセルアレー部と周辺回路部に存在する
と、後の金属配線形成工程において、ホトリソグラフィ
やドライエッチが極めて困難になる。ホトリソグラフィ
に関して言えば、解像度と焦点深度が反比例の関係にあ
るために、解像度をあげて微細パタンを形成しようとす
ると、焦点深度が浅くなる。従って、高段差があると解
像不良が生じることになる。勿論、ドライエッチに関し
ては高段差加工となり、エッチ残りや寸法シフト等の問
題が生じることになる。
AMである1ギガビットDRAMの場合、キャパシタ絶縁膜と
してタンタルオキサイド（シリコン酸化膜厚換算3.3n
m）を用い、王冠型キャパシタを採用したと仮定する
と、キャパシタの高さは約１ミクロンとなる。これだけ
の段差がメモリセルアレー部と周辺回路部に存在する
と、後の金属配線形成工程において、ホトリソグラフィ
やドライエッチが極めて困難になる。ホトリソグラフィ
に関して言えば、解像度と焦点深度が反比例の関係にあ
るために、解像度をあげて微細パタンを形成しようとす
ると、焦点深度が浅くなる。従って、高段差があると解
像不良が生じることになる。勿論、ドライエッチに関し
ては高段差加工となり、エッチ残りや寸法シフト等の問
題が生じることになる。
【０００５】こうした問題を解決する手段として、図2
に示したように、あらかじめSi基板上に段差を設け、メ
モリセルアレー部の基板表面を低くすることによって、
段差を緩和する方法が提案されている（特開昭63-26686
6号公報）。しかし、この技術は、最小加工寸法0.15ミ
クロンの１ギガクラスのDRAMに適用するのは難しい。以
下にその理由を述べる。
に示したように、あらかじめSi基板上に段差を設け、メ
モリセルアレー部の基板表面を低くすることによって、
段差を緩和する方法が提案されている（特開昭63-26686
6号公報）。しかし、この技術は、最小加工寸法0.15ミ
クロンの１ギガクラスのDRAMに適用するのは難しい。以
下にその理由を述べる。
【０００６】特開昭63-266866号公報に開示された技術
では、最初に、Starting materialとしての半導体基板
（ウエハ）に段差を形成するので、素子分離領域の表面
の高さも、メモリアレー部と周辺回路部で異なることに
なる。従来は、選択的に酸化膜を形成させる技術（LOCO
S:Local Oxidation of Silicon）が一般に用いられてい
たので、高段差を有するウエハ内に、こうした素子分離
領域を形成することができた。ところが、1GビットDRAM
では素子分離寸法が0.15ミクロンとなる。この寸法でLO
COSを用いて電気的に素子を分離することは不可能であ
り、浅溝素子分離（STI:Shallow Trench Isolation）技
術が必須と考えられている。ところが、STIはシリコン
表面に形成された溝内に厚い酸化膜を埋め込み、表面を
一様に研磨することによって、局所的に酸化膜を埋め込
む。従って、基板に段差がある場合には、段差底部は全
面に酸化膜が埋め込まれてしまい、特開昭63-266866号
公報に開示の技術には適用できないことになる。
では、最初に、Starting materialとしての半導体基板
（ウエハ）に段差を形成するので、素子分離領域の表面
の高さも、メモリアレー部と周辺回路部で異なることに
なる。従来は、選択的に酸化膜を形成させる技術（LOCO
S:Local Oxidation of Silicon）が一般に用いられてい
たので、高段差を有するウエハ内に、こうした素子分離
領域を形成することができた。ところが、1GビットDRAM
では素子分離寸法が0.15ミクロンとなる。この寸法でLO
COSを用いて電気的に素子を分離することは不可能であ
り、浅溝素子分離（STI:Shallow Trench Isolation）技
術が必須と考えられている。ところが、STIはシリコン
表面に形成された溝内に厚い酸化膜を埋め込み、表面を
一様に研磨することによって、局所的に酸化膜を埋め込
む。従って、基板に段差がある場合には、段差底部は全
面に酸化膜が埋め込まれてしまい、特開昭63-266866号
公報に開示の技術には適用できないことになる。
【０００７】
【発明が解決しようとする課題】本発明の目的は、１ギ
ガビット以上の集積度を有する半導体記憶装置（具体的
にはDRAM）において、深刻な課題となる、メモリセルア
レー部と周辺回路部との間の高段差を緩和させる技術を
提供することにある。
ガビット以上の集積度を有する半導体記憶装置（具体的
にはDRAM）において、深刻な課題となる、メモリセルア
レー部と周辺回路部との間の高段差を緩和させる技術を
提供することにある。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００９】
【課題を解決するための手段】本発明に於いて開示され
る発明のうち、代表的なものの概要を簡単に説明すれ
ば、次のとおりである。すなわち、 本発明の一つは、
半導体基体主面に、それぞれ駆動MISFETと電荷蓄積容量
素子で構成された複数のメモリセルが配置されたメモリ
セルアレー部と、そのメモリセルアレー部の周辺に複数
のMISFETで構成された周辺回路が配置された周辺回路部
とを有し、そのメモリセルアレー部は周辺回路部に設け
られた所定厚さの第１の層間絶縁膜によるリセス（rece
ss）が設けられ、そのリセスを有するメモリセルアレー
部にビット線が設けられ、そのビット線上に位置して電
荷蓄積容量素子が配置され、その電荷蓄積容量素子およ
び第１の層間絶縁膜を覆うように第２の層間絶縁膜が設
けられ、そしてその第２の層間絶縁膜上に複数の配線層
が設けられている。
る発明のうち、代表的なものの概要を簡単に説明すれ
ば、次のとおりである。すなわち、 本発明の一つは、
半導体基体主面に、それぞれ駆動MISFETと電荷蓄積容量
素子で構成された複数のメモリセルが配置されたメモリ
セルアレー部と、そのメモリセルアレー部の周辺に複数
のMISFETで構成された周辺回路が配置された周辺回路部
とを有し、そのメモリセルアレー部は周辺回路部に設け
られた所定厚さの第１の層間絶縁膜によるリセス（rece
ss）が設けられ、そのリセスを有するメモリセルアレー
部にビット線が設けられ、そのビット線上に位置して電
荷蓄積容量素子が配置され、その電荷蓄積容量素子およ
び第１の層間絶縁膜を覆うように第２の層間絶縁膜が設
けられ、そしてその第２の層間絶縁膜上に複数の配線層
が設けられている。
【００１０】また、本発明の他の一つは、半導体基体主
面に、それぞれ駆動MISFETと電荷蓄積容量素子で構成さ
れた複数のメモリセルが配置されたメモリセルアレー部
と、そのメモリセルアレー部の周辺に複数のMISFETで構
成された周辺回路が配置された周辺回路部とを有し、そ
のメモリセルアレー部は周辺回路部に設けられた所定厚
さの第１の層間絶縁膜によるリセス（recess）が設けら
れ、その第１の層間絶縁膜に接続穴が設けられ、その接
続穴にMISFETに電気的接続された第１の導体層より成る
プラグが埋め込まれ、そのリセスを有するメモリセルア
レー部にビット線が設けられ、そのビット線上に位置し
て複数の電荷蓄積容量素子が配置され、その複数の電荷
蓄積容量素子に対する共通のプレート電極がそれら電荷
蓄積容量素子の蓄積ノードとしての下部電極を覆うよう
に誘電体膜を介在して設けられ、そのプレート電極の一
部が前記周辺回路部の第１の層間絶縁膜に延在して設け
られ、そのプレート電極および第１の層間絶縁膜を覆う
第２の層間絶縁膜が設けられ、その第２の層間絶縁膜に
前記プレート電極の一部上および第１の導体層より成る
プラグ上に位置して接続穴が複数設けられ、その第２の
層間絶縁膜の接続穴のそれぞれにプレート電極の一部お
よび第１の導体層より成るプラグに接続された前記第２
の導体層より成るプラグが埋め込まれ、それら第２の導
体層より成るプラグにそれぞれ接続された複数の配線層
が前記第２の層間絶縁膜上に設けられている。
面に、それぞれ駆動MISFETと電荷蓄積容量素子で構成さ
れた複数のメモリセルが配置されたメモリセルアレー部
と、そのメモリセルアレー部の周辺に複数のMISFETで構
成された周辺回路が配置された周辺回路部とを有し、そ
のメモリセルアレー部は周辺回路部に設けられた所定厚
さの第１の層間絶縁膜によるリセス（recess）が設けら
れ、その第１の層間絶縁膜に接続穴が設けられ、その接
続穴にMISFETに電気的接続された第１の導体層より成る
プラグが埋め込まれ、そのリセスを有するメモリセルア
レー部にビット線が設けられ、そのビット線上に位置し
て複数の電荷蓄積容量素子が配置され、その複数の電荷
蓄積容量素子に対する共通のプレート電極がそれら電荷
蓄積容量素子の蓄積ノードとしての下部電極を覆うよう
に誘電体膜を介在して設けられ、そのプレート電極の一
部が前記周辺回路部の第１の層間絶縁膜に延在して設け
られ、そのプレート電極および第１の層間絶縁膜を覆う
第２の層間絶縁膜が設けられ、その第２の層間絶縁膜に
前記プレート電極の一部上および第１の導体層より成る
プラグ上に位置して接続穴が複数設けられ、その第２の
層間絶縁膜の接続穴のそれぞれにプレート電極の一部お
よび第１の導体層より成るプラグに接続された前記第２
の導体層より成るプラグが埋め込まれ、それら第２の導
体層より成るプラグにそれぞれ接続された複数の配線層
が前記第２の層間絶縁膜上に設けられている。
【００１１】また、本発明の他の一つは、半導体基体内
に選択的に浅溝素子分離膜が設けられ、その浅溝素子分
離膜が設けられた半導体基体主面にそれぞれ駆動MISFET
と電荷蓄積容量素子で構成された複数のメモリセルが配
置されたメモリセルアレー部と、そのメモリセルアレー
部の周辺に複数のMISFETで構成された周辺回路が配置さ
れた周辺回路部とを有し、そのメモリセルアレー部は周
辺回路部に設けられた所定厚さの第１の層間絶縁膜によ
るリセス（recess）が設けられ、その第１の層間絶縁膜
に接続穴が設けられ、その接続穴にMISFETに電気的接続
された第１の導体層より成るプラグが埋め込まれ、その
リセスを有するメモリセルアレー部にビット線が設けら
れ、そのビット線上に位置して複数の電荷蓄積容量素子
が配置され、その複数の電荷蓄積容量素子に対する共通
のプレート電極がそれら電荷蓄積容量素子の蓄積ノード
としての下部電極を覆うように誘電体膜を介在して設け
られ、そのプレート電極の一部が前記周辺回路部の第１
の層間絶縁膜に延在して設けられ、そのプレート電極お
よび第１の層間絶縁膜を覆う第２の層間絶縁膜が設けら
れ、その第２の層間絶縁膜に前記プレート電極の一部上
および第１の導体層より成るプラグ上に位置して接続穴
が複数設けられ、その第２の層間絶縁膜の接続穴のそれ
ぞれにプレート電極の一部および第１の導体層より成る
プラグに接続された前記第２の導体層より成るプラグが
埋め込まれ、それら第２の導体層より成るプラグにそれ
ぞれ接続された複数の配線層が前記第２の層間絶縁膜上
に設けられている。
に選択的に浅溝素子分離膜が設けられ、その浅溝素子分
離膜が設けられた半導体基体主面にそれぞれ駆動MISFET
と電荷蓄積容量素子で構成された複数のメモリセルが配
置されたメモリセルアレー部と、そのメモリセルアレー
部の周辺に複数のMISFETで構成された周辺回路が配置さ
れた周辺回路部とを有し、そのメモリセルアレー部は周
辺回路部に設けられた所定厚さの第１の層間絶縁膜によ
るリセス（recess）が設けられ、その第１の層間絶縁膜
に接続穴が設けられ、その接続穴にMISFETに電気的接続
された第１の導体層より成るプラグが埋め込まれ、その
リセスを有するメモリセルアレー部にビット線が設けら
れ、そのビット線上に位置して複数の電荷蓄積容量素子
が配置され、その複数の電荷蓄積容量素子に対する共通
のプレート電極がそれら電荷蓄積容量素子の蓄積ノード
としての下部電極を覆うように誘電体膜を介在して設け
られ、そのプレート電極の一部が前記周辺回路部の第１
の層間絶縁膜に延在して設けられ、そのプレート電極お
よび第１の層間絶縁膜を覆う第２の層間絶縁膜が設けら
れ、その第２の層間絶縁膜に前記プレート電極の一部上
および第１の導体層より成るプラグ上に位置して接続穴
が複数設けられ、その第２の層間絶縁膜の接続穴のそれ
ぞれにプレート電極の一部および第１の導体層より成る
プラグに接続された前記第２の導体層より成るプラグが
埋め込まれ、それら第２の導体層より成るプラグにそれ
ぞれ接続された複数の配線層が前記第２の層間絶縁膜上
に設けられている。
【００１２】そしてさらに、本発明の他の一つは、半導
体基体主面に、それぞれ駆動MISFETと電荷蓄積容量素子
で構成された複数のメモリセルが配置されたメモリセル
アレー部と、そのメモリセルアレー部の周辺に複数のMI
SFETで構成された周辺回路が配置された周辺回路部とを
有する半導体記憶装置の製造方法であって、ビット線を
形成した後に、周辺回路部上方に局所的に周辺回路部を
第１の層間絶縁膜により覆うことによりリセスを設け、
そのリセスに複数の電荷蓄積容量素子を形成し、メモリ
セルアレー部と周辺回路部との段差を緩和させた半導体
基体主面上に第２の層間絶縁膜を形成し、その第２の層
間絶縁膜上に複数の配線層をパターン形成する。
体基体主面に、それぞれ駆動MISFETと電荷蓄積容量素子
で構成された複数のメモリセルが配置されたメモリセル
アレー部と、そのメモリセルアレー部の周辺に複数のMI
SFETで構成された周辺回路が配置された周辺回路部とを
有する半導体記憶装置の製造方法であって、ビット線を
形成した後に、周辺回路部上方に局所的に周辺回路部を
第１の層間絶縁膜により覆うことによりリセスを設け、
そのリセスに複数の電荷蓄積容量素子を形成し、メモリ
セルアレー部と周辺回路部との段差を緩和させた半導体
基体主面上に第２の層間絶縁膜を形成し、その第２の層
間絶縁膜上に複数の配線層をパターン形成する。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１４】実施例１ まず、図１を参照して、本発明の一実施の形態であるDR
AMを説明する。図１に示された断面図において、中央左
側がメモリセルアレーが構成されたメモリアレー部であ
り、中央右側が周辺回路を構成している周辺回路部であ
る。すなわち、図１は、図２に示した従来の半導体基板
に対応する部分に作り込まれたメモリセルアレーデバイ
ス及び周辺回路デバイスの部分断面図を示す。
AMを説明する。図１に示された断面図において、中央左
側がメモリセルアレーが構成されたメモリアレー部であ
り、中央右側が周辺回路を構成している周辺回路部であ
る。すなわち、図１は、図２に示した従来の半導体基板
に対応する部分に作り込まれたメモリセルアレーデバイ
ス及び周辺回路デバイスの部分断面図を示す。
【００１５】図１において、シリコン(Si)半導体基体
（基板）１内には複数の絶縁ゲート電界効果型トランジ
スタ（MISFET：Metal insulator semiconductor field
effecttransistor)を分離するための、いわゆる素子間
分離酸化膜２が形成されている。この素子間分離酸化膜
２は、後で詳細に説明する浅溝素子分離（STI）技術に
より形成され、ほぼ半導体基板表面との段差が等しい。
そして、メモリアレー部には基板表面にゲート酸化（Si
O2)膜３が形成され、そのゲート酸化膜３上にポリシリ
コン４、チタンナイトライド（TiN）５およびタングス
テン（W）６から成る三層構造の低抵抗化されたゲート
電極が形成され、複数の転送MISFETを構成する。そし
て、そのゲート電極はシリコンナイトライド（SiN）で
覆われている。同様に、周辺回路部のMISFETも上記転送
MISFETと同一構成で形成されている。これらMISFETを覆
うように層間絶縁膜としてのシリコン酸化（SiO2)膜９
が基板１主面全体に形成されている。そして、このシリ
コン酸化膜９には基板内に選択的に設けられている半導
体領域（ソース・ドレイン）とコンタクトするための接
続穴（コンタクト穴）が形成されている。すなわち、ビ
ット線およびストレージノード用のコンタクト穴がこの
シリコン酸化膜９に設けられている。そして、そのコン
タクト穴にはチタンナイトライド（TiN）がプラグとし
て埋め込まれている。このシリコン酸化膜９上にはビッ
ト線601A、インターコネクト配線601Bが形成されてい
る。このビット線601Aおよびインターコネクト配線601B
を覆うように層間絶縁膜としてのシリコン酸化膜901が
形成されている。さらに、このシリコン酸化膜901に
は、上記シリコン酸化膜９のストレージノード用のコン
タクト穴に一致して（多少ずれていてもよい）、ストレ
ージノード用のコンタクト穴が設けられている。そし
て、そのストレージノード用のコンタクト穴にTiNプラ
グ502が形成されている。
（基板）１内には複数の絶縁ゲート電界効果型トランジ
スタ（MISFET：Metal insulator semiconductor field
effecttransistor)を分離するための、いわゆる素子間
分離酸化膜２が形成されている。この素子間分離酸化膜
２は、後で詳細に説明する浅溝素子分離（STI）技術に
より形成され、ほぼ半導体基板表面との段差が等しい。
そして、メモリアレー部には基板表面にゲート酸化（Si
O2)膜３が形成され、そのゲート酸化膜３上にポリシリ
コン４、チタンナイトライド（TiN）５およびタングス
テン（W）６から成る三層構造の低抵抗化されたゲート
電極が形成され、複数の転送MISFETを構成する。そし
て、そのゲート電極はシリコンナイトライド（SiN）で
覆われている。同様に、周辺回路部のMISFETも上記転送
MISFETと同一構成で形成されている。これらMISFETを覆
うように層間絶縁膜としてのシリコン酸化（SiO2)膜９
が基板１主面全体に形成されている。そして、このシリ
コン酸化膜９には基板内に選択的に設けられている半導
体領域（ソース・ドレイン）とコンタクトするための接
続穴（コンタクト穴）が形成されている。すなわち、ビ
ット線およびストレージノード用のコンタクト穴がこの
シリコン酸化膜９に設けられている。そして、そのコン
タクト穴にはチタンナイトライド（TiN）がプラグとし
て埋め込まれている。このシリコン酸化膜９上にはビッ
ト線601A、インターコネクト配線601Bが形成されてい
る。このビット線601Aおよびインターコネクト配線601B
を覆うように層間絶縁膜としてのシリコン酸化膜901が
形成されている。さらに、このシリコン酸化膜901に
は、上記シリコン酸化膜９のストレージノード用のコン
タクト穴に一致して（多少ずれていてもよい）、ストレ
ージノード用のコンタクト穴が設けられている。そし
て、そのストレージノード用のコンタクト穴にTiNプラ
グ502が形成されている。
【００１６】本発明によって特徴づけられた構成は、以
下に説明するこのシリコン酸化膜901上に形成されたメ
モリセルアレー部の電荷蓄積容量素子および周辺回路部
の配線より成る。
下に説明するこのシリコン酸化膜901上に形成されたメ
モリセルアレー部の電荷蓄積容量素子および周辺回路部
の配線より成る。
【００１７】メモリセルアレー部のシリコン酸化膜901
上にTiNプラグ502にコンタクトする電荷蓄積容量素子
（キャパシタ）の下部電極12が形成されている。一方、
周辺回路部のシリコン酸化膜901上には層間絶縁膜（第
１の層間絶縁膜）902,903が選択的に形成されている。
すなわち、周辺回路部の絶縁膜上方には周辺回路部を局
所的に覆う層間膜が形成され、この局所層間膜によりメ
モリセルアレー部はリセスに位置づけられることにな
る。
上にTiNプラグ502にコンタクトする電荷蓄積容量素子
（キャパシタ）の下部電極12が形成されている。一方、
周辺回路部のシリコン酸化膜901上には層間絶縁膜（第
１の層間絶縁膜）902,903が選択的に形成されている。
すなわち、周辺回路部の絶縁膜上方には周辺回路部を局
所的に覆う層間膜が形成され、この局所層間膜によりメ
モリセルアレー部はリセスに位置づけられることにな
る。
【００１８】そして、そのメモリセルアレー部（リセス
部）の下部電極12上それぞれには下部電極12Aがクラウ
ン型（筒状）に形成され、この下部電極12Aの高さは、
キャパシタ容量を増大させるために、周辺回路を覆う層
間絶縁膜（第１の層間絶縁膜）902,903表面を越える高
さを有している。言い換えると、周辺回路部を局所的に
覆う層間膜（第１の層間絶縁膜）902,903の上面が、該
メモリセルアレー部のキャパシタの上面よりも低い位置
にある。
部）の下部電極12上それぞれには下部電極12Aがクラウ
ン型（筒状）に形成され、この下部電極12Aの高さは、
キャパシタ容量を増大させるために、周辺回路を覆う層
間絶縁膜（第１の層間絶縁膜）902,903表面を越える高
さを有している。言い換えると、周辺回路部を局所的に
覆う層間膜（第１の層間絶縁膜）902,903の上面が、該
メモリセルアレー部のキャパシタの上面よりも低い位置
にある。
【００１９】この下部電極12A表面（内壁面および外壁
面）を覆うようにキャパシタの誘電体を構成する絶縁膜
が薄く被覆されている。図１にはその絶縁膜を示してい
ない。そして、メモリセルアレー部の複数のクラウン型
下部電極12A上には、共通のプレート電極を構成する上
部電極14が埋め込み形成され、その上部電極14表面は平
坦化されている。また、その上部電極14の一部は局所的
に覆う層間膜（第１の層間絶縁膜）902,903上に延在す
るようにパターン形成されている。この上部電極14およ
び周辺回路部を局所的に覆う層間膜（第１の層間絶縁
膜）902,903上全体を覆うように層間絶縁膜（第２の層
間絶縁膜）905が平坦形成されている。そして、この層
間絶縁膜（第２の層間絶縁膜）905には、上部電極14の
一部を露出するコンタクト穴および層間膜（第１の層間
絶縁膜）902,903のコンタクト穴内に埋め込まれたWプラ
グ605上部を露出するコンタクト穴がほぼ同じアスペク
ト比で形成されている。すなわち、これら複数のコンタ
クト穴は同時加工されたものである。そして、この間絶
縁膜（第２の層間絶縁膜）905に設けられたコンタクト
穴には、プレート電極引き出しWプラグ605Aおよび周辺
回路配線引き出しWプラグ605が埋め込み形成されてい
る。
面）を覆うようにキャパシタの誘電体を構成する絶縁膜
が薄く被覆されている。図１にはその絶縁膜を示してい
ない。そして、メモリセルアレー部の複数のクラウン型
下部電極12A上には、共通のプレート電極を構成する上
部電極14が埋め込み形成され、その上部電極14表面は平
坦化されている。また、その上部電極14の一部は局所的
に覆う層間膜（第１の層間絶縁膜）902,903上に延在す
るようにパターン形成されている。この上部電極14およ
び周辺回路部を局所的に覆う層間膜（第１の層間絶縁
膜）902,903上全体を覆うように層間絶縁膜（第２の層
間絶縁膜）905が平坦形成されている。そして、この層
間絶縁膜（第２の層間絶縁膜）905には、上部電極14の
一部を露出するコンタクト穴および層間膜（第１の層間
絶縁膜）902,903のコンタクト穴内に埋め込まれたWプラ
グ605上部を露出するコンタクト穴がほぼ同じアスペク
ト比で形成されている。すなわち、これら複数のコンタ
クト穴は同時加工されたものである。そして、この間絶
縁膜（第２の層間絶縁膜）905に設けられたコンタクト
穴には、プレート電極引き出しWプラグ605Aおよび周辺
回路配線引き出しWプラグ605が埋め込み形成されてい
る。
【００２０】段差がほとんどないこの層間絶縁膜（第２
の層間絶縁膜）905上には上記プレート電極引き出しWプ
ラグ605Aおよび周辺回路配線引き出しWプラグ605にそれ
ぞれ接続された複数の第１配線（チタンナイトライド／
アルミニウム／チタンナイトライド積層膜）5がパター
ン形成されている。そして、複数の第１配線5を覆うよ
うに層間絶縁膜（第２の層間絶縁膜）906が形成されて
いる。また、この層間絶縁膜（第３の層間絶縁膜）906
に設けられたコンタクト穴には、プレート電極引き出し
Wプラグ606が埋め込み形成されている。
の層間絶縁膜）905上には上記プレート電極引き出しWプ
ラグ605Aおよび周辺回路配線引き出しWプラグ605にそれ
ぞれ接続された複数の第１配線（チタンナイトライド／
アルミニウム／チタンナイトライド積層膜）5がパター
ン形成されている。そして、複数の第１配線5を覆うよ
うに層間絶縁膜（第２の層間絶縁膜）906が形成されて
いる。また、この層間絶縁膜（第３の層間絶縁膜）906
に設けられたコンタクト穴には、プレート電極引き出し
Wプラグ606が埋め込み形成されている。
【００２１】そして、段差がほとんどないこの層間絶縁
膜（第３の層間絶縁膜）906上には上記プレート電極引
き出しWプラグ606に接続された第２配線（チタンナイト
ライド／アルミニウム／チタンナイトライド積層膜）15
01がパターン形成されている。
膜（第３の層間絶縁膜）906上には上記プレート電極引
き出しWプラグ606に接続された第２配線（チタンナイト
ライド／アルミニウム／チタンナイトライド積層膜）15
01がパターン形成されている。
【００２２】つぎに、本発明の実施例を、データ対線構
造を有するDRAMを例に、図3から図30にその製造工程を
たどりながら詳細に説明する。
造を有するDRAMを例に、図3から図30にその製造工程を
たどりながら詳細に説明する。
【００２３】なお、本実施例において、メモリセルアレ
ー部とは、例えば、一つの転送MISFET(Metal Insulator
Semicondudtor Field Effect Transistor)と電荷蓄積
容量素子（キャパシタ）とを１メモリセルとし、そのメ
モリセルが一つの半導体チップに規則的に複数配置され
ている部分を言う。また、このメモリセルアレー部には
複数のダミーセル及びセンスアンプも含む。一方、周辺
回路部とはそのメモリセルアレー部以外、例えばアドレ
スデコーダ、入出力バッファ等を構成した部分を言う。
後述する他の実施例２、３においても同様とする。
ー部とは、例えば、一つの転送MISFET(Metal Insulator
Semicondudtor Field Effect Transistor)と電荷蓄積
容量素子（キャパシタ）とを１メモリセルとし、そのメ
モリセルが一つの半導体チップに規則的に複数配置され
ている部分を言う。また、このメモリセルアレー部には
複数のダミーセル及びセンスアンプも含む。一方、周辺
回路部とはそのメモリセルアレー部以外、例えばアドレ
スデコーダ、入出力バッファ等を構成した部分を言う。
後述する他の実施例２、３においても同様とする。
【００２４】まず始めに、半導体基板（１）を用意し
て、図3に示すように浅溝素子分離領域（２）を形成す
る。具体的な形成方法は、まず基板（１）表面の所望箇
所に深さ0.3umのトレンチ（溝）をドライエッチングに
より選択形成する。続いて、その基板（１）表面にウエ
ル及びパンチスルーストッパ領域を形成する為に、不純
物イオンを打ち込む。5nmのゲート酸化膜（３）を形成
した後に、50nmのノンドープのポリシリコン（４）を公
知のＣＶＤ(Chemical Vapor Deposition)法を用いて堆
積する。2極性ゲート形成の為に、Nゲート領域にはリン
イオンをエネルギー5keV、ドーズ量2e15cm-2の条件で打
ち込み、Pゲート領域にはボロンイオンをエネルギー2ke
V、ドーズ量2e15cm-2の条件で打ち込む。勿論、リンの
代わりにヒ素を、ボロンの代わりにBF2を用いても構わ
ない。続いて、ワード線抵抗を低減する為にTiN（５）
を20nm、W（６）を80nmスパッタする。TiN（５）はポリ
シリコン（４）とW（６）の間のシリサイド化反応を抑
える為であり、WNを代わりに用いることもできる。さら
に、自己整合コンタクト用として、ＣＶＤ法を用いてSi
N（７）を100nm堆積して図4のようになった。つづい
て、公知のドライエッチ法を用いて、図5のようにSiN/W
/TiN/poly-Siを加工し、ゲート電極を形成する。次に、
MOSFETの拡散層形成の為に、N 型のMOSFETにはヒ素イオ
ンをエネルギー20keV、ドーズ量1e15cm-2の条件で、P型
のMOSFETにはBF2イオンをエネルギー20keV、ドーズ量1e
13cm-2の条件で、打ち込む。さらにCVD法を用いてSiN
（７０１）を50nm堆積し図6のようになる。350nmの酸化
膜（９）をCVD法を用いて堆積し平坦化を行い、コンタ
クトホール加工のマスク用にSiN（７０２）を50nm堆積
し図7のようになる。レジストをマスクにSiN（７０２）
にビット線やストレージノード用の直径0.15unの穴を開
口し、このSiNをマスクに酸化膜加工を行い、下地SiN
（７０１）を露出させ図8のようになる。ゲート電極はS
iNで完全に覆われているので、酸化膜加工の際にゲート
電極が露出することはなかった。また、酸化膜加工の
際、加工マスクに用いたSiNは約30nm削れて残り20nmと
なった。このように酸化膜加工にレジストではなく、Si
Nを用いることによって、0.15umという微細な穴を加工
することが出来た。続いて、50nmのSiNドライエッチを
行い、基板に形成された拡散層表面を露出させた。勿
論、このエッチングでマスクに用いた表面のSiN（７０
２）も同時に除去される。この時、周辺回路のゲート上
には余分に100nmのSiNが堆積されているので、このゲー
ト直上のSiNの除去を行った。その為に、図9に示したよ
うに、周辺回路のゲート上を開口したレジストをマスク
にSiNドライエッチを行う。レジストを除去した後に、
拡散層抵抗及びコンタクト抵抗低減のための不純物打ち
込みを行う。先ず、P型拡散層領域をレジストで開口
し、BF2イオンをエネルギー20keV、ドーズ量1e15cm-2の
条件で打ち込む。続いて、レジストを除去した後、N型
拡散層領域をレジストで開口し、ヒ素イオンをエネルギ
ー15keV、ドーズ量1e15cm-2で、またリンイオンを、メ
モリセルトランジスタの電界緩和を目的として、エネル
ギー25keV、ドーズ量6e12cm-2の条件で打ち込む。次
に、TiNプラグの形成を行う。不純物打ち込みマスク用
のレジストを除去した後に、CVDにより100nmのTiN（５
０１）を堆積し、図10のようになる。TiNエッチバック
工程を行い、TiNプラグを形成し図11を得る。続いて、C
VDによりSiN（７０３）を20nm堆積した後に、図12のよ
うにメモリセルアレー部のビット線コンタクト（１０）
と周辺回路のコンタクトを開口する。次にビット線に用
いるW（６０１）を50nmスパッタする。さらにCVDにより
SiN（７０４）を50nm堆積し図13を得る。このSiN（７０
４）はゲート上のSiN（７）と同様に、後のメモリコン
タクト形成においてビット線との短絡を防止するための
ものである。続いて、レジストをマスクにSiN（７０
４）とW（６０１）をドライエッチし、メモリセルアレ
ー部ではビット線、周辺回路部ではインターコネクト配
線が図14のように形成される。更に、短絡防止の為、厚
さ50nmのSiN（７０５）を堆積し、層間絶縁膜として酸
化膜（９０１）を200nm堆積し、エッチバック工程によ
り平坦化し図15のようになる。次に、リンを4e20cm-3の
濃度で含むアモルファスシリコン（１２）を50nm堆積す
る。これはキャパシタ下部電極の一部となる。次はメモ
リコンタクト加工である。レジストをマスクにアモルフ
ァスシリコン（１２）にコンタクトを開口し、レジスト
を除去する。さらにアモルファスシリコンをマスクに酸
化膜とSiNのドライエッチを行い、図16のようになる。
この際、ビット線はSiNで完全に覆われているので、コ
ンタクト穴（１００１）形成時にWが露出することは無
い。続いて、CVDによりTiN（５０２）を堆積し、図17の
ようになる。TiNエッチバックによりTiNプラグを形成
し、表面のアモルファスシリコン（１２）をメモリセル
アレー部全体を覆うように加工し図18を得る。次は、メ
モリセルアレー部と周辺回路部との段差緩和の為のリセ
ス形成である。そのために酸化膜（９０２）を500nm堆
積し、その上にW（６０２）を50nmスパッタする。レジ
ストをマスクにW（６０２）を加工し、このWをマスクに
酸化膜及びSiNをドライエッチし図19のようになる。続
いて、W（６０３）を150nmスパッタし、エッチバックを
行い図20を得る。W（６０３）と後に堆積するシリコン
との反応を防止するために、酸化膜（９０３）を50nm堆
積し、ドライエッチによりリセスを加工し、図21のよう
になる。この時、アモルファスシリコン（１２）が酸化
膜エッチのストッパとなる。次に、キャパシタ下部電極
となるポリシリコン（１２０１）を900nm堆積する。勿
論、このポリシリコンにはリンを4e20cm-3の濃度でドー
プされている。次にポリシリコンの平坦化を行う。さら
に図22のように、段差底部（メモリセルアレー部）に厚
さ0.6umのレジスト（１１０１）を塗布する。再度、レ
ジストを塗布し全面を平坦化させ、エッチバック工程に
より、レジストとポリシリコンを加工し図23を得る。次
は、キャパシタ下部電極加工である。図24のように、レ
ジストをマスクにポリシリコンを100nmエッチングす
る。次に、酸化膜（９０４）を50nm堆積し側壁膜形成工
程を施し、図25となる。さらに、この酸化膜（９０４）
をマスクにポリシリコンをドライエッチし図26となる。
メモリセルアレー部の酸化膜（９０４）を除去し、キャ
パシタ絶縁膜として実効酸化膜厚3.3nmのタンタルオキ
サイドを堆積し、上部電極となるTiN（１４）を100nm堆
積する。さらにドライエッチにより、TiN（１４）を加
工し図27となる。続いて、層間絶縁膜として酸化膜（９
０５）を300nm堆積し平坦化させ、W（６０４）を50nmス
パッタし図28となる。レジストをマスクにW（６０４）
を加工し、WをマスクにSiO2を加工し図29を得る。続い
て、CVDによりW（６０５）を150nm堆積し、Wを200nmエ
ッチバックし、図30となった。最後にAl配線を2層形成
し、図1に示すような所望の半導体記憶装置を得た。
て、図3に示すように浅溝素子分離領域（２）を形成す
る。具体的な形成方法は、まず基板（１）表面の所望箇
所に深さ0.3umのトレンチ（溝）をドライエッチングに
より選択形成する。続いて、その基板（１）表面にウエ
ル及びパンチスルーストッパ領域を形成する為に、不純
物イオンを打ち込む。5nmのゲート酸化膜（３）を形成
した後に、50nmのノンドープのポリシリコン（４）を公
知のＣＶＤ(Chemical Vapor Deposition)法を用いて堆
積する。2極性ゲート形成の為に、Nゲート領域にはリン
イオンをエネルギー5keV、ドーズ量2e15cm-2の条件で打
ち込み、Pゲート領域にはボロンイオンをエネルギー2ke
V、ドーズ量2e15cm-2の条件で打ち込む。勿論、リンの
代わりにヒ素を、ボロンの代わりにBF2を用いても構わ
ない。続いて、ワード線抵抗を低減する為にTiN（５）
を20nm、W（６）を80nmスパッタする。TiN（５）はポリ
シリコン（４）とW（６）の間のシリサイド化反応を抑
える為であり、WNを代わりに用いることもできる。さら
に、自己整合コンタクト用として、ＣＶＤ法を用いてSi
N（７）を100nm堆積して図4のようになった。つづい
て、公知のドライエッチ法を用いて、図5のようにSiN/W
/TiN/poly-Siを加工し、ゲート電極を形成する。次に、
MOSFETの拡散層形成の為に、N 型のMOSFETにはヒ素イオ
ンをエネルギー20keV、ドーズ量1e15cm-2の条件で、P型
のMOSFETにはBF2イオンをエネルギー20keV、ドーズ量1e
13cm-2の条件で、打ち込む。さらにCVD法を用いてSiN
（７０１）を50nm堆積し図6のようになる。350nmの酸化
膜（９）をCVD法を用いて堆積し平坦化を行い、コンタ
クトホール加工のマスク用にSiN（７０２）を50nm堆積
し図7のようになる。レジストをマスクにSiN（７０２）
にビット線やストレージノード用の直径0.15unの穴を開
口し、このSiNをマスクに酸化膜加工を行い、下地SiN
（７０１）を露出させ図8のようになる。ゲート電極はS
iNで完全に覆われているので、酸化膜加工の際にゲート
電極が露出することはなかった。また、酸化膜加工の
際、加工マスクに用いたSiNは約30nm削れて残り20nmと
なった。このように酸化膜加工にレジストではなく、Si
Nを用いることによって、0.15umという微細な穴を加工
することが出来た。続いて、50nmのSiNドライエッチを
行い、基板に形成された拡散層表面を露出させた。勿
論、このエッチングでマスクに用いた表面のSiN（７０
２）も同時に除去される。この時、周辺回路のゲート上
には余分に100nmのSiNが堆積されているので、このゲー
ト直上のSiNの除去を行った。その為に、図9に示したよ
うに、周辺回路のゲート上を開口したレジストをマスク
にSiNドライエッチを行う。レジストを除去した後に、
拡散層抵抗及びコンタクト抵抗低減のための不純物打ち
込みを行う。先ず、P型拡散層領域をレジストで開口
し、BF2イオンをエネルギー20keV、ドーズ量1e15cm-2の
条件で打ち込む。続いて、レジストを除去した後、N型
拡散層領域をレジストで開口し、ヒ素イオンをエネルギ
ー15keV、ドーズ量1e15cm-2で、またリンイオンを、メ
モリセルトランジスタの電界緩和を目的として、エネル
ギー25keV、ドーズ量6e12cm-2の条件で打ち込む。次
に、TiNプラグの形成を行う。不純物打ち込みマスク用
のレジストを除去した後に、CVDにより100nmのTiN（５
０１）を堆積し、図10のようになる。TiNエッチバック
工程を行い、TiNプラグを形成し図11を得る。続いて、C
VDによりSiN（７０３）を20nm堆積した後に、図12のよ
うにメモリセルアレー部のビット線コンタクト（１０）
と周辺回路のコンタクトを開口する。次にビット線に用
いるW（６０１）を50nmスパッタする。さらにCVDにより
SiN（７０４）を50nm堆積し図13を得る。このSiN（７０
４）はゲート上のSiN（７）と同様に、後のメモリコン
タクト形成においてビット線との短絡を防止するための
ものである。続いて、レジストをマスクにSiN（７０
４）とW（６０１）をドライエッチし、メモリセルアレ
ー部ではビット線、周辺回路部ではインターコネクト配
線が図14のように形成される。更に、短絡防止の為、厚
さ50nmのSiN（７０５）を堆積し、層間絶縁膜として酸
化膜（９０１）を200nm堆積し、エッチバック工程によ
り平坦化し図15のようになる。次に、リンを4e20cm-3の
濃度で含むアモルファスシリコン（１２）を50nm堆積す
る。これはキャパシタ下部電極の一部となる。次はメモ
リコンタクト加工である。レジストをマスクにアモルフ
ァスシリコン（１２）にコンタクトを開口し、レジスト
を除去する。さらにアモルファスシリコンをマスクに酸
化膜とSiNのドライエッチを行い、図16のようになる。
この際、ビット線はSiNで完全に覆われているので、コ
ンタクト穴（１００１）形成時にWが露出することは無
い。続いて、CVDによりTiN（５０２）を堆積し、図17の
ようになる。TiNエッチバックによりTiNプラグを形成
し、表面のアモルファスシリコン（１２）をメモリセル
アレー部全体を覆うように加工し図18を得る。次は、メ
モリセルアレー部と周辺回路部との段差緩和の為のリセ
ス形成である。そのために酸化膜（９０２）を500nm堆
積し、その上にW（６０２）を50nmスパッタする。レジ
ストをマスクにW（６０２）を加工し、このWをマスクに
酸化膜及びSiNをドライエッチし図19のようになる。続
いて、W（６０３）を150nmスパッタし、エッチバックを
行い図20を得る。W（６０３）と後に堆積するシリコン
との反応を防止するために、酸化膜（９０３）を50nm堆
積し、ドライエッチによりリセスを加工し、図21のよう
になる。この時、アモルファスシリコン（１２）が酸化
膜エッチのストッパとなる。次に、キャパシタ下部電極
となるポリシリコン（１２０１）を900nm堆積する。勿
論、このポリシリコンにはリンを4e20cm-3の濃度でドー
プされている。次にポリシリコンの平坦化を行う。さら
に図22のように、段差底部（メモリセルアレー部）に厚
さ0.6umのレジスト（１１０１）を塗布する。再度、レ
ジストを塗布し全面を平坦化させ、エッチバック工程に
より、レジストとポリシリコンを加工し図23を得る。次
は、キャパシタ下部電極加工である。図24のように、レ
ジストをマスクにポリシリコンを100nmエッチングす
る。次に、酸化膜（９０４）を50nm堆積し側壁膜形成工
程を施し、図25となる。さらに、この酸化膜（９０４）
をマスクにポリシリコンをドライエッチし図26となる。
メモリセルアレー部の酸化膜（９０４）を除去し、キャ
パシタ絶縁膜として実効酸化膜厚3.3nmのタンタルオキ
サイドを堆積し、上部電極となるTiN（１４）を100nm堆
積する。さらにドライエッチにより、TiN（１４）を加
工し図27となる。続いて、層間絶縁膜として酸化膜（９
０５）を300nm堆積し平坦化させ、W（６０４）を50nmス
パッタし図28となる。レジストをマスクにW（６０４）
を加工し、WをマスクにSiO2を加工し図29を得る。続い
て、CVDによりW（６０５）を150nm堆積し、Wを200nmエ
ッチバックし、図30となった。最後にAl配線を2層形成
し、図1に示すような所望の半導体記憶装置を得た。
【００２５】実施例２ 本実施例も、リセス構造を設けることによりメモリセル
アレー部と周辺回路部の段差を緩和した王冠型DRAMであ
る。実施例１とは下部電極の形成法が異なる。本実施例
の製造工程において、実施例１で述べた図15までの製造
工程とは同じである。さて、図15の状態から、CVD法に
よりSiN（７０６）を50nm堆積し、レジストをマスクにS
iNにコンタクトを開口し、酸化膜とSiNのドライエッチ
を行い、TiNのプラグ電極を形成し、図31のようにな
る。このSiNは後のキャパシタ加工時のエッチストッパ
として用いる。続いて、リンを4e20cm-3の濃度で含むポ
リシリコン（１２０２）を100nm堆積し、ドライエッチ
によりポリシリコンとSiNを加工し図32を得る。次に、
酸化膜（９０７）を500nm、タングステンを50nm堆積す
る。次いで、レジストをマスクにタングステンを開口
し、レジスト除去後、酸化膜とSiNをドライエッチす
る。さらに、図33のように、エッチバック工程によりW
プラグ（６０７）を形成する。続いて、厚さ300nmの酸
化膜（９０８）、100nmのSiN（７０７）を堆積し、周辺
回路全体を覆うようにSiNを加工し図34を得る。次に、
図35のように、メモリアレー部においてSiNと酸化膜を
ドライエッチし、下地のポリシリコン（１２０２）を露
出させる。さらに、リンを高濃度に含む厚さ50nmのポリ
シリコン（１２０３）をCVDにより堆積し、続いてポリ
シリコン（１２０３）を150nmドライエッチし、下地のS
iN（７０６）を露出させて図36のようになる。この結
果、周辺回路部は上部はSiN（７０７）で、側面部はポ
リシリコン（１２０３）で覆われており、メモリセルア
レー部でのみ酸化膜（９０８）が露出している。ウエッ
トエッチにより、メモリセルアレー部の酸化膜を除去し
て図37を得る。キャパシタ絶縁膜として、実効酸化膜厚
3.3nmのタンタルオキサイドを堆積し、さらに上部電極
として厚さ100nmのTiN（１４０１）を堆積し、ドライエ
ッチによりTiN（１４０１）とSiN （７０７）を加工し
図38のようになった。この後、実施例１と同様に２層の
アルミ配線を施し、所望の半導体記憶装置を得た。
アレー部と周辺回路部の段差を緩和した王冠型DRAMであ
る。実施例１とは下部電極の形成法が異なる。本実施例
の製造工程において、実施例１で述べた図15までの製造
工程とは同じである。さて、図15の状態から、CVD法に
よりSiN（７０６）を50nm堆積し、レジストをマスクにS
iNにコンタクトを開口し、酸化膜とSiNのドライエッチ
を行い、TiNのプラグ電極を形成し、図31のようにな
る。このSiNは後のキャパシタ加工時のエッチストッパ
として用いる。続いて、リンを4e20cm-3の濃度で含むポ
リシリコン（１２０２）を100nm堆積し、ドライエッチ
によりポリシリコンとSiNを加工し図32を得る。次に、
酸化膜（９０７）を500nm、タングステンを50nm堆積す
る。次いで、レジストをマスクにタングステンを開口
し、レジスト除去後、酸化膜とSiNをドライエッチす
る。さらに、図33のように、エッチバック工程によりW
プラグ（６０７）を形成する。続いて、厚さ300nmの酸
化膜（９０８）、100nmのSiN（７０７）を堆積し、周辺
回路全体を覆うようにSiNを加工し図34を得る。次に、
図35のように、メモリアレー部においてSiNと酸化膜を
ドライエッチし、下地のポリシリコン（１２０２）を露
出させる。さらに、リンを高濃度に含む厚さ50nmのポリ
シリコン（１２０３）をCVDにより堆積し、続いてポリ
シリコン（１２０３）を150nmドライエッチし、下地のS
iN（７０６）を露出させて図36のようになる。この結
果、周辺回路部は上部はSiN（７０７）で、側面部はポ
リシリコン（１２０３）で覆われており、メモリセルア
レー部でのみ酸化膜（９０８）が露出している。ウエッ
トエッチにより、メモリセルアレー部の酸化膜を除去し
て図37を得る。キャパシタ絶縁膜として、実効酸化膜厚
3.3nmのタンタルオキサイドを堆積し、さらに上部電極
として厚さ100nmのTiN（１４０１）を堆積し、ドライエ
ッチによりTiN（１４０１）とSiN （７０７）を加工し
図38のようになった。この後、実施例１と同様に２層の
アルミ配線を施し、所望の半導体記憶装置を得た。
【００２６】実施例３ 本実施例は下部電極として、酸化膜トレンチの内壁に堆
積されたポリシリコン膜を用いるものである。図31に示
した工程までは、実施例1及び2で述べた工程と同様であ
る。
積されたポリシリコン膜を用いるものである。図31に示
した工程までは、実施例1及び2で述べた工程と同様であ
る。
【００２７】さて、図31の状態から、メモリセルアレー
部を覆うようにSiN（７０８）を加工し、図39のように
なる。さらに酸化膜（９０９）を500nm、タングステン
（６０８）を50nm堆積し、レジストをマスクにタングス
テンを加工し、タングステンをマスクにSiO2とSiNを加
工し図40を得る。図41のようにエッチバック工程により
Wプラグ（６０９）を形成する。次いで、酸化膜（９１
０）を300nm、SiN（７０９）を100nm堆積し、周辺回路
部を覆うようにSiNを加工し、図42のようになる。次
に、図43に示したように、SiNとSiO2を加工し、メモリ
セルアレー部にトレンチを形成する。さらに、リンを4e
20cm-3の濃度で含むポリシリコン（１２０４）を50nmの
厚さで堆積する。エッチバック工程により、レジスト
（１１０２）をトレンチ内に埋め込み、図44となる。続
いて、ドライエッチにより、表面に露出したポリシリコ
ン（１２０４）を取り除き、レジストを除去して図45の
ようになる。さらに、キャパシタ絶縁膜として実効酸化
膜厚3.3nmのタンタルオキサイドを堆積させ、上部電極
となるTiN（１４０２）を100nm堆積し、ドライエッチに
よりTiNとSiNを加工し図46のようになる。この後、実施
例１と同様に、２層のアルミ配線を施し、所望の半導体
記憶装置を得た。
部を覆うようにSiN（７０８）を加工し、図39のように
なる。さらに酸化膜（９０９）を500nm、タングステン
（６０８）を50nm堆積し、レジストをマスクにタングス
テンを加工し、タングステンをマスクにSiO2とSiNを加
工し図40を得る。図41のようにエッチバック工程により
Wプラグ（６０９）を形成する。次いで、酸化膜（９１
０）を300nm、SiN（７０９）を100nm堆積し、周辺回路
部を覆うようにSiNを加工し、図42のようになる。次
に、図43に示したように、SiNとSiO2を加工し、メモリ
セルアレー部にトレンチを形成する。さらに、リンを4e
20cm-3の濃度で含むポリシリコン（１２０４）を50nmの
厚さで堆積する。エッチバック工程により、レジスト
（１１０２）をトレンチ内に埋め込み、図44となる。続
いて、ドライエッチにより、表面に露出したポリシリコ
ン（１２０４）を取り除き、レジストを除去して図45の
ようになる。さらに、キャパシタ絶縁膜として実効酸化
膜厚3.3nmのタンタルオキサイドを堆積させ、上部電極
となるTiN（１４０２）を100nm堆積し、ドライエッチに
よりTiNとSiNを加工し図46のようになる。この後、実施
例１と同様に、２層のアルミ配線を施し、所望の半導体
記憶装置を得た。
【００２８】本発明におけるＤＲＡＭチップの平面レイ
アウトの一実施例を図４７に示す。図４７において、４
つのメモリセルアレー部（１６）を囲むように周辺回路
部（１８）が十文字配置されている。そして、この周辺
回路部（１８）にはメモリセルアレー部（１６）をくり
貫いた形で層間絶縁膜１７（第１の層間絶縁膜）が形成
されているものである。そしてさらに、チップ（１）の
長手方向中央に位置した周辺回路部（１８）主面上には
ボンデイングパッドＢＰが直線的に設けられている。
アウトの一実施例を図４７に示す。図４７において、４
つのメモリセルアレー部（１６）を囲むように周辺回路
部（１８）が十文字配置されている。そして、この周辺
回路部（１８）にはメモリセルアレー部（１６）をくり
貫いた形で層間絶縁膜１７（第１の層間絶縁膜）が形成
されているものである。そしてさらに、チップ（１）の
長手方向中央に位置した周辺回路部（１８）主面上には
ボンデイングパッドＢＰが直線的に設けられている。
【００２９】次に、本発明におけるＤＲＡＭチップの平
面レイアウトの他の実施例を図４８に示す。図４８に示
したＤＲＡＭチップは１ギガ以上の大容量のＤＲＡＭを
構成している。図４８において、複数のメモリセルアレ
ー部（１６）はチップ外周の周辺回路部（１８）および
Ｘ１，Ｘ２方向およびＹ１，Ｙ２方向の周辺回路部（１
８）で囲まれている。そして、この周辺回路部（１８）
にはメモリセルアレー部（１６）をくり貫いた形で層間
絶縁膜１７（第１の層間絶縁膜）が形成されているもの
である。なお、、チップ（１）の長手方向Ｘ１，Ｘ２方
向に位置した周辺回路部（１８）主面にボンデイングパ
ッド（図示せず）が一列（Ｘ１またはＸ２）もしくは二
列（Ｘ１およびＸ２）に直線的に設けられている。図４
９には、本発明におけるメモリセルアレー部における層
レイアウトを示す。本発明においては耐ノイズ性に優れ
る折り返しデータ線構造を用いている。素子形成領域
（１９）をT型にすることにより、データ線（２１）を
直線形状とし、リソグラフィとして解像容易な構造とし
ている。データ線の幅と間隔は共には0.16ミクロンであ
った。ワード線（２０）は幅0.15ミクロン、ピッチ0.32
ミクロンで配置した。ストレジノードコンタクト（２
２）及びビット線コンタクト（２３）は0.15ミクロン角
であった。
面レイアウトの他の実施例を図４８に示す。図４８に示
したＤＲＡＭチップは１ギガ以上の大容量のＤＲＡＭを
構成している。図４８において、複数のメモリセルアレ
ー部（１６）はチップ外周の周辺回路部（１８）および
Ｘ１，Ｘ２方向およびＹ１，Ｙ２方向の周辺回路部（１
８）で囲まれている。そして、この周辺回路部（１８）
にはメモリセルアレー部（１６）をくり貫いた形で層間
絶縁膜１７（第１の層間絶縁膜）が形成されているもの
である。なお、、チップ（１）の長手方向Ｘ１，Ｘ２方
向に位置した周辺回路部（１８）主面にボンデイングパ
ッド（図示せず）が一列（Ｘ１またはＸ２）もしくは二
列（Ｘ１およびＸ２）に直線的に設けられている。図４
９には、本発明におけるメモリセルアレー部における層
レイアウトを示す。本発明においては耐ノイズ性に優れ
る折り返しデータ線構造を用いている。素子形成領域
（１９）をT型にすることにより、データ線（２１）を
直線形状とし、リソグラフィとして解像容易な構造とし
ている。データ線の幅と間隔は共には0.16ミクロンであ
った。ワード線（２０）は幅0.15ミクロン、ピッチ0.32
ミクロンで配置した。ストレジノードコンタクト（２
２）及びビット線コンタクト（２３）は0.15ミクロン角
であった。
【００３０】実施例４ 図５０に本実施例の断面図を示す。本実施例においては
周辺回路におけるプラグ接続を異種材料により形成し
た。製造工程は実施例１と同様である。下部プラグ24は
メモリセルにおけるキャパシタ工程前に形成されるの
で、800℃程度の耐熱性が要求される。こうした観点か
ら、下部プラグ24の材料としてタングステンを用いた。
一方、上部プラグ2401はキャパシタ工程の後に形成され
るので、耐熱性は必要ではない。すなわち、上記温度以
下の融点を有する導電材料が用いられる。そこで、材料
としては低抵抗であるアルミニウムを用いた。勿論、上
部プラグ2401としては銅の使用も可能である。また、配
線層間の接続プラグ2402としてはアルミニウムを用いた
が、耐熱性は要求されないので、銅やタングステンの使
用も可能である。
周辺回路におけるプラグ接続を異種材料により形成し
た。製造工程は実施例１と同様である。下部プラグ24は
メモリセルにおけるキャパシタ工程前に形成されるの
で、800℃程度の耐熱性が要求される。こうした観点か
ら、下部プラグ24の材料としてタングステンを用いた。
一方、上部プラグ2401はキャパシタ工程の後に形成され
るので、耐熱性は必要ではない。すなわち、上記温度以
下の融点を有する導電材料が用いられる。そこで、材料
としては低抵抗であるアルミニウムを用いた。勿論、上
部プラグ2401としては銅の使用も可能である。また、配
線層間の接続プラグ2402としてはアルミニウムを用いた
が、耐熱性は要求されないので、銅やタングステンの使
用も可能である。
【００３１】実施例５ 図５１に本実施例の断面図を示す。本実施例において
も、製造工程しては、まず周辺回路領域における下部プ
ラグ24、次にメモリセルキャパシタ、続いて周辺回路領
域における上部プラグ2401の順に形成した。本実施例の
場合、キャパシタは、ビット線の上に堆積した酸化膜の
トレンチ内に形成した。この場合、円筒型下部電極の内
側だけが用いられる為、キャパシタ表面積としてはこれ
までの実施例の約半分となる。この結果、必要な容量を
確保するためのキャパシタ高さは約1.5ミクロンであっ
たが、周辺回路とメモリアレーの間に段差が生じないと
いう、これまでの実施例には無い特長がある。この時、
図５１に示したように、キャパシタ上部電極14が、周辺
回路における下部プラグ24よりも高い位置に存在するの
で、キャパシタ上部電極14への給電を配線15からではな
く、配線1501から取った。こうして、コンタクトの数が
減った結果として、配線15のレイアウトに余裕ができる
という特長がある。
も、製造工程しては、まず周辺回路領域における下部プ
ラグ24、次にメモリセルキャパシタ、続いて周辺回路領
域における上部プラグ2401の順に形成した。本実施例の
場合、キャパシタは、ビット線の上に堆積した酸化膜の
トレンチ内に形成した。この場合、円筒型下部電極の内
側だけが用いられる為、キャパシタ表面積としてはこれ
までの実施例の約半分となる。この結果、必要な容量を
確保するためのキャパシタ高さは約1.5ミクロンであっ
たが、周辺回路とメモリアレーの間に段差が生じないと
いう、これまでの実施例には無い特長がある。この時、
図５１に示したように、キャパシタ上部電極14が、周辺
回路における下部プラグ24よりも高い位置に存在するの
で、キャパシタ上部電極14への給電を配線15からではな
く、配線1501から取った。こうして、コンタクトの数が
減った結果として、配線15のレイアウトに余裕ができる
という特長がある。
【００３２】実施例６ 図５２に本実施例の断面図を示す。本実施例の特徴はキ
ャパシタにある。即ち、円筒型下部電極の下半分におい
ては内側だけを、上半分においては電極の両面を、キャ
パシタの対向表面積として用いる構造とした。この結
果、実施例５（図５１）の場合よりも、キャパシタ表面
積を増大できるので、キャパシタの高さを低減できた。
ャパシタにある。即ち、円筒型下部電極の下半分におい
ては内側だけを、上半分においては電極の両面を、キャ
パシタの対向表面積として用いる構造とした。この結
果、実施例５（図５１）の場合よりも、キャパシタ表面
積を増大できるので、キャパシタの高さを低減できた。
【００３３】実施例７ メモリアレー部のプラグ材料として、ポリシリコンを用
いた場合の断面図を図５３に示す。この結果、金属汚染
を軽減し、メモリアレーにおけるリーク電流を減少させ
ることができた。
いた場合の断面図を図５３に示す。この結果、金属汚染
を軽減し、メモリアレーにおけるリーク電流を減少させ
ることができた。
【００３４】実施例８ 図５４〜５６には下部電極に凹凸を形成した場合の実施
例を示す。それぞれ、キャパシタの形成法が異なる。こ
の結果、キャパシタの表面積が、増大し、高さを2/3か
ら1/2に低減できた。本実施例においては凹凸の形成に
はラグドポリシリコン(Rugged Polysilicon)のエッチバ
ックを用いたが、HSG(Hemispherical Grain)により形成
することも可能である。
例を示す。それぞれ、キャパシタの形成法が異なる。こ
の結果、キャパシタの表面積が、増大し、高さを2/3か
ら1/2に低減できた。本実施例においては凹凸の形成に
はラグドポリシリコン(Rugged Polysilicon)のエッチバ
ックを用いたが、HSG(Hemispherical Grain)により形成
することも可能である。
【００３５】実施例９ 図５７にキャパシタ絶縁膜として、BSTやPZTなどの高誘
電体膜を用いた本実施例の断面図を示す。こうした膜の
場合、下部電極として白金(Pt)やルテニウムオキサイド
(RuO)が用いられるが、CVD工程が難しい為、立体電極形
成が困難という問題点があった。本実施例はこの問題点
を解決するものである。即ち、実施例１の図２４から図
２６に示したような、リング形状の酸化膜ハードマスク
を用いることによって、ルテニウムオキサイドからなる
下部電極25を立体形状に加工することができ、必要な容
量を確保することができた。勿論、下部電極として白金
を用いることは可能である。また、本実施例においては
キャパシタ上部電極1403としてAl/TiNを用いたが、勿論
ルテニウムやルテニウムオキサイドの使用も可能であ
る。
電体膜を用いた本実施例の断面図を示す。こうした膜の
場合、下部電極として白金(Pt)やルテニウムオキサイド
(RuO)が用いられるが、CVD工程が難しい為、立体電極形
成が困難という問題点があった。本実施例はこの問題点
を解決するものである。即ち、実施例１の図２４から図
２６に示したような、リング形状の酸化膜ハードマスク
を用いることによって、ルテニウムオキサイドからなる
下部電極25を立体形状に加工することができ、必要な容
量を確保することができた。勿論、下部電極として白金
を用いることは可能である。また、本実施例においては
キャパシタ上部電極1403としてAl/TiNを用いたが、勿論
ルテニウムやルテニウムオキサイドの使用も可能であ
る。
【００３６】
【発明の効果】本発明には、集積度の増大と共に深刻な
問題となるメモリセルアレー部と周辺回路部との間の高
段差を緩和し、後の配線工程を容易にするという効果が
ある。また、ビット線を形成した後に、段差を緩和させ
るので、浅溝素子分離の適用も可能である。更に、周辺
回路から引き上げるプラグを複数段つないでいくので、
コンタクト穴のアスペクト比を小さくでき、プロセスの
信頼性も向上させるという特長を持つ。
問題となるメモリセルアレー部と周辺回路部との間の高
段差を緩和し、後の配線工程を容易にするという効果が
ある。また、ビット線を形成した後に、段差を緩和させ
るので、浅溝素子分離の適用も可能である。更に、周辺
回路から引き上げるプラグを複数段つないでいくので、
コンタクト穴のアスペクト比を小さくでき、プロセスの
信頼性も向上させるという特長を持つ。
【図１】本発明の半導体記憶装置の断面図である。
【図２】従来技術の断面図である。
【図３】本発明の半導体記憶装置の１製造工程における
断面図である。
断面図である。
【図４】本発明の半導体記憶装置の１製造工程における
断面図である。
断面図である。
【図５】本発明の半導体記憶装置の１製造工程における
断面図である。
断面図である。
【図６】本発明の半導体記憶装置の１製造工程における
断面図である。
断面図である。
【図７】本発明の半導体記憶装置の１製造工程における
断面図である。
断面図である。
【図８】本発明の半導体記憶装置の１製造工程における
断面図である。
断面図である。
【図９】本発明の半導体記憶装置の１製造工程における
断面図である。
断面図である。
【図１０】本発明の半導体記憶装置の１製造工程におけ
る断面図である。
る断面図である。
【図１１】本発明の半導体記憶装置の１製造工程におけ
る断面図である。
る断面図である。
【図１２】本発明の半導体記憶装置の１製造工程におけ
る断面図である。
る断面図である。
【図１３】本発明の半導体記憶装置の１製造工程におけ
る断面図である。
る断面図である。
【図１４】本発明の半導体記憶装置の１製造工程におけ
る断面図である。
る断面図である。
【図１５】本発明の半導体記憶装置の１製造工程におけ
る断面図である。
る断面図である。
【図１６】本発明の半導体記憶装置の１製造工程におけ
る断面図である。
る断面図である。
【図１７】本発明の半導体記憶装置の１製造工程におけ
る断面図である。
る断面図である。
【図１８】本発明の半導体記憶装置の１製造工程におけ
る断面図である。
る断面図である。
【図１９】本発明の半導体記憶装置の１製造工程におけ
る断面図である。
る断面図である。
【図２０】本発明の半導体記憶装置の１製造工程におけ
る断面図である。
る断面図である。
【図２１】本発明の半導体記憶装置の１製造工程におけ
る断面図である。
る断面図である。
【図２２】本発明の半導体記憶装置の１製造工程におけ
る断面図である。
る断面図である。
【図２３】本発明の半導体記憶装置の１製造工程におけ
る断面図である。
る断面図である。
【図２４】本発明の半導体記憶装置の１製造工程におけ
る断面図である。
る断面図である。
【図２５】本発明の半導体記憶装置の１製造工程におけ
る断面図である。
る断面図である。
【図２６】本発明の半導体記憶装置の１製造工程におけ
る断面図である。
る断面図である。
【図２７】本発明の半導体記憶装置の１製造工程におけ
る断面図である。
る断面図である。
【図２８】本発明の半導体記憶装置の１製造工程におけ
る断面図である。
る断面図である。
【図２９】本発明の半導体記憶装置の１製造工程におけ
る断面図である。
る断面図である。
【図３０】本発明の半導体記憶装置の１製造工程におけ
る断面図である。
る断面図である。
【図３１】本発明の半導体記憶装置の１製造工程におけ
る断面図である。
る断面図である。
【図３２】本発明の半導体記憶装置の１製造工程におけ
る断面図である。
る断面図である。
【図３３】本発明の半導体記憶装置の１製造工程におけ
る断面図である。
る断面図である。
【図３４】本発明の半導体記憶装置の１製造工程におけ
る断面図である。
る断面図である。
【図３５】本発明の半導体記憶装置の１製造工程におけ
る断面図である。
る断面図である。
【図３６】本発明の半導体記憶装置の１製造工程におけ
る断面図である。
る断面図である。
【図３７】本発明の半導体記憶装置の１製造工程におけ
る断面図である。
る断面図である。
【図３８】本発明の半導体記憶装置の１製造工程におけ
る断面図である。
る断面図である。
【図３９】本発明の半導体記憶装置の１製造工程におけ
る断面図である。
る断面図である。
【図４０】本発明の半導体記憶装置の１製造工程におけ
る断面図である。
る断面図である。
【図４１】本発明の半導体記憶装置の１製造工程におけ
る断面図である。
る断面図である。
【図４２】本発明の半導体記憶装置の１製造工程におけ
る断面図である。
る断面図である。
【図４３】本発明の半導体記憶装置の１製造工程におけ
る断面図である。
る断面図である。
【図４４】本発明の半導体記憶装置の１製造工程におけ
る断面図である。
る断面図である。
【図４５】本発明の半導体記憶装置の１製造工程におけ
る断面図である。
る断面図である。
【図４６】本発明の半導体記憶装置の１製造工程におけ
る断面図である。
る断面図である。
【図４７】本発明の一実施形態の半導体記憶装置（チッ
プレイアウト）を示す平面図である。
プレイアウト）を示す平面図である。
【図４８】本発明の他の実施形態の半導体記憶装置（チ
ップレイアウト）を示す平面図である。
ップレイアウト）を示す平面図である。
【図４９】本発明の半導体記憶装置のマスクレイアウト
を示す平面図である。
を示す平面図である。
【図５０】本発明の半導体記憶装置の１製造工程におけ
る断面図である。
る断面図である。
【図５１】本発明の半導体記憶装置の１製造工程におけ
る断面図である。
る断面図である。
【図５２】本発明の半導体記憶装置の１製造工程におけ
る断面図である。
る断面図である。
【図５３】本発明の半導体記憶装置の１製造工程におけ
る断面図である。
る断面図である。
【図５４】本発明の半導体記憶装置の１製造工程におけ
る断面図である。
る断面図である。
【図５５】本発明の半導体記憶装置の１製造工程におけ
る断面図である。
る断面図である。
【図５６】本発明の半導体記憶装置の１製造工程におけ
る断面図である。
る断面図である。
【図５７】本発明の半導体記憶装置の１製造工程におけ
る断面図である。
る断面図である。
１−半導体基板２−素子間分離酸化膜３−ゲート酸化膜
４−ポリシリコン５、５０１、５０２…チタンナイトラ
イド６、６０１〜６０６…タングステン７、７０１〜７
０９…シリコンナイトライド８、８０１、８０２…不純
物拡散層９、９０１〜９１０…シリコン酸化膜１０、１
００１〜１００３…コンタクト穴１１、１１０１、１１
０２…レジスト１２、１２０１〜１２０３…ポリシリコ
ン１３…キャパシタ絶縁膜１４、１４０１、１４０２、
１４０３…キャパシタ上部電極１５、１５０１…チタン
ナイトライド／アルミニウム／チタンナイトライド積層
膜 １６…メモリセルアレー部１７…リセス形成領域１８…
周辺回路部。１９…セルトランジスタ形成領域。２０…
ワード線。２１…ビット線。２２…ストレジノードコン
タクト。２３…ビット線コンタクト。２４、２４０１、
２４０２…プラグ電極２５…ルテニウムオキサイド。
４−ポリシリコン５、５０１、５０２…チタンナイトラ
イド６、６０１〜６０６…タングステン７、７０１〜７
０９…シリコンナイトライド８、８０１、８０２…不純
物拡散層９、９０１〜９１０…シリコン酸化膜１０、１
００１〜１００３…コンタクト穴１１、１１０１、１１
０２…レジスト１２、１２０１〜１２０３…ポリシリコ
ン１３…キャパシタ絶縁膜１４、１４０１、１４０２、
１４０３…キャパシタ上部電極１５、１５０１…チタン
ナイトライド／アルミニウム／チタンナイトライド積層
膜 １６…メモリセルアレー部１７…リセス形成領域１８…
周辺回路部。１９…セルトランジスタ形成領域。２０…
ワード線。２１…ビット線。２２…ストレジノードコン
タクト。２３…ビット線コンタクト。２４、２４０１、
２４０２…プラグ電極２５…ルテニウムオキサイド。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年９月２２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正内容】
【００２４】まず始めに、半導体基板（１）を用意し
て、図3に示すように浅溝素子分離領域（２）を形成す
る。具体的な形成方法は、まず、基板（１）に深さ0.3
μm(ミクロンメータ）程度の分離溝を公知のドライエッ
チ法を用いて形成し、溝側壁や底面のドライエッチ起因
損傷を取り除く。しかる後、公知のＣＶＤ(Chemical Va
por Deposition)法を用いてシリコンの酸化膜を0.4μm
程度の膜厚で堆積し、溝ではない部分にある酸化膜を、
これも公知のＣＭＰ(Chemical Mechanical Polishing)
法で選択的に研磨し、溝に埋まっている酸化膜（２）だ
けを残した。続いて、その基板（１）表面にウエル及び
パンチスルーストッパ領域を形成する為に、不純物イオ
ンを打ち込む。5nmのゲート酸化膜（３）を形成した後
に、50nmのノンドープのポリシリコン（４）を公知のＣ
ＶＤ(Chemical Vapor Deposition)法を用いて堆積す
る。2極性ゲート形成の為に、Nゲート領域にはリンイオ
ンをエネルギー5keV、ドーズ量2e15cm-2の条件で打ち込
み、Pゲート領域にはボロンイオンをエネルギー2keV、
ドーズ量2e15cm-2の条件で打ち込む。勿論、リンの代わ
りにヒ素を、ボロンの代わりにBF2を用いても構わな
い。続いて、ワード線抵抗を低減する為にTiN（５）を2
0nm、W（６）を80nmスパッタする。TiN（５）はポリシ
リコン（４）とW（６）の間のシリサイド化反応を抑え
る為であり、WNを代わりに用いることもできる。さら
に、自己整合コンタクト用として、ＣＶＤ法を用いてSi
N（７）を100nm堆積して図4のようになった。つづい
て、公知のドライエッチ法を用いて、図5のようにSiN/W
/TiN/poly-Siを加工し、ゲート電極を形成する。次に、
MOSFETの拡散層形成の為に、N 型のMOSFETにはヒ素イオ
ンをエネルギー20keV、ドーズ量1e15cm-2の条件で、P型
のMOSFETにはBF2イオンをエネルギー20keV、ドーズ量1e
13cm-2の条件で、打ち込む。さらにCVD法を用いてSiN
（７０１）を50nm堆積し図6のようになる。350nmの酸化
膜（９）をCVD法を用いて堆積し平坦化を行い、コンタ
クトホール加工のマスク用にSiN（７０２）を50nm堆積
し図7のようになる。レジストをマスクにSiN（７０２）
にビット線やストレージノード用の直径0.15um（ミクロ
ンメータ）の穴を開口し、このSiNをマスクに酸化膜加
工を行い、下地SiN（７０１）を露出させ図8のようにな
る。ゲート電極はＳｉＮで完全に覆われているので、酸
化膜加工の際にゲート電極が露出することはなかった。
また、酸化膜加工の際、加工マスクに用いたＳｉＮは約
30nm削れて残り20nmとなった。このように酸化膜加工に
レジストではなく、SiNを用いることによって、0.15um
という微細な穴を加工することが出来た。続いて、50nm
のSiNドライエッチを行い、基板に形成された拡散層表
面を露出させた。勿論、このエッチングでマスクに用い
た表面のSiN（７０２）も同時に除去される。この時、
周辺回路のゲート上には余分に100nmのSiNが堆積されて
いるので、このゲート直上のSiNの除去を行った。その
為に、図9に示したように、周辺回路のゲート上を開口
したレジストをマスクにSiNドライエッチを行う。レジ
ストを除去した後に、拡散層抵抗及びコンタクト抵抗低
減のための不純物打ち込みを行う。先ず、P型拡散層領
域をレジストで開口し、BF2イオンをエネルギー20keV、
ドーズ量1e15cm-2の条件で打ち込む。続いて、レジスト
を除去した後、N型拡散層領域をレジストで開口し、ヒ
素イオンをエネルギー15keV、ドーズ量1e15cm-2で、ま
たリンイオンを、メモリセルトランジスタの電界緩和を
目的として、エネルギー25keV、ドーズ量6e12cm-2の条
件で打ち込む。次に、TiNプラグの形成を行う。不純物
打ち込みマスク用のレジストを除去した後に、CVDによ
り100nmのTiN（５０１）を堆積し、図10のようになる。
TiNエッチバック工程を行い、TiNプラグを形成し図11を
得る。続いて、CVDによりSiN（７０３）を20nm堆積した
後に、図12のようにメモリセルアレー部のビット線コン
タクト（１０）と周辺回路のコンタクトを開口する。次
にビット線に用いるW（６０１）を50nmスパッタする。
さらにCVDによりSiN（７０４）を50nm堆積し図13を得
る。このSiN（７０４）はゲート上のSiN（７）と同様
に、後のメモリコンタクト形成においてビット線との短
絡を防止するためのものである。続いて、レジストをマ
スクにSiN（７０４）とW（６０１）をドライエッチし、
メモリセルアレー部ではビット線、周辺回路部ではイン
ターコネクト配線が図14のように形成される。更に、短
絡防止の為、厚さ50nmのSiN（７０５）を堆積し、層間
絶縁膜として酸化膜（９０１）を200nm堆積し、エッチ
バック工程により平坦化し図15のようになる。次に、リ
ンを4e20cm-3の濃度で含むアモルファスシリコン（１
２）を50nm堆積する。これはキャパシタ下部電極の一部
となる。次はメモリコンタクト加工である。レジストを
マスクにアモルファスシリコン（１２）にコンタクトを
開口し、レジストを除去する。さらにアモルファスシリ
コンをマスクに酸化膜とSiNのドライエッチを行い、図1
6のようになる。この際、ビット線はSiNで完全に覆われ
ているので、コンタクト穴（１００１）形成時にWが露
出することは無い。続いて、CVDによりTiN（５０２）を
堆積し、図17のようになる。TiNエッチバックによりTiN
プラグを形成し、表面のアモルファスシリコン（１２）
をメモリセルアレー部全体を覆うように加工し図18を得
る。次は、メモリセルアレー部と周辺回路部との段差緩
和の為のリセス形成である。そのために酸化膜（９０
２）を500nm堆積し、その上にW（６０２）を50nmスパッ
タする。レジストをマスクにW（６０２）を加工し、こ
のWをマスクに酸化膜及びSiNをドライエッチし図19のよ
うになる。続いて、W（６０３）を150nmスパッタし、エ
ッチバックを行い図20を得る。W（６０３）と後に堆積
するシリコンとの反応を防止するために、酸化膜（９０
３）を50nm堆積し、ドライエッチによりリセスを加工
し、図21のようになる。この時、アモルファスシリコン
（１２）が酸化膜エッチのストッパとなる。次に、キャ
パシタ下部電極となるポリシリコン（１２０１）を900n
m堆積する。勿論、このポリシリコンにはリンを4e20cm-
3の濃度でドープされている。次にポリシリコンの平坦
化を行う。さらに図22のように、段差底部（メモリセル
アレー部）に厚さ0.6umのレジスト（１１０１）を塗布
する。再度、レジストを塗布し全面を平坦化させ、エッ
チバック工程により、レジストとポリシリコンを加工し
図23を得る。次は、キャパシタ下部電極加工である。図
24のように、レジストをマスクにポリシリコンを100nm
エッチングする。次に、酸化膜（９０４）を50nm堆積し
側壁膜形成工程を施し、図25となる。さらに、この酸化
膜（９０４）をマスクにポリシリコンをドライエッチし
図26となる。メモリセルアレー部の酸化膜（９０４）を
除去し、キャパシタ絶縁膜として実効酸化膜厚3.3nmの
タンタルオキサイドを堆積し、上部電極となるTiN（１
４）を100nm堆積する。さらにドライエッチにより、TiN
（１４）を加工し図27となる。続いて、層間絶縁膜とし
て酸化膜（９０５）を300nm堆積し平坦化させ、W（６０
４）を50nmスパッタし図28となる。レジストをマスクに
W（６０４）を加工し、WをマスクにSiO2を加工し図29を
得る。続いて、CVDによりW（６０５）を150nm堆積し、W
を200nmエッチバックし、図30となった。最後にAl配線
を2層形成し、図1に示すような所望の半導体記憶装置を
得た。
て、図3に示すように浅溝素子分離領域（２）を形成す
る。具体的な形成方法は、まず、基板（１）に深さ0.3
μm(ミクロンメータ）程度の分離溝を公知のドライエッ
チ法を用いて形成し、溝側壁や底面のドライエッチ起因
損傷を取り除く。しかる後、公知のＣＶＤ(Chemical Va
por Deposition)法を用いてシリコンの酸化膜を0.4μm
程度の膜厚で堆積し、溝ではない部分にある酸化膜を、
これも公知のＣＭＰ(Chemical Mechanical Polishing)
法で選択的に研磨し、溝に埋まっている酸化膜（２）だ
けを残した。続いて、その基板（１）表面にウエル及び
パンチスルーストッパ領域を形成する為に、不純物イオ
ンを打ち込む。5nmのゲート酸化膜（３）を形成した後
に、50nmのノンドープのポリシリコン（４）を公知のＣ
ＶＤ(Chemical Vapor Deposition)法を用いて堆積す
る。2極性ゲート形成の為に、Nゲート領域にはリンイオ
ンをエネルギー5keV、ドーズ量2e15cm-2の条件で打ち込
み、Pゲート領域にはボロンイオンをエネルギー2keV、
ドーズ量2e15cm-2の条件で打ち込む。勿論、リンの代わ
りにヒ素を、ボロンの代わりにBF2を用いても構わな
い。続いて、ワード線抵抗を低減する為にTiN（５）を2
0nm、W（６）を80nmスパッタする。TiN（５）はポリシ
リコン（４）とW（６）の間のシリサイド化反応を抑え
る為であり、WNを代わりに用いることもできる。さら
に、自己整合コンタクト用として、ＣＶＤ法を用いてSi
N（７）を100nm堆積して図4のようになった。つづい
て、公知のドライエッチ法を用いて、図5のようにSiN/W
/TiN/poly-Siを加工し、ゲート電極を形成する。次に、
MOSFETの拡散層形成の為に、N 型のMOSFETにはヒ素イオ
ンをエネルギー20keV、ドーズ量1e15cm-2の条件で、P型
のMOSFETにはBF2イオンをエネルギー20keV、ドーズ量1e
13cm-2の条件で、打ち込む。さらにCVD法を用いてSiN
（７０１）を50nm堆積し図6のようになる。350nmの酸化
膜（９）をCVD法を用いて堆積し平坦化を行い、コンタ
クトホール加工のマスク用にSiN（７０２）を50nm堆積
し図7のようになる。レジストをマスクにSiN（７０２）
にビット線やストレージノード用の直径0.15um（ミクロ
ンメータ）の穴を開口し、このSiNをマスクに酸化膜加
工を行い、下地SiN（７０１）を露出させ図8のようにな
る。ゲート電極はＳｉＮで完全に覆われているので、酸
化膜加工の際にゲート電極が露出することはなかった。
また、酸化膜加工の際、加工マスクに用いたＳｉＮは約
30nm削れて残り20nmとなった。このように酸化膜加工に
レジストではなく、SiNを用いることによって、0.15um
という微細な穴を加工することが出来た。続いて、50nm
のSiNドライエッチを行い、基板に形成された拡散層表
面を露出させた。勿論、このエッチングでマスクに用い
た表面のSiN（７０２）も同時に除去される。この時、
周辺回路のゲート上には余分に100nmのSiNが堆積されて
いるので、このゲート直上のSiNの除去を行った。その
為に、図9に示したように、周辺回路のゲート上を開口
したレジストをマスクにSiNドライエッチを行う。レジ
ストを除去した後に、拡散層抵抗及びコンタクト抵抗低
減のための不純物打ち込みを行う。先ず、P型拡散層領
域をレジストで開口し、BF2イオンをエネルギー20keV、
ドーズ量1e15cm-2の条件で打ち込む。続いて、レジスト
を除去した後、N型拡散層領域をレジストで開口し、ヒ
素イオンをエネルギー15keV、ドーズ量1e15cm-2で、ま
たリンイオンを、メモリセルトランジスタの電界緩和を
目的として、エネルギー25keV、ドーズ量6e12cm-2の条
件で打ち込む。次に、TiNプラグの形成を行う。不純物
打ち込みマスク用のレジストを除去した後に、CVDによ
り100nmのTiN（５０１）を堆積し、図10のようになる。
TiNエッチバック工程を行い、TiNプラグを形成し図11を
得る。続いて、CVDによりSiN（７０３）を20nm堆積した
後に、図12のようにメモリセルアレー部のビット線コン
タクト（１０）と周辺回路のコンタクトを開口する。次
にビット線に用いるW（６０１）を50nmスパッタする。
さらにCVDによりSiN（７０４）を50nm堆積し図13を得
る。このSiN（７０４）はゲート上のSiN（７）と同様
に、後のメモリコンタクト形成においてビット線との短
絡を防止するためのものである。続いて、レジストをマ
スクにSiN（７０４）とW（６０１）をドライエッチし、
メモリセルアレー部ではビット線、周辺回路部ではイン
ターコネクト配線が図14のように形成される。更に、短
絡防止の為、厚さ50nmのSiN（７０５）を堆積し、層間
絶縁膜として酸化膜（９０１）を200nm堆積し、エッチ
バック工程により平坦化し図15のようになる。次に、リ
ンを4e20cm-3の濃度で含むアモルファスシリコン（１
２）を50nm堆積する。これはキャパシタ下部電極の一部
となる。次はメモリコンタクト加工である。レジストを
マスクにアモルファスシリコン（１２）にコンタクトを
開口し、レジストを除去する。さらにアモルファスシリ
コンをマスクに酸化膜とSiNのドライエッチを行い、図1
6のようになる。この際、ビット線はSiNで完全に覆われ
ているので、コンタクト穴（１００１）形成時にWが露
出することは無い。続いて、CVDによりTiN（５０２）を
堆積し、図17のようになる。TiNエッチバックによりTiN
プラグを形成し、表面のアモルファスシリコン（１２）
をメモリセルアレー部全体を覆うように加工し図18を得
る。次は、メモリセルアレー部と周辺回路部との段差緩
和の為のリセス形成である。そのために酸化膜（９０
２）を500nm堆積し、その上にW（６０２）を50nmスパッ
タする。レジストをマスクにW（６０２）を加工し、こ
のWをマスクに酸化膜及びSiNをドライエッチし図19のよ
うになる。続いて、W（６０３）を150nmスパッタし、エ
ッチバックを行い図20を得る。W（６０３）と後に堆積
するシリコンとの反応を防止するために、酸化膜（９０
３）を50nm堆積し、ドライエッチによりリセスを加工
し、図21のようになる。この時、アモルファスシリコン
（１２）が酸化膜エッチのストッパとなる。次に、キャ
パシタ下部電極となるポリシリコン（１２０１）を900n
m堆積する。勿論、このポリシリコンにはリンを4e20cm-
3の濃度でドープされている。次にポリシリコンの平坦
化を行う。さらに図22のように、段差底部（メモリセル
アレー部）に厚さ0.6umのレジスト（１１０１）を塗布
する。再度、レジストを塗布し全面を平坦化させ、エッ
チバック工程により、レジストとポリシリコンを加工し
図23を得る。次は、キャパシタ下部電極加工である。図
24のように、レジストをマスクにポリシリコンを100nm
エッチングする。次に、酸化膜（９０４）を50nm堆積し
側壁膜形成工程を施し、図25となる。さらに、この酸化
膜（９０４）をマスクにポリシリコンをドライエッチし
図26となる。メモリセルアレー部の酸化膜（９０４）を
除去し、キャパシタ絶縁膜として実効酸化膜厚3.3nmの
タンタルオキサイドを堆積し、上部電極となるTiN（１
４）を100nm堆積する。さらにドライエッチにより、TiN
（１４）を加工し図27となる。続いて、層間絶縁膜とし
て酸化膜（９０５）を300nm堆積し平坦化させ、W（６０
４）を50nmスパッタし図28となる。レジストをマスクに
W（６０４）を加工し、WをマスクにSiO2を加工し図29を
得る。続いて、CVDによりW（６０５）を150nm堆積し、W
を200nmエッチバックし、図30となった。最後にAl配線
を2層形成し、図1に示すような所望の半導体記憶装置を
得た。
Claims (19)
- 【請求項１】半導体基体主面に、それぞれ駆動MISFETと
電荷蓄積容量素子で構成された複数のメモリセルが配置
されたメモリセルアレー部と、そのメモリセルアレー部
の周辺に複数のMISFETで構成された周辺回路が配置され
た周辺回路部とを有し、そのメモリセルアレー部は周辺
回路部に設けられた所定厚さの第１の層間絶縁膜による
リセスが設けられ、そのリセスを有するメモリセルアレ
ー部にビット線が設けられ、そのビット線上に位置して
電荷蓄積容量素子が配置され、その電荷蓄積容量素子お
よび第１の層間絶縁膜を覆うように第２の層間絶縁膜が
設けられ、そしてその第２の層間絶縁膜上に複数の配線
層が設けられていることを特徴とする半導体記憶装置。 - 【請求項２】半導体基体主面に、それぞれ駆動MISFETと
電荷蓄積容量素子で構成された複数のメモリセルが配置
されたメモリセルアレー部と、そのメモリセルアレー部
の周辺に複数のMISFETで構成された周辺回路が配置され
た周辺回路部とを有し、そのメモリセルアレー部は周辺
回路部に設けられた所定厚さの第１の層間絶縁膜による
リセスが設けられ、その第１の層間絶縁膜に接続穴が設
けられ、その接続穴にMISFETに電気的接続された第１の
導体層より成るプラグが埋め込まれ、そのリセスを有す
るメモリセルアレー部にビット線が設けられ、そのビッ
ト線上に位置して複数の電荷蓄積容量素子が配置され、
その複数の電荷蓄積容量素子に対する共通のプレート電
極がそれら電荷蓄積容量素子の蓄積ノードとしての下部
電極を覆うように誘電体膜を介在して設けられ、そのプ
レート電極の一部が前記周辺回路部の第１の層間絶縁膜
に延在して設けられ、そのプレート電極および第１の層
間絶縁膜を覆う第２の層間絶縁膜が設けられ、その第２
の層間絶縁膜に前記プレート電極の一部上および第１の
導体層より成るプラグ上に位置して接続穴が複数設けら
れ、その第２の層間絶縁膜の接続穴のそれぞれにプレー
ト電極の一部および第１の導体層より成るプラグに接続
された前記第２の導体層より成るプラグが埋め込まれ、
それら第２の導体層より成るプラグにそれぞれ接続され
た複数の配線層が前記第２の層間絶縁膜上に設けられて
いることを特徴とする半導体記憶装置。 - 【請求項３】半導体基体内に選択的に浅溝素子分離膜が
設けられ、その浅溝素子分離膜が設けられた半導体基体
主面にそれぞれ駆動MISFETと電荷蓄積容量素子で構成さ
れた複数のメモリセルが配置されたメモリセルアレー部
と、そのメモリセルアレー部の周辺に複数のMISFETで構
成された周辺回路が配置された周辺回路部とを有し、そ
のメモリセルアレー部は周辺回路部に設けられた所定厚
さの第１の層間絶縁膜によるリセスが設けられ、その第
１の層間絶縁膜に接続穴が設けられ、その接続穴にMISF
ETに電気的接続された第１の導体層より成るプラグが埋
め込まれ、そのリセスを有するメモリセルアレー部にビ
ット線が設けられ、そのビット線上に位置して複数の電
荷蓄積容量素子が配置され、その複数の電荷蓄積容量素
子に対する共通のプレート電極がそれら電荷蓄積容量素
子の蓄積ノードとしての下部電極を覆うように誘電体膜
を介在して設けられ、そのプレート電極の一部が前記周
辺回路部の第１の層間絶縁膜に延在して設けられ、その
プレート電極および第１の層間絶縁膜を覆う第２の層間
絶縁膜が設けられ、その第２の層間絶縁膜に前記プレー
ト電極の一部上および第１の導体層より成るプラグ上に
位置して接続穴が複数設けられ、その第２の層間絶縁膜
の接続穴のそれぞれにプレート電極の一部および第１の
導体層より成るプラグに接続された前記第２の導体層よ
り成るプラグが埋め込まれ、それら第２の導体層より成
るプラグにそれぞれ接続された複数の配線層が前記第２
の層間絶縁膜上に設けられていることを特徴とする半導
体記憶装置。 - 【請求項４】半導体基体主面に、それぞれ駆動MISFETと
電荷蓄積容量素子で構成された複数のメモリセルが配置
されたメモリセルアレー部と、そのメモリセルアレー部
の周辺に複数のMISFETで構成された周辺回路が配置され
た周辺回路部とを有する半導体記憶装置の製造方法であ
って、ビット線を形成した後に、周辺回路部上方に局所
的に周辺回路部を第１の層間絶縁膜により覆うことによ
りリセスを設け、そのリセスに複数の電荷蓄積容量素子
を形成し、メモリセルアレー部と周辺回路部との段差を
緩和させた半導体基体主面上に第２の層間絶縁膜を形成
し、その第２の層間絶縁膜上に複数の配線層をパターン
形成することを特徴とする半導体記憶装置の製造方法。 - 【請求項５】メモリセルアレー部と周辺回路部とを構成
する半導体記憶装置であって、該周辺回路部の上方には
該周辺回路部を局所的に覆う層間膜が形成されているこ
とを特徴とする半導体記憶装置。 - 【請求項６】請求項５に記載の半導体記憶装置におい
て、該周辺回路部を局所的に覆う層間膜の上面が、該メ
モリセルアレー部のキャパシタの上面よりも低いことを
特徴とする半導体記憶装置。 - 【請求項７】請求項５乃至６に記載の半導体記憶装置に
おいて、該メモリセルアレー部と該周辺回路全体を覆う
層間膜表面から、該周辺回路部を局所的に覆う層間膜表
面までの距離と、該メモリセルアレー部の上部電極の下
面までの距離が等しいことを特徴とする半導体記憶装
置。 - 【請求項８】請求項５乃至７に記載の半導体記憶装置に
おいて、該周辺回路部を覆う層間膜にはその中を貫く導
体を有していることを特徴をする半導体記憶装置。 - 【請求項９】請求項５乃至８に記載の半導体記憶装置に
おいて、該周辺回路上を局所的に覆う層間膜上に該メモ
リセルの上部電極が延在して存在していることを特徴と
する半導体記憶装置。 - 【請求項１０】請求項５乃至９に記載の半導体記憶装置
において、該メモリセルアレーの上部電極の上方に形成
された絶縁膜を貫く複数の導体を有し、該導体の少なく
とも１つは該周辺回路を局所的に覆う層間膜の上で該メ
モリセルアレーの上部電極と電気的に接続されているこ
とを特徴とする半導体記憶装置。 - 【請求項１１】請求項５乃至１０に記載の半導体記憶装
置において、該導体のうち幾つかは、該周辺回路上を局
所的に覆う層間膜を貫く導体と電気的に接続されている
ことを特徴とする半導体記憶装置。 - 【請求項１２】請求項５乃至１１に記載の半導体記憶装
置において、メモリセルアレーと周辺回路とを半導体基
体に有し、該メモリセルアレーと該周辺回路の上には複
数層の絶縁膜が形成され、それぞれの絶縁膜にはその中
を貫く導体を有し、その導体のうち幾つかは垂直方向に
電気的に接続されていることを特徴とする半導体記憶装
置。 - 【請求項１３】メモリセルアレーと周辺回路からなり、
該メモリセルアレー部の上部電極の下面の一部が、該メ
モリセルアレー部の下部電極の下面よりも高いことを特
徴とする半導体記憶装置。 - 【請求項１４】メモリセルアレー部と周辺回路部とを構
成する半導体集積回路装置であって、半導体基板のメモ
リセルアレー部主面上および周辺回路部主面上にそれぞ
れ形成された層間絶縁膜と、該メモリセルアレー部主面
上に形成された層間絶縁膜内に埋め込み形成されたクラ
ウン型のキャパシタと、該周辺回路部主面上に形成され
た層間絶縁膜に設けられた第１の導体プラグと該第１の
導体プラグに接続された第２の導体プラグとを有するこ
とを特徴とする半導体集積回路装置。 - 【請求項１５】請求項１４に記載の半導体集積回路装置
において、前記第１の導体プラグと該第１の導体プラグ
に接続された第２の導体プラグとは異なる材料から成る
ことを特徴とする半導体集積回路装置。 - 【請求項１６】請求項１５に記載の半導体集積回路装置
において、前記第１の導体プラグは第２の導体プラグよ
りも低い融点を有する材料から成ることを特徴とする半
導体集積回路装置。 - 【請求項１７】請求項１４に記載の半導体集積回路装置
において、前記半導体基板主面にはメモリセルアレー部
と周辺回路部とを区画する浅溝素子分離領域が設けら
れ、該浅溝素子分離領域上で前記キャパシタのプレート
給電コンタクトが設けられていることを特徴とする半導
体集積回路装置。 - 【請求項１８】メモリセルアレー部と周辺回路部とを構
成する半導体集積回路装置の製造方法であって、半導体
基板のメモリセルアレー部主面および周辺回路部主面に
それぞMISFETsを形成する工程と、 該半導体基板のメモリセルアレー部主面上および周辺回
路部主面上に層間絶縁膜を形成する工程と、 該周辺回路部主面上に形成された層間絶縁膜に第１の導
体プラグを形成する工程と、しかる後、 該メモリセルアレー部主面上に形成された層間絶縁膜内
にクラウン型のキャパシタを形成する工程と、 該周辺回路部主面上に他の層間絶縁膜を形成する工程
と、 該他の層間絶縁膜にスルーホールを形成する工程と、 該スルーホールを通して該第１の導体プラグに接続する
ように第２の導体プラグを形成する工程とから成ること
を特徴とする半導体集積回路装置の製造方法。 - 【請求項１９】請求項１８に記載の半導体集積回路装置
の製造方法において、前記第１の導体プラグは第２の導
体プラグよりも低い融点を有する材料により形成される
ことを特徴とする半導体集積回路装置の製造方法。
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|---|---|---|---|
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|---|---|---|---|
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| JP26407596 | 1996-10-04 | ||
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| Publication Number | Publication Date |
|---|---|
| JPH10163452A true JPH10163452A (ja) | 1998-06-19 |
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ID=26538634
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|---|---|
| JP (1) | JP3752795B2 (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010016807A (ko) * | 1999-08-04 | 2001-03-05 | 박종섭 | 반도체 소자의 제조 방법 |
| WO2001026139A3 (en) * | 1999-10-04 | 2001-10-18 | Infineon Technologies Corp | Dram bit lines and support circuitry contacting scheme |
| JP2002009174A (ja) * | 2000-05-26 | 2002-01-11 | Samsung Electronics Co Ltd | 半導体メモリ素子及びその製造方法 |
| JP2002353334A (ja) * | 2001-05-24 | 2002-12-06 | Sony Corp | 半導体装置およびその製造方法 |
| KR20030002872A (ko) * | 2001-06-30 | 2003-01-09 | 주식회사 하이닉스반도체 | 반도체 메모리장치의 콘택 형성방법 |
| KR100385462B1 (ko) * | 2000-06-30 | 2003-05-27 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 형성방법 |
| KR100400322B1 (ko) * | 2001-06-29 | 2003-10-01 | 주식회사 하이닉스반도체 | 반도체소자의 형성방법 |
| KR100416601B1 (ko) * | 2001-06-30 | 2004-02-05 | 삼성전자주식회사 | 실린더형 커패시터를 포함하는 반도체 소자 및 그 제조 방법 |
| US6929997B2 (en) * | 1999-07-26 | 2005-08-16 | Samsung Electronics Co., Ltd. | Triple metal line 1T/1C ferroelectric memory device and method for fabrication thereof |
| KR100735008B1 (ko) * | 1999-10-29 | 2007-07-03 | 삼성전자주식회사 | 평탄화된 반도체 장치의 디램 제조 방법 |
| JP2009164535A (ja) * | 2008-01-10 | 2009-07-23 | Elpida Memory Inc | 半導体装置、及びその製造方法 |
| JP2011044660A (ja) * | 2009-08-24 | 2011-03-03 | Renesas Electronics Corp | 半導体装置及び半導体装置の製造方法 |
-
1997
- 1997-09-12 JP JP24816797A patent/JP3752795B2/ja not_active Expired - Fee Related
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6929997B2 (en) * | 1999-07-26 | 2005-08-16 | Samsung Electronics Co., Ltd. | Triple metal line 1T/1C ferroelectric memory device and method for fabrication thereof |
| KR20010016807A (ko) * | 1999-08-04 | 2001-03-05 | 박종섭 | 반도체 소자의 제조 방법 |
| WO2001026139A3 (en) * | 1999-10-04 | 2001-10-18 | Infineon Technologies Corp | Dram bit lines and support circuitry contacting scheme |
| KR100735008B1 (ko) * | 1999-10-29 | 2007-07-03 | 삼성전자주식회사 | 평탄화된 반도체 장치의 디램 제조 방법 |
| JP2002009174A (ja) * | 2000-05-26 | 2002-01-11 | Samsung Electronics Co Ltd | 半導体メモリ素子及びその製造方法 |
| KR100385462B1 (ko) * | 2000-06-30 | 2003-05-27 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 형성방법 |
| JP2002353334A (ja) * | 2001-05-24 | 2002-12-06 | Sony Corp | 半導体装置およびその製造方法 |
| KR100400322B1 (ko) * | 2001-06-29 | 2003-10-01 | 주식회사 하이닉스반도체 | 반도체소자의 형성방법 |
| KR20030002872A (ko) * | 2001-06-30 | 2003-01-09 | 주식회사 하이닉스반도체 | 반도체 메모리장치의 콘택 형성방법 |
| KR100416601B1 (ko) * | 2001-06-30 | 2004-02-05 | 삼성전자주식회사 | 실린더형 커패시터를 포함하는 반도체 소자 및 그 제조 방법 |
| JP2009164535A (ja) * | 2008-01-10 | 2009-07-23 | Elpida Memory Inc | 半導体装置、及びその製造方法 |
| JP2011044660A (ja) * | 2009-08-24 | 2011-03-03 | Renesas Electronics Corp | 半導体装置及び半導体装置の製造方法 |
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