JP2011044660A - 半導体装置及び半導体装置の製造方法 - Google Patents

Abstract

【課題】上層の配線が導電体や不純物拡散層からずれていても、上層の配線を導電体や不純物拡散層に接続することができるようにする。
【解決手段】第１プラグ２１０は第１絶縁層２００に埋め込まれており、不純物拡散層１１０に接続している。第２プラグ３１０は第２絶縁層３００に埋め込まれており、第１プラグ２１０に接続している。第３プラグ４１０は第３絶縁層４００に埋め込まれており、第２プラグ３１０に接続している。第１配線５１０は第３絶縁層４００の表面に位置しており、第３プラグ４１０に接続している。平面視において、第２プラグ３１０は、上面及び底面の幅が第１プラグ２１０及び第３プラグ４１０の上面及び底面の幅がより大きく、かつ中心が、第１プラグ２１０の中心及び第３プラグ４１０の中心の少なくとも一方からずれている。そして第１プラグ２１０の中心は第３プラグ４１０の中心からずれている。
【選択図】図１

Description

本発明は、拡散層又は導電体と、その上層の配線とをプラグで接続した半導体装置及び半導体装置の製造方法に関する。

半導体装置においてトランジスタなどの素子を互いに接続して回路を組む場合、素子や下層配線の上に層間絶縁膜を形成し、さらに層間絶縁膜の表層に上層配線を形成する必要がある。上層配線は、層間絶縁膜に埋め込まれたプラグを介して、素子や下層配線に接続している。例えば特許文献１には、第１のプラグを介して不純物領域と第１層目の配線を接続し、さらに第１層目の配線と第２層目の配線を第２のプラグを介して接続した半導体装置が記載されている。

特開２０００−１００９３８号公報

上層の配線を下層の導電体や不純物拡散層に接続する場合、平面視において上層の配線を導電体や不純物拡散層に重ね、この重なっている位置に接続用のプラグを配置する必要がある。しかし近年は半導体装置の微細化が進んでおり、これに伴って高密度に配線や不純物拡散層が配置されるようになっている。この場合、上層の配線を導電体や不純物拡散層に重ねることが難しいケースがでてくる。従って、上層の配線が導電体や不純物拡散層からずれていても、上層の配線を導電体や不純物拡散層に接続することができるようにする必要がある。

本発明によれば、不純物拡散層又は導電体上に形成された第１絶縁層と、
前記第１絶縁層上に形成された第２絶縁層と、
前記第２絶縁層上に形成された第３絶縁層と、
前記第１絶縁層に埋め込まれ、前記不純物拡散層又は導電体に接続する第１プラグと、
前記第２絶縁層に埋め込まれ、前記第１プラグに接続する第２プラグと、
前記第３絶縁層に埋め込まれ、前記第２プラグに接続する第３プラグと、
前記第３絶縁層の表面に位置し、前記第３プラグに接続する第１配線と、
を備え、
平面視において、
前記第２プラグは、上面の幅が前記第１プラグ及び前記第３プラグより大きく、かつ中心が、前記第１プラグの中心及び前記第３プラグの中心の少なくとも一方からずれており、
前記第１プラグの中心は前記第３プラグの中心からずれている半導体装置が提供される。

本発明によれば、不純物拡散層又は導電体と第１配線とは、第１プラグ、第２プラグ、及び第３プラグを介して接続している。第２プラグは、上面の面積が第１プラグ及び第３プラグより大きく、かつ中心が、第１プラグの中心及び第３プラグの中心の少なくとも一方からずれている。そして第１プラグの中心は第３プラグの中心からずれている。このため、平面視において不純物拡散層又は導電体と第１配線がずれていても、これらを互いに接続することができる。

本発明によれば、不純物拡散層又は導電体上に第１絶縁層を形成する工程と、
前記第１絶縁層に、前記不純物拡散層又は導電体に接続する第１プラグを形成する工程と、
前記第１絶縁層上及び前記第１プラグ上に第２絶縁層を形成する工程と、
前記第２絶縁層に、前記第１プラグに接続する第２プラグを形成する工程と、
前記第２絶縁層上及び前記第２プラグ上に第３絶縁層を形成する工程と、
前記第３絶縁層に、前記第２プラグに接続する第３プラグを形成する工程と、
前記第３絶縁層の表層に、前記第３プラグに接続する配線を形成する工程と、
を備え、
前記第２プラグを形成する工程において、前記第２プラグを、上面及び底面の幅が前記第１プラグ及び前記第３プラグより大きく形成し、かつ前記第２プラグの中心を、前記第１プラグの中心及び前記第２プラグの中心の少なくとも一方からずらすことにより、前記第３プラグの中心を、前記第１プラグの中心からずらす半導体装置の製造方法が提供される。

本発明によれば、上層の配線が導電体や不純物拡散層からずれていても、上層の配線を導電体や不純物拡散層に接続することができる。

第１の実施形態に係る半導体装置の構成を示す断面図である。 （ａ）は図１に示した半導体装置の平面図であり、（ｂ）は（ａ）の要部を拡大した図である。 図２のＢ−Ｂ´断面図である。 第２の実施形態に係る半導体装置の断面図である。 第３の実施形態に係る半導体装置の断面図である。 図５に示した半導体装置の平面図である。 図６のＤ−Ｄ´断面図である。 第４の実施形態に係る半導体装置の構成を示す断面図である。 図８の変形例に係る半導体装置の構成を示す断面図である。 第５の実施形態に係る半導体装置の構成を示す断面図である。 第６の実施形態に係る半導体装置の構成を示す断面図である。 第７の実施形態に係る半導体装置の構成を示す断面図である。

以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の構成を示す断面図である。図２（ａ）は図１に示した半導体装置の平面図であり、図２（ｂ）は図２（ａ）の要部を拡大した図である。図１は図２のＡ−Ａ´断面を示している。図３は、図２のＢ−Ｂ´断面図である。

この半導体装置は、不純物拡散層１１０、第１絶縁層２００、第２絶縁層３００、第３絶縁層４００、第１プラグ２１０、第２プラグ３１０、第３プラグ４１０、及び第１配線５１０を有している。不純物拡散層１１０は基板１００に形成されている。基板１００は、例えばシリコン基板などの半導体基板である。基板１００には素子分離膜１２０も形成されている。素子分離膜１２０は、例えばＳＴＩ（shallow Trench Isolation）構造を有している。第１絶縁層２００は不純物拡散層１１０上及び素子分離膜１２０上に形成されている。第２絶縁層３００は第１絶縁層２００上に形成されており、第３絶縁層４００は第２絶縁層３００上に形成されている。第１プラグ２１０は第１絶縁層２００に埋め込まれており、不純物拡散層１１０に接続している。第２プラグ３１０は第２絶縁層３００に埋め込まれており、第１プラグ２１０に接続している。第３プラグ４１０は第３絶縁層４００に埋め込まれており、第２プラグ３１０に接続している。第１配線５１０は第３絶縁層４００の表面に位置しており、第３プラグ４１０に接続している。平面視において、第２プラグ３１０は、上面及び底面の幅が第１プラグ２１０及び第３プラグ４１０の上面及び底面の幅より大きく、かつ中心が、第１プラグ２１０の中心及び第３プラグ４１０の中心の少なくとも一方からずれている。そして第１プラグ２１０の中心は第３プラグ４１０の中心からずれている。

不純物拡散層１１０は、例えばトランジスタのソース又はドレイン、ダイオード、ウェルに基準電位を与えるための拡散層である。また第１絶縁層２００、第２絶縁層３００、及び第３絶縁層４００は、それぞれ、一つの絶縁膜で形成されていても良いし、複数の絶縁膜を積層して形成されていても良い。第１絶縁層２００、第２絶縁層３００、及び第３絶縁層４００は、例えば酸化シリコン膜であるが、これらのうち少なくとも一つ、例えば第２絶縁層３００又は第３絶縁層４００は、酸化シリコン膜より誘電率が低い膜、又はＳｉＣＯＨ膜、ＳｉＣＯＨＮ膜、又はこれらのポーラス膜であってもよい。また第１絶縁層２００及び第２絶縁層３００の表層には、配線が形成されていない。

図１及び図２に示す例では、第２プラグ３１０は、平面視において中心が第１プラグ２１０の中心及び第３プラグ４１０の中心の双方からずれている。そして第１プラグ２１０、第２プラグ３１０、及び第３プラグ４１０は、平面視において中心が同一直線上に位置している。このため、第１プラグ２１０の中心から第３プラグ４１０の中心までの距離を大きくすることができる。より具体的には、平面視において、第１プラグ２１０の中心は、不純物拡散層１１０の幅方向の中心と重なっている。そして第２プラグ３１０の中心は、第１プラグ２１０の中心に対して、不純物拡散層１１０の幅方向（図２の横方向）に、第２配線５２０から離れる方向にずれている。また第３プラグ４１０の中心は、不純物拡散層１１０の幅方向（図２の横方向）に、第２プラグ３１０の中心よりも第１プラグ２１０の中心から離れる方向にずれている。このように第１プラグ２１０、第２プラグ３１０、及び第３プラグ４１０は、不純物拡散層１１０の幅方向に、第２配線５２０から離れる方向に少しずつずれている。

平面視において第２プラグ３１０の幅（径）は、第１プラグ２１０の幅（径）の１．５倍以下、かつ第３プラグ４１０の幅（径）の１．５倍以下である。また第１プラグ２１０の幅及び第３プラグ４１０の幅は、例えば９０ｎｍ以下である。また第１プラグ２１０及び第２プラグ３１０は、例えばタングステンにより形成されている。第３プラグ４１０は、第１配線５１０と一体となっており、例えば銅により形成されている。

第１配線５１０は、例えばダマシン法により形成された銅配線であり、第３絶縁層４００上に形成された絶縁層５００に埋め込まれている。図２（ａ），（ｂ）に示すように第１配線５１０は、少なくとも端部が直線状に延伸している。そして第１配線５１０と同一層には、第２配線５２０が形成されている。第２配線５２０は、第１配線５１０に対して異電位であるため、図２（ａ）に示すように第１配線５１０の端部から離間して配置されており、かつ第１配線５１０に対して直交する方向に延伸している。第１配線５１０の端部から第２配線５２０までの距離は、図１に示した半導体装置において最小の配線間隔として規定された長さになっている。第３プラグ４１０は、上面が第１配線５１０の端部に接続している。そして平面視において第３プラグ４１０の中心は、第２配線５２０から離れる方向に、すなわち図１において矢印αで示すように、点線で示す位置から実線で示す位置に、第１プラグ２１０の中心からずれている。

なお、図３に示すように第２配線５２０は、プラグ２１１，３１１，４１１を介して、基板１００に形成された不純物拡散層１１２に接続している。プラグ２１１，３１１，４１１は、幅が互いに等しく、かつ平面視において中心が重なり合っている。不純物拡散層１１０，１１２の相互間隔は、図１に示した半導体装置において最小の配線間隔として規定された長さになっている。

次に、図１及び図２に示した半導体装置の製造方法について説明する。まず基板１００に不純物拡散層１１０及び素子分離膜１２０を形成する。次いで素子分離膜１２０上及び不純物拡散層１１０上に第１絶縁層２００を、例えばプラズマＣＶＤ法により形成する。次いで、第１絶縁層２００に接続孔を形成し、この接続孔に第１プラグ２１０を埋め込む。接続孔は、第１絶縁層２００上にレジストパターンを形成し、このレジストパターンをマスクとして第１絶縁層２００をエッチングすることにより、形成される。第１プラグ２１０は、例えばプラズマＣＶＤ法によりタングステン膜などの導電膜を接続孔内及び第１絶縁層２００上に形成し、第１絶縁層２００上に位置する導電膜をＣＭＰ法により研磨除去することにより、接続孔内に埋め込まれる。

次いで、第１絶縁層２００及び第１プラグ２１０上に第２絶縁層３００を、例えばプラズマＣＶＤ法により形成する。次いで第２絶縁層３００に接続孔を形成し、この接続孔に第２プラグ３１０を埋め込む。このとき第２プラグ３１０を埋め込むための接続孔の幅（径）を、第１プラグ２１０を埋め込むための接続孔の幅（径）より大きくし、かつ接続孔の中心を、第１プラグ２１０の中心からずらす。この接続孔及び第２プラグ３１０の形成方法は、第１プラグ２１０を埋め込むための接続孔及び第１プラグ２１０の形成方法と同様である。

次いで、第２絶縁層３００上及び第２プラグ３１０上に、第３絶縁層４００、絶縁層５００、第３プラグ４１０を埋め込むための接続孔、第１配線５１０及び第２配線５２０を埋め込むための配線溝、並びに第３プラグ４１０、第１配線５１０、及び第２配線５２０を形成する。これらの形成方法は、デュアルダマシン法であっても良いし、シングルダマシン法であっても良い。この工程において、第３プラグ４１０を埋め込むための接続孔の中心を、第２プラグ３１０の中心からずらす。

次に、本実施形態の作用及び効果について説明する。本実施形態では、第１配線５１０は、第３プラグ４１０、第２プラグ３１０、及び第１プラグ２１０を介して、不純物拡散層１１０に接続している。第２プラグ３１０の中心は、第１プラグ２１０の中心及び第３プラグ４１０の中心の少なくとも一方からずれている。このようにすることで、第１プラグ２１０の中心を第３プラグ４１０の中心からずらすことができる。また、第２プラグ３１０の上面及び底面の幅は、第１プラグ２１０及び第３プラグ４１０の上面及び底面より広いため、このずれ量を大きくすることができる。このずれ量は、平面視において、第２プラグ３１０の中心が第１プラグ２１０の中心及び第３プラグ４１０の中心の双方からずれているとき、大きくなる。特に平面視において第１プラグ２１０の中心、第２プラグ３１０の中心、及び第３プラグ４１０の中心が同一直線上に位置している場合、第１プラグ２１０の中心を第３プラグ４１０の中心から大きく離すことができる。

従って、第３プラグ４１０に接続する配線である第１配線５１０の位置を、平面視において不純物拡散層１１０から離すことができる。従って、第１配線５１０の端部が不純物拡散層１１０からずれていても、第１配線５１０の端部と不純物拡散層１１０を接続することができる。このため、第１配線５１０及び第２配線５２０を有する配線層において、配線のレイアウトの自由度が向上する。この効果は、配線の微細化が進むにつれて顕著になる。

なお、第２絶縁層３００を配線層として、第２プラグ３１０と同一層に配線を形成することも考えられる。しかし、第２プラグ３１０の径が配線に対して小さいため、第２プラグ３１０に最適な露光条件では配線の露光がオーバー条件となってしまい、逆に配線に最適な露光条件では第２プラグ３１０の露光が不足してしまう。このため、第２絶縁層３００を配線層とすることは、現実的には難しい。

また、第１プラグ２１０又は第３プラグ４１０を太くして、第２絶縁層３００及び第２プラグ３１０を省略することも考えられる。しかし、第１配線５１０が位置する配線層の密度及び基板１００における不純物拡散層の密度が高いため、第１プラグ２１０と同一層に形成されるプラグの密度、及び第３プラグ４１０と同一層に形成されるプラグの密度は高くなる。従って、第１プラグ２１０又は第３プラグ４１０を太くすることも現実的には難しい。

（第２の実施形態）
図４は、第２の実施形態に係る半導体装置の断面図であり、第１の実施形態における図１に相当している。この半導体装置は、基板１００、素子分離膜１２０、及び不純物拡散層１１０，１１２の代わりに絶縁層１５０及び配線１５１，１５２が位置している点を除いて、第１の実施形態に係る半導体装置と同様の構成である。

すなわち本実施形態では、絶縁層１５０の表層に配線１５１，１５２が、例えばダマシン法により形成されている。そして絶縁層１５０及び配線１５１，１５２の上に、第１絶縁層２００が形成されている。配線１５２は、第１プラグ２１０、第２プラグ３１０、及び第３プラグ４１０を介して第１配線５１０に接続している。配線１５１は、第１の実施形態に示したプラグ２１１，３１１，４１１（図４では図示せず）を介して第２配線５２０に接続している。

この半導体装置の製造方法は、素子分離膜１２０、及び不純物拡散層１１０，１１２を形成する工程の変わりに、絶縁層１５０及び配線１５１，１５２を形成する工程を有する点を除いて、第１の実施形態と同様である。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。

（第３の実施形態）
図５は、第３の実施形態に係る半導体装置の断面図であり、図６は図５に示した半導体装置の平面図である。図５は図６のＣ−Ｃ´断面図に相当している。また図７は、図６のＤ−Ｄ´断面図である。この半導体装置は、以下の点を除いて、第１の実施形態に係る半導体装置と同様の構成である。

まず、図６に示すように、平面視において、不純物拡散層１１０は長方形を有しており、長手方向が第１配線５１０と直交する方向に延伸している。そして不純物拡散層１１２は、不純物拡散層１１０と直交する方向に延伸する不純物拡散層１１２ａの両端それぞれに、不純物拡散層１１０と平行な方向に延伸する不純物拡散層１１２ｂをつなげた形状を有している。そして不純物拡散層１１０は、２つ不純物拡散層１１２ｂの間に位置しており、かつ端部が不純物拡散層１１２ａから離間している。

図５に示すように、不純物拡散層１１０は、第１プラグ２１０、第２プラグ３１０、及び第３プラグ４１０を介して、第１配線５１０に接続している。第１プラグ２１０は、不純物拡散層１１０の端部の上に位置している。図６に示すように、本実施形態において第１配線５１０は不純物拡散層１１０と直交する方向に延伸しており、第２配線５２０は第１配線５１０と平行な方向に延伸している。平面視において第２配線５２０は不純物拡散層１１２ａと重なっている。そしてプラグ２１１，３１１，４１１は、不純物拡散層１１２ａの両端部それぞれ上に形成されている。

図５に示すように、第２プラグ３１０の中心は、第２配線５２０に近づく方向に第１プラグ２１０からずれており、第３プラグ４１０の中心は、第２配線５２０に近づく方向に第２プラグ３１０の中心からずれている。そして第３プラグ３１０の中心は、第２配線５２０に近づく方向に第１プラグ２１０の中心からずれている。本実施形態においても、第１プラグ２１０、第２プラグ３１０、及び第３プラグ４１０は、中心が同一直線上に位置している。

また第１配線５１０及び第２配線５２０と同一の配線層には、第３配線５３０が形成されている。第３配線５３０は、図６に示すように、第１配線５１０及び第２配線５２０に平行に延伸しており、第１配線５１０を介して第２配線５２０とは逆側に位置している。第１配線５１０と第３配線５３０の間隔は、第１配線５１０と第２配線５２０の間隔に等しい。なお、第１配線５１０と、第２配線５２０及び第３配線５３０に加わる電位は異なる。

そして平面視において、第３配線５３０と不純物拡散層１１２ｂが重なる位置には、図７に示すプラグ２１２，３１２，４１２が形成されている。プラグ２１２，３１２，４１２はそれぞれ第１絶縁層２００、第２絶縁層３００、及び第３絶縁層４００に埋め込まれている。プラグ２１２はプラグ３１２と不純物拡散層１１２ｂを接続しており、プラグ４１２はプラグ３１２と第３配線５３０を接続している。すなわち第３配線５３０は、プラグ４１２，３１２，２１２を介して不純物拡散層１１２ｂに接続している。

本実施形態に係る半導体装置の製造方法は、第１の実施形態と同様である。

本実施形態において、図６に示すように、第１配線５１０と第２配線５２０の間隔、及び第１配線５１０と第３配線５３０の間隔、並びに不純物拡散層１１０と不純物拡散層１１２ａとの間隔は、本実施形態にかかる半導体装置において最小の配線間隔ｔとして定められた間隔である。このようなレイアウトにおいて、第１プラグ２１０、第２プラグ３１０、第３プラグ４１０の中心を平面視において同一となるように設計した場合、第１プラグ２１０は、不純物拡散層１１０の端に位置することになる。この場合、第１プラグ２１０に位置ずれが生じた場合、第１プラグ２１０の下端が素子分離膜１２０と重なってしまう。一般的に素子分離膜１２０は第１絶縁層２００に対してエッチング選択比が取れない材料により形成されているため、第１プラグ２１０の下端が素子分離膜１２０と重なると、半導体装置の不良の原因を生じうる。

これに対して本実施形態では、第３プラグ３１０の中心は、第２配線５２０に近づく方向に第１プラグ２１０の中心からずれている。このため、第１プラグ２１０を、第２配線５２０から離れる方向（図５の矢印βで示す方向）にずらすことができる、従って、第１プラグ２１０に位置ずれが生じても、素子分離膜１２０と第１プラグ２１０の位置ずれが生じることを抑制できる。

このため、第１配線５１０が不純物拡散層１１０からずれていても、第１配線５１０を不純物拡散層１１０に接続することができる。そして、第１配線５１０と第３配線５３０の間隔、及び第１配線５１０と第２配線５２０の間隔、並びに不純物拡散層１１０と不純物拡散層１１２ａとの間隔のいずれも、最小の配線間隔として定められた間隔にすることができる。

（第４の実施形態）
図８は、第４の実施形態に係る半導体装置の構成を示す断面図であり、第１の実施形態における図１に相当している。本実施形態に係る半導体装置は、メモリ領域１０１と回路領域１０２とを有している。メモリ領域には、記憶素子が形成されており、回路領域１０２は論理回路が形成されている。論理回路は、記憶素子を制御する周辺回路の場合もあるし、記憶素子に記憶されている情報を処理するロジック回路の場合もある。回路領域１０２には、第１の実施形態又は第３の実施形態に示した構造が形成されている。本図は、第１の実施形態又は第３の実施形態に示した構造が形成されている場合を示している。

記憶素子は容量素子６００を有している。容量素子６００は、下部電極６０６、誘電膜６０４、及び上部電極６０２をこの順に積層した構成を有している。容量素子６００は、第３絶縁層４００に形成されている。本実施形態において第３絶縁層４００は、絶縁層４０２、及び絶縁層４０２上に位置する絶縁層４０４を有している。下部電極６０６及び誘電膜６０４は、絶縁層４０２に形成された孔の底面及び側壁に沿って形成されている。なお誘電膜６０４は、一部が絶縁層４０２上にも形成されている。上部電極６０２は、下部電極６０６及び誘電膜６０４が形成された孔を埋めており、かつこの孔の周囲に位置する絶縁層４０２の上にも形成されている。

上部電極６０２は、絶縁層４０２上に位置する部分で、絶縁層４０４に埋め込まれたプラグ４１２に接続している。プラグ４１２は、第１配線５１０と同一層に形成された配線５４０に接続している。

下部電極６０６は、第２絶縁層３００に埋め込まれたプラグ３１４、及び第１絶縁層２００に埋め込まれたプラグ２１４を介して、基板１００に形成された不純物領域１１６に接続している。

第２絶縁層３００は、絶縁層３０２、及び絶縁層３０２上に位置する絶縁層３０４を有している。絶縁層３０２上にはビット線３１８が形成されている。ビット線３１８は、例えばタングステン膜により形成されており、絶縁層３０２に埋め込まれたプラグ３１６、及び第１絶縁層２００に埋め込まれたプラグ２１６を介して、基板１００に形成された不純物領域１１４に接続している。

次に、本実施形態に係る半導体装置の製造方法について説明する。まず、基板１００に不純物拡散層１１０，１１４，１１６及び素子分離膜１２０を形成する。次いで素子分離膜１２０上及び不純物拡散層１１０上に第１絶縁層２００を、例えばプラズマＣＶＤ法により形成する。次いで、第１絶縁層２００に複数の接続孔を形成し、これらの接続孔に第１プラグ２１０及びプラグ２１４，２１６を埋め込む。接続孔及び各プラグの形成方法は、第１の実施形態と同様である。

次いで、第１絶縁層２００上、第１プラグ２１０上、及びプラグ２１４，２１６上に、絶縁層３０２を形成する。次いで絶縁層３０２にプラグ３１６を埋め込む。プラグ３１６を埋め込む方法は、第１プラグ２１０を第１絶縁層２００に埋め込む方法と同様である。

次いで、絶縁層３０２上及びプラグ３１６上に金属膜、例えばタングステン膜を形成し、この金属膜を選択的に除去する。これにより、ビット線３１８が形成される。次いで、ビット線３１８上及び絶縁層３０２上に、絶縁層３０４を形成する。

次いで、絶縁層３０４，３０２を一括して選択的にエッチングすることにより、複数の接続孔を形成する。次いで、これら接続孔の中に第２プラグ３１０及びプラグ３１４を埋め込む。この工程は、第１の実施形態と同様である。

次いで、絶縁層３０４上、第２プラグ３１０上、及びプラグ３１４上に、絶縁層４０２を形成する。次いで絶縁層４０２を選択的に除去することにより、容量素子６００を形成するための孔を形成する。次いで、絶縁層４０２上及び孔の中に、導電膜を形成し、絶縁層４０２上に位置する導電膜を、選択的に除去する。これにより、容量素子６００の下部電極６０６が形成される。次いで、下部電極６０６上及び絶縁層４０２上に、誘電膜及び導電膜をこの順に形成し、これら誘電膜及び導電膜を選択的に除去する。これにより、容量素子の誘電膜６０４及び上部電極６０２が形成される。

次いで、上部電極６０２上及び絶縁層４０２上に、絶縁層４０４を形成する。次いで、絶縁層４０４にプラグ４１２を埋め込むための接続孔を形成すると共に、絶縁層４０２，４０４に第３プラグ４１０を形成するための接続孔を形成する。これら接続孔は、同一工程で形成される。

次いで、絶縁層５００、絶縁層５００に配線を埋め込むための配線溝、第３プラグ４１０、プラグ４１２、第１配線５１０、第２配線５２０、及び配線５４０を形成する。これらの形成方法は、第１の実施形態と同様である。

図９は、図８の変形例に係る半導体装置の構成を示す断面図である。この半導体装置は、記憶素子の容量素子６００が第２絶縁層３００に形成されており、ビット線３１８が第２絶縁層３００上に形成されている。

容量素子６００の下部電極６０６及び誘電膜６０４は、絶縁層３０２に形成された孔の底面及び側壁に沿って形成されている。なお誘電膜６０４は、一部が絶縁層３０２上にも形成されている。容量素子６００の上部電極６０２は、下部電極６０６及び誘電膜６０４が形成された孔を埋めており、かつこの孔の周囲に位置する絶縁層３０２の上にも形成されている。

容量素子６００の下部電極６０６はプラグ２１４を介して不純物領域１１６に接続している。ビット線３１８は、プラグ３１６，２１６を介して不純物領域１１４に接続している。また第３絶縁層４００は一層で形成されている。ただし必要に応じて、第３絶縁層４００を多層構造にしても良い。

なお、他の構成は図８に示した半導体装置と同様であるため、説明を省略する。

本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、メモリ領域にメモリ素子を形成するためには、第１絶縁層２００、第２絶縁層３００、及び第３絶縁層４００の３層の絶縁層が必要となる。そして、この３層の絶縁層を利用して、第１プラグ２１０、第２プラグ３１０及び第３プラグ４１０を形成することができる。従って、第１プラグ２１０、第２プラグ３１０及び第３プラグ４１０を形成することによっては、製造工程数が増加しない。

（第５の実施形態）
図１０は、第５の実施形態に係る半導体装置の断面図であり、第２の実施形態における図４に相当している。この半導体装置は、プレート型の容量素子６２０を有している。プレート型の容量素子６２０は、第２絶縁層３００上に形成されており、下部電極６２２、誘電膜６２４、及び上部電極６２６をこの順に積層した構成を有している。容量素子６２０は、第２絶縁層３００に形成されている。そして容量素子６２０の下方には、配線１５２と同一層に位置する配線１５４が形成されている。配線１５４は、配線１５２と直交する方向に延伸している。

容量素子６２０の上方には、第１配線５１０と同一層に位置する配線５５０が形成されている。配線５５０は、第１配線５１０と同一方向に延伸している。容量素子６２０の上部電極６２６は、プラグ４１２を介して配線５５０に接続している。

この半導体装置の製造方法は、第１プラグ２１０を形成した後、第２絶縁層３００を形成する前に、容量素子６２０を形成する工程を有する点を除いて、第２の実施形態に係る半導体装置と同様である。容量素子６２０は、第１絶縁層２００上に、導電膜、誘電膜、及び導電膜をこの順に積層し、この積層膜を選択的に除去することで形成される。なおプラグ４１２は、第３プラグ４１０と同一工程で形成され、配線５５０は第１配線５１０と同一工程で形成される。

本実施形態によっても、第２の実施形態と同様の効果を得ることができる。

（第６の実施形態）
図１１は、第６の実施形態に係る半導体装置の構成を示す断面図であり、第１の実施形態における図１に相当する図である。この半導体装置は、第２プラグ３１０の中心が第１プラグ２１０の中心と重なっている点を除いて、第１の実施形態に係る半導体装置と同様の構成である。ただし、第３プラグ４１０の中心は、第２プラグ３１０の中心から不純物拡散層１１０の幅方向に、配線５２０から離れる方向にずれている。

本実施形態によっても、第１の実施形態と同様の効果を得ることができる。

（第７の実施形態）
図１２は、第７の実施形態に係る半導体装置の構成を示す断面図であり、第１の実施形態における図１に相当する図である。この半導体装置は、第３プラグ４１０の中心が第２プラグ３１０の中心と重なっている点を除いて、第１の実施形態に係る半導体装置と同様の構成である。ただし、第２プラグ３１０の中心は、第１プラグ２１０の中心から不純物拡散層１１０の幅方向に、配線５２０から離れる方向にずれている。

本実施形態によっても、第１の実施形態と同様の効果を得ることができる。

以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。

１００ 基板
１０１ メモリ領域
１０２ 回路領域
１１０ 不純物拡散層
１１２ 不純物拡散層
１１２ａ 不純物拡散層
１１２ｂ 不純物拡散層
１１４ 不純物領域
１１６ 不純物領域
１２０ 素子分離膜
１５０ 絶縁層
１５１ 配線
１５２ 配線
１５４ 配線
２００ 第１絶縁層
２１０ 第１プラグ
２１１ プラグ
２１２ プラグ
２１４ プラグ
２１６ プラグ
３００ 第２絶縁層
３０２ 絶縁層
３０４ 絶縁層
３１０ 第２プラグ
３１１ プラグ
３１２ プラグ
３１４ プラグ
３１６ プラグ
３１８ ビット線
４００ 第３絶縁層
４０２ 絶縁層
４０４ 絶縁層
４１０ 第３プラグ
４１１ プラグ
４１２ プラグ
５００ 絶縁層
５１０ 第１配線
５２０ 第２配線
５３０ 第３配線
５４０ 配線
５５０ 配線
６００ 容量素子
６０２ 上部電極
６０４ 誘電膜
６０６ 下部電極
６２０ 容量素子
６２２ 下部電極
６２４ 誘電膜
６２６ 上部電極

Claims (11)

1. 不純物拡散層又は導電体上に形成された第１絶縁層と、
   前記第１絶縁層上に形成された第２絶縁層と、
   前記第２絶縁層上に形成された第３絶縁層と、
   前記第１絶縁層に埋め込まれ、前記不純物拡散層又は導電体に接続する第１プラグと、
   前記第２絶縁層に埋め込まれ、前記第１プラグに接続する第２プラグと、
   前記第３絶縁層に埋め込まれ、前記第２プラグに接続する第３プラグと、
   前記第３絶縁層の表面に位置し、前記第３プラグに接続する第１配線と、
   を備え、
   平面視において、
   前記第２プラグは、上面及び底面の幅が前記第１プラグ及び前記第３プラグより大きく、かつ中心が、前記第１プラグの中心及び前記第３プラグの中心の少なくとも一方からずれており、
   前記第１プラグの中心は前記第３プラグの中心からずれている半導体装置。
2. 請求項１に記載の半導体装置において、
   前記半導体装置は、記憶素子が形成されているメモリ領域と、論理回路が形成されている回路領域とを有しており、
   前記第１絶縁層、前記第２絶縁層、及び前記第３絶縁層は、前記メモリ領域及び前記回路領域に形成されており、
   前記不純物拡散層又は導電体、前記第１プラグ、前記第２プラグ、前記第３プラグ、並びに前記第１配線は、前記回路領域に位置しており、
   前記記憶素子は、前記メモリ領域の前記第２絶縁層又は前記第３絶縁層に設けられた容量素子を有する半導体装置。
3. 請求項１又は２に記載の半導体装置において、
   前記第２プラグは、平面視において中心が、前記第１プラグの中心及び前記第３プラグの中心の双方からずれている半導体装置。
4. 請求項３に記載の半導体装置において、
   前記第１プラグ、前記第２プラグ、及び前記第３プラグは、平面視において中心が同一直線上に位置している半導体装置。
5. 請求項１〜４のいずれか一つに記載の半導体装置において、
   前記第１配線と同一層に位置していて前記第１配線に直交する方向に延伸している第２配線を有しており、
   前記第３プラグは、前記第１配線の端部に接続しており、
   平面視において、前記第３プラグの中心は、前記第２配線から離れる方向に前記第１プラグの中心からずれている半導体装置。
6. 請求項１〜４のいずれか一つに記載の半導体装置において、
   前記第１配線と同一層に位置していて前記第１配線と平行に延伸している第２配線を有しており、
   平面視において、前記第３プラグの中心は、前記第２配線に近づく方向に前記第１プラグの中心からずれている半導体装置。
7. 請求項６に記載の半導体装置において、
   前記第１配線及び前記第２配線に平行に延伸しており、前記第１配線を介して前記第２配線と逆側に位置する第３配線を有しており、
   前記第１配線と前記第２配線の間隔は、前記第１配線と前記第３配線の間隔に等しい半導体装置。
8. 請求項１〜７のいずれか一つに記載の半導体装置において、
   前記第１配線はダマシン法により形成されている半導体装置。
9. 請求項１〜８のいずれか一つに記載の半導体装置において、
   平面視において前記第２プラグの幅は、前記第１プラグの幅の１．５倍以下、かつ前記第３プラグの幅の１．５倍以下である半導体装置。
10. 請求項１〜９のいずれか一つに記載の半導体装置において、
    前記第１プラグの幅及び前記第３プラグの幅は、９０ｎｍ以下である半導体装置。
11. 不純物拡散層又は導電体上に第１絶縁層を形成する工程と、
    前記第１絶縁層に、前記不純物拡散層又は導電体に接続する第１プラグを形成する工程と、
    前記第１絶縁層上及び前記第１プラグ上に第２絶縁層を形成する工程と、
    前記第２絶縁層に、前記第１プラグに接続する第２プラグを形成する工程と、
    前記第２絶縁層上及び前記第２プラグ上に第３絶縁層を形成する工程と、
    前記第３絶縁層に、前記第２プラグに接続する第３プラグを形成する工程と、
    前記第３絶縁層の表層に、前記第３プラグに接続する配線を形成する工程と、
    を備え、
    前記第２プラグを形成する工程において、前記第２プラグを、上面及び底面の幅を前記第１プラグ及び前記第３プラグより大きく形成し、かつ前記第２プラグの中心を、前記第１プラグの中心及び前記第２プラグの中心の少なくとも一方からずらすことにより、前記第３プラグの中心を、前記第１プラグの中心からずらす半導体装置の製造方法。

Images