JP2007281197A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】 配線層とビアとの合わせずれを十分に抑制した高信頼性の半導体装置及びその製造方法を提供することを目的とする。
【解決手段】 第一の層間絶縁層１０１上に第一の配線層１０２を形成し、第一の配線層１０２上に第二の層間絶縁層１０４を形成し、第二の層間絶縁層１０４をエッチング除去して第一の配線層１０２を露出させ、第二の層間絶縁層１０４をマスクにして第一の配線層１０２をエッチング除去して第一の層間絶縁層１０１を露出させ、第一、第二の層間絶縁層１０１、１０４上に第二の層間絶縁層１０４に対してエッチング選択比を有する第三の層間絶縁層１０５を形成し、第三の層間絶縁層１０５を研磨除去して第二の層間絶縁層１０４を露出させ、第二、第三の層間絶縁層１０４、１０５上に開口部１０９を有するマスク層１０８を形成し、開口部１０９下方の第二の層間絶縁層１０４を除去して第一の配線層１０２上にビアホール１１０を形成する。
【選択図】図３

Description

本発明は、半導体装置及びその製造方法、特に多層配線構造の半導体装置及びその製造方法に関する。

近年、コンピューター等の電子機器の多くには、多数のトランジスタや抵抗なドを多層配線により電気的に接続して集積化した半導体装置、ＬＳＩ（Large Scale Integration）が多用されている。このような半導体装置の性能を向上するためには、半導体装置を微細化して素子の集積密度を高めることが重要である。

一般的に、半導体装置の配線形成方法としては、ダマシン法が知られている。ダマシン法を用いた配線層上のビアの形成は、通常次のように行われる。まず、配線層上に層間絶縁層を形成した後、層間絶縁層にフォトレジスト膜を形成する。次に、フォトリソグラフィー法によりレジスト膜に開口部を形成した後、開口部下方の層間絶縁層をエッチング除去しビアホールを配線層上に形成する。さらにビアホールにＣｕ等の金属材料を埋め込み、ビアホール外部の金属材料を除去することで配線層上にビアを形成する。

しかしながら、半導体装置の微細化が進展するにつれ、この従来技術を利用したビアの形成における配線層とビアの重ね合わせずれの影響が深刻になりつつある。つまり、従来は、レジスト膜等のマスクに微細な開口部を設ける際に開口部の位置が設計位置からずれる恐れがあるため、配線層にはビアとの合わせずれ余裕が設けられていた。しかし、半導体装置の微細化が進むにつれ、この合わせずれ余裕が低減されることとなり、開口部が位置ずれした場合に、配線層上に形成されるビアの一部が配線層に隣接する層間絶縁層上へはみ出すことがある（例えば、特許文献１参照。）。これにより、ビアと一部の配線層との間の距離が短縮され、これらの間で電気的短絡が生じる恐れがある。
特開平７−２８３３１２号（図３）

本発明は、上記問題点を解決するためになされたもので、配線層とビアとの合わせずれを十分に抑制した高信頼性の半導体装置及びその製造方法を提供することを目的とする。

上記目的を達成するために、本発明の一態様の半導体装置は、第一の層間絶縁層上に形成された第一の配線層と、前記第一の配線層上に形成されたビアと、前記ビア形成部以外の前記第一の配線層上に形成された第二の層間絶縁層と、前記第一の層間絶縁層上に前記第一の配線層、前記ビア及び前記第二の層間絶縁層に隣接して形成された、前記第二の層間絶縁層と比誘電率の異なる第三の層間絶縁層と、前記ビア上及び前記第二の層間絶縁層上に形成された第二の配線層を備え、前記第二の層間絶縁層及び前記第三の層間絶縁層の少なくとも一方が低誘電率であることを特徴とする。

また、本発明の別の一態様の半導体装置の製造方法は、第一の層間絶縁層上に、第一の配線層と第二の層間絶縁層の積層構造及び前記第二の層間絶縁層に対するエッチング選択比を有する第三の層間絶縁層を互いに隣接させて形成する工程と、前記第二、第三の層間絶縁層上にマスク層を形成する工程と、前記マスク層の一部をエッチング除去して開口部を形成し、前記開口部下方に前記第二の層間絶縁層の一部を露出させる工程と、露出させた前記第二の層間絶縁層をエッチング除去し、前記第一の配線層上にビアホールを形成する工程を備えることを特徴とする。

また、本発明の別の一態様の半導体装置の製造方法は、第一の層間絶縁層上に、第一の配線層と第二の層間絶縁層と前記第二の層間絶縁層に対してエッチング選択比を有するカバー層の積層構造及び前記カバー層と前記第二の層間絶縁層に対してエッチング選択比を有する第三の層間絶縁層を互いに隣接させて形成する工程と、前記カバー層上及び前記第三の層間絶縁層上にマスク層を形成する工程と、前記マスク層の一部をエッチング除去して開口部を形成し、前記カバー層の一部を露出させる工程と、前記マスク層の開口部下方の前記カバー層をエッチング除去し、前記第二の層間絶縁層の一部を露出させる工程と、前記マスク層を除去する工程と、前記カバー層上、前記第二の層間絶縁層上及び前記第三の層間絶縁層上に、前記カバー層に対してエッチング選択比を有する第四の層間絶縁層を形成する工程と、前記第四の層間絶縁層の一部をエッチング除去して第二の配線溝を形成し、前記第二の層間絶縁層の一部を露出させる工程と、露出させた前記第二の層間絶縁層をエッチング除去して、前記第一の配線層上にビアホールを形成する工程を備えることを特徴とする。

本発明によれば、配線層とビアとの合わせずれを十分に抑制した高信頼性の半導体装置を提供することができる。

以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照して説明する。

まず、図１及び図２を参照して、本発明の実施例１に係る半導体装置について説明する。図１は、本実施例に係る半導体装置の断面図であり、図２は、図１の一点鎖線Ｘ−Ｘ’における断面図である。

本実施例に係る半導体装置は、図１及び図２に示したように、多数のトランジスタ、抵抗体等の素子及び素子分離（図示せず）が形成されたシリコン基板（半導体基板１００）上に、絶縁分離層となる第一の層間絶縁層１０１が形成されている。第一の層間絶縁層１０１は、例えばシリコン酸化膜で構成されており、またその表層にエッチングストッパーとしてシリコン窒化膜等が形成されていてもよい。さらに第一の層間絶縁層１０１内部には、例えば、その内部を上下に貫通して半導体基板１００に形成された素子と電気的に接続するコンタクト等の導電体（図示せず）が形成されている。

第一の層間絶縁層１０１上には、例えばＣｕ、Ｗ、Ａｌ等の導電材料からなる第一の配線層１０２が形成されている。本実施例では、第一の配線層１０２は、配線層幅約５５ｎｍのライン形状であり、約５５ｎｍの配線層間隔を有して複数形成されている。なお、第一の配線層１０２は、第一の層間絶縁層１０１表面に露出するコンタクト等の導電体に接して形成されることにより、半導体基板１００に形成された素子と電気的に接続されている。さらに、第一の層間絶縁層１０１に対する第一の配線層１０２の密着性を高めるために、第一の配線層１０２には、例えばＴｉＮ、ＴｉＷ等を構成材料とするバリア膜が形成されていてもよい。

第一の配線層１０２上には、例えばＣｕ、Ｗ、Ａｌ等の導電材料により構成されるビア１０３が形成されている。ビア１０３の半導体基板１００表面方向における断面サイズ及びその形状は、ビア１０３径が第一の配線層１０２幅と同程度となるよう、約５５ｎｍ四方の矩形状とする。また、ビア１０３の周囲にも、第一の配線層１０２と同様にバリア膜が形成されていてもよい。

ビア１０３形成部を除く第一の配線層１０２上には、第二の層間絶縁層１０４が形成されている。ここで、半導体装置の配線層間の容量を低減するため、第二の層間絶縁層１０４には低誘電率の絶縁層を使用し、例えばポリアリーレン等の有機膜を使用する。

第一の層間絶縁層１０１上には、第一の配線層１０２、ビア１０３及び第二の層間絶縁層１０４と隣接して、第三の層間絶縁層１０５が形成されている。第三の層間絶縁層１０５は、半導体装置の強度を高めるため、第二の層間絶縁層１０４よりもヤング率の高い絶縁層、例えばシリコン酸化膜を構成材料とする。

ビア１０３及び第二の層間絶縁層１０４上には、第二の配線層１０６が形成されており、第二の配線層１０６は、ビア１０３を介して第一の配線層１０２と電気的に接続されている。また本実施例では、第二の配線層１０６には、第三の層間絶縁層１０５上に形成されるものも含まれる。第二の配線層１０６は、第一の配線層１０２と同様、例えばＣｕ、Ｗ、Ａｌ等の導電材料により構成され、また第一の配線層１０２と同方向に伸びるライン形状として所定の間隔を有して複数形成されており、配線層幅及び配線層間隔が第一の配線層１０２と同様の約５５ｎｍとなっている。第二の配線層１０６の周囲には、第二の層間絶縁層１０４に対する第二の配線層１０６の密着性を高めるために、例えばＴｉＮ、ＴｉＷ等を構成材料とするバリア膜が形成されていてもよい。

第二、第三の層間絶縁層１０４、１０５上には、第二の配線層１０６に隣接して第四の層間絶縁層１０７が形成されている。第四の層間絶縁層１０７は、例えばシリコン酸化膜を構成材料とする。

以上のような構成の半導体装置によれば、低誘電率である第二の層間絶縁層１０４が、下層配線層である第一の配線層１０２のビア１０３形成部を除く上面全面から上層配線層である第二の配線層１０６までの間に形成されていることから、上下の配線層間の容量を効果的に低減することができる。さらに、低誘電率である第二の層間絶縁層１０４に隣接して、第二の層間絶縁層１０４よりもヤング率の高い第三の層間絶縁層１０５が形成されているため、機械的強度の低い低誘電率の第二の層間絶縁層１０４を外部応力から保護することができる。従って、本実施例に係る半導体装置によれば、半導体装置の機械的強度を確保しつつ、上下間の配線層間容量を低減することが可能である。

なおここで、第三の層間絶縁層１０５に低誘電率絶縁膜を使用し、第二の層間絶縁層１０４にシリコン酸化膜等の第三の層間絶縁層１０５よりもヤング率の高い材料を使用しても、上述と同様に半導体装置の機械的強度を確保することができ、また、この場合であれば同一高さに位置する配線層間の配線層間容量を低減することが可能である。

次に、図３を参照して、上述した本実施例に係る半導体装置の製造方法を説明する。図３は本実施例に係る半導体装置の製造方法を示す工程断面図である。

まず、図３（ａ）に示したように、ＳＴＩ等の素子分離、トランジスタ等の素子（図示せず）を形成したシリコン基板等の半導体基板１００上に、例えばシランガス又はＴＥＯＳを用いたプラズマＣＶＤ（Chemical Vapor Deposition）法、あるいは高密度プラズマ源を用いたＣＶＤ法等により第一の層間絶縁層１０１となるシリコン酸化膜を形成する。さらに第一の層間絶縁層１０１上に、例えばＣＶＤ法を用いて第一の配線層１０２となるＷ膜を形成する。また、第一の層間絶縁層１０１と第一の配線層１０２の間に、第一の層間絶縁層１０１に対する第一の配線層１０２の密着性を高めるために、ＴｉＮ等のバリア膜を介在させてもよい。

次に、図３（ｂ）に示したように、例えば塗布法等により第一の配線層１０２上に第二の層間絶縁層１０４となる、ポリアリーレン等の有機膜を形成する。ここで、第二の層間絶縁層１０４は、第一の配線層１０２に対してエッチング選択比を有している。続いて、第二の層間絶縁層１０４上に、フォトリソグラフィー法等により所定のパターンを有したハードマスクであるシリコン窒化膜（図示せず）を形成し、さらにこのシリコン窒化膜をマスクにして、第二の層間絶縁層１０４の一部を、例えばＮＨ_３をエッチングガスとしてドライエッチングし、第一の配線層１０２の一部を露出させる。ハードマスクには、第二の層間絶縁層１０４に対するエッチング選択比を有する材料、例えば酸化アルミニウム膜等も使用することが可能である。

また本実施例では、ハードマスクのパターンは、所定間隔を有する複数のライン形状であり、パターン幅及びパターン間隔を約５５ｎｍとする。従って、第二の層間絶縁層１０４は、複数のライン形状に加工され、第二の層間絶縁層１０４の幅及び間隔は約５５ｎｍとなる。

次に、図３（ｃ）に示したように、第二の層間絶縁層１０４をマスクにして、第二の層間絶縁層１０４上のハードマスクであるシリコン窒化膜及び第二の層間絶縁層１０４のライン状のパターン間に露出した第一の配線層１０２を、例えばＣＦ_４ガスを用いてエッチング除去し、第一の層間絶縁層１０１の一部を露出させる。ここでは、シリコン窒化膜及び第一の配線層１０２であるＷ膜は、同一のエッチングガスでエッチング除去することが可能である。このエッチング工程により、第一の配線層１０２は、第二の層間絶縁層１０４に沿って第二の層間絶縁層１０４直下に位置する複数のライン形状に加工され、配線層幅及び配線層間隔は約５５ｎｍとなる。

次に、図３（ｄ）に示したように、第二の層間絶縁層１０４上及び露出した第一の層間絶縁層１０１上に、ＣＶＤ法等により第三の層間絶縁層１０５を形成する。第三の層間絶縁層１０５は、例えばシリコン酸化膜であり、第二の層間絶縁層１０４とエッチング選択比を有している。続いて、この第三の層間絶縁層１０５を、ＣＭＰ（Chemical Mechanical Polishing）により研磨除去し、第二の層間絶縁層１０４を露出させる。

次に、図３（ｅ）に示したように、第二、第三の層間絶縁層１０４、１０５上に、マスク層１０８となる多層レジスト膜を形成する。多層レジスト膜には、フォトリソグラフィー法により開口部１０９を形成し、開口部１０９下方に第二、第三の層間絶縁層１０４、１０５の一部を露出させる。この開口部１０９は、例えばライン形状の第一の配線層１０２及び第二の層間絶縁層１０４の積層構造と直交する矩形平面形状とし、第二の層間絶縁層１０４を跨ぐように、ライン形状の第一の配線層１０２及び第二の層間絶縁層１０４の積層構造と交差させて形成する。開口部１０９のサイズは、ライン形状の第一の配線層１０２及び第二の層間絶縁層１０４の積層構造のライン方向に平行する方向の幅を約５５ｎｍとし、一方ライン形状の第一の配線層１０２及び第二の層間絶縁層１０４の積層構造のライン方向に直交する方向の幅を、第一の配線層１０２及び第二の層間絶縁層１０４の積層構造のライン幅から両側に約２０ｎｍ程度拡がるように、約９５ｎｍとする。

続いて、多層レジスト膜をマスクにして、開口部１０９下方の第二の層間絶縁層１０４を、例えばＮＨ_３ガスを用いてエッチング除去し、第一の配線層１０２上にビアホール１１０を形成する。このとき、第二の層間絶縁層１０４と第三の層間絶縁層１０５はエッチング選択比を有するため、開口部１０９下方の第三の層間絶縁層１０５はエッチング除去されずに残存し、第一の配線層１０２上に形成された第二の層間絶縁層１０４のみがエッチング除去される。従って、ビアホール１１０は第一の配線層１０２上からずれることなく、第一の配線層１０２上にのみ形成される。

一般的に、多層レジスト膜等のマスクに微細な開口部を設ける場合、所望の位置から前後あるいは左右に最大約２０ｎｍの開口部の位置ずれが発生する恐れがあるため、ダマシン法を用いた従来技術によりビアホールを配線上に形成する場合、配線層にはビアホールの合わせずれを考慮して合わせ余裕を持たせている。しかし近年、半導体装置の微細化が進むにつれて、配線層の合わせ余裕は大幅に低減されつつある。従って、従来技術により、合わせ余裕を低減した微細配線層上に微細なビアホールを設けるとき、配線層上の層間絶縁層上に形成されたマスクに開口部を設け、開口部下方の層間絶縁層をエッチング除去してビアホールを形成するが、開口部が所望の位置からずれると、ビアホールが配線層上の所望の設計位置に形成されず、隣接する層間絶縁層上へはみ出して形成される恐れがある。その結果、ビアと近接する配線層との距離が短縮されるため、それらの間で電気的短絡が生じることがあり、また配線層と配線層上に位置ずれして形成されたビアとの接触面積が所望の接触面積よりも低減されることから、配線層とビア間の接触抵抗が増大して信頼性が低下する可能性がある。

これに対して本実施例に係る半導体装置の製造方法では、上述したように、第一の配線層１０２上の第二の層間絶縁層１０４のみをエッチングしてビアホール１１０を形成するため、第一の配線層１０２に隣接する第三の層間絶縁層１０５へはみ出してビアホール１１０が形成されることがなく、ビアホール１１０と第一の配線層１１０の合わせずれを抑制することが可能である。

また本実施例では、マスク層１０８に形成された開口部１０９は、第二の層間絶縁層１０４の上面において第二の層間絶縁層１０４を跨ぐように、第一の配線層１０２及び第二の層間絶縁層１０４の積層構造と交差して形成されており、第一の配線層１０２及び第二の層間絶縁層１０４と直交する方向に、第一の配線層１０２及び第二の層間絶縁層１０４より外側に２０ｎｍ程度拡がっている。これにより、マスク層１０８に形成された開口部１０９が位置ずれたとしても、なお開口部１０９が第一の配線層１０２及び第二の層間絶縁層１０４の積層構造と交差して形成されるため、開口部１０９下方に露出する第二の層間絶縁層１０４の面積を一定に保つことができる。従って、開口部１０９下方の第二の層間絶縁層１０４をエッチング除去することで、第一の配線層１０２とビアホール１１０の合わせずれを防止するとともに、ビアホール１１０下方に露出する第一の配線層１０２の面積を所望のサイズに保つことができる。本実施例では、ビアホール１１０の平面形状は、第二の層間絶縁層１０４の幅及び開口部１０９の第二の層間絶縁層１０４と平行する方向の幅を、それぞれ対向する２辺の長さとする形状、すなわち約５５ｎｍ四方の矩形平面形状として形成されるため、第一の配線層１０２の幅と同一径となる。

このように本実施例に係る半導体装置の製造方法によれば、配線層とビアホールとの合わせずれを十分に抑制した、所望のサイズのビアホールを有する高信頼性の半導体装置を製造することが可能となる。

ここで、図４を参照して、本実施例に使用するマスク層１０８の各種形態を示す。図４（ａ）〜（ｃ）は、図３（ｅ）に示した工程断面図の平面図の各種例であり、図４の一点破線Ｙ−Ｙ’における断面図が図３（ｅ）に示した工程断面図となる。

図４（ａ）に示した例では、マスク層１０８に、ライン形状の第一の配線層１０２及び第二の層間絶縁層１０４と直交する矩形平面形状の開口部１０９が複数形成されている。開口部１０９の大きさは、ライン形状の第一の配線層１０２及び第二の層間絶縁層１０４と平行する方向の幅を約５５ｎｍとし、直交する方向の幅を約９５ｎｍとする。またビアホール１１０は、開口部１０９下方に形成されており、約５５ｎｍ四方の矩形平面形状とする。

このように、開口部１０９の位置ずれを考慮して、開口部１０９の所定の幅を第一の配線層１０２及び第二の層間絶縁層１０４の幅よりも拡大することにより、開口部１０９が位置ずれしても開口部１０９と第一の配線層１０２及び第二の層間絶縁層１０４の積層構造が交差するため、開口部１０９下方の第二の層間絶縁層１０４をエッチング除去することで、第一の配線層１０２とビアホール１１０の合わせずれを防止して、第一の配線層１０２上に所望のサイズのビアホール１１０を形成することができる。

図４（ｂ）、図４（ｃ）に示した平面図は、図４（ａ）に示した例と、マスク層１０８の開口部１０９の形状又は位置、第一の配線層１０２及び第二の層間絶縁層１０４の形状又は位置がそれぞれ異なっている。

図４（ｂ）に示したマスク層１０８には、第一の配線層１０２及び第二の層間絶縁層１０４と直交する２種の矩形平面形状の開口部１０９が形成されている。それぞれの開口部１０９の大きさは、ライン形状の第一の配線層１０２及び第二の層間絶縁層１０４と平行する方向の幅はともに約５５ｎｍ、一方第第一の配線層１０２及び二の層間絶縁層１０４と直交する方向の幅は約９５ｎｍ、約３２０ｎｍとする。ビアホール１１０は、開口部１０９下方に形成されており、約５５ｎｍ四方の矩形平面形状とする。

図４（ｃ）に示した例では、並列して形成された第一の配線層１０２及び第二の層間絶縁層１０４の位置及び形状が、それぞれ異なっている。マスク層１０８には、図４（ａ）に示した開口部１０９と同様の開口部１０９が、ライン形状のそれぞれの第一の配線層１０２及び第二の層間絶縁層１０４の積層構造と交差するように形成されている。ビアホール１１０は、開口部１０９下方に形成されており、約５５ｎｍ四方の矩形平面形状とする。

図４（ｂ）及び図４（ｃ）に示した例においても、開口部１０９の位置ずれを考慮して、開口部１０９の幅を第一の配線層１０２及び第二の層間絶縁層１０４の幅よりも拡大することにより、開口部１０９が位置ずれしても開口部１０９と第一の配線層１０２及び第二の層間絶縁層１０４の積層構造が交差する。つまり、開口部１０９下方に露出する第二の層間絶縁層１０４の面積を一定に保つことができるため、開口部１０９下方の第二の層間絶縁層１０４をエッチング除去することで、第一の配線層１０２とビアホール１１０の合わせずれを防止して、第一の配線層１０２上に所望のサイズのビアホール１１０を形成することができる。特に、図４（ｂ）に示した例のように、開口部１０９をライン形状の第一の配線層１０２及び第二の層間絶縁層１０４と直交する方向に延在するように形成すれば、一つの開口部１０９を並列して形成された複数の第一の配線層１０２及び第二の層間絶縁層１０４の積層構造と交差させ、一つの開口部１０９下方に第一の配線層１０２に対するビアホール１１０を複数形成することも可能となる。

引き続いて、図３（ｆ）に示したように、多層レジスト膜を灰化処理して除去した後、ビアホール１１０内部及び第二、第三の層間絶縁層１０４、１０５上に、ＣＶＤ法等によりビア１０３材料となるＷ膜を形成する。ここで、ビア１０３と第二、第三の層間絶縁層１０４、１０５との密着性を向上するため、ビア１０３材料であるＷ膜の形成の前に、ビアホール１１０内部及び第二、第三の層間絶縁層１０４、１０５上にＴｉＮ等のバリア膜（図示せず）を形成し、さらにバリア膜を介在させてＷ膜を形成してもよい。

次に、図３（ｇ）に示したように、ビアホール１１０外部のＷ膜をＣＭＰ法により研磨除去して、第一の配線層１０２上にビア１０３を形成する。さらに、第二、第三の層間絶縁層１０４、１０５上及びビア１０３上に第四の層間絶縁層１０７を形成する。第四の層間絶縁層１０７は、例えばシリコン酸化膜を構成材料とする。その後、第四の層間絶縁層１０７の一部を、フォトリソグラフィー法等を使用して、例えばＣ_４Ｆ_８ガスを用いてエッチング除去して、ビア１０３及び第二の層間絶縁層１０４を露出させるように、ビア１０３上及び第二の層間絶縁層１０４上にライン形状の配線溝１１１を形成する。なお、配線溝１１１は、第一の配線層１０２と直交する形状等、つまり部分的に第三の層間絶縁層１０５上に位置するように形成してもよく、またこれに加えて、第三の層間絶縁層１０５上にのみ位置する配線溝１１１を形成してもよい。

また、第四の層間絶縁層１０７がオーバーエッチングされて、配線溝１１１下方の第三の層間絶縁層１０５がエッチングされないようにするために、第三の層間絶縁層１０５と第四の層間絶縁層１０７の間に、シリコン窒化膜、シリコン酸窒化膜又はシリコン炭化膜等のエッチングストッパーを形成してもよい。

次に、図３（ｈ）に示したように、配線溝１１１内部及び第四の層間絶縁層１０７上に、第二の配線層１０６となるＷ膜をＣＶＤ法等により形成する。また、第二の配線層１０６と第二、第三及び第四の層間絶縁層１０４、１０５、１０７との密着性を向上するため、第二の配線層１０６材料であるＷ膜の形成の前に、配線溝１１１内部及び第二、第三の層間絶縁層１０４、１０５上にＴｉＮ等のバリア膜（図示せず）を形成し、バリア膜を介在させてＷ膜を形成してもよい。続いて、配線溝１１１外部のＷ膜をＣＭＰ法により研磨除去して、ビア１０３上及び第二、第三の層間絶縁層１０４、１０５上に第二の配線層１０６を形成する。この第二の配線層１０６の一部は、第一の配線層１０２に対する上層配線層となり、ビア１０３を介して第一の配線層１０２と電気的に接続される。以上のような製造工程により、本実施例に係る半導体装置を製造することができる。

本実施例に係る半導体装置の製造方法によれば、配線層とビアとの合わせずれを十分に抑制し、ビアと配線層間の電気的短絡及びビアと配線層の接触面積の低減に伴う接触抵抗の増加を防止して、高信頼性の微細な半導体装置を製造することが可能となる。

次に、図３及び図５を参照して、実施例２に係る半導体装置の製造方法について説明する。図５は、図３と同様、本実施例に係る半導体装置の製造方法を示す工程断面図である。なお、本実施例に係る半導体装置の構成は、上述の実施例１に係る半導体装置の構成と同様であり、また本実施例に係る半導体装置の製造方法は、第一の配線層１０２の形成にダマシン法を使用した点で実施例１と異なり、それ以外の製造工程については実施例１とほぼ同様である。従って以下、本実施例の説明において、上述の実施例１に係る半導体装置の構成及び製造方法と同様の部分については詳細な説明を省略する。

まず、図５（ａ）に示したように、シリコン基板等の半導体基板１００上に、ＣＶＤ法等により絶縁分離層となる第一の層間絶縁層１０１を形成し、さらに第一の層間絶縁層１０１上に第三の層間絶縁層１０５を形成する。第一、第三の層間絶縁層１０１、１０５は、ともにシリコン酸化膜である。続いて、第三の層間絶縁層１０５上にフォトレジスト膜（図示せず）を形成し、所定間隔を有する複数のライン形状の開口パターンをフォトレジスト膜に形成する。さらに、フォトレジスト膜をマスクとして、フォトレジスト膜のライン形状の開口パターン下方の第三の層間絶縁層１０５をエッチング除去して第一の配線溝１１２を形成する。ここで、第一の配線溝１１２下方の第一の層間絶縁層１０１がオーバーエッチングされないようにするために、第一の層間絶縁層１０１と第三の層間絶縁層１０５の間に、シリコン窒化膜、シリコン酸窒化膜又はシリコン炭化膜等のエッチングストッパーを形成してもよい。

次に、図５（ｂ）に示したように、第一の配線溝１１２内部及び第三の層間絶縁層１０５上に第一の配線層１０２となる、例えばＷ膜をＣＶＤ法等により形成し、続いて、第一の配線溝１１２外部のＷ膜をＣＭＰにより研磨除去する。ここで、第一の配線層１０２には、第三の層間絶縁層１０５とエッチング選択比を有する導電材料を使用する。

次に、図５（ｃ）に示したように、第一の配線溝１１２内部のＷ膜をエッチバックし、第一の配線溝１１２下部に第一の配線層１０２であるＷ膜を残存させる。さらに、第一の配線溝１１２内部及び第三の層間絶縁層１０５上に、第二の層間絶縁層１０４を形成する。第二の層間絶縁層１０４は、第三の層間絶縁層１０５とエッチング選択比を有するポリアリーレン等の有機膜を構成材料とする。

次に、図５（ｄ）に示したように、第二の層間絶縁層１０４をＣＭＰにより研磨除去して、第三の層間絶縁層１０５を露出させる。このようにして、実施例１の図３（ｄ）に示した工程断面図と同様、第一の層間絶縁層１０１上で第一の配線層１０２と第二の層間絶縁層１０４の積層構造及び第三の層間絶縁層１０５が互いに隣接した構成を有する半導体装置を製造することができる。

さらにその後、実施例１と同様、図３（ｅ）〜図３（ｆ）の製造工程を経ることによって、実施例１と同様の構成を有する本実施例に係る半導体装置を製造することができる。

本実施例に係る半導体装置の製造方法によれば、実施例１と同様、図３（ｅ）に示したように、多層レジスト膜等のマスク層１０８に形成された開口部１０９が、第二の層間絶縁層１０４を跨ぐように第一の配線層１０２及び第二の層間絶縁層１０４と交差して形成されており、さらに、開口部１０９の位置ずれを考慮して、開口部１０９は第一の配線層１０２及び第二の層間絶縁層１０４と直交する方向に第一の配線層１０２及び第二の層間絶縁層１０４より外側に拡がっている。これにより、マスク層１０８に形成された開口部１０９が位置ずれしたとしても、なお開口部１０９が第一の配線層１０２及び第二の層間絶縁層１０４の積層構造と交差して形成されるため、開口部１０９下方の第二の層間絶縁層１０４をエッチング除去することで、第一の配線層１０２とビアホール１１０の合わせずれを防止して、第一の配線層１０２上に所望のサイズのビアホール１１０を形成することができる。従って、ビアと配線層間の電気的短絡及びビアと配線層の接触抵抗の増加を防止して、高信頼性の微細な半導体装置を製造することが可能となる。

次に、図６を参照して、実施例３に係る半導体装置の製造方法について説明する。図６は、図３と同様、本実施例に係る半導体装置の製造方法を示す工程断面図である。なお、本実施例に係る半導体装置の構成は、上述の実施例１に係る半導体装置の構成とほぼ同様であり、また本実施例に係る半導体装置の製造方法は、ビア１０３とその上層配線である第二の配線層１０６を同時に形成するデュアルダマシン法を利用した点で実施例１と主に異なり、それ以外の製造工程については実施例１とほぼ同様である。従って以下、本実施例の説明において、上述の実施例１に係る半導体装置の構成及び製造方法と同様の部分については詳細な説明を省略する。

まず、図６（ａ）に示したように、シリコン基板等の半導体基板１００上に、例えばＣＶＤ法等により、第一の層間絶縁層１０１となるシリコン酸化膜、さらに第一の層間絶縁層１０１上に、第一の配線層１０２となるＷ膜を形成する。

次に、図６（ｂ）に示したように、例えばＣＶＤ法等により第一の配線層１０２上に第二の層間絶縁層１０４となる低誘電率の有機膜を形成する。この第二の層間絶縁層１０４は、第一の配線層１０２に対してエッチング選択比を有している。さらに、第二の層間絶縁層１０４上に、ハードマスクとなるカバー層１１３を形成する。カバー層１１３は、例えばシリコン炭化膜とし、第二の層間絶縁層１０４に対してエッチング選択比を有する。

また、このハードマスクには、フォトリソグラフィー法により所定のパターン、例えば、パターン幅及びパターン間隔が５５ｎｍの複数のライン形状のパターンを形成する。その後、このハードマスクをマスクにして、ライン状のパターン間に露出した第二の層間絶縁層１０４を、例えばＮＨ_３ガスを使用してエッチング除去し、第一の配線層１０２の一部を露出させる。

次に、図６（ｃ）に示したように、露出した第一の配線層１０２を、例えばＳＦ_６ガスを使用してエッチング除去する。このとき、実施例１に示した半導体装置の製造方法では、第一の配線層１０２のエッチング除去と同時に、第二の層間絶縁層１０４上に形成されたハードマスクをエッチング除去しているが、本実施例では、シリコン炭化膜を材料とするハードマスクを第二の層間絶縁層１０４上に残存させる。これにより、第一の層間絶縁層１０１上に、同一のライン形状を有した第一の配線層１０２、第二の層間絶縁層１０４及びカバー層１１３が順に積層された積層構造が形成されることになる。

次に、図６（ｄ）に示したように、第一の層間絶縁層１０１及びカバー層１１３上に、ＣＶＤ法等により第三の層間絶縁層１０５を形成する。第三の層間絶縁層１０５は、例えばシリコン酸化膜とし、第二の層間絶縁層１０４及びカバー層１１３に対してエッチング選択比を有する。その後、ＣＭＰにより第三の層間絶縁層１０５を研磨除去して、カバー層１１３を露出させ、第一の層間絶縁層１０１上で第一の配線層１０２と第二の層間絶縁層１０４とカバー層１１３の積層構造及び第三の層間絶縁層１０５が互いに隣接した構成を得る。

さらに、カバー層１１３上及び第三の層間絶縁層１０５上に、マスク層１１４となる多層レジスト膜を形成する。多層レジスト膜には、フォトリソグラフィー法等により開口部１０９を形成し、カバー層１１３及び第三の層間絶縁層１０５の一部を露出させる。この開口部１０９は、例えば、実施例１と同様に矩形平面形状とし、カバー層１１３を跨ぐように、第一の配線層１０２乃至カバー層１１３の積層構造と交差して形成される。ここで開口部１０９のサイズは、例えば、ライン形状の第一の配線層１０２乃至カバー層１１３と平行する方向の幅を約５５ｎｍとし、直交する方向の幅を約９５ｎｍとする。

続いて、多層レジスト膜をマスクにして、開口部１０９下方のカバー層１１３をエッチング除去し、第二の層間絶縁層１０４を露出させる。このとき、カバー層１１３と第三の層間絶縁層１０５はそれぞれエッチング選択比を有するため、開口部１０９下方の第三の層間絶縁層１０５はエッチングされずに残存し、第二の層間絶縁層１０４上に形成されたカバー層１１３のみがエッチングされる。

次に、図６（ｅ）に示したように、多層レジスト膜を灰化処理した後、カバー層１１３及び第二、第三の層間絶縁層１０４、１０５上に、ＣＶＤ法等により第四の層間絶縁層１０７とキャップ膜１１５を形成する。第四の層間絶縁層１０７は、例えば第二の層間絶縁層１０４と同様の有機膜を構成材料とし、カバー層１１３及び第三の層間絶縁層１０５に対してエッチング選択比を有する。また、キャップ膜１１５は、例えばシリコン酸化膜を構成材料とし、第四の層間絶縁膜１０７及び第二の層間絶縁膜１０４に対して高いエッチング選択比を得ることができる。

次に、図６（ｆ）に示したように、フォトリソグラフィー法等によりキャップ膜１１５に開口パターンを形成した後、キャップ膜１１５をマスクとして、開口パターン下方の第四の層間絶縁層１０７を、例えばＮＨ_３ガスを用いてエッチング除去し、第二の層間絶縁層１０４及びカバー層１１３を露出させ、第二の層間絶縁層１０４上及びカバー層１１３上に第二の配線溝１１１を形成する。第二の配線溝１１１は、部分的に第三の層間絶縁層１０５上に位置するように形成してもよく、またこれに加えて、第三の層間絶縁層１０５上にのみ位置する第二の配線溝１１１を形成してもよい。

続いて、第二の配線溝１１１下方に露出する第二の層間絶縁層１０４を、第四の層間絶縁層１０７のエッチング除去時と同様、ＮＨ_３ガスを用いてエッチング除去し、第一の配線層１０２上にビアホール１１０を形成する。このとき、第二の層間絶縁層１０４とカバー層１１３はエッチング選択比を有するため、第二の配線溝１１１下方のカバー層１１３はエッチング除去されずに残存する。

このように、第四の層間絶縁層１０７及び第二の層間絶縁層１０４を同一エッチングガスによりエッチング除去すれば、第四の層間絶縁層１０７のエッチング除去による第二の配線溝１１１の形成と連続して、第二の配線溝１１１下方の第二の層間絶縁層１０４をエッチング除去してビアホール１１０を形成することができ、製造工程を簡略化することが可能である。

次に、図６（ｇ）に示したように、第四の層間絶縁層１０７上、ビアホール１１０内部及び第二の配線溝１１１内部に、ビア１０３及び第二の配線層１０６となる配線金属、例えばＣｕ膜を形成する。ここでＣｕ膜の形成は、Ｃｕの第四の層間絶縁層１０７等への拡散を防ぐため、例えばバリア膜となるＴａ膜をスパッタ法にてビアホール１１０及び第二の配線溝１１１に形成した後、続いて大気開放することなくＣｕ膜を連続してスパッタ法によりビアホール１１０内部及び第二の配線溝１１１内部に形成し、さらに電解めっき法を用いて形成する。

次に、図６（ｈ）に示したように、ＣＭＰにより第二の配線溝１１１外部の第二の配線層１０６及びキャップ膜１１５を研磨除去する。この第二の配線層１０６の一部は、第一の配線層１０２に対する上層配線層となり、ビア１０３を介して第一の配線層１０２と電気的に接続される。以上の製造工程により、本実施例に係る半導体装置を製造することができる。

本実施例に係る半導体装置の製造方法によれば、実施例１、２と同様に、マスク層１１４に形成された開口部１０９が、第二のカバー層１０４を跨ぐように第一の配線層１０２乃至カバー層１１３の積層構造と交差して形成されており、さらに、開口部１０９の位置ずれを考慮して、開口部１０９はと第一の配線層１０２乃至カバー層１１３と直交する方向に第一の配線層１０２乃至カバー層１１３より外側に拡がっている。これにより、マスク層１１４に形成された開口部１０９が位置ずれたとしても、なお開口部１０９がカバー層１１３を跨ぐように形成されるため、開口部１０９下方に露出したカバー層１１３を確実にエッチング除去することができ、ひいては第二、第四の層間絶縁層１０４、１０７をエッチング除去して第二の配線溝１１１及びビアホール１１０を形成する際、第一の配線層１０２とビアホール１１０の合わせずれを防止して、第一の配線層１０２上に所望のサイズのビアホール１１０を形成することができる。従って、ビアと配線層間の電気的短絡及びビアと配線層の接触抵抗の増加を防止して、高信頼性の微細な半導体装置を製造することが可能となる。

また、本実施例に係る半導体装置の製造方法によれば、いわゆるデュアルダマシン法におけるビアホール１１０と第二の配線溝１１１を同一のエッチングガスを使用して形成することができるため、ビアを形成してからビア上に配線溝を形成するダマシン法を用いる半導体装置の製造方法に比較して、製造工程を簡略化することができる。

なお、このデュアルダマシン法を利用したビアホール１１０と第二の配線溝１１１の形成方法としては、次のような方法もある。まず、上述した図５（ａ）〜図５（ｄ）に示す工程により半導体装置を製造した後、第二の層間絶縁層１０４の上部をエッチング除去し、さらに第三の層間絶縁層１０５上及び第二の層間絶縁層１０４上にカバー層１１３を形成する。その後、第三の層間絶縁層１０５を露出させるようにカバー層１１３をＣＭＰにより研磨除去し、第一の層間絶縁層１０１上で第一の配線層１０２乃至カバー層１１３の積層構造及び第三の層間絶縁層１０５が互いに隣接した構成を得る。さらに図６（ｄ）に示したように、第三の層間絶縁層１０５上及びカバー層１１３上に所定の開口部１０９を設けたマスク層１１４を形成し、開口部１０９下方のカバー層１１３をエッチング除去する。続いて、図６（ｅ）〜図６（ｈ）に示した工程により半導体装置を製造すれば、同様にビアホール１１０と第二の配線溝１１１を同一のエッチングガスを使用して形成することができる。

上述の各実施例に係る半導体装置の製造方法は、例えばＮＡＮＤ型ＥＥＰＲＯＭやＮＯＲ型ＥＥＰＲＯＭ等のような半導体装置において、並列に配置される複数の微細なビア及び配線層の形成に特に適用が可能である。

また本発明は、上述の各実施例に限定されるものではなく、発明の要旨を変更しない範囲で、種々、変更し、実施することは可能である。特に、各実施例では、第一の配線層１０２及び第二の層間絶縁層１０４はライン形状であり所定間隔で並列して形成されているが、それらが他の形状、例えば矩形状等であってもよい。このような場合であっても、第一の配線層１０２上にのみ第二の層間絶縁層１０４を形成し、第二の層間絶縁層１０４上に形成されるマスク層１０８等の開口部１０９を通して、第二の層間絶縁層１０４のみをエッチング除去すれば、合わせずれを防止して、第一の配線層１０２上にビアホールを形成することが可能である。

本発明の実施例１に係る半導体装置を示す断面図。 本発明の実施例１に係る半導体装置のＸ−Ｘ’線における断面図。 本発明の実施例１に係る半導体装置の製造方法を示す工程断面図。 本発明の実施例１に係る半導体装置の製造方法を示す平面図。 本発明の実施例２に係る半導体装置の製造方法を示す工程断面図。 本発明の実施例３に係る半導体装置の製造方法を示す工程断面図。

符号の説明

１００ 半導体基板
１０１ 第一の層間絶縁層
１０２ 第一の配線層
１０３ ビア
１０４ 第二の層間絶縁層
１０５ 第三の層間絶縁層
１０６ 第二の配線層
１０７ 第四の層間絶縁層
１０８ マスク層
１０９ 開口部
１１０ ビアホール
１１１ 第二の配線溝
１１２ 第一の配線溝
１１３ カバー層
１１４ マスク層
１１５ キャップ膜

Claims (5)

1. 第一の層間絶縁層上に形成された第一の配線層と、
   前記第一の配線層上に形成されたビアと、
   前記ビア形成部以外の前記第一の配線層上に形成された第二の層間絶縁層と、
   前記第一の層間絶縁層上に前記第一の配線層、前記ビア及び前記第二の層間絶縁層に隣接して形成された、前記第二の層間絶縁層と比誘電率の異なる第三の層間絶縁層と、
   前記ビア上及び前記第二の層間絶縁層上に形成された第二の配線層と、
   を備え、
   前記第二の層間絶縁層及び前記第三の層間絶縁層の少なくとも一方が低誘電率であることを特徴とする半導体装置。
2. 第一の層間絶縁層上に、第一の配線層と第二の層間絶縁層の積層構造及び前記第二の層間絶縁層に対するエッチング選択比を有する第三の層間絶縁層を互いに隣接させて形成する工程と、
   前記第二、第三の層間絶縁層上にマスク層を形成する工程と、
   前記マスク層の一部をエッチング除去して開口部を形成し、前記開口部下方に前記第二の層間絶縁層の一部を露出させる工程と、
   露出させた前記第二の層間絶縁層をエッチング除去し、前記第一の配線層上にビアホールを形成する工程と、
   を備えることを特徴とする半導体装置の製造方法。
3. 第一の層間絶縁層上に、第一の配線層と第二の層間絶縁層と前記第二の層間絶縁層に対してエッチング選択比を有するカバー層の積層構造及び前記カバー層と前記第二の層間絶縁層に対してエッチング選択比を有する第三の層間絶縁層を互いに隣接させて形成する工程と、
   前記カバー層上及び前記第三の層間絶縁層上にマスク層を形成する工程と、
   前記マスク層の一部をエッチング除去して開口部を形成し、前記カバー層の一部を露出させる工程と、
   前記マスク層の開口部下方の前記カバー層をエッチング除去し、前記第二の層間絶縁層の一部を露出させる工程と、
   前記マスク層を除去する工程と、
   前記カバー層上、前記第二の層間絶縁層上及び前記第三の層間絶縁層上に、前記カバー層に対してエッチング選択比を有する第四の層間絶縁層を形成する工程と、
   前記第四の層間絶縁層の一部をエッチング除去して第二の配線溝を形成し、前記第二の層間絶縁層の一部を露出させる工程と、
   露出させた前記第二の層間絶縁層をエッチング除去して、前記第一の配線層上にビアホールを形成する工程と、
   を備えることを特徴とする半導体装置の製造方法。
4. 前記第二の層間絶縁層及び前記第四の層間絶縁層は、同一のエッチングガスを用いてエッチング除去されることを特徴とする請求項３記載の半導体装置の製造方法。
5. 前記第マスク層に形成される開口部は、前記積層構造と交差するように形成されることを特徴とする請求項２乃至４のいずれか一項記載の半導体装置の製造方法。

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