JP2012134422A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】同層配線間の容量及び、上下層配線間の容量を低減し、配線間領域の実効誘電率を低減できる半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、基板上に形成された第１の絶縁膜１０１と、第１の絶縁膜１０１の上部に埋め込まれた複数の第１の配線１２０と、第１の絶縁膜１０１上及び複数の第１の配線１２０上に形成され、開口部を有するライナー絶縁膜１０４と、ライナー絶縁膜１０４上に形成された第２の絶縁膜１０７と、第２の絶縁膜１０７の上部に埋め込まれた複数の第２の配線１１０とを備える。第１の絶縁膜１０１における、第１の配線１２０の間であって、ライナー絶縁膜１０４の開口部と重なる部分には、絶縁膜によって塞がれたエアギャップ１０８が形成されており、第２の絶縁膜１０７の比誘電率は２．５以下である。
【選択図】図２

Description

本明細書に開示された技術は、多層配線を有する半導体装置及びその製造方法に関するものである。

近年、半導体プロセス技術の目覚ましい進歩によって、配線または素子の超微細化及び高集積化が可能になり、large scale integration（ＬＳＩ）の高性能化が進められている。配線の高集積化に伴い、配線における信号の遅延がデバイスの動作スピードを律するようになっており、０．２５μｍ世代以降のＬＳＩにおいては、層間絶縁膜の材料として、有機物を含んだＳｉＯＣＨや有機材料などの比誘電率が低い材料が、これまでに使用されている。

また、配線間に生じる容量による信号の遅延は、配線における遅延の大きな部分を占めている。そこで、配線間の絶縁性物質に空気（比誘電率ε＝１．０）等が存在する孔状の空間（以下、「エアギャップ」と称する）を意図的に形成することにより、配線間における比誘電率を低下させて配線間容量を低減する技術が提案されている。

以下に、特許文献１に記載の従来の半導体装置の製造方法について、図面を参照しながら説明する。図９（ａ）〜（ｄ）及び図１０（ａ）〜（ｄ）は、従来の半導体装置の製造方法を示す断面図である。

まず、図９（ａ）に示すように、半導体能動素子が形成された半導体基板（図示せず）上に、第１の絶縁膜１０を堆積した後、該第１の絶縁膜１０内に凹部を形成する。続いて、第１の絶縁膜１０における凹部の底面上及び壁面上に第１のバリアメタル膜１１を形成した後、凹部を埋め込むようにして銅からなる第１の配線１２を形成する。

次に、図９（ｂ）に示すように、第１の絶縁膜１０及び第１の配線１２の上にライナー絶縁膜１３を堆積する。

次に、図９（ｃ）に示すように、ライナー絶縁膜１３の上にレジストパターン１４を形成する。レジストパターン１４は、第１の絶縁膜１０における第１の配線１２間に位置する部分のみを除去できる開口パターンを有している。このレジストパターン１４は、第１の配線１２間の所望の位置に配線間ギャップを形成するために用いられ、第１の配線１２間の領域を露出させるマスクである。図中のｒ１はレジストパターン１４の開口パターンの幅を示している。

次に、図９（ｄ）に示すように、レジストパターン１４を膨潤させて、レジストパターン１４ａを形成する。ここでは、第１の配線１２間の領域とレジストパターン１４ａとがオーバーラップする領域の幅ｒ２が、配線間スペースの約１／３となるように、レジストパターン１４の寸法をシュリンクさせる。

次に、図１０（ａ）に示すように、レジストパターン１４ａをマスクに用いたドライエッチングにより、ライナー絶縁膜１３の一部及び第１の絶縁膜１０の一部を除去して、第１の配線１２間に配線間ギャップ１５を形成する。その後、レジストパターン１４ａを除去する。

次に、図１０（ｂ）に示すように、第１の配線１２間の配線間ギャップ１５及びライナー絶縁膜１３の上に、第２の絶縁膜１７を堆積することにより、配線間ギャップ１５を含むエアギャップ１６を形成する。このとき、配線間ギャップ１５内の一部に第２の絶縁膜１７の構成材料が若干堆積される。この工程では、第２の絶縁膜１７として、シリコン酸化膜（ＳｉＯ₂）等を形成する。

次に、図１０（ｃ）に示すように、エッチングにより、第２の絶縁膜１７中に、第１の配線１２の表面を露出させる接続孔１７ａを形成した後に、配線溝１７ｂを形成する。

次に、図１０（ｄ）に示すように、接続孔１７ａ及び配線溝１７ｂが形成された第２の絶縁膜１７の上に、バリアメタル膜、シード膜、及びメッキ膜を順に堆積した後に、chemical mechanical polishing（ＣＭＰ）を用いて、接続孔１７ａ及び配線溝１７ｂの内部からはみ出している余分なバリアメタル膜、シード膜、及びメッキ膜を除去する。これにより、ビア１８及び第２の配線１９を形成する。このようにして、第１の配線１２及び第２の配線１９からなる２層配線が形成され、半導体装置を製造することができる。

エアギャップ１６の誘電率は第１の絶縁膜１０よりも小さいので、エアギャップ１６を設けることによって、隣り合う第１の配線１２間の容量を低減することができる。したがって、隣り合う第１の配線１２間における信号の遅延を緩和することができる。

特開２００６−１２０９８８号公報

しかしながら、前述したエアギャップの形成方法によると、隣り合う第１の配線１２間の容量は低減できるものの、第１の配線１２と第２の配線１９との間に生じる配線層間の容量はエアギャップを設けない場合と変わらない。そのため、この方法では十分に配線間容量を低減することが難しく、配線間領域の実効的な比誘電率は２．０程度までしか下げることができない。また、さらなる微細化が進んで配線層の厚みが低減された場合には配線間容量が増大するおそれがある。なお、「配線間領域の実効的な比誘電率」とは、配線層内における配線間領域と配線層間における配線間領域の比誘電率を平均化したものを指すものとする。

前記に鑑み、本発明の目的は、同層配線間の容量及び、上下層配線間容量を低減し、配線間領域の実効誘電率を低減できる半導体装置及びその製造方法を提供することにある。

本発明の一例に係る半導体装置は、基板上に形成された第１の絶縁膜と、前記第１の絶縁膜の上部に埋め込まれた複数の第１の配線と、前記第１の絶縁膜上及び前記複数の第１の配線上に形成され、前記複数の第１の配線のうち、互いに隣接する第１の配線間の領域上に開口部を有するライナー絶縁膜と、前記ライナー絶縁膜上に形成された第２の絶縁膜と、前記第２の絶縁膜の上部に埋め込まれた複数の第２の配線とを備えている。さらに、前記第１の絶縁膜における、互いに隣接する前記第１の配線の間であって、平面的に見て少なくとも前記開口部と重なる部分には、上部が絶縁膜によって塞がれたエアギャップが形成されており、前記第２の絶縁膜は、比誘電率が２．５以下の低誘電率膜である。

この構成によれば、エアギャップが設けられていることによって第１の配線同士の線間容量が低減される上、第２の絶縁膜が低誘電率膜であるので、第１の配線と第２の配線との間に生じる層間容量も効果的に低減される。そのため、微細化が進んでも配線間に生じる容量を増大を抑えることができる。

本発明の一例に係る半導体装置の製造方法は、基板上に形成された第１の絶縁膜の上部に複数の配線溝を形成する工程（ａ）と、前記複数の配線溝内にそれぞれ埋め込まれた複数の第１の配線を形成する工程（ｂ）と、前記複数の第１の配線のうち互いに隣接する第１の配線間の領域上に形成された開口部を有するライナー絶縁膜を、前記複数の第１の配線上及び前記第１の絶縁膜上に形成する工程（ｃ）と、前記工程（ｃ）の後に、前記開口部を介して、前記第１の絶縁膜における前記第１の配線間に位置する部分の一部を除去し、配線間ギャップを形成する工程（ｄ）と、前記ライナー絶縁膜上に第２の絶縁膜を形成することにより、前記配線間ギャップの上部が塞がれてなるエアギャップを形成する工程（ｅ）と、前記第２の絶縁膜上に、低誘電体材料からなり、前記第２の絶縁膜よりも水分透過率が高く、比誘電率が２．５以下の第３の絶縁膜を形成する工程（ｆ）と、前記第３の絶縁膜の上部に埋め込まれた第２の配線を形成する工程（ｇ）とを備えている。

この方法によれば、エアギャップが形成されていることで第１の配線間に生じる線間容量が低減されるとともに、第３の絶縁膜を低誘電率材料で構成していることで第１の配線と第２の配線との間に生じる層間容量も低減された半導体装置を製造することができる。また、工程（ｆ）で形成される第２の絶縁膜の水分透過率は第３の絶縁膜よりも低くなっているので、配線間ギャップを形成する際に第１の絶縁膜の加工面が親水化されて水分を吸着した場合であっても、後工程における第３の絶縁膜を加工する際のエッチングの停止や、第２の配線の腐食といった不具合の発生を低減することができる。このため、この方法によれば、配線間の容量が低減され、且つ信頼性の高い半導体装置を製造することが可能となる。

また、この方法において、前記工程（ｄ）は、前記開口部を介して前記第１の絶縁膜の異方性エッチングを行い、前記第１の絶縁膜における前記第１の配線間に位置する部分に溝を形成する工程（ｄ１）と、前記第１の絶縁膜における前記溝の内面部を変質させて変質層を形成する工程（ｄ２）と、前記開口部を介して前記変質層を除去することで、前記配線間ギャップを形成する工程（ｄ３）とを含んでいれば、ライナー絶縁膜に対してより選択的に第１の絶縁膜を加工することができるため、配線間ギャップを高精度に形成することができる。

また、本発明の他の一例に係る半導体装置の製造方法は、基板上に形成された第１の絶縁膜の上部に複数の配線溝を形成する工程（ａ）と、前記複数の配線溝内にそれぞれ埋め込まれた複数の第１の配線を形成する工程（ｂ）と、前記複数の第１の配線のうち互いに隣接する第１の配線間の領域上に形成された開口部を有するライナー絶縁膜を、前記複数の第１の配線上及び前記第１の絶縁膜上に形成する工程（ｃ）と、前記工程（ｃ）の後に、前記開口部を介して、前記第１の絶縁膜における前記第１の配線間に位置する部分の一部を除去し、配線間ギャップを形成する工程（ｄ）と、前記ライナー絶縁膜上に低誘電体材料からなり、比誘電率が２．５以下の第２の絶縁膜を形成することによって、前記配線間ギャップの上方が塞がれてなるエアギャップを形成する工程（ｅ）と、前記第２の絶縁膜の上部に埋め込まれた複数の第２の配線を形成する工程（ｆ）とを備えている。

この方法によれば、エアギャップが形成されていることで第１の配線間に生じる線間容量が低減されるとともに、第３の絶縁膜を低誘電率材料で構成していることで第１の配線と第２の配線との間に生じる層間容量も低減された半導体装置を製造することができる。

本発明の一例に係る半導体装置によれば、第１の配線間に生じる線間容量の低減だけでなく、第１の配線と第２の配線との間に生じる層間容量も低減することが可能となる。このため、配線間の領域における実効的な比誘電率を十分に低減することができ、微細化した場合でも信号遅延等の不具合の発生を抑えうる。

本発明の一例に係る半導体装置の製造方法によると、エアギャップを形成することで線間容量が低減されるとともに、第２の配線が形成された第３の絶縁膜（上層絶縁膜）が低誘電率材料で形成されるので、配線間の領域における実効的な比誘電率が十分に低減された半導体装置を作製できる。さらに、ライナー絶縁膜と第３の絶縁膜の間に形成された第２の絶縁膜の水分透過率が第３の絶縁膜の水分透過率より低くなっているので、上方への水分の拡散が低減される。そのため、配線間ギャップを形成する際に親水化された第１の絶縁膜に水分が吸着する場合でも、第３の絶縁膜を加工する際のエッチング停止や、第２の配線の腐食といった不具合を発生しにくくすることができる。そのため、信頼性に優れ、特性バラツキの少ない半導体装置を実現することができる。

また、本発明の他の一例に係る半導体装置の製造方法によると、エアギャップを形成することで線間容量が低減されるとともに、第２の配線が形成された第２の絶縁膜（上層絶縁膜）が低誘電率材料で形成されるので、配線間の領域における実効的な比誘電率が十分に低減された半導体装置を作製できる。

（ａ）〜（ｅ）は、それぞれ本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 （ａ）〜（ｅ）は、それぞれ本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 （ａ）〜（ｅ）は、本発明の実施形態に係る半導体装置の第１の変形例について、製造方法を示す断面図である。 （ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の第１の変形例について、製造方法を示す断面図である。 （ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の第１の変形例について、製造方法を示す断面図である。 （ａ）〜（ｅ）は、本発明の実施形態に係る半導体装置の第２の変形例について、製造方法を示す断面図である。 （ａ）〜（ｄ）は、本発明の実施形態に係る半導体装置の第２の変形例について、製造方法を示す断面図である。 （ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の第２の変形例について、製造方法を示す断面図である。 （ａ）〜（ｄ）は、従来の半導体装置の製造方法を示す断面図である。 （ａ）〜（ｄ）は、従来の半導体装置の製造方法を示す断面図である。

以下、本発明の各実施形態について図面を参照しながら説明する。なお、本明細書中で低誘電率膜（すなわち、ｌｏｗ−ｋ膜）とは、一般的なシリコン酸化膜よりも低い比誘電率を持つ膜を意味し、ＥＬＫ膜とは、低誘電率膜のうち特に比誘電率が２．０以上２．５以下である膜を意味するものとする。

（実施形態）
図１（ａ）〜（ｅ）及び図２（ａ）〜（ｅ）は、それぞれ本発明の実施形態に係る半導体装置の製造方法を示す断面図である。

まず、図１（ａ）に示すように、半導体能動素子が形成された半導体基板（図示せず）上に、絶縁膜１０１を形成する。ここで、絶縁膜１０１は、fluorosilicate glass（ＦＳＧ）や、ＳｉＯＣＨ、有機ポリマー材料等、またはポーラスＳｉＯＣＨ等のextreme low-k（ＥＬＫ）材料等のｌｏｗ−ｋ材料の他、半導体プロセスに使用されるあらゆる絶縁材料で構成されていてもよい。例えば、絶縁膜１０１は、比誘電率ｋが２．０以上且つ２．５以下のポーラスＳｉＯＣＨを用いて、厚さ１００ｎｍ程度に形成する。

次に、リソグラフィー法及びドライエッチング法を用いて、絶縁膜１０１内に、配線溝となる凹部を形成する。続いて、凹部の底面及び壁面を含む絶縁膜１０１上にバリアメタル膜を堆積した後、当該凹部を埋め込むように、例えば銅（Ｃｕ）からなる金属膜を堆積する。次いで、ＣＭＰ法により、バリアメタル膜及び金属膜のうち、絶縁膜１０１の凹部からはみ出している各部分を研磨、除去することにより、凹部の内面を覆う第１のバリアメタル膜１０２と、凹部に埋め込まれた金属膜１０３とを有する第１の配線１２０を形成する。なお、第１のバリアメタル膜１０２は、タンタル（Ｔａ）膜 、窒化タンタル（ＴａＮ）膜、またはこれらの積層膜であるのが一般的である。

次に、図１（ｂ）に示すように、絶縁膜１０１及び第１の配線１２０ の上に、銅の拡散を防止することを目的として、ＳｉＮ、ＳｉＣＮ、ＳｉＣＯ、ＳｉＣ等からなるライナー絶縁膜１０４を形成する。ここで、ライナー絶縁膜１０４の膜厚が厚くなり過ぎると配線間の誘電率が大きくなってしまうので、銅の拡散を防止しつつ、配線間誘電率の増加を抑えるという観点から、ライナー絶縁膜１０４の膜厚は、２０ｎｍ以上で且つ６０ｎｍ以下とすることが望ましい。例えば、ライナー絶縁膜１０４をＳｉＣで構成する場合、膜厚を４０ｎｍ程度にする。

次に、図１（ｃ）に示すように、リソグラフィー法を用いて、ライナー絶縁膜１０４の上に、配線間ギャップを形成することを目的として、レジストパターン１０５を形成する。レジストパターン１０５は、絶縁膜１０１における所望の第１の配線１２０間に存在する部分を除去するための開口パターンを有している。開口パターンの平面形状は略円形であるが、これに限られない。第１の配線１２０間の絶縁膜１０１の上方に形成される溝パターンでも構わない。

開口パターンの径もしくは幅ｒ１は、互いに隣接する第１の配線１２０の間隔より若干大きくても小さくてもよいが、第１の配線１２０の間隔と等しければより好ましい。また、レジストパターン１０５の開口パターンは、半導体基板の上方から見て、互いに隣接する第１の配線１２０間のスペースと少なくとも一部が重複していればよい。図１（ｃ）に示す例では、開口パターンは第１の配線１２０の配線間スペースとほぼ一致しており、開口径ｒ１は例えば５０ｎｍ程度とする。

次に、図１（ｄ）に示すように、レジストパターン１０５に対して水溶性微細パターン形成材料を塗布し、加熱により架橋膜を形成する。その後、水溶性微細パターン形成材料の非架橋部分を取り除くための現像処理を行うことにより、レジストパターン１０５の開口寸法をシュリンクさせる。

ここでは、絶縁膜１０１における所望の第１の配線１２０間に存在する部分とレジストパターン１０５とがオーバーラップする領域の配線幅方向の幅ｒ２が、第１の配線１２０の配線同士の間隔の約１／３となるように、レジストパターン１０５の開口パターンの寸法をシュリンクさせる。これにより、レジストパターン１０５ａを形成する。

このようにすると、第１の配線１２０ の配線間隔が設計上の最小値であるとした場合に、レジストパターン１０５ａの開口パターンの径もしくは幅を、リソグラフィー法の最小解像度にて形成された第１の配線１２０の配線間隔以下にすることができる。

これにより、レジストパターン１０５ａと第１の配線１２０とのアライメントがずれた場合であっても、その後の工程において第１の配線１２０の露出を防止することが可能となる。このため、第１の配線１２０の形成不良や接続不良などの発生を抑えることができ、半導体装置の歩留まりを向上させ、第１の配線１２０の信頼性を向上させることができる。なお、本工程では、水溶性微細パターン形成材料の架橋度を調節することで、レジストパターン１０５ａの開口パターンの径もしくは幅を任意に調節することができる。

次に、図１（ｅ）に示すように、レジストパターン１０５ａをマスクとして用いる異方性エッチングによってライナー絶縁膜１０４の露出部分を除去し、絶縁膜１０１の上面を露出させる。本工程では、絶縁膜１０１の上面を露出させたところで、エッチングをストップさせる。本エッチング工程では、例えば２周波印加方式の平行平板エッチング装置を用い、エッチングガスとしてＣＦ₄及びＮ₂を用いる。ＣＦ₄の流量は、例えば１００〜２００ｓｃｃｍ（すなわち、１００〜２００ｍＬ／ｍｉｎ）とし、Ｎ₂の流量は、例えば２０〜８０ｓｃｃｍ（すなわち、２０〜８０ｍＬ／ｍｉｎ）とする。エッチング雰囲気の圧力は、例えば３〜８Ｐａとし、エッチング装置のＲＦパワーは、上部電極への印加電力を３００〜６００Ｗ、下部電極への印加電力を５０〜２００Ｗとする。基板温度は、例えば０〜２０℃に設定する。

次に、図２（ａ）に示すように、ライナー絶縁膜１０４との間で選択性の高い条件で絶縁膜１０１の等方性エッチングを行う。このとき、ライナー絶縁膜１０４はエッチングされず残存し、絶縁膜１０１における、ライナー絶縁膜１０４の開口部下であって第１の配線１２０間に位置する部分が除去され、配線間ギャップ１０６が形成される。

本工程においては、ライナー絶縁膜１０４の開口部を介した等方性エッチングによって絶縁膜１０１の一部を除去するので、配線間ギャップ１０６の底部におけるほれ込み１０６ａの形状はラウンディングする。言い換えれば、ほれ込み１０６ａは、下に凸で且つ丸められた形状をしている。配線間ギャップ１０６の底面位置は任意でよいが、第１の配線１２０の底面位置より下にあってもよい。

本エッチング工程では、例えばマイクロ波リモートプラズマ方式のエッチング装置を用い、エッチングガスとしてＣＦ₄及びＯ₂を用いる。ＣＦ₄の流量は、例えば３００〜４００ｓｃｃｍ（すなわち、３００〜４００ｍＬ／ｍｉｎ）とし、Ｏ₂の流量は、例えば２０〜８０ｓｃｃｍ（すなわち、２０〜８０ｍＬ／ｍｉｎ）とする。エッチング雰囲気の圧力は、例えば１５〜２５Ｐａ、ＲＦパワーは、例えば３００〜６００Ｗ、基板温度は、例えば１０〜３０℃に設定する。

なお、図２（ａ）では第１の配線１２０の間の領域の一部に配線間ギャップ１０６を形成する例を示しているが、任意の配線間領域に形成すればよい。ただし、第１の配線１２０のうち後工程でビアに接続される箇所には配線間ギャップ１０６を形成しない。

次に、図２（ｂ）に示すように、絶縁膜１０１、ライナー絶縁膜１０４及び配線間ギャップ１０６の上に、公知の方法により低誘電率膜である絶縁膜１０７を形成する。これにより、第１の配線１２０間には、配線間ギャップ１０６と、ライナー絶縁膜１０４の開口部と、当該開口部上の空間とを含み、上部が絶縁膜１０７により塞がれたエアギャップ１０８が形成される。この際、エアギャップ１０８の底面上には絶縁膜１０７の構成材料が若干堆積される。

ここで、絶縁膜１０７としては、比誘電率ｋが２．０以上且つ２．５以下のポーラスＳｉＯＣＨ膜等のＥＬＫ膜を用いるとよい。また、絶縁膜１０７の上面におけるエアギャップ１０８ の上方に位置する部分には段差１０７ａが形成されている。例えば、絶縁膜１０７は、比誘電率ｋが２．０以上２．５以下程度のポーラスＳｉＯＣＨを用いて、厚さ１８０ｎｍ程度に形成する。なお、本工程における絶縁膜１０７の形成は、カバレッジ率が低く、且つ埋め込み性能が悪くなる条件で行う方がエアギャップ１０８を形成するために好ましい。

次に、図２（ｃ）に示すように、ＣＭＰ法により、段差１０７ａが形成された絶縁膜１０７の上面を平坦化する。

次に、図２（ｄ）に示すように、リソグラフィー法及びドライエッチング法を用いて、絶縁膜１０７中に、接続孔１０７ｂを形成して第１の配線１２０を露出させるとともに、配線溝１０７ｃを形成する。なお、接続孔１０７ｂ及び配線溝１０７ｃの形成は、例えばデュアルダマシン法を用いて行なう。

次に、図２（ｅ）に示すように、接続孔１０７ｂ及び配線溝１０７ｃの内面上、及び絶縁膜１０７の上面上にバリアメタル膜を堆積した後に、接続孔１０７ｂ及び配線溝１０７ｃを埋め込むように、例えば銅または銅合金からなる金属膜を堆積する。続いて、ＣＭＰ法により、バリアメタル膜及び金属膜における配線溝１０７ｃからはみ出している部分を研磨、除去することにより、第１の配線１２０に接続されたビア１０９と、第２の配線１１０とを形成する。

以上の方法により作製される半導体装置は、図２（ｅ）に示すように、トランジスタ等の能動素子が設けられた半導体基板上に形成された絶縁膜１０１と、絶縁膜１０１の上部に埋め込まれた複数の第１の配線１２０と、第１の配線１２０上及び絶縁膜１０１上に形成されたライナー絶縁膜１０４と、ライナー絶縁膜１０４上に形成された絶縁膜１０７と、絶縁膜１０７の上部に埋め込まれた複数の第２の配線１１０と、ライナー絶縁膜１０４及び絶縁膜１０７を貫通し、第１の配線１２０と第２の配線１１０とを接続するビア１０９とを備えている。第１の配線１２０及び第２の配線１１０とは、それぞれ銅を主成分とする金属で構成されている。

絶縁膜１０１における、互いに隣接する２本の第１の配線１２０間であってライナー絶縁膜１０４の開口部と平面的に見て重なる領域には配線間ギャップ１０６が形成されている。配線間ギャップ１０６とライナー絶縁膜１０４の開口部とは、上部が絶縁膜１０７によって塞がれたエアギャップ１０８を構成する。さらに、本実施形態の半導体装置では、絶縁膜１０７として例えばポーラスＳｉＯＣＨなどで構成された低誘電率膜が用いられている。エアギャップ１０８の径は、ライナー絶縁膜１０４の開口部の径よりも大きくなっている。

エアギャップ１０８の比誘電率は約１．０であり、絶縁膜の誘電率に比べて誘電率が低いので、本実施形態の半導体装置では、下層の第１の配線１２０間に生じる線間容量が大きく低減されている。その上、上層の第２の配線１１０が形成された絶縁膜１０７が低誘電率材料で構成されていることで、第１の配線１２０と第２の配線１１０との間に生じる層間容量も大きく低減されている。このため、第２の配線１１０の構成材料として、例えばポーラスＳｉＯＣＨを用いた場合、配線間に設けられた絶縁膜の実効的な比誘電率を従来の半導体装置における実効的な比誘電率よりも低い１．７程度まで下げることが可能となる。よって、本実施形態の半導体装置では、微細化が進んでも配線間容量の増大による信号遅延等の不具合を効果的に低減することができる。

なお、絶縁膜１０７として用いる低誘電率膜は、比誘電率が２．５以下である膜であれば好ましく、ポーラスＳｉＯＣＨ膜以外のＥＬＫ膜であってもよい。

−実施形態の第１の変形例−
図３（ａ）〜（ｅ）、図４（ａ）〜（ｃ）、及び図５（ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の第１の変形例について、製造方法を示す断面図である。以下、これらの図を用いて本変形例に係る半導体装置及びその製造方法について説明する。なお、図３（ａ）〜（ｅ）、及び図４（ａ）に示す工程は、図１（ａ）〜（ｅ）、及び図２（ａ）に示す工程と同じである。

まず、図３（ａ）に示すように、半導体能動素子が形成された半導体基板（図示せず）上に、絶縁膜１０１を形成する。ここで、絶縁膜１０１は、ｌｏｗ−ｋ材料の他、半導体プロセスに使用されるあらゆる絶縁材料で構成されていてもよい。例えば、絶縁膜１０１は、比誘電率ｋが２．０以上且つ２．５以下のポーラスＳｉＯＣＨを用いて、厚さ１００ｎｍ程度に形成する。

次に、リソグラフィー法及びドライエッチング法を用いて、絶縁膜１０１内に、配線溝となる凹部を形成する。続いて、凹部の底面及び壁面を含む絶縁膜１０１上にバリアメタル膜を堆積した後、当該凹部を埋め込むように、例えば銅からなる金属膜を堆積する。次いで、ＣＭＰ法により、バリアメタル膜及び金属膜のうち、絶縁膜１０１の凹部からはみ出している各部分を研磨、除去することにより、凹部の内面を覆う第１のバリアメタル膜１０２と、凹部に埋め込まれた金属膜１０３とを有する第１の配線１２０を形成する。なお、第１のバリアメタル膜１０２は、Ｔａ膜 、ＴａＮ膜、またはこれらの積層膜であるのが一般的である。

次に、図３（ｂ）に示すように、絶縁膜１０１及び第１の配線１２０ の上に、銅の拡散を防止することを目的として、ＳｉＮ、ＳｉＣＮ、ＳｉＣＯ、ＳｉＣ等からなるライナー絶縁膜１０４を形成する。ライナー絶縁膜１０４は、絶縁性で且つ絶縁膜１０１のエッチングの際に絶縁膜１０１の選択比を高くできる材料で構成されていることが好ましい。また、銅の拡散を防止しつつ、配線間誘電率の増加を抑えるという観点から、ライナー絶縁膜１０４の膜厚は、２０ｎｍ以上で且つ６０ｎｍ以下とすることが望ましい。例えば、ライナー絶縁膜１０４をＳｉＣで構成する場合、膜厚を４０ｎｍ程度にする。

次に、図３（ｃ）に示すように、リソグラフィー法を用いて、ライナー絶縁膜１０４の上に、配線間ギャップを形成することを目的として、レジストパターン１０５を形成する。レジストパターン１０５は、絶縁膜１０１における所望の第１の配線１２０間に存在する部分を除去するための開口パターンを有している。

開口パターンの径もしくは幅ｒ１は、互いに隣接する第１の配線１２０の間隔より若干大きくても小さくてもよいが、第１の配線１２０の間隔と等しければより好ましい。図３（ｃ）に示す例では、開口パターンは第１の配線１２０の配線間スペースとほぼ一致しており、開口径（開口幅）ｒ１は例えば５０ｎｍ程度とする。

次に、図３（ｄ）に示すように、レジストパターン１０５に対して水溶性微細パターン形成材料を塗布し、加熱により架橋膜を形成する。その後、水溶性微細パターン形成材料の非架橋部分を取り除くための現像処理を行うことにより、レジストパターン１０５の開口寸法をシュリンクさせる。

ここでは、絶縁膜１０１における所望の第１の配線１２０間に存在する部分とレジストパターン１０５とがオーバーラップする領域の配線幅方向の幅ｒ２が、第１の配線１２０の配線同士の間隔の約１／３となるように、レジストパターン１０５の開口パターンの寸法をシュリンクさせる。これにより、レジストパターン１０５ａを形成する。

このようにすると、第１の配線１２０ の配線間隔が設計上の最小値であるとした場合に、レジストパターン１０５ａの開口パターンの径または幅を、リソグラフィー法の最小解像度にて形成された第１の配線１２０の配線間隔以下にすることができる。

これにより、レジストパターン１０５ａと第１の配線１２０とのアライメントがずれた場合であっても、その後の工程において第１の配線１２０の露出を防止することが可能となる。このため、第１の配線１２０の形成不良や接続不良などの発生を抑えることができ、半導体装置の歩留まりを向上させ、第１の配線１２０の信頼性を向上させることができる。

次に、図３（ｅ）に示すように、レジストパターン１０５ａをマスクとして用いる異方性エッチングによってライナー絶縁膜１０４の露出部分を除去し、絶縁膜１０１の上面を露出させる。本工程では、絶縁膜１０１の上面を露出させたところで、エッチングをストップさせる。本エッチング工程では、例えば２周波印加方式の平行平板エッチング装置を用い、エッチングガスとしてＣＦ₄及びＮ₂を用いる。ＣＦ₄の流量は、例えば１００〜２００ｍＬ／ｍｉｎとし、Ｎ₂の流量は、例えば２０〜８０ｍＬ／ｍｉｎとする。エッチング雰囲気の圧力は、例えば３〜８Ｐａとし、エッチング装置のＲＦパワーは、上部電極への印加電力を３００〜６００Ｗ、下部電極への印加電力を５０〜２００Ｗとする。基板温度は、例えば０〜２０℃に設定する。

次に、図４（ａ）に示すように、ライナー絶縁膜１０４との間で選択性の高い条件で絶縁膜１０１の等方性エッチングを行う。このとき、ライナー絶縁膜１０４ はエッチングされず残存し、絶縁膜１０１における、ライナー絶縁膜１０４の開口部下であって第１の配線１２０間に位置する部分が除去され、配線間ギャップ１０６が形成される。本工程においては、ライナー絶縁膜１０４の開口部を介した等方性エッチングによって絶縁膜１０１の一部を除去するので、配線間ギャップ１０６の底部におけるほれ込み１０６ａの形状はラウンディングする。

本エッチング工程では、例えばマイクロ波リモートプラズマ方式のエッチング装置を用い、エッチングガスとしてＣＦ₄及びＯ₂を用いる。ＣＦ₄の流量は、例えば３００〜４００ｍＬ／ｍｉｎとし、Ｏ₂の流量は、例えば２０〜８０ｍＬ／ｍｉｎとする。エッチング雰囲気の圧力は、例えば１５〜２５Ｐａ、ＲＦパワーは、例えば３００〜６００Ｗ、基板温度は、例えば１０〜３０℃に設定する。

次に、図４（ｂ）に示すように、絶縁膜１０１ 、ライナー絶縁膜１０４及び配線間ギャップ１０６の上に、公知の方法により絶縁膜２１１を形成する。これにより、第１の配線１２０間には、配線間ギャップ１０６を含み、上部が絶縁膜２１１によって塞がれたエアギャップ２０８を形成する。この際、エアギャップ２０８の底面上には絶縁膜２１１の構成材料が若干堆積される。絶縁膜２１１の構成材料としては、例えばＳｉＯ₂、ＳｉＮ、ＳｉＣＮ、ＳｉＣＯまたはＳｉＣを用いるとよい。これらの膜は水分の透過を防止する。

ここで、ライナー絶縁膜１０４上に水分の透過を防止する膜を形成する理由と効果について述べる。下層配線（ここでは第１の配線１２０）を形成する際や配線間ギャップを形成する際に、下層配線が設けられた絶縁膜の加工面が化学的なダメージを受けて親水化する。例えば、ポーラスＳｉＯＣＨを絶縁膜材料とする場合、加工面のＣＨ₃基が脱離して、絶縁膜の露出面及び露出面近傍が親水化し、親水化した部分が大気中の水分を吸着しやすくなる。下層配線の絶縁膜に吸着された水分は、以降の製造プロセスにおいて放出される。

従って、ライナー絶縁膜１０４上に水分を透過しにくい絶縁膜２１１を形成することで、吸着された水分が絶縁膜１０１の上方へと拡散するのを抑えることができる。さらに、絶縁膜２１１は３５０℃〜４００℃程度で成膜されるため、絶縁膜２１１を形成することで、絶縁膜１０１の露出部に吸着した水分を揮発させることもできる。

そのため、例えば上層の低誘電率膜に接続孔を形成する等のパターン形成時に、水分の影響を防ぐことによってエッチストップ等の不具合が生じにくくなっている。また、上層配線（本変形例では第２の配線２１０）の形成後、水分によって第２の配線２１０のバリアメタル膜が酸化、膨張されたり、金属配線が腐食されたりする不具合が発生するのを抑えることができる。

ここで、絶縁膜２１１は１５ｎｍ以上で且つ４０ｎｍ以下とするのが好ましい。ただし、配線間誘電率を低くしつつ、銅の拡散と、水分の透過とを抑制するために、絶縁膜２１１は単層構造であってもよいし、二層以上の膜の積層構造であってもよい。例えば、絶縁膜２１１は、ＳｉＣＯを用いて、厚さ２０ｎｍ程度に形成する。

また、上記ＳｉＣＯの成膜の際には、例えばプラズマＣＶＤ方式の成膜装置を用い、成膜ガスにテトラメチルシラン、ＣＯ₂、及びＨｅを用いる。テトラメチルシランの流量は例えば４００ｍＬ／ｍｉｎ、ＣＯ₂の流量は例えば２８００ｍＬ／ｍｉｎ、Ｈｅの流量は例えば３０００ｍＬ／ｍｉｎとし、成膜雰囲気の圧力は５００Ｐａとする。ＲＦパワーについては、上部電極への印加電力を８００Ｗ、下部電極への印加電力を２００Ｗとし、成膜温度を例えば３７０℃に設定する。

なお、絶縁膜２１１はライナー絶縁膜１０４の開口部を塞いでおり、絶縁膜２１１の上面におけるエアギャップ２０８の上方に位置する部分には、段差２１１ａが形成される。

次に、図４（ｃ）に示すように、絶縁膜２１１上に低誘電率膜である絶縁膜２０７を公知の方法により形成する。ここで、絶縁膜２０７としては、比誘電率ｋが２．０以上２．５以下程度のポーラスＳｉＯＣＨ膜等のＥＬＫ膜を用いるとよい。また、絶縁膜２０７のうち段差２１１ａ上に形成された部分の上面には段差２０７ａが形成される。例えば、絶縁膜２０７は、比誘電率ｋが２．０以上２．５以下のポーラスＳｉＯＣＨで構成され、厚さ１８０ｎｍ程度に形成される。

次に、図５（ａ）に示すように、ＣＭＰ法により、段差２０７ａが形成された絶縁膜２０７の上面を平坦化する。

次に、図５（ｂ）に示すように、リソグラフィー法及びドライエッチング法を用いて、絶縁膜２０７中に、第１の配線１２０を露出させる接続孔２０７ｂを形成するとともに、配線溝２０７ｃを形成する。なお、接続孔２０７ｂ及び配線溝２０７ｃの形成は、例えばデュアルダマシン法を用いて行う。

次に、図５（ｃ）に示すように、接続孔２０７ｂ及び配線溝２０７ｃの内面上、及び絶縁膜２０７の上面上にバリアメタル膜を堆積した後に、接続孔２０７ｂ及び配線溝２０７ｃを埋め込むように、例えば銅または銅合金からなる金属膜を堆積する。続いて、ＣＭＰ法により、バリアメタル膜及び金属膜における配線溝２０７ｃからはみ出している部分を研磨、除去することにより、第１の配線１２０に接続されたビア２０９と、第２の配線２１０とを形成する。

以上の方法により作製される半導体装置は、図５（ｃ）に示すように、トランジスタ等の能動素子が設けられた半導体基板上に形成された絶縁膜１０１と、絶縁膜１０１の上部に埋め込まれた複数の第１の配線１２０と、第１の配線１２０上及び絶縁膜１０１上に形成されたライナー絶縁膜１０４と、ライナー絶縁膜１０４上に形成され、水分を透過しにくい絶縁膜２１１と、絶縁膜２１１上に形成された絶縁膜２０７と、絶縁膜２０７の上部に埋め込まれた複数の第２の配線２１０と、ライナー絶縁膜１０４及び絶縁膜２１１を貫通し、第１の配線１２０と第２の配線２１０とを接続するビア２０９とを備えている。

絶縁膜１０１における、互いに隣接する２本の第１の配線１２０間であってライナー絶縁膜１０４の開口部下の領域には配線間ギャップ１０６が形成されている。配線間ギャップ１０６は、上部が絶縁膜２１１によって塞がれたエアギャップ２０８を構成する。さらに、本変形例に係る半導体装置では、絶縁膜２０７として例えばポーラスＳｉＯＣＨ膜などのＥＬＫ膜が用いられる。

以上のように、本変形例に係る半導体装置では、互いに隣接する第１の配線１２０の間の領域の一部にエアギャップ２０８が形成されているので、第１の配線１２０間に生じる線間容量が大きく低減されている。また、上層配線である第２の配線２１０が形成された層間絶縁膜（ここでは、絶縁膜２１１と絶縁膜２０７とを合わせたもの）の少なくとも一部がポーラスＳｉＯＣＨ膜などのＥＬＫ材料で構成されているので、第１の配線１２０と第２の配線２１０との間に生じる層間容量も大きく低減されている。このため、第２の配線２１０の構成材料として、例えばポーラスＳｉＯＣＨを用いた場合、配線間に設けられた絶縁膜の実効的な比誘電率を従来の半導体装置におけるよりも低い１．７程度まで下げることが可能となる。

さらに、第１の配線１２０及び絶縁膜１０１上で且つ第２の配線２１０が形成された絶縁膜２０７の下に、絶縁膜２０７よりも水分の透過率が低い絶縁膜２１１が形成されているので、吸着された水分が製造工程中に上方へと拡散するのを抑えることができる。そのため、本変形例に係る半導体装置では、図２（ｅ）に示す半導体装置に比べて、水分が上層配線の形成工程や上層配線の品質に与える影響が低減されており、信頼性がより向上するとともに、配線の特性バラツキも小さくなっている。

−本発明の実施形態の第２の変形例−
図６（ａ）〜（ｅ）、図７（ａ）〜（ｄ）、及び図８（ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の第２の変形例について、製造方法を示す断面図である。以下、これらの図を用いて本変形例に係る半導体装置及びその製造方法について説明する。

まず、図６（ａ）に示すように、半導体能動素子が形成された半導体基板（図示せず）上に、低誘電率膜３０１を形成する。ここで、低誘電率膜３０１は、ＦＳＧ、ＳｉＯＣＨ、ポーラスＳｉＯＣＨ、または有機ポリマー等で構成されていればよいが、比誘電率ｋが２．５以下のポーラスＳｉＯＣＨ等のＥＬＫ材料などのｌｏｗ−ｋ材料で構成されていれば特に好ましい。例えば、低誘電率膜３０１は、比誘電率ｋが２．０以上且つ２．５以下のポーラスＳｉＯＣＨを用いて、厚さ１００ｎｍ程度に形成する。

次に、リソグラフィー法及びドライエッチング法を用いて、低誘電率膜３０１内に、配線溝となる凹部を形成する。続いて、凹部の底面及び壁面を含む低誘電率膜３０１上にバリアメタル膜を堆積した後、当該凹部を埋め込むように、例えば銅からなる金属膜を堆積する。次いで、ＣＭＰ法により、バリアメタル膜及び金属膜のうち、低誘電率膜３０１の凹部からはみ出している各部分を研磨、除去することにより、凹部の内面を覆う第１のバリアメタル膜１０２と、凹部に埋め込まれた金属膜１０３とを有する第１の配線１２０を形成する。なお、第１のバリアメタル膜１０２は、Ｔａ膜、ＴａＮ膜、またはこれらの積層膜であるのが一般的である。

次に、図６（ｂ）に示すように、低誘電率膜３０１及び第１の配線１２０ の上に、銅の拡散を防止することを目的として、ＳｉＮ、ＳｉＣＮ、ＳｉＣＯ、ＳｉＣ等からなるライナー絶縁膜１０４を形成する。ここで、銅の拡散を防止しつつ、配線間誘電率の増加を抑えるという観点から、ライナー絶縁膜１０４の膜厚は、２０ｎｍ以上で且つ６０ｎｍ以下とすることが望ましい。例えば、ライナー絶縁膜１０４をＳｉＣで構成する場合、膜厚を２０ｎｍ程度にする。

次に、図６（ｃ）に示すように、リソグラフィー法を用いて、ライナー絶縁膜１０４の上に、配線間ギャップを形成することを目的として、レジストパターン１０５を形成する。レジストパターン１０５は、低誘電率膜３０１における所望の第１の配線１２０間に存在する部分を除去するための開口パターンを有している。

開口パターンの径または幅ｒ１は、互いに隣接する第１の配線１２０の間隔より若干大きくても小さくてもよいが、第１の配線１２０の間隔と等しければより好ましい。図３（ｃ）に示す例では、開口パターンは第１の配線１２０の配線間スペースとほぼ一致しており、開口径（開口幅）ｒ１は例えば５０ｎｍ程度とする。

次に、図６（ｄ）に示すように、レジストパターン１０５に対して水溶性微細パターン形成材料を塗布し、加熱により架橋膜を形成する。その後、水溶性微細パターン形成材料の非架橋部分を取り除くための現像処理を行うことにより、レジストパターン１０５の開口寸法をシュリンクさせる。

ここでは、低誘電率膜３０１における所望の第１の配線１２０間に存在する部分とレジストパターン１０５とがオーバーラップする領域の配線幅方向の幅ｒ２が、第１の配線１２０の配線同士の間隔の約１／３となるように、レジストパターン１０５の開口パターンの寸法をシュリンクさせる。これにより、レジストパターン１０５ａを形成する。

このようにすると、第１の配線１２０の配線間隔が設計上の最小値であるとした場合に、レジストパターン１０５ａの開口パターンの径または幅を、リソグラフィー法の最小解像度にて形成された第１の配線１２０の配線間隔以下にすることができる。

これにより、レジストパターン１０５ａと第１の配線１２０とのアライメントがずれた場合であっても、その後の工程において第１の配線１２０の露出を防止することが可能となる。このため、第１の配線１２０の形成不良や接続不良などの発生を抑えることができ、半導体装置の歩留まりを向上させ、第１の配線１２０の信頼性を向上させることができる。

次に、図６（ｅ）に示すように、レジストパターン１０５ａ及びライナー絶縁膜１０４をマスクとして用いる異方性エッチングによってライナー絶縁膜１０４の露出部分を半導体基板の主面に対して垂直方向に除去して、低誘電率膜３０１を露出させる。さらに、低誘電率膜３０１の露出部分を、配線１０３の高さと同等程度の深さまでエッチングし、第１の配線１２０の底面と同等の深さに達する溝を形成する。

本工程での異方性エッチングでは、例えば２周波印加方式の平行平板エッチング装置を用い、エッチングガスとしてはＣＦ₄及びＮ₂を用いる。ＣＦ₄の流量は、例えば１００〜２００ｍＬ／ｍｉｎとし、Ｎ₂の流量は、例えば２０〜８０ｍＬ／ｍｉｎとする。エッチング雰囲気の圧力は、例えば３〜８Ｐａとし、エッチング装置のＲＦパワーは、上部電極への印加電力を３００〜６００Ｗ、下部電極への印加電力を５０〜２００Ｗとする。基板温度は、例えば０〜２０℃に設定する。

次に、図７（ａ）に示すように、Ｏ₂プラズマ等を用いたアッシングにより低誘電率膜３０１の露出部分である溝の内面部を変質させ、変質層３０１ａを形成する。ここで、変質層３０１ａではポーラスＳｉＯＣＨからＳｉＯ₂へと組成が変化している。

このアッシングでは、容量結合方式のアッシング装置を用い、アッシングガスとしてＯ₂を用いる。Ｏ₂の流量は２００〜３００ｍＬ／ｍｉｎとする。また、エッチング雰囲気の圧力は２０〜３０Ｐａ、アッシング装置のＲＦパワーを３００〜５００Ｗとし、基板温度を２０〜４０℃に設定する。

次に、図７（ｂ）に示すように、変質層３０１ａをフッ化水素酸（ＨＦ）などを用いた薬液処理によって溶解・除去することにより、互いに隣接する第１の配線１２０の間に配線間ギャップ３０６を形成する。

ポーラスＳｉＯＣＨで構成された低誘電率膜３０１、及びＳｉＣで構成されたライナー絶縁膜１０４は疎水性であるのでＨＦを含む薬液に可溶ではないが、ＳｉＯ₂に変質した変質層３０１ａはＨＦを含む薬液に可溶となる。このため、本工程では、低誘電率膜３０１及びライナー絶縁膜１０４に対し、変質層３０１ａをより選択的に除去できる。従って、変質層３０１ａの厚さを制御することで、配線間ギャップ３０６を所望の寸法に高精度に加工することができる。このとき、配線間ギャップ３０６の底部におけるほれ込み３０６ａの底面形状は平坦となっており、図２（ａ）、図４（ａ）に示す例とは異なっている。

なお、本工程では、配線間ギャップ３０６と第１の配線１２０との間に薄く低誘電率膜３０１を残しているが、これはＨＦによって第１の配線１２０が腐食するおそれがあるので、第１の配線１２０を露出させないためである。

次に、図７（ｃ）に示すように、低誘電率膜３０１、ライナー絶縁膜１０４、及び配線間ギャップ３０６の上に、公知の方法で絶縁膜３１１を形成する。これにより、隣接する第１の配線１２０間に位置する配線間ギャップ３０６の上部が絶縁膜３１１によって閉じられ、エアギャップ３０８が形成される。この際、エアギャップ３０８の底面上には低誘電率膜３１１の構成材料が若干堆積される。

ここで、絶縁膜３１１の構成材料としては、ＳｉＯ₂、ＳｉＣＮ、ＳｉＣＯまたはＳｉＣを用いるとよい。これらの膜は水分の透過を防止するので、本変形例に係る方法では、第１の変形例に係る方法と同様に、低誘電率膜３０１のエアギャップ３０８内面部に吸着された水分が、以降の製造プロセスに与える影響を低減可能となっている。

ここで、絶縁膜３１１は１５ｎｍ以上で且つ４０ｎｍ以下とするのが好ましい。ただし、配線間誘電率を低くしつつ、銅の拡散と、水分の透過とを抑制するために、絶縁膜３１１は単層構造であってもよいし、二層以上の膜の積層構造であってもよい。例えば、絶縁膜３１１は、ＳｉＣＯを用いて、厚さ２０ｎｍ程度に形成する。

また、上記ＳｉＣＯの成膜の際には、例えばプラズマＣＶＤ方式の成膜装置を用い、成膜ガスにテトラメチルシラン、ＣＯ₂、及びＨｅを用いる。テトラメチルシランの流量は例えば４００ｍＬ／ｍｉｎ、ＣＯ₂の流量は例えば２８００ｍＬ／ｍｉｎ、Ｈｅの流量は例えば３０００ｍＬ／ｍｉｎとし、成膜雰囲気の圧力は５００Ｐａとする。ＲＦパワーについては、上部電極への印加電力を８００Ｗ、下部電極への印加電力を２００Ｗとし、成膜温度を例えば３７０℃に設定する。

なお、絶縁膜３１１はライナー絶縁膜１０４の開口部を塞いでおり、絶縁膜３１１の上面におけるエアギャップ２０８の上方に位置する部分には、段差３１１ａが形成される。

次に、図７（ｄ）に示すように、絶縁膜３１１上に低誘電率膜３０７を堆積する。ここで、低誘電率膜３０７としては、比誘電率ｋが２．０以上２．５以下のポーラスＳｉＯＣＨ膜またはＥＬＫ膜を用いるとよい。また、低誘電率膜３０７のうち段差３１１ａ上に形成された部分の上面には段差３０７ａが形成される。例えば、低誘電率膜３０７は、比誘電率ｋが２．０以上２．５以下のポーラスＳｉＯＣＨで構成され、厚さ１８０ｎｍ程度に形成される。

次に、図８（ａ）に示すように、ＣＭＰ法により、段差３０７ａが形成された低誘電率膜３０７の上面を平坦化する。

次に、図８（ｂ）に示すように、リソグラフィー法及びドライエッチング法を用いて、低誘電率膜３０７中に、第１の配線１２０を露出させる接続孔３０７ｂを形成するとともに、配線溝３０７ｃを形成する。なお、接続孔３０７ｂ及び配線溝３０７ｃの形成は、例えばデュアルダマシン法を用いて行う。

次に、図８（ｃ）に示すように、接続孔３０７ｂ及び配線溝３０７ｃの内面上、及び低誘電率膜３０７の上面上にバリアメタル膜を堆積した後に、接続孔３０７ｂ及び配線溝３０７ｃを埋め込むように、例えば銅または銅合金からなる金属膜を堆積する。続いて、ＣＭＰ法により、バリアメタル膜及び金属膜における配線溝３０７ｃからはみ出している部分を研磨、除去することにより、第１の配線１２０に接続されたビア３０９と、第２の配線３１０とを形成する。

以上の方法により作製される半導体装置は、図８（ｃ）に示すように、トランジスタ等の能動素子が設けられた半導体基板上に形成された低誘電率膜３０１と、低誘電率膜３０１の上部に埋め込まれた複数の第１の配線１２０と、第１の配線１２０上及び低誘電率膜３０１上に形成されたライナー絶縁膜１０４と、ライナー絶縁膜１０４上に形成された絶縁膜３１１と、絶縁膜３１１上に形成された低誘電率膜３０７と、低誘電率膜３０７の上部に埋め込まれた複数の第２の配線３１０と、ライナー絶縁膜１０４及び絶縁膜３１１を貫通し、第１の配線１２０と第２の配線３１０とを接続するビア３０９とを備えている。絶縁膜３１１は、低誘電率膜３０７よりも水分透過率が低くなっている。

低誘電率膜３０１における、互いに隣接する第１の配線１２０間であってライナー絶縁膜１０４の開口部下の領域には配線間ギャップ３０６が形成されている。配線間ギャップ３０６は、上部が絶縁膜３１１によって塞がれたエアギャップ３０８を構成する。エアギャップ３０８の底面が略平坦になっている点が、本変形例に係る半導体装置と図２（ｅ）及び図５（ｃ）に示す半導体装置との相違点である。エアギャップ３０８の底面位置は任意であってよく、第１の配線１２０の底面位置より下方であってもよい。なお、第１の配線１２０の配線幅方向におけるエアギャップ３０８の径または幅は、ライナー絶縁膜１０４の開口部の径または幅よりも大きくなっている。

以上のように、本変形例に係る半導体装置では、互いに隣接する第１の配線１２０の間の領域の一部にエアギャップ３０８が形成されているので、第１の配線１２０間に生じる線間容量が大きく低減されている。また、上層配線である第２の配線３１０が形成された層間絶縁膜の少なくとも一部がポーラスＳｉＯＣＨ膜などの低誘電率材料で構成されているので、第１の配線１２０と第２の配線３１０との間に生じる層間容量も大きく低減されている。このため、第２の配線３１０の構成材料として、例えばポーラスＳｉＯＣＨを用いた場合、配線間に設けられた絶縁膜の実効的な比誘電率を従来の半導体装置におけるよりも低い１．７程度まで下げることが可能となる。

さらに、第１の配線１２０及び低誘電率膜３０１上で且つ第２の配線３１０が形成された低誘電率膜３０７の下に、水分を透過しにくい絶縁膜３１１が形成されているので、吸着された水分が製造工程中に上方へと拡散するのを抑えることができる。そのため、本変形例に係る半導体装置では、図２（ｅ）に示す半導体装置に比べて、水分が上層配線の形成工程や上層配線の品質に与える影響が低減されており、信頼性がより向上している。

なお、以上で説明した実施形態及びその変形例に係る半導体装置及びその製造方法について、各部材のサイズや形状、構成材料、各工程の条件などは、本発明の趣旨を逸脱しない範囲において適宜変更可能である。

例えば、本発明の実施形態及びその変形例に係る製造方法において、レジストパターン１０５に対して水溶性微細パターン形成材料の塗布、架橋及び除去を行うことで、レジストパターン１０５の開口パターンの寸法をシュリンクさせたが、所望の開口寸法をレジストパターン１０５のみで形成可能であれば、水溶性微細パターン形成材料を用いなくても構わない。

また、第２の変形例に係る方法では絶縁膜３１１を設ける工程（図７（ｃ））を含んでいるが、必要に応じてこの工程を省略することもできる。この場合、底面が略平坦なエアギャップ３０８が形成され、絶縁膜３１１が形成されない半導体装置が作製される。

また、本発明の実施形態及びその変形例に係る製造方法において、それぞれ絶縁膜１０１、低誘電率膜３０１にエアギャップを形成したが、これに加えて第２の配線１１０、２１０、または３１０が形成された低誘電率膜にもエアギャップを形成しても構わない。

また、半導体装置が三層以上の配線層を有している場合にも、エアギャップと低誘電率膜からなる層間絶縁膜とを組み合わせた上述の構成は有効である。

本発明は、配線間にエアギャップが形成された半導体装置及びその製造方法にとって有用である。

１０１、１０７、２０７、２１１、３１１ 絶縁膜
１０２ 第１のバリアメタル膜
１０３ 金属膜
１０４ ライナー絶縁膜
１０５、１０５ａ レジストパターン
１０６、３０６ 配線間ギャップ
１０６ａ、３０６ａ ほれ込み
１０７ａ、２０７ａ、２１１ａ、３０７ａ、３１１ａ 段差
１０７ｂ、２０７ｂ、３０７ｂ 接続孔
１０７ｃ、２０７ｃ、３０７ｃ 配線溝
１０８、２０８、３０８ エアギャップ
１０９、２０９、３０９ ビア
１１０、２１０、３１０ 第２の配線
１２０ 第１の配線
３０１、３０７ 低誘電率膜
３０１ａ 変質層

Claims (16)

1. 基板上に形成された第１の絶縁膜と、
   前記第１の絶縁膜の上部に埋め込まれた複数の第１の配線と、
   前記第１の絶縁膜上及び前記複数の第１の配線上に形成され、前記複数の第１の配線のうち、互いに隣接する第１の配線間の領域上に開口部を有するライナー絶縁膜と、
   前記ライナー絶縁膜上に形成された第２の絶縁膜と、
   前記第２の絶縁膜の上部に埋め込まれた複数の第２の配線とを備え、
   前記第１の絶縁膜における、互いに隣接する前記第１の配線の間であって、平面的に見て少なくとも前記開口部と重なる部分には、上部が絶縁膜によって塞がれたエアギャップが形成されており、
   前記第２の絶縁膜は、比誘電率が２．５以下の低誘電率膜である半導体装置。
2. 請求項１に記載の半導体装置において、
   前記ライナー絶縁膜と前記第２の絶縁膜との間に形成され、前記第２の絶縁膜よりも水分の透過率が低い第３の絶縁膜をさらに備えており、
   前記エアギャップの上部を塞ぐ絶縁膜は、前記第３の絶縁膜であることを特徴とする半導体装置。
3. 請求項２に記載の半導体装置において、
   前記第３の絶縁膜は、ＳｉＯ₂、ＳｉＮ、ＳｉＣＮ、ＳｉＣＯまたはＳｉＣで構成されていることを特徴とする半導体装置。
4. 請求項１〜３のうちいずれか１つに記載の半導体装置において、
   前記第２の絶縁膜は、ＥＬＫ材料で構成されていることを特徴とする半導体装置。
5. 請求項１に記載の半導体装置において、
   前記第２の絶縁膜は前記ライナー絶縁膜の直上に形成されており、
   前記エアギャップの上部を塞ぐ絶縁膜は、前記第２の絶縁膜であることを特徴とする半導体装置。
6. 請求項１〜５のうちいずれか１つに記載の半導体装置において、
   前記第１の絶縁膜は、ＦＳＧ 、ＳｉＯＣＨ 、ポーラスＳｉＯＣＨ、または有機ポリマー材料で構成されていることを特徴とする半導体装置。
7. 請求項６に記載の半導体装置において、
   前記エアギャップの底面は略平坦であることを特徴とする半導体装置。
8. 請求項１〜６のうちいずれか１つに記載の半導体装置において、
   前記エアギャップの底面は下に凸で且つ丸められた形状をしていることを特徴とする半導体装置。
9. 請求項１〜８のうちいずれか１つに記載の半導体装置において、
   前記複数の第１の配線及び前記複数の第２の配線は、共に銅を主成分とする金属で構成されていることを特徴とする半導体装置。
10. 請求項１〜９のうちいずれか１つに記載の半導体装置において、
    前記複数の第１の配線の配線幅方向における前記エアギャップの径または幅は、前記開口部の径または幅よりも大きくなっていることを特徴とする半導体装置。
11. 基板上に形成された第１の絶縁膜の上部に複数の配線溝を形成する工程（ａ）と、
    前記複数の配線溝内にそれぞれ埋め込まれた複数の第１の配線を形成する工程（ｂ）と、
    前記複数の第１の配線のうち互いに隣接する第１の配線間の領域上に形成された開口部を有するライナー絶縁膜を、前記複数の第１の配線上及び前記第１の絶縁膜上に形成する工程（ｃ）と、
    前記工程（ｃ）の後に、前記開口部を介して、前記第１の絶縁膜における前記第１の配線間に位置する部分の一部を除去し、配線間ギャップを形成する工程（ｄ）と、
    前記ライナー絶縁膜上に第２の絶縁膜を形成することにより、前記配線間ギャップの上部が塞がれてなるエアギャップを形成する工程（ｅ）と、
    前記第２の絶縁膜上に、低誘電体材料からなり、前記第２の絶縁膜よりも水分透過率が高く、比誘電率が２．５以下の第３の絶縁膜を形成する工程（ｆ）と、
    前記第３の絶縁膜の上部に埋め込まれた第２の配線を形成する工程（ｇ）とを備えている半導体装置の製造方法。
12. 請求項１１に記載の半導体装置の製造方法において、
    前記工程（ｄ）は、
    前記開口部を介して前記第１の絶縁膜の異方性エッチングを行い、前記第１の絶縁膜における前記第１の配線間に位置する部分に溝を形成する工程（ｄ１）と、
    前記第１の絶縁膜における前記溝の内面部を変質させて変質層を形成する工程（ｄ２）と、
    前記開口部を介して前記変質層を除去することで、前記配線間ギャップを形成する工程（ｄ３）とを含んでいることを特徴とする半導体装置の製造方法。
13. 請求項１２に記載の半導体装置の製造方法において、
    前記工程（ｄ２）では、酸素プラズマを用いたアッシングにより前記変質層を形成することを特徴とする半導体装置の製造方法。
14. 請求項１２または１３に記載の半導体装置の製造方法において、
    前記工程（ｄ３）では、ＨＦを含む薬液を用いて前記変質層を除去することを特徴とする半導体装置の製造方法。
15. 請求項１１に記載の半導体装置の製造方法において、
    前記工程（ｄ）では、前記開口部を介して前記第１の絶縁膜の等方性エッチングを行うことにより、前記配線間ギャップを形成することを特徴とする半導体装置の製造方法。
16. 基板上に形成された第１の絶縁膜の上部に複数の配線溝を形成する工程（ａ）と、
    前記複数の第１の配線溝内にそれぞれ埋め込まれた複数の第１の配線を形成する工程（ｂ）と、
    前記複数の第１の配線のうち互いに隣接する第１の配線間の領域上に形成された開口部を有するライナー絶縁膜を、前記複数の配線上及び前記第１の絶縁膜上に形成する工程（ｃ）と、
    前記工程（ｃ）の後に、前記開口部を介して、前記第１の絶縁膜における前記第１の配線間に位置する部分の一部を除去し、配線間ギャップを形成する工程（ｄ）と、
    前記ライナー絶縁膜上に低誘電体材料からなり、比誘電率が２．５以下の第２の絶縁膜を形成することによって、前記配線間ギャップの上方が塞がれてなるエアギャップを形成する工程（ｅ）と、
    前記第２の絶縁膜の上部に埋め込まれた複数の第２の配線を形成する工程（ｆ）とを備えている半導体装置の製造方法。

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