JP2010003894A - 半導体装置の製造方法及び半導体装置 - Google Patents

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Abstract

【課題】絶縁膜上のエッチングストッパー膜にエッチング耐性が低い領域が形成されても、絶縁膜に意図しないピンホールが形成されないようにする。
【解決手段】第１の絶縁膜２２０の上に、エッチングストッパー膜２３０を形成する。エッチングストッパー膜は、同一の材料からなる２つの膜２３２，２３４を積層した膜である。エッチングストッパー膜に第１の開口パターン２３０ａを形成する。エッチングストッパー膜上に、第２の絶縁膜２４０を形成する。マスクパターン５２をマスクとして第２の絶縁膜をエッチングし、溝２４２を形成する。エッチングストッパー膜をマスクとして第１の絶縁膜をエッチングし、接続孔２２０ａを形成する。この工程において、エッチング低耐性領域２３４ａは除去され、溝２３４ｂが形成されるが、この下の膜２３２が低耐性領域である確率は低い。このため、エッチングストッパー膜に意図しない開口が形成されることは抑制される。
【選択図】図３

Description

本発明は、絶縁膜に溝及び孔を形成する工程を有する半導体装置の製造方法及び半導体装置に関する。
配線溝とビアホールの両方を層間絶縁膜中に形成した後、配線溝とビアホールに同時に金属膜を埋め込んで多層配線を形成するデュアルダマシンプロセスは、工程数削減により製造コストを大きく低減できるという利点がある。デュアルダマシンプロセスの一つに、例えば特許文献１，２，３に例示された方法がある。この方法は、ビアとなる領域の配線層間のエッチングストッパー膜を先に加工してから配線層間絶縁膜を成膜し、その後層間絶縁膜のエッチングを行う事により、配線溝とビアホールを同時に形成するものである。
特開平１１−３４５８７５号公報 特開２００４−１４０１５１号公報 特開２００７−０８１２８４号公報
図５及び図６の各図は、上記した特許文献に例示された方法における課題を説明するための図である。まず図５（ａ）に示すように、絶縁膜４００の表面に配線４１０，４１２を形成する。次いで絶縁膜４００及び配線４１０，４１２の上に、エッチングストッパー膜４２０、ビア層間絶縁膜４３０、エッチングストッパー膜４４０、及び配線層間絶縁膜４５０をこの順に積層する。エッチングストッパー膜４４０には、配線４１０上に位置する開口パターン４４４が形成されている。なおエッチングストッパー膜４４０を形成するとき、例えばパーティクルの付着や膜質の異常により、エッチング耐性が低い低耐性領域４４２が形成されることがある。
次いで図５（ｂ）に示すように、配線層間絶縁膜４５０上にマスクパターン４６０を形成し、マスクパターン４６０をマスクとしたエッチングを行う。これにより、配線層間絶縁膜４５０には配線溝４５２が形成され、かつビア層間絶縁膜４３０には開口パターン４４４の下に位置する接続孔４４４ａが形成される。エッチングストッパー膜４２０に低耐性領域４４２が形成されている場合は、低耐性領域４４２も除去されることがある。この場合、ビア層間絶縁膜４３０に、低耐性領域４４２の下方に位置するピンホール４４２ａが形成されることがある。
その後図６（ａ）に示すように、配線溝４５２の底面に位置するエッチングストッパー膜４４０及び接続孔４４４ａの底面に位置するエッチングストッパー膜４２０を除去する。ピンホール４４２ａが形成されている場合、ピンホール４４２ａの底面に位置するエッチングストッパー膜４２０も除去される。
次いで図６（ｂ）に示すように、配線溝４５２及び接続孔４４４ａに導電体を埋め込む。これにより、配線４７０及びビア４７２が形成される。ピンホール４４２ａが形成されている場合、ピンホール４４２ａの中にも導電体が埋め込まれ、ビア４７４が形成される。この場合、配線４７０はビア４７４を介して配線４１０と短絡してしまう。
このように、上記した特許文献に記載した方法では、第１の絶縁膜（例えばビア層間絶縁膜）と第２の絶縁膜（例えば配線層間絶縁膜）の間に位置するエッチングストッパー膜にエッチング耐性が低い領域が形成された場合、この領域の下に、意図しないピンホールが形成されることがあった。このため、エッチングストッパー膜にエッチング耐性が低い領域が形成されても、意図しないピンホールが形成されないようにする技術が望まれる。
本発明によれば、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の上に、互いに同一の材料からなる少なくとも２つの膜を積層したエッチングストッパー膜を形成する工程と、
前記エッチングストッパー膜に第１の開口パターンを形成する工程と、
前記エッチングストッパー膜上及び前記第１の開口パターン内に、第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の上に、前記第１の開口パターンの上方に位置する第２の開口パターンを有するマスクパターンを形成する工程と、
前記マスクパターンをマスクとして前記第２の絶縁膜をエッチングし、引き続き前記エッチングストッパー膜をマスクとして前記第１の絶縁膜をエッチングすることにより、前記第２の絶縁膜に位置する溝、及び前記第１の絶縁膜に位置していて前記溝の底部から下方に延伸する孔を形成する工程と、
を備える半導体装置の製造方法が提供される。
本発明によれば、前記エッチングストッパー膜は、同一の材料からなる少なくとも２つの膜を積層することにより形成されている。これら２つの膜それぞれにエッチング耐性の低い領域が形成されても、これらの領域が互いに重なる確率は低い。このため、前記エッチングストッパー膜にエッチング耐性が低い領域が形成されても、前記溝及び前記孔を形成する工程において、前記第１の絶縁膜に意図しないピンホールが形成されることを抑制できる。
本発明によれば、第１の導電パターンと、
前記第１の導電パターンの上に位置する第１の層間絶縁膜と、
前記第１の層間絶縁膜の上に位置しており、同一の材料からなる少なくとも２つの膜を積層したエッチングストッパー膜と、
前記エッチングストッパー膜の上に位置する第２の層間絶縁膜と、
前記第２の層間絶縁膜に形成され、前記第１の導電パターンの上方に位置しており、底面に前記エッチングストッパー膜が露出している配線溝と、
前記第１の層間絶縁膜及び前記エッチングストッパー膜に形成され、前記配線溝の底面と前記第１の導電パターンをつなぐ接続孔と、
前記接続孔内及び前記配線溝に埋め込まれた第２の導電パターンと、
を備える半導体装置が提供される。
本発明によれば、第２の層間絶縁膜の上のエッチングストッパー膜にエッチング耐性が低い領域が形成されても、第２の層間絶縁膜に意図しないピンホールが形成されることを抑制できる。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
図１〜図４の各図は、本発明の実施形態にかかる半導体装置の製造方法を示す断面図である。この半導体装置の製造方法は、以下の工程を有する。まず、第１の絶縁膜（ビア層間絶縁膜）２２０を形成する。次いで、第１の絶縁膜２２０の上に、エッチングストッパー膜２３０を形成する。エッチングストッパー膜２３０は、互いに同一の材料からなる少なくとも２つの膜２３２．２３４を積層した膜である。次いで、エッチングストッパー膜２３０に第１の開口パターン２３０ａを形成する。次いで、エッチングストッパー膜２３０上に、第２の絶縁膜（配線層間絶縁膜）２４０を形成する。次いで、第２の絶縁膜２４０上にマスクパターン５２を形成する。マスクパターン５２は、第１の開口パターン２３０ａの上方に位置する第２の開口パターン５２ａを有する。次いで、マスクパターン５２をマスクとして第２の絶縁膜２４０をエッチングし、引き続きエッチングストッパー膜２３０をマスクとして第１の絶縁膜２２０をエッチングする。これにより、第２の絶縁膜２４０に位置する溝２４２、及び第１の絶縁膜２２０に位置していて溝２４２の底部から下方に延伸する孔（接続孔）２２０ａが形成される。以下、詳細に説明する。
まず図１（ａ）に示すように、層間絶縁膜１００の表面に、配線１２０，１２２を形成する。層間絶縁膜１００は、半導体基板などの基板（図示せず）上に形成されている。この基板には、トランジスタ（図示せず）が形成されている。本図に示す例において配線１２０，１２２はＣｕ配線であり、層間絶縁膜１００に埋め込まれている。配線１２０，１２２には、互いに異なる電圧（信号）が入力される。配線１２０は、例えばグラウンド配線であり、配線１２２は、例えばトランジスタのゲート電極に信号（ＶDD）を入力する配線である。
次いで層間絶縁膜１００上及び配線１２０，１２２上に、エッチングストッパー膜２１０をＣＶＤ法により形成する。エッチングストッパー膜２１０は、例えばＳｉＣＮ膜やＳｉＯＮ膜である。これらの膜の組成比は任意である。次いでエッチングストッパー膜２１０上に、ビア層間絶縁膜２２０をＣＶＤ法により形成する。ビア層間絶縁膜２２０は、例えば酸化シリコン膜又は酸化シリコン膜より誘電率が低い低誘電率絶縁膜である。低誘電率絶縁膜は、例えば比誘電率膜が３．３以下、好ましくは２．９以下の絶縁膜とすることができる。低誘電率膜としては、ＳｉＯＣの他に、ＨＳＱ（ハイドロジェンシルセスキオキサン）、ＭＳＱ（メチルシルセスキオキサン）、またはＭＨＳＱ（メチル化ハイドロジェンシルセスキオキサン）等のポリハイドロジェンシロキサン、ポリアリールエーテル（ＰＡＥ）、ジビニルシロキサンービスーベンゾシクロブテン（ＢＣＢ）、またはＳｉｌｋ（登録商標）等の芳香族含有有機材料、ＳＯＧ、ＦＯＸ(ｆｌｏｗａｂｌｅ ｏｘｉｄｅ)、サイトップ、またはＢＣＢ（Ｂｅｎｓｏｃｙｃｌｏｂｕｔｅｎｅ）等を用いることもできる。また、低誘電率絶縁膜としては、これらのポーラス膜を用いることもできる。
次いでビア層間絶縁膜２２０上に、第１の膜２３２をＣＶＤ法により形成する。第１の膜２３２は、例えばＳｉＣＮ膜やＳｉＯＮ膜である。これらの組成比は任意である。この工程において、第１の膜２３２には、例えばパーティクルの付着や膜質の異常により、エッチング耐性が低い低耐性領域２３２ａが形成されることがある。
次いで図１（ｂ）に示すように、第１の膜２３２の形成を一端終了した後、半導体装置を成膜装置から搬出し、その後再び半導体装置を成膜装置に搬入する。その後、第１の膜２３２上に第２の膜２３４をＣＶＤ法により形成する。このようにして、第１の膜２３２及び第２の膜２３４からなるエッチングストッパー膜２３０が形成される。第２の膜２３４は、第１の膜２３２と同一の材料からなる。第２の膜２３４の組成比は、第１の膜２３２と同一であるのが好ましいが、異なっていても良い。第１の膜２３２及び第２の膜２３４の組成比は、たとえば原料ガスの比率を変更したり原料ガスそのものを変更することにより、調節することができる。この工程において、第２の膜２３４には、例えばパーティクルの付着や膜質の異常により、エッチング耐性が低い低耐性領域２３４ａが形成されることがある。しかし低耐性領域２３２ａ，２３４ａが互いに重なる可能性は低い。
第１の膜２３２は第２の膜２３４を形成する前に大気に晒される。このため、第１の膜２３２を形成した後、第２の膜２３４を形成する前に、第１の膜２３２の表面に自然酸化膜が形成されることがある。この場合、第２の膜２３４は、第１の膜２３２の自然酸化膜上に形成される。
次いで図２（ａ）に示すように、エッチングストッパー膜２３０上にマスクパターン５０を形成し、マスクパターン５０をマスクとしてエッチングストッパー膜２３０をエッチングする。これによりエッチングストッパー膜２３０には、開口パターン２３０ａが形成される。開口パターン２３０ａは、配線１２２の上方に位置する。
その後図２（ｂ）に示すように、マスクパターン５０を除去する。次いで、エッチングストッパー膜２３０上及び開口パターン２３０ａ内に、配線層間絶縁膜２４０をＣＶＤ法により形成する。配線層間絶縁膜２４０は、例えば酸化シリコン膜又は上記した低誘電率絶縁膜である。
次いで図３（ａ）に示すように、配線層間絶縁膜２４０上にマスクパターン５２を形成する。マスクパターン５２は、開口パターン５２ａを有する。開口パターン５２ａは開口パターン２３０ａより大きく、開口パターン２３０ａの上方に位置している。また開口パターン５２ａは、配線１２０の上方にも位置している。
次いで図３（ｂ）に示すように、マスクパターン５２をマスクとして配線層間絶縁膜２４０をエッチングする。これにより配線層間絶縁膜２４０には、開口パターン５２ａの下に位置する溝２４２が形成される。本実施形態において溝２４２は配線溝であり、配線１２０，１２２それぞれの上方に位置する。
その後、エッチングを続ける。これにより、開口パターン２３０ａの下に位置するビア層間絶縁膜２２０がエッチングされ、接続孔２２０ａが形成される。接続孔２２０ａは、溝２４２の底面と配線１２２をつなぐように形成される。この工程において、エッチングストッパー膜２３０を構成する第２の膜２３４の低耐性領域２３４ａは除去され、溝２３４ｂが形成されるが、溝２３４ｂの下に位置する第１の膜２３２が低耐性領域２３２ａである確率は低い。このため、本工程において、エッチングストッパー膜２３０に意図しない開口が形成されることは抑制される。
次いで、図４（ａ）に示すように、接続孔２２０ａの底部に位置するエッチングストッパー膜２１０を除去する。この工程において、溝２４２の底部に位置するエッチングストッパー膜２３０の第１の膜２３２及び第２の膜２３４も除去される。また、ビア層間絶縁膜２２０の表面のうち第１の膜２３２の低耐性領域２３２ａ及び第２の膜の低耐性領域２３４ａそれぞれの下方に位置していた部分には、凹部２２０ｂが形成される。
次いで図４（ｂ）に示すように、溝２４２の側面及び底面、接続孔２２０ａの側面並びに底面、並びに配線層間絶縁膜２４０上に、バリアメタル膜（図示せず）、及びシートＣｕ膜（図示せず）を形成する。次いでシードＣｕ膜をシードとしためっきを行うことにより、溝２４２の中、接続孔２２０ａの中、及び配線層間絶縁膜２４０上にＣｕ膜を形成する。次いで、配線層間絶縁膜２４０上のＣｕ膜、シードＣｕ膜、及びバリアメタル膜をＣＭＰ（Chemical Mechanical Polishing）により除去する。これにより、溝２４２の中に位置する配線３００、及び接続孔２２０ａの中に位置するビア３０２が形成される。
次に、本発明の作用効果について説明する。エッチングストッパー膜２３０は、第１の膜２３２及び第２の膜２３４により形成されており、第１の膜２３２の低耐性領域２３２ａと第２の膜２３４の低耐性領域２３４ａが重なる可能性は低い。このため、溝２４２及び接続孔２２０ａを形成する工程において、エッチングストッパー膜２３０に意図しない開口が形成されることを抑制できる。従って、ビア層間絶縁膜２２０に意図しないピンホールが形成されることを抑制できる。
このため、溝２４２及び接続孔２２０ａに配線３００を埋め込んでも、配線３００が意図しない部分と接続することを抑制できる。例えば溝２４２が配線１２０の上方にも位置している場合において、配線３００が配線１２２のみではなく配線１２０にも接続することを抑制できる。従って、半導体装置の歩留まりが向上する。
また、エッチングストッパー膜２３０を２回以上に分けて形成する点を除いて、既存のプロセスを変更する必要がないため、プロセスパラメータ等の製造条件を変更する必要がない。また生産性が低下することを抑制できる。
また、エッチングストッパー膜２３０を構成する第１の膜２３２及び第２の膜２３４は、互いに同一の材料である。このため、エッチングストッパー膜２３０の膜厚及び材料を、エッチングストッパー膜２３０が一層構造の場合と同一にすることにより、エッチングストッパー膜２３０に起因して電気的特性が変化することを抑制できる。
なお、上記した図では、エッチングストッパー膜２３０を２層構造としたが、３層以上としても良い。この場合においても、各層は互いに同一の材料から形成されている。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
各図は実施形態にかかる半導体装置の製造方法を示す断面図である。 各図は実施形態にかかる半導体装置の製造方法を示す断面図である。 各図は実施形態にかかる半導体装置の製造方法を示す断面図である。 各図は実施形態にかかる半導体装置の製造方法を示す断面図である。 各図は本発明の課題を説明するための断面図である。 各図は本発明の課題を説明するための断面図である。
符号の説明
１００ 層間絶縁膜
１２０ 配線
１２２ 配線
２１０ エッチングストッパー膜
２２０ ビア層間絶縁膜
２２０ａ 接続孔
２２０ｂ 凹部
２３０ エッチングストッパー膜
２３０ａ 開口パターン
２３２ 膜
２３２ａ 低耐性領域
２３４ 膜
２３４ａ 低耐性領域
２３４ｂ 溝
２４０ 配線層間絶縁膜
２４２ 溝
３００ 配線
３０２ ビア
４００ 絶縁膜
４１０ 配線
４１２ 配線
４２０ エッチングストッパー膜
４３０ ビア層間絶縁膜
４４０ エッチングストッパー膜
４４２ 低耐性領域
４４２ａ ピンホール
４４４ 開口パターン
４４４ａ 接続孔
４５０ 配線層間絶縁膜
４５２ 配線溝
４６０ マスクパターン
４７０ 配線
４７２ ビア
４７４ ビア
５０ マスクパターン
５２ マスクパターン
５２ａ 開口パターン

Claims (6)

  1. 第１の絶縁膜を形成する工程と、
    前記第１の絶縁膜の上に、互いに同一の材料からなる少なくとも２つの膜を積層したエッチングストッパー膜を形成する工程と、
    前記エッチングストッパー膜に第１の開口パターンを形成する工程と、
    前記エッチングストッパー膜上及び前記第１の開口パターン内に、第２の絶縁膜を形成する工程と、
    前記第２の絶縁膜の上に、前記第１の開口パターンの上方に位置する第２の開口パターンを有するマスクパターンを形成する工程と、
    前記マスクパターンをマスクとして前記第２の絶縁膜をエッチングし、引き続き前記エッチングストッパー膜をマスクとして前記第１の絶縁膜をエッチングすることにより、前記第２の絶縁膜に位置する溝、及び前記第１の絶縁膜に位置していて前記溝の底部から下方に延伸する孔を形成する工程と、
    を備える半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法において、
    前記第１の絶縁膜は第１の導電パターンの上に形成され、
    前記第１の開口パターンを形成する工程において、前記第１の開口パターンを前記第１の導電パターンの上方に位置させ、
    前記溝及び孔を形成する工程において、前記孔を前記溝の底面と前記第１の導電パターンをつなぐように形成し、
    前記溝及び孔を形成する工程の後に、前記溝及び前記孔に導電体を埋め込む工程を備える半導体装置の製造方法。
  3. 請求項２に記載の半導体装置の製造方法において、
    前記第１の導電パターンと同一層に位置する第２の導電パターンがあり、
    前記第１の絶縁膜を形成する工程において、前記第２の導電パターンの上にも前記第１の絶縁膜を形成し、
    前記溝及び前記孔を形成する工程において、前記溝を前記第２の導電パターンの上方にも位置させる半導体装置の製造方法。
  4. 第１の導電パターンと、
    前記第１の導電パターンの上に位置する第１の層間絶縁膜と、
    前記第１の層間絶縁膜の上に位置しており、同一の材料からなる少なくとも２つの膜を積層したエッチングストッパー膜と、
    前記エッチングストッパー膜の上に位置する第２の層間絶縁膜と、
    前記第２の層間絶縁膜に形成され、前記第１の導電パターンの上方に位置しており、底面に前記エッチングストッパー膜が露出している配線溝と、
    前記第１の層間絶縁膜及び前記エッチングストッパー膜に形成され、前記配線溝の底面と前記第１の導電パターンをつなぐ接続孔と、
    前記接続孔内及び前記配線溝に埋め込まれた第２の導電パターンと、
    を備える半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記第１の導電パターンと同一層に位置する第３の導電パターンがあり、
    前記第１の層間絶縁膜及び前記第２の導電パターンは前記第３の導電パターンの上方にも形成されている半導体装置。
  6. 請求項５に記載の半導体装置において、
    前記第１の導電パターンは、前記第３の導電パターンとは異なる信号が入力される半導体装置。
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