KR100613390B1 - 금속 배선된 반도체 소자 및 반도체 소자 금속 배선 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자에 금속 배선을 형성하는 방법에 관한 것이다.
본 발명에 따른 반도체 소자에 금속 배선을 형성하는 방법은 도전층 상에, 제 1 절연막 및 제 1 식각 저지막을 형성하고, 상기 제 1 식각 저지막 상에 제 1 감광막 패턴을 형성하는 단계; 상기 제 1 감광막 패턴에 따라 식각하여 비아홀을 위한 제 1 개구부를 형성하는 단계; 상기 제 1 절연막 및 제 1 식각 저지막 상에 제 2 절연막 및 제 2 식각 저지막을 형성하고, 상기 제 2 식각 저지막 상에 제 2 감광막 패턴을 형성하는 단계; 상기 제 2 감광막 패턴에 따라 식각하여 배선홈을 위한 제 2 개구부를 형성하는 단계; 상기 제 2 식각 저지막 및 상기 제 1 식각 저지막을 마스크로 하여, 식각을 수행하여, 배선홈 및 비아홀을 동시에 형성하는 단계; 및 상기 배선홈 및 비아홀에 도전 재료를 충전하여 배선을 형성하는 단계를 포함한다.
반도체 소자, 배선, 다마신
Description
도 1a 내지 도 1f 는 반도체 소자에 금속 배선을 형성하는 방법의 순서도이다.
도 2 는 본 발명의 제 1 실시예에 따른 금속 배선된 반도체 소자의 구성을 보여준다.
도 3a 내지 3k는 본 발명의 제 2 실시예에 따른 반도체 소자에 금속 배선을 형성하는 방법의 순서도이다.
본 발명은 반도체 소자에서 금속 배선을 형성하는 방법에 관한 것으로, 특히 저유전율(low-k) 절연막을 이용하여 배선을 형성하는 반도체 소자 금속 배선 형성 방법에 관한 것이다.
현재 반도체 소자 산업 분야에서, 반도체 소자의 집적도의 향상으로 인해, 논리 소자의 고속화, 고집적화가 급속도로 진행되고 있다. 이러한, 반도체 소자의 집적도 향상을 위해 반도체 소자 배선의 미세화가 요구된다.
그러나, 반도체 소자에서의 배선 지연의 문제가 해결되고 있지 못하여, 반도체 소자의 제작의 고속화를 방해하는 원인이 되고 있다.
한편, 종래부터 LSI (Large Scale Integration)의 배선재료로 이용해 왔던 알루미늄 합금 대신에 저항이 작고, 높은 EM (Electro-migration) 내성을 갖는 재료인 구리(Cu)를 이용한 배선이 활발히 개발되고 있다.
그런데, 구리는 식각이 용이하지 않으며, 공정 중에 산화되는 문제점을 지녀 알루미늄에 사용되는 방식을 사용할 수 없어, 현재 구리 배선 형성을 위해 다마신(damascene) 공정을 사용하고 있다.
다마신 방법은 절연막에 상부 배선이 형성될 배선홈 (inter-connection groove)과 이 상부배선을 하부배선 또는 기판에 접속하는 비아홀(via hole) 을 형성하고, 상기 배선홈 및 비아홀에 구리를 채운 후에 화학 기계적 연마 (Chemical Mechanical Polishing: 이하 CMP 라 함) 공정으로 평탄화하여 채워 넣음으로써 배선을 형성하는 공정을 말한다.
이러한 다마신 방법에서는 구리배선과 더불어 배선간 기생용량을 감소시켜 디바이스의 속도를 빠르게 하고, 디바이스의 상호간섭(cross-talk)을 저감시키기 위해, 저유전율(low-k) 절연막을 사용한다.
이하, 도 1a 내지 도 1f를 참조하여 다마신 방법 중 하나인 듀얼 다마신 방법을 이용하여 반도체 소자에 금속배선을 형성하는 방법을 설명한다.
도 1a 내지 도 1f 는 듀얼 다마신 방법으로 반도체 소자에 금속 배선을 형성 하는 방법의 순서도이다.
도 1a 에서와 같이, 하부 도전층(110), 식각 저지막(120), 하부 절연막(130) 및 상부 절연막(140)을 차례대로 형성한다.
도 1b 에서와 같이, 상부 절연막(140) 상에 비아홀을 위한 개구부(D1-1)를 갖는 감광막 패턴(150)을 형성한다.
감광막 패턴(150)을 위한 사진공정에 의해, 감광막 패턴(150)에 감광막 테일 (Photoresist tail, 도면상에는 표시하지 않았음)이 발생할 수 있다. 감광막 테일의 발생 원인은 배선의 미세화에 따른 비아홀의 미세화, 식각하고자 하는 비아홀의 깊이의 증가, 및 식각 시 배리어로 작용해야 할 감광막의 두께의 증가로 인하여 발생할 수 있다.
도 1c에서와 같이, 감광막 패턴(150)을 식각 마스크로 사용하여 상부 절연막(140), 하부 절연막(130)을 선택적으로 식각하여, 식각 저지 막(120)까지의 비아홀을 형성한다. 그 후, 감광막 패턴(150)을 애싱하여 제거한다.
도 1d 에서와 같이, 감광막(160)을 도포하고, 블랑킷(Blanket)으로 식각하여, 비아홀 내부에만 감광막(160)을 유지시킨다. 이는 이후 배선 홈 형성을 위한 식각 진행 시 비아홀 하부 식각 저지막(120)의 손상 내지 하부 식각 저지막(120)의 제거를 방지하기 위한 배리어 막으로 사용된다.
그 후, 상부에 목적하는 배선홈의 폭(D1-2)을 개구부의 폭으로 하는 감광막 패턴(170)을 형성하고, 감광막 패턴(170)을 식각 마스크로 사용하여 상부 절연막(140)을 목적하는 배선의 두께로 식각 한다.
도1e 에서와 같이, 감광막 패턴(170) 및 감광막(160)을 애싱하여 제거하고, 블랑킷으로 식각하여, 비아홀 하부의 식각 저지막(120)을 제거하여 하부 도전층(110)을 노출시킨다.
이러한 종래의 반도체 소자 배선 형성 방법은 하부 절연막(130) 및 상부 절연막(140)이 유기 폴리머인 저유전율 절연막으로 이루어진 경우에 상기 두 번에 걸친 감광막 패턴 (150 및 170)의 애싱 공정에서 사용하는 산소 플라즈마에 의하여 절연막 (130 및 140) 이 손상을 받게 된다.
특히, 상기 배선홈 폭을 가진 감광막 패턴(170)의 사진 공정이 불량한 경우, 다시 사진 공정을 실시하기 위하여 감광막 패턴을 제거하는 리워크(rework)을 수행하게 되는데, 본 공정에서는 유기 폴리머인 절연막(130 및 140)이 이미 배선홈 및 비아홀의 측벽으로서 노출된 상태이므로, 심각한 손상을 받게 된다.
그 후, 도 1f 에서와 같이, 장벽 금속층(180)을 형성하고, 도전재료를 상기 배선홈 및 비아홀에 충전하고 CMP를 이용하여, 연마하여 배선(190)을 형성한다.
이러한 종래의 금속배선의 듀얼 다마신 방법은 감광막 테일이 발생할 수 있으며, 애싱 및 리워크(Rework) 공정에서 절연막에 심각한 손상을 주는 문제점이 있다.
본 발명은 금속 배선된 반도체 소자를 제공하고자 한다.
또한, 본 발명은 개선된 듀얼 다마신 공정에 의해 금속 배선된 반도체 소자를 제공하고자 한다.
또한, 본 발명은 반도체 소자 금속 배선 형성 방법을 제공하고자 한다.
또한, 본 발명은 개선된 듀얼 다마신 공정을 이용하는 반도체 소자 금속 배선 형성 방법을 제공하고자 한다.
상기와 같은 기술적 과제의 해결을 위한, 본 발명의 한 특징에 따른 금속 배선된 반도체 소자는 그 단면이 도전층; 상기 비아홀을 위한 제 1 개구부를 포함하는 제 1 절연막; 상기 배선홈을 위한 제 2 개구부를 포함하고, 식각으로부터 상기 제 1 절연막을 보호하는 제 1 식각 저지막; 상기 배선홈을 위한 제 2 개구부를 포함하는 제 2 절연막; 상기 제 2 절연막 및 상기 제 1 식각 저지막을 관통하는 배선홈; 상기 배선홈과 연결되고, 상기 제 1 절연막을 관통하여, 상기 도전층에 접촉하는 비아홀을 포함하고, 상기 배선홈 및 비아홀이 도전 재료로 충전되어 있는 금속 배선된 반도체 소자이다.
본 발명의 또 다른 특징에 따른 반도체 소자에 금속 배선을 형성하는 방법은 도전층 상에, 제 1 절연막 및 제 1 식각 저지막을 형성하고, 상기 제 1 식각 저지막 상에 제 1 감광막 패턴을 형성하는 단계; 상기 제 1 감광막 패턴에 따라 제 1 식각 저지막을 식각하여 비아홀을 위한 제 1 개구부를 형성하는 단계; 상기 제 1 절연막 및 제 1 식각 저지막 상에 제 2 절연막 및 제 2 식각 저지막을 형성하고, 상기 제 2 식각 저지막 상에 제 2 감광막 패턴을 형성하는 단계; 상기 제 2 감광막 패턴에 따라 제 2 식각 저지막을 식각하여 배선홈을 위한 제 2 개구부를 형성하는 단계; 상기 제 2 식각 저지막 및 상기 제 1 식각 저지막을 마스크로 하여, 제 1 절 연막 및 제 2 절연막을 식각하여, 배선홈 및 비아홀을 동시에 형성하는 단계; 및 상기 배선홈 및 비아홀에 도전 재료를 충전하여 배선을 형성하는 단계를 포함한다.
본 발명의 또 다른 특징에 따른 반도체 소자에 금속 배선을 형성하는 방법은
도전층 상에 제 1 식각 저지막, 제 1 절연막 및 제 2 식각 저지막을 차례대로 형성하는 단계; 상기 제 2 식각 저지막 상에 제 1 개구부를 갖는 제 1 감광막 패턴을 형성하는 단계; 상기 제 1 감광막 패턴을 마스크로 사용하여 상기 제 1 절연막이 노출되도록 상기 제 2 식각 저지막을 식각하고, 상기 제 1 감광막 패턴을 제거 하는 단계; 상기 제 1 절연막 및 제 2 식각 저지막 상에 제 2 절연막 및 제 3 식각 저지막을 차례대로 형성하고, 제 3 식각 저지막 상에 제 2 개구부를 갖는 제 2 감광막 패턴을 형성하는 단계; 상기 제 2 감광막 패턴을 마스크로 사용하여, 상기 제 2 절연막이 노출되도록 상기 제 3 식각 저지막을 식각하고, 상기 제 2 감광막 패턴을 제거하는 단계; 상기 제 3 식각 저지막 및 상기 제 2 식각 저지막을 마스크로 하여 제 1 절연막까지 순차적으로 식각하여 배선홈 및 비아홀을 형성하는 단계; 형성된 배선홈 및 비아홀을 포함하는 기판 전면에 스페이서 절연막을 형성하는 단계; 상기 스페이서 절연막 두께의 타겟으로 전면 식각을 수행하여, 배선홈 및 비아홀의 측벽에 스페이서를 형성하는 단계; 제 2 식각 저지막이 노출되도록 추가 식각하여 제 3 개구부를 갖는 비아홀을 형성하는 단계; 상기 제 1 식각 저지막, 제 2 식각 저지막, 제 3 식각 저지막 및 스페이서 절연막을 제거하여 배선홈 및 비아홀을 동시에 형성하는 단계; 도전재료를 배선홈 및 비아홀에 충전하고 CMP 방법에 의하여 연마하여 배선을 형성하는 단계를 포함한다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
이하, 도 2를 참조하여, 본 발명의 제 1 실시예에 따른 금속 배선이 형성된 반도체 소자를 설명한다.
도 2 는 본 발명의 제 1 실시예에 따른 금속 배선된 반도체 소자의 구성을 보여준다.
도 2 에서 볼 수 있는 바와 같이, 본 발명의 제 1 실시예에 따른 금속 배선이 형성된 반도체 소자는 비아홀 및 금속 배선이 형성된 반도체 소자로서, 하부 도전층(210), 비아홀을 위한 개구부를 포함하는 하부 식각 저지막(220), 비아홀을 위한 개구부를 포함하는 하부 절연막(230), 배선홈을 위한 개구부를 포함하는 상부 식각 저지막(240), 배선홈을 위한 개구부를 포함하는 상부 절연막(260)이 적층 되고, 비아홀 및 배선홈이 도전 재료로 충전되어 형성된다.
하부도전층(210)은 전도성 물질로 이루어지며, 다층 배선 구조의 하층 배선 또는 반도체 기판일 수 있다. 이때, 상부 식각 저지막(240)은 비교적 얇게 형성한다. 본 발명의 제 1 실시예에서는 상부 식각 저지막은 바람직하게는 5 내지 30 nm로 형성된다.
하부 절연막(230)으로는 저유전율을 갖는 절연막을 사용하며, 저유전율을 갖는 절연막의 종류는 본 발명의 제 1 실시예에서는 특별히 제한되지 않는다. 저유 전율 절연막은 바람직하게는 SiO2 계(Si-O계) 무기 폴리머, 카본계(C 계) 유기 폴리머, 불소 도핑 산화막(fluorine-doped oxide) 또는 탄소 도핑 산화막(carbon-doped oxide)을 포함한다.
유기 폴리머는 폴리알릴 에테르계 수지, 환상 불소 수지, 실록산 공중합체, 불화 폴리알릴에테르계 수지, 폴리펜타플루오르 스티렌, 폴리테트라플루오르 스티렌 계 수지, 불화 폴리이미드 수지, 불화 폴리나프탈렌 또는 폴리사이드(polycide) 수지 등을 포함할 수 있다.
하부 절연막(230)은 PECVD(Plasma Enhanced CVD), HDP-CVD(High Density Plasma CVD), APCVD(Atmospheric Pressure CVD), 스핀코팅(spin coating) 방식 중에서 어느 하나를 선택 사용하여 형성될 수 있다.
도전재료로는 알루미늄(Al), 알루미늄 합금(Al-alloy), 구리(Cu), 금(Au), 은(Ag), 텅스텐(W), 및 몰리브데늄(Mo)으로 이루어진 군에서 선택된 적어도 어느 하나로 구성된 도전 재료를 사용할 수 있다.
이하 도 3a 내지 3k 를 참조하여 본 발명의 제 2 실시예에 따른 반도체 소자에 대한 금속 배선의 형성 방법을 설명한다.
도 3a 내지 3k는 본 발명의 제 2 실시예에 따른 반도체 소자에 금속 배선을 형성하는 방법의 순서도이다.
도면 3a 에서와 같이, 하부도전층(210)상에 하부 식각 저지막(220), 하부 절연막(230) 및 상부 식각 저지막 (240)을 차례대로 형성한다.
도 3b 에서와 같이, 상부 식각 저지막(240) 상에 비아홀 형성을 위한 개구부(D2-1)를 갖는 감광막 패턴(250)을 형성한다. 이때, 개구부(D2-1)는 목적하는 실제 비아홀 개구부 보다 크게 형성된다.
감광막 패턴(250)은 상부 식각 저지막(240)을 식각하기 위한 마스크로 사용된다. 식각 대상인 상부 식각 저지막(240)은 상술한 바와 같이 얇게 형성되어있고, 감광막 패턴(250)의 개구부도 실제 비아홀 개구부 보다 크게 형성되므로, 식각 공정이 용이하게 수행되어, 사진 공정 실시 후 발생할 수 있는 감광막 테일이 방지 된다.
구체적으로, 상부 식각 저지막(240)이 두껍게 형성되는 경우, 요구되는 식각 시간이 길어지는 등 식각 공정의 식각 조건이 엄격해지게 되는 바, 그로 인해 감광막 테일이 발생할 수 있는데, 본 발명의 제 2 실시예의 경우, 상부 식각 저지막(240)이 얇게 형성됨으로써, 엄격한 식각 조건이 필요치 않아, 감광막 테일을 예방할 수 있다.
또한, 개구부(D2-1)는 필요에 따라 적절하게 조절될 수 있다. 구체적으로, 이후 공정에서의 스페이서의 두께에 따라 적절하게 변경되어 형성될 수 있다.
도 3c 에서와 같이, 감광막 패턴(250)을 마스크로 사용하여 하부 절연막(230)이 노출되도록 상부 식각 저지막(240)을 식각하여 제거하고, 그 후 감광막 패턴(250)을 애싱하여 제거한다. 감광막 패턴(250)의 애싱 방법으로는 특별히 제한되지 않으나 본 발명의 제 2 실시예에서는 산소 플라즈마 애싱 방법을 포함할 수 있다.
도 3d에서와 같이, 하부 절연막(230) 및 상부 식각 저지막(240)의 상부에 상부 절연막(260) 및 하드 마스크막(270)을 차례대로 형성하고, 그 후, 하드 마스크막(270) 상에 개구부(D2-2)를 갖는 감광막 패턴(280)을 형성한다. 이때, 개구부(D2-2)는 목적하는 배선홈 보다 크게 설계될 수 있다. 이때, 하드 마스크막(270)은 상당히 얇게 형성한다.
감광막 패턴(280)을 마스크로 하여 식각 해야 할 막이 하드 마스크막(270)으로 상당히 얇고, 형성해야 할 배선홈의 개구부도 실제 개구부 보다 크게 형성되므로 사진 공정 실시 후에 감광막 테일이 발생하지 않는다.
개구부(D2-1 또는 D2-2)는 종래 기술에서는 비아홀 및 배선홈의 폭을 갖도록 감광막 패턴(도 1 에서의 D1-1 또는 D1-2)을 이용하여 형성하나, 본 발명의 제 2실시예는 목적하고자 하는 비아홀 및 배선홈 보다 넓은 폭의 감광막 패턴을 형성하고, 차후에 비아홀 및 배선홈의 폭을 조절하는 공정을 거침으로써, 사진 공정으로 달성할 수 없는 미세 폭의 비아홀 및 배선홈을 설계할 수 있다. 상기 비아홀 및 배선홈의 폭을 조절하는 공정은 아래에서 자세히 설명된다.
상부 절연막(260) 역시 하부 절연막(230)과 같이 저유전율을 갖는 절연막을 사용하며, 하부 절연막(230)과 동일한 재료로서 형성된다.
본 발명의 제 2 실시예에서, 상부 절연막(260) 및 하부 절연막(230)은 배선홈 및 비아홀을 형성하기에 충분한 두께를 갖도록 형성된다.
본 발명의 제 2 실시예에서는 하부 절연막(230) 상에 상부 식각 저지막(240) 및 상부 절연막(260) 상단에 하드 마스크막(270)이 형성되어, 하부 절연막(230) 및 상부 절연막(260)을 보호한다.
구체적으로, 감광막 패턴(250 및 280)의 제거를 위한 애싱 공정에서, 하부 절연막(230) 및 상부 절연막(260)은 각각 상부 식각 저지막(240) 및 하드 마스크막(270)에 의해 보호된다.
이때, 개구부(D2-1및 D2-2)에 의해 노출되는 부위는 애싱 공정에 의해 손상되나, 상기 부위는 차후 공정에서 식각 되어 제거될 부위이므로 배선에 부정적인 영향을 미치지 않는다.
특히, 상기 상부 식각 저지막(240) 및 하드 마스크막(270)은 각각 감광막 패턴 (250 및 280)의 사진 공정 불량 시, 다시 사진 공정을 실시를 위해 감광막 패턴을 제거하는 리워크(rework) 공정에서도 절연막(230 및 260)을 보호한다. 따라서, 절연막(230 및 260)이 유기 폴리머로 이루어지더라도 손상되지 않을 수 있다.
한편, 하드마스크막(270), 상부 식각 저지막(240) 및 하부 식각 저지막(220) 은 반도체 소자 배선 공정에서 사용되는 식각 공정에 내성이 있는 물질이면 크게 제한되지 않으나, 본 발명의 제 2 실시예에서는 그 한 구체 예로서 실리콘 질화막으로 형성될 수 있다.
도 3e 에서와 같이, 감광막 패턴(280)을 마스크로 사용하여 상부 절연막(260)이 노출되도록 하드 마스크막(270)을 식각 한다.
도 3f에서와 같이, 하드 마스크막(270) 및 상부 식각 저지막(240)을 마스크로 하여 하부 절연막(230) 일부분까지 순차적으로 식각을 진행하여, 배선홈 및 비아홀 일부분을 동시에 형성한다.
식각 공정에서, 비아홀 내부의 일부까지만 식각을 진행할지, 혹은 하부 식각 저지막(220)이 노출될 때까지 식각을 진행할지 여부는 상황에 따라 적절히 선택할 수 있다.
도 3g에서와 같이, 형성된 배선홈 및 비아홀을 포함하는 기판 전면에 스페이서 절연막(290)을 형성한다.
스페이서 절연막(290)은 하드마스크막(270), 상부 식각 저지막(240) 및 하부 식각 저지막(220)과 동일한 식각률을 갖는 물질로 형성될 수 있다. 본 발명의 제 2 실시예에서는, 스페이서 절연막은 하나의 구체예로서 실리콘 질화막으로 형성될 수 있다.
배선홈 및 비아홀 측벽에 형성된 스페이서 하부의 폭은 배선홈 및 비아홀의 폭을 결정하므로 스페이서 절연막(290)의 형성 두께를 조절함으로써, 배선홈 및 비아홀의 폭을 조절할 수 있다.
이와 같이, 스페이서 절연막(290)의 형성 두께를 조절함으로써, 사진 공정에서 수득 가능한 한계치수보다 더 미세한 배선홈 및 비아홀을 설계할 수 있다.
도 3h에서와 같이, 스페이서 절연막(290) 두께의 타겟(Target)으로 마스크 없이 전면 식각을 수행하여, 배선홈 및 비아홀의 측벽에 스페이서를 형성한다.
도 3i에서와 같이, 스페이서 형성을 위한 식각 수행 시, 하부 식각 저지막(220) 이 노출되도록 추가 식각하여 개구부(D2-11)을 갖는 완전한 비아홀을 형성한다.
이와 같은 비아홀의 2 단계 형성 방법은 반도체 소자에서의 깊고, 미세한 개 구부를 갖는 비아홀을 형성하게 할 수 있다.
이와 같이, 본 발명의 제 2 실시예에 따른 방법으로 미세한 비아홀을 설계할 수 있게 되어, 비아홀과 접촉하는 하부 도전층(210), 즉 배선의 두께를 얇게 할 수 있게 된다.
도 3j에서와 같이, 하드마스크막(270), 스페이서 절연막(290), 상부 식각 저지막(240) 및 비아홀 하부의 하부 식각 저지막(220)을 동시에 제거하여 배선홈 및 비아홀로 이루어진 다마신 패턴을 형성한다.
본 발명의 제 2 실시예에서는 하드마스크막(270), 스페이서 절연막(290), 상부 식각 저지막(240) 및 하부 식각 저지막(220)으로서 모두 식각 선택비가 같은 물질을 사용하여, 한번의 공정으로 제거할 수 있게 한다. 구체적으로, 하드마스크막(270), 스페이서 절연막(290), 상부 식각 저지막(240) 및 하부 식각 저지막(220)을 실리콘 질화막으로 구성하여, 동시에 제거한다. 제거 방법으로 건식 식각 또는 습식 식각을 사용할 수 있다.
도 3k에서와 같이, 도전재료를 배선홈 및 비아홀에 충전하고 CMP 방법에 의하여 연마하여 배선(292)을 형성한다.
배선의 형성 방법으로는 도전재료를 스퍼터법으로 막을 형성하고 리플로우(reflow) 하는 방법, CVD(Chemical Vapor Deposition) 법으로 형성하는 방법, 전기 도금법을 이용하는 방법이 있다.
전기도금법을 이용하는 경우에는 전해 시에 전류를 흘리기 위해, 시드층(seed layer) 을 형성할 수 있다.
또한, 상기 도전재료를 형성하기 전에는 장벽 금속층(291)을 형성할 수 있다. 특히 장벽 금속 층(291)은 구리(Cu)를 이용하여 다마신 방법에서 형성할 때 구리 도전물질의 확산에 의한 층간 절연막의 절연 특성 열화 등을 방지할 수 있다.
장벽 금속층의 재료로는 Ta, TaN, TiN, WN, TaC, WC, TiSiN, TaSiN으로 이루어진 군 중에서 선택된 적어도 하나를 사용할 수 있으며, 형성 방법으로 PVD(Physical Vapor Deposition)법, CVD(Chemical Vapor Deposition)법, ALD(Atomic Layer Deposition)법 중에서 선택된 어느 하나의 방법을 사용할 수 있다.
상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.
본 발명의 반도체 소자 금속 배선 방법은 절연막에 대한 손상을 방지할 수 있는 반도체 소자 금속 배선 방법을 제공한다.
또한 본 발명의 반도체 소자 금속 배선 방법은 스페이서를 이용하여 사진 공정의 한계치수보다 미세한 배선홈 및 비아홀을 형성할 수 있어 반도체 소자의 신뢰성 및 수율을 증가시킬 수 있다.
Claims (27)
- 반도체 소자에 있어서,도전층;상기 도전층 위에 형성되고, 상기 도전층을 노출하는 비아홀을 가지는 제 1 절연막;상기 제 1 절연막 위에 형성되고, 상기 비아홀보다 폭이 넓은 배선홈을 가지며, 식각으로부터 상기 제 1 절연막을 보호하는 식각 저지막;상기 식각 저지막 위에 형성되며, 상기 배선홈을 가지는 제 2 절연막; 그리고상기 배선홈 및 비아홀이 도전 재료로 충전되어 금속 배선을 형성하며, 상기 금속 배선이 상기 도전층과 전기적으로 연결되는 금속 배선을 포함하며,상기 제 1 절연막 또는 제 2 절연막은 저유전율을 갖는 SiO2계 무기 폴리머, 카본계 유기 폴리머, 불소 도핑 산화막 또는 탄소 도핑 산화막 중 하나 이상으로 이루어진 반도체 소자.
- 제 1 항에 있어서,상기 제 1 절연막은 상기 비아홀 상부에 위치하여 상기 비아홀 하부의 폭보다 좁은 개구부를 더 가지는 금속 배선된 반도체 소자.
- 삭제
- 삭제
- 제 1 항에 있어서,상기 유기 폴리머가 폴리알릴 에테르계 수지, 환상 불소 수지, 실록산 공중합체, 불화 폴리알릴에테르계 수지, 폴리펜타플루오르 스티렌계 수지, 폴리테트라플루오르 스티렌 계 수지, 불화 폴리이미드 수지 또는 불화 폴리나프탈렌, 폴리사이드 수지로 이루어지는 군으로부터 하나 이상 선택되는 금속 배선된 반도체 소자.
- 제 1 항에 있어서,상기 식각 저지막이 5 내지 30 nm의 두께로 형성되는 금속 배선된 반도체 소자.
- 제 1 항에 있어서,상기 도전 재료가 CMP 방법에 따라 동시에 상기 배선홈 및 비아홀에 충전되는 금속 배선된 반도체 소자.
- 반도체 소자에 금속 배선을 형성하는 방법에 있어서,a) 도전층 상에, 제 1 절연막 및 제 1 식각 저지막을 형성하고, 상기 제 1 식각 저지막 상에 제 1 감광막 패턴을 형성하는 단계;b) 상기 제 1 감광막 패턴에 따라 제 1 식각 저지막을 식각하여 제 1 개구부를 형성하는 단계;c) 상기 제 1 감광막 패턴을 제거하는 단계;d) 상기 제 1 절연막 및 제 1 식각 저지막 상에 제 2 절연막 및 제 2 식각 저지막을 형성하고, 상기 제 2 식각 저지막 상에 제 2 감광막 패턴을 형성하는 단계;e) 상기 제 2 감광막 패턴에 따라 제 2 식각 저지막을 식각하여 제1 개구부보다 폭이 넓은 제 2 개구부를 형성하는 단계;f) 상기 제2 감광막 패턴을 제거하는 단계;g) 상기 제 2 식각 저지막 및 상기 제 1 식각 저지막을 마스크로 하여, 제 1 절연막 및 제 2 절연막을 식각하여, 배선홈 및 비아홀을 동시에 형성하는 단계; 및h) 상기 배선홈 및 비아홀에 도전 재료를 충전하여 배선을 형성하는 단계를포함하는 반도체 소자 금속 배선 형성 방법.
- 삭제
- 제 8 항에 있어서,상기 저유전율을 갖는 제 1 절연막 또는 제 2 절연막이 SiO2 계 무기 폴리머, 카본계 유기 폴리머, 불소 도핑 산화막 또는 탄소 도핑 산화막으로 이루어진 군으로부터 선택되는 반도체 소자 금속 배선 형성 방법.
- 제 8 항에 있어서,상기 제 1 개구부가 목적하는 비아홀의 폭보다 크게 형성되거나,상기 제 2 개구부가 목적하는 배선의 폭보다 크게 형성되는 반도체 소자 금속 배선 형성 방법.
- 제 8 항에 있어서,상기 제 1 식각 저지막 또는 제 2 식각 저지막이 5 내지 30 nm 의 두께로 형성되는 반도체 소자 금속 배선 형성 방법.
- 제 8 항에 있어서,e) 단계에서,제 1 절연막의 두께의 일부만 식각하는 반도체 소자 금속 배선 형성 방법.
- 제 8 항에 있어서,e) 단계에서,제 1 절연막을 관통하도록 식각하는 반도체 소자 금속 배선 형성 방법.
- 제 13 항에 있어서,e) 단계 이후에,상기 배선홈 및 비아홀을 포함하는 기판 전면에 스페이서 절연막을 형성하는 단계를 포함하는 반도체 소자 금속 배선 형성 방법.
- 제 8 항 내지 제 15 항 중 어느 한 항에 있어서,상기 제 1 식각 저지막, 제 2 식각 저지막 및 스페이서 절연막이 동일한 식각 선택비를 갖는 물질로 형성되는 반도체 소자 금속 배선 형성 방법.
- 제 16 항에 있어서,상기 제 1 식각 저지막, 제 2 식각 저지막 및 스페이서 절연막이 이 실리콘 질화막으로 형성되는 반도체 소자 금속 배선 형성 방법.
- 제 15 항에 있어서,상기 스페이서 절연막의 형성 두께를 조절하여, 상기 배선홈 또는 비아홀의 폭의 크기를 조절하는 반도체 소자 금속 배선 형성 방법.
- 제 18 항에 있어서,조절된 비아홀 폭에 대응하도록 도전층까지 추가 식각하여 상기 도전층에 접촉하는 비아홀의 폭의 크기를 결정하는 반도체 소자 금속 배선 형성 방법.
- 반도체 소자에 금속 배선을 형성하는 방법에 있어서,a) 도전층 상에 제 1 식각 저지막, 제 1 절연막 및 제 2 식각 저지막을 차례대로 형성하는 단계;b) 상기 제 2 식각 저지막 상에 제 1 개구부를 갖는 제 1 감광막 패턴을 형성하는 단계;c) 상기 제 1 감광막 패턴을 마스크로 사용하여 상기 제 1 절연막이 노출되도록 상기 제 2 식각 저지막을 식각하고, 상기 제 1 감광막 패턴을 제거 하는 단계;d) 상기 제 1 절연막 및 제 2 식각 저지막 상에 제 2 절연막 및 제 3 식각 저지막을 차례대로 형성하고, 제 3 식각 저지막 상에 제 2 개구부를 갖는 제 2 감광막 패턴을 형성하는 단계;e) 상기 제 2 감광막 패턴을 마스크로 사용하여, 상기 제 2 절연막이 노출되도록 상기 제 3 식각 저지막을 식각하고, 상기 제 2 감광막 패턴을 제거하는 단계;f) 상기 제 3 식각 저지막 및 상기 제 2 식각 저지막을 마스크로 하여 제 1 절연막까지 순차적으로 식각하여 배선홈 및 비아홀을 형성하는 단계;g) 형성된 배선홈 및 비아홀을 포함하는 기판 전면에 스페이서 절연막을 형성하는 단계;h) 상기 스페이서 절연막 두께의 타겟으로 전면 식각을 수행하여, 배선홈 및 비아홀의 측벽에 스페이서를 형성하는 단계;i) 제 2 식각 저지막이 노출되도록 추가 식각하여 제 3 개구부를 갖는 비아홀을 형성하는 단계;j) 상기 제 1 식각 저지막, 제 2 식각 저지막, 제 3 식각 저지막 및 스페이서 절연막을 제거하여 배선홈 및 비아홀을 동시에 형성하는 단계;k) 도전재료를 배선홈 및 비아홀에 충전하고 CMP 방법에 의하여 연마하여 배선을 형성하는 단계를 포함하는 반도체 소자 금속 배선 형성 방법.
- 제 20 항에 있어서,상기 제 1 절연막 또는 제 2 절연막이 저유전율을 갖는 유기 폴리머로 이루어지는 반도체 소자 금속 배선 형성 방법.
- 제 20 항에 있어서,상기 제 1 절연막 또는 제 2 절연막이 SiO2 계 무기 폴리머, 카본계 유기 폴 리머, 불소 도핑 산화막 또는 탄소 도핑 산화막으로 이루어진 군으로부터 선택되는 반도체 소자 금속 배선 형성 방법.
- 제 20 항에 있어서,b) 단계 또는 d) 단계에서,제 1 감광막 패턴 또는 제 2 감광막 패턴에 대해, 추가 사진 공정을 실시하기 위해 제 1 감광막 패턴 또는 제 2 감광막 패턴을 제거하는 리워크 공정에서도 상기 제 2 식각 저지막 및 제 3 식각 저지막으로 인해 각각 상기 제 1 절연막 및 제 2 절연막이 보호되는 반도체 소자 금속 배선 형성 방법.
- 제 20 항에 있어서,상기 제 3 식각 저지막의 패턴을 마스크로 하여 식각을 수행하여, 상기 배선홈 및 비아홀을 동시에 형성하는 반도체 소자 금속 배선 형성 방법.
- 제 20 항에 있어서,상기 스페이서의 폭을 조절하여, 사진 공정의 한계 치수보다 미세하게 배선홈 및 비아홀을 설계하는 반도체 소자 금속 배선 형성 방법.
- 제 20 항에 있어서,k) 단계에서,도전 재료를 충전하기 전에, 상기 배선 홈 및 비아홀의 측벽에 장벽 금속층을 형성하는 반도체 소자 금속 배선 형성 방법.
- 제 26 항에 있어서,상기 장벽 금속층이 Ta, TaN, TiN, WN, TaC, WC, TiSiN, TaSiN으로 이루어진 군으로부터 적어도 하나 선택되어 형성되는 반도체 소자 금속 배선 형성 방법.
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