KR20070077670A - 반도체 메모리 소자 제조 방법 및 이에 따라 제조된 반도체소자 - Google Patents

반도체 메모리 소자 제조 방법 및 이에 따라 제조된 반도체소자 Download PDF

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KR20070077670A
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김경우
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Abstract

반도체 소자 제조 방법 및 이에 따라 제조된 반도체 소자가 제공된다. 반도체 소자 제조 방법은 하부 배선 상부에 제 1 층간 절연막, 식각 정지막 및 제 2 층간 절연막을 순차적으로 형성하고, 제 1 층간 절연막, 식각 저지막 및 제 2 층간 절연막을 부분 식각하여 하부 배선 상면을 노출시키는 비아 홀을 형성하고, 비아 홀 일부를 채우는 희생막을 형성하고, 비아 홀이 형성된 제 2 층간 절연막을 습식 식각하여 비아 홀의 상부를 확장시키고, 희생막을 제거한 다음 상부가 확장된 비아 홀과 연결된 트렌치를 형성하고, 비아 홀 및 트렌치 내부를 채우는 상부 배선을 형성하는 것을 포함한다.
비아 홀, 트렌치, 습식 식각

Description

반도체 메모리 소자 제조 방법 및 이에 따라 제조된 반도체 소자{Method for fabricating semiconductor device and semiconductor device fabricated thereby}
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 단면도이다.
도 2 내지 도 6은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법을 순서대로 나타낸 도면이다.
<도면의 주요 부분에 관한 부호의 설명>
100: 반도체 기판 110: 하부 배선
112: 제 1 식각 정지막 114: 제 1 층간 절연막
116: 제 2 식각 정지막 118: 제 2 층간 절연막
125: 제 1 감광막 패턴 132, 134: 비아홀
136: 트렌치 140: 희생막
145: 제 2 감광막 패턴 150: 상부 배선
본 발명은 반도체 메모리 소자 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 듀얼 다마신 공정에 의해 형성된 배선의 특성을 향상시킬 수 있는 반도체 메모리 소자 제조 방법 및 이에 따라 제조된 반도체 소자에 관한 것이다.
현재, 반도체 메모리 소자의 고집적화가 요구되면서 반도체 메모리 소자의 디자인 룰(design rule)이 급속하게 감소되고 있다. 이에 따라 반도체 메모리 소자 내의 배선들을 연결하는 콘택(contact) 사이즈 또한 감소하여 콘택의 종횡비(aspect ratio)가 증가하고 있다. 또한, 반도체 메모리 소자의 디자인 룰(design rule)이 감소됨에 따라 고속 동작을 요구하는 반도체 소자의 경우 배선의 저항 및 캐패시턴스의 증가에 의한 RC 지연 효과가 커져 반도체 메모리 소자의 동작 속도가 저하되고 있다.
이를 해결하기 위해 보다 낮은 저항을 갖는 배선 물질 및 낮은 유전율을 갖는 층간 절연막의 도입이 필요하게 된다. 이러한 배선 물질로는 종래의 알루미늄 합금에 비해 낮은 비저항을 가지며, 전기적 원자 이동도(electrical migration)가 작은 구리가 이용될 수 있다.
그러나 구리를 이용하여 배선을 형성하는 경우, 구리의 식각 특성이 매우 열악하기 때문에 다마신(damascene) 공정으로 배선을 형성한다. 이러한 다마신 공정으로는 층간 절연막 내에 비아(via) 및 트렌치(trench)를 형성하고 비아 및 트렌치 내에 구리를 매립하여 배선을 형성하는 듀얼 다마신(dual damascene) 공정이 이용되고 있다.
그러나, 층간 절연막이 두껍게 형성되고 비아 홀의 높이가 증가될 경우, 구리를 매립시킬 때 스텝 커버리지(step coverage)가 충분하지 못해 비아의 상부에 구리가 우선적으로 증착되고, 이로 인해 비아의 하부에는 구리가 충분히 증착되지 못해 보이드(void)가 형성될 수 있다. 이와 같이 형성된 보이드는 반도체 메모리 소자의 신뢰성을 저하시키게 된다.
또한, 층간 절연막이 두꺼울 경우 비아 홀과 트렌치 사이의 오버랩 마진(overlap margin)이 상당히 작기 때문에 포토 공정시 비아 홀과 트렌치 사이에 오정렬(miss align)이 발생한다. 이에 따라 배선 간의 간격이 감소되어 브리지(bridge)가 발생하여 반도체 메모리 소자의 불량이 발생한다.
본 발명이 이루고자 하는 기술적 과제는 듀얼 다마신 공정에 의해 형성된 배선의 특성을 향상시킬 수 있는 반도체 소자 제조 방법을 제공하는데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 이러한 제조 방법에 따라 제조된 반도체 소자를 제공하는데 있다.
본 발명이 이루고자 하는 기술적 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 소자 제조 방법은 하부 배선 상부에 제 1 층간 절연막, 식각 정지막 및 제 2 층간 절연막을 순차적으로 형성하고, 제 1 층간 절연막, 식각 저지막 및 제 2 층간 절연막을 부분 식각하여 하부 배선 상면을 노출시키는 비아 홀을 형성하고, 비아 홀 일부를 채우는 희생막을 형성하고, 비아 홀이 형성된 제 2 층간 절연막을 습식 식각하 여 비아 홀의 상부를 확장시키고, 희생막을 제거한 다음 상부가 확장된 비아 홀과 연결된 트렌치를 형성하고, 비아 홀 및 트렌치 내부를 채우는 상부 배선을 형성하는 것을 포함한다.
상기 다른 기술적 과제를 달성하기 위한여 본 발명의 일 실시예에 따른 반도체 소자는 반도체 기판 상에 형성된 하부 배선, 하부 배선을 덮는 다수의 층간 절연막, 다수의 층간 절연막 내에 형성되고, 하부 배선의 상면 일부를 노출시키며 상부 폭이 확장된 비아 홀, 상부 폭이 확장된 비아 홀과 연결된 트렌치 및 비아 홀 및 트렌치를 채우는 상부 배선을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예를 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 단면도이다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 소자는 하부 배선(110), 비아 홀(132, 134), 트렌치(136) 및 상부 배선(150)을 포함한다.
반도체 기판(100) 상부에는 하부 배선(110)(110)이 위치하며, 하부 배선(110)은 구리(Cu) 등과 같은 금속 물질로 형성된 금속 배선일 수 있다. 그리고 상부에 하부 배선(110)이 위치하는 반도체 기판(100)에는 반도체 소자들(미도시)이 형성될 수 있으며, 하부 배선(110)은 반도체 소자들(미도시)과 연결될 수 있다.
하부 배선(110) 상에는 다수의 층간 절연막들이 위치하며, 층간 절연막들 내에는 하부 배선(110)과 연결되는 상부 배선(150)이 형성되어 있다. 보다 상세히 설명하면, 하부 배선(110) 상에는 제 1 식각 정지막(112), 제 1 층간 절연막(114), 제 2 식각 정지막(116) 및 제 2 층간 절연막(118)이 순차적으로 적층되어 있다. 이 때, 제 1 및 제 2 식각 정지막(112, 116)은 유전율이 높은 물질로 형성되므로 가능한 최소 두께로 형성하며, 식각 정지막의 역할을 수행할 수 있는 두께로 형성한다. 그리고 제 1 및 제 2 층간 절연막(114, 118)으로는 예를 들어, PSG(PhosphoSilicate Glass), BPSG(BoroPhosphoSilicate Glass), USG(Undoped Silicate Glass), PE-TEOS(Plasma Enhanced-TetraEthlyOrthoSilicate Glass) 등과 같은 실리콘 산화막이거나 불소 또는 탄소가 도핑된 저유전막으로 형성되어 있다.
그리고, 제 1 식각 정지막(112), 제 1 층간 절연막(114) 및 제 2 식각 정지막(116) 내에는 비아 홀(132)이 형성되어 있으며, 제 2 층간 절연막(118) 내에는 하부의 비아 홀(132)보다 확장된 비아 홀(134)이 형성되어 있다. 이 때, 비아 홀(134)은 제 2 식각 정지막(116) 상부부터 폭이 증가되도록 형성되어 있다. 따라서 상부에 형성될 트렌치(136) 형성시 오버랩 마진이 증가된다.
그리고 제 2 층간 절연막(118)의 상면부터 일정 깊이로 트렌치(136)가 형성되어 있으며, 상부 폭이 확장된 비아 홀(134)과 연결된다.
이와 같이 비아 홀(132, 134)과 트렌치(136) 내에는 구리와 같은 금속 물질로 형성된 상부 배선(150)이 형성되어 있다. 그리고 금속 물질로 형성된 상부 배선(150)과 층간 절연막들(114, 116) 사이에는 금속 물질이 확산되는 것을 방지하기 위한 확산 방지막(미도시) 되어 있다. 그리고 확산 방지막과 상부 배선(150) 사이에는 씨드층(seed layer; 미도시)이 위치할 수 있다.
이하, 도 2 내지 도 6을 참조하여 본 발명의 일 실시예에 따른 반도체 소자 제조 방법에 대해 설명하면 다음과 같다.
도 2 내지 도 6은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법을 순서대로 나타낸 도면이다.
먼저, 도 2에 도시된 바와 같이, 반도체 기판(100) 상에 일방향으로 위치하는 하부 배선(110)을 형성한다. 반도체 기판(100) 상의 하부 배선(110)은 금속 물질을 증착한 다음 통상의 사진 식각 공정을 수행하여 형성될 수 있다.
이 후, 하부 배선(110) 상부에 제 1 식각 정지막(112), 제 1 층간 절연막(114), 제 2 식각 정지막(116) 및 제 2 층간 절연막(118)을 순차적으로 형성한다. 이 때, 제 1 및 제 2 식각 정지막(112, 116)은 실리콘 질화막(SiN), 실리콘 카바이드막(SiC) 또는 질화 실리콘 카바이드막(SiCN)막으로 형성할 수 있다. 그리고 제 1 및 제 2 층간 절연막(114, 118)은 RC 지연을 감소시키기 위해 저유전 물질을 증착 하여 형성하며, 제 1 및 제 2 식각 정지막(112, 116)에 대해 식각 선택비를 갖는 물질로 형성한다. 예를 들어, 제 1 및 제 2 층간 절연막(114, 118)으로는 PSG(PhosphoSilicate Glass), BPSG(BoroPhosphoSilicate Glass), USG(Undoped Silicate Glass), PE-TEOS(Plasma Enhanced-TetraEthlyOrthoSilicate Glass) 등과 같은 실리콘 산화막이거나 불소 또는 탄소가 도핑된 저유전막일 수 있다. 또한, 제 1 및 제 2 층간 절연막(114, 118)은 SiLK와 같은 저유전율을 갖는 유기 폴리머로 형성할 수 있다.
그리고 나서, 제 2 층간 절연막(118) 상부에 감광막을 도포하고 노광 및 현상 공정을 수행하여 비아 홀(132, 134)을 형성하기 위한 제 1 감광막 패턴(125)을 형성한다.
이 후, 도 3에 도시된 바와 같이, 제 1 감광막 패턴(125)을 식각 마스크로 이용하여 제 1 식각 정지막(112), 제 1 층간 절연막(114), 제 2 식각 정지막(116) 및 제 2 층간 절연막(118)을 순차적으로 부분 식각한다. 이에 따라 하부 배선(110) 상면의 소정 영역을 노출시키는 비아 홀(132)이 형성된다.
비아 홀(132)을 형성한 다음에는 제 1 감광막 패턴(125)을 제거하고 도 4에 도시된 바와 같이, 비아 홀(132) 일부를 채우는 희생막(140)을 형성한다. 보다 상세히 설명하면, 비아 홀(132)이 형성된 제 1 및 제 2 식각 정지막(112, 116)과 제 1 및 제 2 층간 절연막(114, 118) 전면에 유기 물질을 도포한다. 그리고, 유기 물질에 대해 제 2 식각 정지막(116) 상부까지 에치백하여 희생막(140)을 완성한다.
이 때, 희생막(140)은 반사 방지막(ARC: Anti-Reflective Coating)으로써 제 1 및 제 2 층간 절연막(114, 118)과 비슷한 건식 식각률로 건식 식각되고, 저유전막에 대하여 큰 습식 식각 선택비를 갖는 SOD(Spin On Deposition)막으로 형성할 수 있다. 그리고 SOD막은 비아 홀(132) 매립 특성 및 평탄화 특성이 우수하여 통상적으로 매립 물질 또는 평탄화 물질로 이용된다. 이러한 SOD막으로는 HSQ(Hydrogen Silses Quioxane)막, MSQ(Methyl Silses Quioxane)막 또는 SOP(Spin On Polimer)막 등이 이용될 수 있다.
이와 같이 형성된 희생막(140)은 후속 공정으로 진행되는 습식 식각 공정시 버퍼 역할을 수행하며, 하부 비아 홀의 폭이 변화되는 것을 방지한다.
다음으로 도 5에 도시된 바와 같이, 비아 홀(132)이 형성된 제 2 층간 절연막(118)에 대해 습식 식각 공정을 수행하여 비아 홀(132)의 상부 폭을 확장시킨다. 이 때, 비아 홀(132) 내의 일부에 남아 있는 희생막(140)의 습식 식각 선택비가 크므로 버퍼 역할을 하게 되어 제 2 층간 절연막(118) 내의 비아 홀(132)만 습식 식각된다. 이와 같은 습식 식각 공정시 HF 및 H2O의 혼합 용액 또는 HF 및 NH4F의 혼합 용액 등을 이용하여 수행될 수 있다.
이 후, 비아 홀(132) 내에 남아 있는 희생막(140)을 통상의 애싱(ashing) 공정을 수행하여 제거한다. 이에 따라 상부가 확장된 비아 홀(134)이 완성되며, 비아 홀(134)의 상부 폭이 충분히 넓게 형성되어 있으므로 이후에 트렌치(136) 형성시 오버랩 마진이 증가된다.
다음으로, 도 6에 도시된 바와 같이, 제 2 층간 절연막(118) 상에 트렌치 (136)를 형성하기 위한 제 2 감광막 패턴(145)을 형성한다. 그리고 나서, 제 2 감광막 패턴(145)을 식각 마스크로 이용하여 제 2 층간 절연막(118) 일부를 건식 식각하여 트렌치(136)를 형성한다. 이 때, 트렌치(136)는 확장된 폭을 갖는 비아 홀(134)의 상부와 연결되며, 하부에 위치한 하부 배선(110)과 수직으로 형성될 수 있다.
그리고 나서, 제 2 감광막 패턴(145)을 제거하고 트렌치(136) 및 비아 홀(132, 134)을 따라 컨포말하게 확산 방지막(미도시) 및 씨드층(미도시)을 증착한다. 이 때, 확산 방지막(미도시)으로는 Ta, TaN, TaSiN, Ti, TiN, TiSiN, W, WN 중 선택된 어느 하나이거나 이들의 조합으로 형성될 수 있다. 그리고 씨드층(미도시)은 구리막으로써 CVD 또는 PVD 방법으로 증착된다.
그리고 나서, 확산 방지막(미도시) 및 씨드층(미도시)이 형성된 트렌치(136) 및 비아 홀(132, 134) 내에 전해 도금 또는 무전해 도금을 실시하여 도전막을 형성한다. 이 때, 도전막은 트렌치(136) 및 비아홀를 매립시키도록 충분한 두께를 갖도록 형성한다. 그리고 도전막은 다양한 도전 물질 및 이들의 조합으로 이루어질 수 있으며, 예를 들어 구리(Cu)가 이용될 수 있다.
이 후, 제 2 층간 절연막(118)이 노출될 때까지 CMP 공정을 실시하여 평탄화함으로써 도 1에 도시된 바와 같은 상부 배선(150)이 완성된다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같이 본 발명의 반도체 메모리 소자 제조 방법 및 이에 따라 제조된 반도체 소자에 따르면 상부가 확장된 비아 홀을 형성하고, 이와 같은 비아 홀과 연결되는 트렌치를 형성함으로써 비아 홀과 트렌치 간의 오버랩 마진을 증가시킬 수 있다. 이에 따라 비아의 저항을 감소시킬 수 있으며, 오버랩 마진이 증가되므로 포토 미스 얼라인으로 인한 상부 배선 간의 브리지를 방지할 수 있다.
또한, 비아 홀의 상부가 라운드지게 형성되어 있으므로 금속 물질을 보다 효과적으로 매립할 수 있다.

Claims (9)

  1. 하부 배선 상부에 제 1 층간 절연막, 식각 정지막 및 제 2 층간 절연막을 순차적으로 형성하고,
    상기 제 1 층간 절연막, 상기 식각 저지막 및 상기 제 2 층간 절연막을 부분 식각하여 상기 하부 배선 상면을 노출시키는 비아 홀을 형성하고,
    상기 비아 홀 일부를 채우는 희생막을 형성하고,
    상기 비아 홀이 형성된 상기 제 2 층간 절연막을 습식 식각하여 상기 비아 홀의 상부를 확장시키고,
    상기 희생막을 제거한 다음 상부가 확장된 상기 비아 홀과 연결된 트렌치를 형성하고,
    상기 비아 홀 및 트렌치 내부를 채우는 상부 배선을 형성하는 것을 포함하는 반도체 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 희생막은 상기 식각 저지막 상부까지 형성하는 반도체 소자 제조 방법.
  3. 제 1 항에 있어서,
    상기 희생막은 상기 제 2 층간 절연막보다 습식 식각 선택비가 큰 물질로 형성하는 반도체 소자 제조 방법.
  4. 제 2 항에 있어서, 상기 희생막을 형성하는 것은,
    상기 비아 홀을 채우는 유기 물질을 전면에 코팅하고 상기 식각 정지막 상부까지 에치백하여 형성하는 반도체 소자 제조 방법.
  5. 제 1 항에 있어서,
    상기 상부 배선을 형성하기 전, 상기 비아 홀 및 상기 트렌치를 따라 컨포말하게 확산 방지막을 형성하는 것을 더 포함하는 반도체 소자 제조 방법.
  6. 반도체 기판 상에 형성된 하부 배선;
    상기 하부 배선을 덮는 다수의 층간 절연막;
    상기 다수의 층간 절연막 내에 형성되고, 상기 하부 배선의 상면 일부를 노출시키며 상부 폭이 확장된 비아 홀;
    상부 폭이 확장된 상기 비아 홀과 연결된 트렌치; 및
    상기 비아 홀 및 상기 트렌치를 채우는 상부 배선을 포함하는 반도체 소자.
  7. 제 6 항에 있어서,
    상기 비아 홀 및 트렌치를 따라 컨포말하게 형성된 확산 방지막을 더 포함하는 반도체 소자.
  8. 제 6 항에 있어서,
    상기 층간 절연막은 제 1 층간 절연막, 식각 정지막 및 제 2 층간 절연막이 적층된 반도체 소자.
  9. 제 8 항에 있어서,
    상기 제 2 층간 절연막 내에서 상기 비아 홀의 폭이 확장된 반도체 소자.
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KR1020060007378A KR20070077670A (ko) 2006-01-24 2006-01-24 반도체 메모리 소자 제조 방법 및 이에 따라 제조된 반도체소자

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* Cited by examiner, † Cited by third party
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KR20150142146A (ko) * 2014-06-10 2015-12-22 매그나칩 반도체 유한회사 배선 사이에 형성된 중공을 포함하는 반도체 소자 및 그 제조 방법

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KR20150142146A (ko) * 2014-06-10 2015-12-22 매그나칩 반도체 유한회사 배선 사이에 형성된 중공을 포함하는 반도체 소자 및 그 제조 방법

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