KR20150142146A - 배선 사이에 형성된 중공을 포함하는 반도체 소자 및 그 제조 방법 - Google Patents

Abstract

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 반도체 소자의 동작을 위한 배선 연결층에 중공을 형성함으로써 RF 스위치의 성능 지수를 향상시키는 반도체 소자 및 그 제조 방법에 관한 것이다.

Description

배선 사이에 형성된 중공을 포함하는 반도체 소자 및 그 제조 방법{A semiconductor device using voids within Interconnect and method of manufacturing the same}

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 반도체 소자의 동작을 위한 배선 연결층에 중공을 형성함으로써 RF 스위치의 성능 지수를 향상시키는 반도체 소자 및 그 제조 방법에 관한 것이다.

종래 기술 대비 RF-SOI 스위치의 성능을 향상시키기 위해, 스위치 소자의 온상태 저항 값과 오프상태 커패시턴스값의 곱으로 정의되는 FOM(Figure of Merit, 성능 지수)를 최소화시킴으로써 스위치 로스(switch loss)를 최소화하는 것이 요구된다.

오프상태 커패시턴스 값은 실리콘, 기판, 배선 등 많은 요인들에 의해 결정된다. 특히, 배선을 고려할 때, 스위치 로스(switch loss)를 최소화하기 위해서는 FOM을 최소화하는 것이 필요하다.

RF 스위치의 주요 성능 지수인 삽입손실과 격리도를 향상시키기 위해서 플로팅 바이어스 기법과 같은 회로측면의 접근 방법과 다양한 스위치 배열을 구성하는 방법들과 같은 구조측면의 접근 방법들이 개시되고 있다. 하지만, 본질적으로 스위치의 삽입손실과 격리도는 스위치 소자의 온상태 저항과 오프상태 커패시턴스에 의해 그 한계선이 결정되므로 성능개선을 위한 방법들보다 소자 단계에서의 성능 개선이 중요시된다.

이를 위해 온상태 저항값을 낮추기 위해 알루미늄 대신 구리 배선을 이용하거나, 오프상태 커패시턴스 값을 낮추기 위해 실리콘 산화물보다 낮은 유전율을 가지는 물질인 Low-K 유전체를 활용하는 기술 구성이 제안되었다.

그러나 이와 같은 기술 구성은 종래 대비 반도체 소자 제조에 필요한 단가가 높아지는 문제점이 있어, 종래 대비 새로운 물질을 필요로 하지 않고, 활성 장치(active device)의 변경을 필요로 하지 않고, 구리(Cu)와 같은 값비싼 백-엔드(back-end)를 고려할 필요 없이 제조 단가를 상승시키지 않으며 FOM을 줄일 수 있는 방법의 제시가 요구되었다.

미국 등록특허 제 7,691,716호

본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 종래 대비 RF 스위치의 성능 지수를 향상시킬 수 있는 반도체 소자 및 그 제조 방법을 제공하고자 한다.

구체적으로, 본 발명은 종래 대비 RF 스위치의 오프 상태 커패시턴스를 감소시킴으로써 RF 스위치의 성능 지수를 향상시킬 수 있는 반도체 소자 및 그 제조 방법을 제공하고자 한다.

본 발명의 일 측면에 따른 반도체 소자의 제조 방법은, 기판 상에 활성 영역을 형성하는 단계; 상기 활성 영역 상에 제1 식각 정지막을 형성하는 단계; 상기 제1 식각 정지막 상에 금속 배선을 형성하는 단계; 상기 금속 배선 위에 층간 절연막을 형성하는 단계; 상기 층간 절연막 위에 제2 식각 정지막을 형성하는 단계; 상기 제2 식각 정지막의 일부를 식각하여 입구를 형성하는 단계; 및 상기 입구를 통해 노출된 상기 층간 절연막의 일부를 습식 식각으로 제거하여 상기 절연막 내에 중공을 형성하는 단계;를 포함하며 상기 중공은 상기 금속 배선의 일부를 감싸도록 형성하며, 상기 중공은 제1 식각 정지막까지 확장된다.

상기 활성 영역과 상기 제1 식각 정지막 사이에 제1 절연막을 형성하는 단계;를 더 포함할 수 있다.

상기 제1 식각 정지막 상에 제2 절연막과 컨택 플러그를 형성하는 단계;를 더 포함할 수 있다.

상기 중공을 밀봉하는 단계;를 더 포함할 수 있다.

상기 밀봉하는 단계는 CVD 방법으로 밀봉 절연막을 증착하여 상기 입구를 밀봉할 수 있다.

상기 금속 배선을 상기 습식 식각으로부터 보호하는 금속 배선 보호막을 형성하는 단계;를 더 포함할 수 있다.

상기 중공을 Low-K 유전체 물질로 채우는 단계;를 더 포함할 수 있다.

상기 중공은 수평 방향으로는 등방성 식각을 통해 형성되고, 수직 방향으로는 상기 제1 및 제2 식각 방지막 사이에서 형성될 수 있다.

상기 활성 영역에, RF 스위치 소자, RF-SOI 스위치 소자 또는 RF-CMOS 스위치 소자 중 선택되는 어느 하나 이상을 형성할 수 있다.

상기 제1 및 제2 식각 정지막은 실리콘-리치(Silicon-rich) 산화막, 실리콘-리치(Siliocn-rich) 질화막, 실리콘 질화막 또는 실리콘 산화질화막 중의 어느 하나 또는 이들을 결합한 물질을 사용할 수 있다.

본 발명의 다른 측면에 따른 반도체 소자는, 기판 상에 형성된 활성 영역; 상기 활성 영역 상에 형성된 제1 식각 정지막; 상기 제1 식각 정지막 상에 형성된 금속 배선; 상기 금속 배선 위에 형성된 층간 절연막; 상기 층간 절연막 상에 절연막 위에 형성된 제2 식각 정지막; 상기 층간 절연막 내에 형성된 중공; 및 상기 제2 식각 정지막의 일부가 단절되어 상기 중공의 일부와 만나도록 형성된 입구;를 포함하며 상기 중공은 상기 금속 배선의 일부를 감싸도록 형성하며, 상기 중공은 제1 식각 정지막까지 확장될 수 있다.

상기 입구는 CVD 방법의 밀봉 절연막으로 밀봉될 수 있다.

상기 금속 배선을 보호하는 금속 배선 보호막이 형성될 수 있다.

상기 중공은 수직 방향으로 상기 제1 및 제2 식각 방지막 사이에서 형성될 수 있다.

상기 중공은, 공기, 가스 또는 진공 중 선택되는 어느 하나 이상으로 채워죌 수 있다.

상기 중공 내 채워진 Low-K 유전체 물질;을 더 포함할 수 있다.

상기 활성 영역에, RF 스위치 소자, RF-SOI 스위치 소자 또는 RF-CMOS 스위치 소자 중 선택되는 어느 하나 이상이 형성될 수 있다.

상기 제1 및 제2 식각 정지막은 실리콘-리치(Silicon-rich) 산화막, 실리콘-리치(Siliocn-rich) 질화막, 실리콘 질화막 또는 실리콘 산화질화막 중의 어느 하나 또는 이들을 결합한 물질을 사용할 수 있다.

본 발명의 또 다른 측면에 따른 반도체 소자는, 기판 상에 형성된 활성 영역; 상기 활성 영역 상에 형성된 제1 및 제2 식각 정지막; 상기 제1 식각 정지막과 상기 제2 식각 정지막 사이에 형성된 금속 배선; 상기 금속 배선을 감싸는 층간 절연막; 상기 층간 절연막 내에 형성된 중공; 및 상기 제2 식각 정지막의 일부가 단절되어 상기 중공의 일부와 만나도록 형성된 입구;를 포함하며 상기 중공은 상기 금속 배선의 일부를 감싸도록 형성하며, 상기 중공은 제1 식각 정지막까지 확장된다.

상기 중공의 표면을 감싸고 있는 중공 표면 절연막이 형성될 수 있다.

본 발명의 바람직한 실시예에 따른 배선 사이에 형성된 중공을 포함하는 반도체 소자 및 그 제조 방법은 RF 스위치의 전기 배선 부분의 주변 영역에 중공을 형성하거나, 형성된 중공 내 Low-K 유전체 물질을 주입함으로써 RF 스위치의 오프 상태 커패시턴트를 감소시킬 수 있고, 이를 통해 스위치 특성을 향상시킬 수 있다는 효과가 있다.

또한, 상기 전기 배선 부분 주변부를 종래 대비 유전율이 낮은 물질로 대체함으로써 RF 스위치의 성능 지수를 향상 시킬 수 있다는 효과가 있다.

도 1은 본 발명의 일 예에 따른 반도체 소자를 나타낸 도면,
도 2는 본 발명의 다른 예에 따른 반도체 소자를 나타낸 도면,
도 3은 본 발명의 또 다른 예에 따른 반도체 소자를 나타낸 도면,
도 4는 본 발명의 또 다른 예에 따른 반도체 소자를 나타낸 도면,
도 5는 본 발명의 또 다른 예에 따른 반도체 소자를 나타낸 도면,
도 6a 내지 6f는 본 발명의 또 다른 예에 따른 반도체 소자의 제조 방법을 나타낸 도면,
도 7a 내지 7e는 본 발명의 또 다른 예에 따른 반도체 소자의 제조 방법을 나타낸 도면,
도 8a 내지 8e는 본 발명의 또 다른 예에 따른 반도체 소자의 제조 방법을 나타낸 도면, 및
도 9a 내지 9d는 본 발명의 또 다른 예에 따른 반도체 소자의 제조 방법을 나타낸 도면이다.

본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

공간적으로 상대적인 용어인 아래(below, beneath, lower), 위(above, upper) 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관 관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 아래(below, beneath)로 기술된 소자는 다른 소자의 위(above, upper)에 놓여질 수 있다. 따라서, 예시적인 용어인 아래는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.

이하, 본 발명의 실시예를 첨부한 도면들을 참조하여 상세히 설명하기로 한다.

도 1은 본 발명의 일 예에 따른 반도체 소자를 나타낸 도면이다.

도 1에 도시된 바와 같이, 본 발명에 따른 반도체 소자는 기판(100), 상기 기판(100) 상에 형성된 소자, 상기 소자의 전극 상에 형성된 금속 배선(310, 320, 330) 및 층간 절연막(220, 230), 및 상기 층간 절연막(220, 230) 내 형성되어 상기 금속 배선(310, 320, 330)을 감싸도록 형성되는 중공(1);을 포함하도록 형성된다.

본 발명에 적용되는 기판(100)으로는 다양한 기판이 적용될 수 있다. 구체적으로, 상기 기판(100)으로는 P형 반도체 기판, N형 반도체 기판, SOI(Silicon On Insulator) 기판 중 선택되는 어느 하나 이상이 적용될 수 있다.

일 예로, 상기 기판(100)으로 P형 또는 N형의 반도체 기판이 적용될 수 있으며, 이 경우 상기 기판에는 상기 기판 상에 형성되는 소자의 동작을 위한 N형 웰 또는 P형 웰이 형성될 수 있다.

또 다른 예로, 상기 기판(100)으로 SOI 기판이 적용될 수 있으며, 이 경우 반도체 기판(110), 절연막(120) 및 실리콘 디바이스층(130)으로 구분되는 SOI 기판 중 실리콘 디바이스층에 소자 동작을 위한 불순물 도핑 영역이 형성될 수 있다.

즉, 도 1 등과 같이 상기 기판으로는 SOI 기판이 적용될 수도 있으며, 도 4와 같이 실리콘 기판이 적용될 수도 있다. 이하, 다수의 도면에 있어 상기 기판으로 SOI 기판을 도시하였으나, 본 발명에 따른 각각의 예에 있어, 기판으로는 도 4와 같은 실리콘 기판 또한 적용될 수 있다.

이와 같은 다양한 기판(100) 상, 즉 활성 영역(Active region)에 반도체 소자가 형성된다. 상기 반도체 소자로는 수동 소자 또는 능동 소자가 모두 적용될 수 있다. 일 예로, 상기 소자로는 RF 스위치 소자, RF-SOI 스위치 소자, RF-CMOS 스위치 소자, CMOS(Complimentary Metal-Oxide Semiconductor), NMOS(N-type Metal-Oxide Semiconductor), PMOS(P-type Metal-Oxide Semiconductor) LDMOS(Laterally Diffused Metal-Oxide Semiconductor), P-N 다이오드, 쇼트키 다이오드(Schottky diode) 등 다양한 반도체 소자가 적용될 수 있다. 도 1에서는 상기 소자로 CMOS가 적용되는 예를 도시하였으나, 본 발명은 상기 예로 한정되지 않는다.

또한, 상기 소자 간의 분리를 위해 소자 사이에는 소자 분리막이 형성될 수 있다. 소자 분리막으로는 STI(Shallow Trench Isolation) 또는 LOCOS 산화막이 적용될 수 있다.

상기와 같이 형성된 소자의 전극 상에는 금속 배선(310, 320, 330) 및 층간 절연막(210, 220, 230)이 형성된다. 구체적으로, 상기 소자의 전극 상에는 각 전극에 입력 전압을 인가하기 위해 형성되는 금속 배선(310, 320, 330) 및 상기 소자 상에 형성되며 상기 금속 배선을 감싸도록 형성되는 층간 절연막(210, 220, 230)이 형성된다.

상기 금속 배선 및 층간 절연막은 다양한 방법으로 형성될 수 있다. 일 예로, 상기 소자 상에 제1 층간 절연막(210) 및 제2 층간 절연막(220)이 형성되고, 컨택 마스크 공정 및 식각 공정을 통해 금속 배선의 플러그(310)를 형성할 수 있다. 식각 공정을 통해 형성된 트렌치 내 Ti/TiN 라이너(liner)를 형성하고, 텅스텐(W)을 증착하고 텅스텐에 대한 에치백(etch-back) 또는 CMP 공정을 통해 플러그(310)를 형성할 수 있다.

이어, 상기 플러그(310)와 접촉하도록 금속(320)을 형성하여 금속 배선을 형성할 수 있다. 이를 위해, 상기 제2 층간 절연막(220) 상에 금속을 증착하고, 금속 마스크 공정 및 식각 공정을 통해 도 1과 같은 금속 배선(310, 320)을 형성할 수 있다.

이어, 상기 금속 부분을 감싸도록 상기 제2 층간 절연막(220) 상에 제3 층간 절연막(230)을 형성할 수 있다.

다만, 상기 예는 본 발명에 적용가능한 일 예에 불과하며, 상기 예와 다른 방법을 통해 상기 소자의 전극 상에 금속 배선 및 층간 절연막을 형성할 수도 있다. 이하, 본 발명에 따른 반도체 소자의 제조 방법에 대해서는 도 6a 등을 통해 상세히 설명한다.

본 발명에 따른 반도체 소자는 상기와 같이 소자의 전극 상에 형성된 층간 절연막(220, 230) 내 중공(1)이 형성된다. 상기 중공(1)은 상기 금속 배선의 주변부를 감싸도록 형성된다. 여기서, 중공(void, 1)이란 비어 있는 공간 영역을 의미하는 것으로 적용예에 따라 홀(hole), 보이드(void) 등으로 대체하여 표현할 수도 있다. 중공 형성 전에, 금속 배선(320)의 표면에는 금속 배선 보호막(321)을 추가로 형성할 수 있다. 이는 중공 형성시에 식각 용액에 의해 금속 배선 표면이 손상을 받기 때문이다. 그래서 손상을 방지하기 위해 금속 배선 표면에 금속 배선 보호막을 형성할 수 있다. 상기 보호막으로는 실리콘 질화막, 실리콘 산화 질화막(SiON)을 사용할 수 있다. 또는 식각에 저항성이 있는 귀금속을 사용할 수도 있다.

그리고 중공을 밀봉하기 위해서 CVD(Chemical Vapor Deposition), ALD(Atomic Layer Deposition) 방법으로 밀봉 절연막(400)을 증착하게 되므로 중공의 표면에는 산화막 종류의 중공 표면 절연막(401)이 형성될 수 있다. 상기 밀봉 절연막(400) 및 중공 표면 절연막(401)은 층간 절연막과 같은 물질을 사용할 수 있다. 층간 절연막(IMD)으로는 FSG(Fluorinated Silica Glass), HDP(High Density Plasma) 산화막, TEOS(Tetra Ethyl Ortho Silicate) 산화막, PECVD(Plasma Enhanced Chemical Vapor Deposition) 산화막을 사용할 수 있다. 그래서 중공 표면에 형성된 산화막도 FSG, HDP 산화막, TEOS 산화막, PECVD 산화막 중에 하나일 수 있다. 다만, 상기 예는 본 발명에 적용가능한 일부 예에 불과하며, 가능한 중공의 입구(갭, 3)를 쉽게 매립할 수 있는 물질 또는 방법이면 된다. 그래서 층간 절연막(IMD, 210,220,230)보다 증착 속도가 빠른 물질 또는 방법을 사용할 수 있다.

상기 중공(1)은 다양한 형태로 형성될 수 있다. 도 1과 같이, 상기 중공(1)은 복수 개의 금속 배선 중, 일부 금속 배선만(310, 320)을 감싸도록 형성될 수 있다.

상기 중공은 밀봉 절연막(400)을 통해 표면 노출부(3)가 밀봉되며, 이때 상기 중공 표면 절연막(401)은 상기 밀봉 절연막(400)과 연결되어 형성될 수 있다.

또한, 적용예에 따라 상기 중공은 제1 식각 정지막(250)까지 확장 또는 연장되어 형성될 수 있다. 식각 용액이 제2 층간 절연막(220) 및 제3 층간 절연막(230)을 식각할 경우 최대 제1 식각 정지막(250)까지 식각 될 수 있기 때문이다. 상기 중공(1)은 상기와 같은 식각 공정을 통해 수직 방향으로는 제1 식각 정지막(250)과 제2 식각 정지막(260) 사이에 형성될 수 있다. 또한 상기 중공(1)은 수평방향으로는 등방성 식각이 이루어지므로, 등방성 식각되는 만큼 확장될 수 있다.

또는, 도 2와 같이, 상기 중공은 어느 금속 배선의 일부 부분만을 감싸도록 형성될 수도 있다. 위에서 언급한 바와 같이, 중공(1)으로 감싸고 있는 금속 배선(310, 320)의 표면에는 금속 배선 보호막(321)을 추가로 형성할 수 있다. 중공(1) 형성시에 식각 용액에 의해 금속 배선 표면(320)이 손상을 받을 수 있기 때문에, 이를 방지하기 위해 금속 배선 표면(320)에 금속 배선 보호막(321)을 형성할 수 있다. 상기 금속 배선 보호막(321)으로는 실리콘 질화막, 실리콘 산화 질화막(SiON)을 사용할 수 있다. 또는 식각에 저항성이 있는 귀금속을 사용할 수 있다.

또는, 도 3 및 도 4와 같이 상기 금속 배선은 적용예에 따라 복수 개의 층 구조(310, 320, 330, 340)로 형성될 수 있다. 상기 적용예에서도, 층간 절연막(240 등) 내 형성되는 중공(1)은 형성된 금속 배선 중 일부 개수의 금속 배선만, 또는 어느 일 금속 배선에 대해 일부 부분만을 감싸도록 형성될 수도 있다.

이와 같이 다양한 형태의 중공(1)은 상기 층간 절연막 상에 식각 정지막(250, 260)을 어떻게 형성하는지에 따라 다양하게 형성될 수 있다. 예를 들어, 기판 상에 형성되는 소자 상에 식각 정지막을 형성하고, 상기 식각 정지막 상에 층간 절연막을 형성할 경우에는 도 1 및 도 3과 같이 상기 중공이 소자가 형성된 영역과 근접하게 형성될 수 있다. 또는, 도 2 및 도 4와 같이 2개 층으로 형성된 층간 절연막 사이에 상기 식각 정지막을 형성함으로써 전체 층간 절연막 중 일부에만 상기 중공이 형성될 수 있다.

상기와 같은 식각 정지막의 일 예로는, 실리콘 질화막(Silicon nitride), 실리콘 산화질화막(Silicon oxynitride), 상기 두 물질의 합성물, 실리콘 리치 산화물(silicon-rich oxide), 실리콘 리치 질화물(silicon-rich nitride) 등이 적용될 수 있다. 다만, 본 발명의 식각 정지막은 상기 예로 한정되지 않는다.

이와 같이 형성된 중공(1)은 다양한 물질로 채워질 수 있다. 예를 들어, 상기 중공(1)은 공기, 가스 또는 진공 중 선택되는 어느 하나로 채워질 수 있다. 이를 위해, 다양한 방법으로 형성된 중공(1) 내 상기 물질들을 주입하기 위한 다양한 공정이 추가될 수 있다.

일반적으로 공기의 커패시턴스는 일반적인 층간 절연막으로 활용되는 산화막의 커패시턴스 값의 약 1/4에 해당된다. 따라서, 본 발명에서는 금속 배선이 형성되는 층간 절연막의 일 영역에 중공(1)을 형성함으로써 스위치의 성능 지수의 중요 요인인 오프상태 커패시턴스 값을 낮출 수 있다.

또 다른 예에서 상기 중공은, 도 5와 같이, Low-K 유전체 물질(2)로 채워질 수 있다. Low-K 유전체 물질(2)이란, 실리콘 산화물(Silicone dioxide, SiO2)보다 낮은 유전율을 가지는 물질을 의미한다. 참고로, 실리콘 산화물(SiO2)의 유전율은 3.9 ~ 4.2 이다. 이와 같은 Low-K 유전체 물질은 실리콘 산화물보다 낮은 유전율을 가짐으로써 상기 실리콘 산화물보다 향상된 절연 능력을 가지는 것을 특징으로 한다.

즉, 본 발명에 따른 반도체 소자에서는 금속 배선의 주변부를 중공(1) 또는 Low-K 유전체 물질(2)로 감싸도록 형성함으로써 종래 대비 절연 능력을 향상시키는 효과가 있다. 이를 통해, 오프상태 커패시턴스 값을 낮춤으로써 스위치의 성능을 향상 시킬 수 있다.

이와 같은 Low-K 유전체 물질(2)의 일 예로는, 폴리이미드(polimide), 폴리아크릴산에스테르(PAE) 등이 적용될 수 있다. 다만, 본 발명은 상기 예로 한정되지 않는다.

상기와 같이 구성되는 반도체 소자 상에는 전체 구조를 감싸는 패시베이션막(410)을 추가적으로 형성될 수 있다. 패시베이션막(410)으로 실리콘 질화막을 사용할 수 있다. 상기와 같이 반도체 디바이스의 표면이나 접합부에 패시베이션 막(passivation)을 형성함으로써 유해환 환경을 차단하여 디바이스 특성을 안정화를 꾀할 수 있다.

또한, 상기 패시베이션막(410)은 반도체 소자에 발생 가능한 응력을 제거하는 역할을 수행할 수도 있다. 이와 같은 패시베이션막(410)은 다양한 물질로 형성될 수 있다. 반도체 소자의 전체 구조를 외부 환경으로 보호할 수 있는 모든 기술 구성이 상기 패시베이션막으로 적용될 수 있다.

이하에서는 도 6 내지 도 9를 통해 금속 배선(interconnect) 내에 중공(void)를 포함하는 반도체 제조 방법에 대해 자세히 기술하겠지만, 기본적으로 아래와 같은 방법을 통해 제조된다. 여기서 interconnect는 절연막에 형성되고, 금속 배선, 컨택 플러그, 비아(Via) 등이 서로 연결되어 전기적으로 서로 연결된 구조를 총칭하는 구조를 의미한다.

본 발명에 따라 배선 사이에 형성된 중공을 포함하는 반도체 소자의 제조 방법의 기본적인 구성은 다음과 같다.

반도체 기판(100)에 활성 영역을 형성한다. 그리고 본 발명은 상기 구성 위에 제1 식각 정지막(250)을 형성하는 단계; 상기 제1 식각 정지막(250) 상에 층간 절연막(220,230 중 선택되는 어느 하나 이상을 포함) 및 금속 배선(310,320)을 형성하는 단계; 상기 층간 절연막 위에 제2 식각 정지막(260)을 형성하는 단계; 상기 제2 식각 정지막(260)의 일부를 식각하여 입구(3, 갭)를 형성하는 단계; 상기 입구(3)를 통해 노출된 상기 층간 절연막(220,230 중 선택되는 어느 하나 이상을 포함)의 일부를 습식 식각으로 제거하여 상기 층간 절연막(220,230 중 선택되는 어느 하나 이상을 포함) 내에 중공(1)을 형성하는 단계;를 포함하며 상기 중공(1)은 상기 금속 배선(310,320)의 일부를 감싸도록 형성하며, 상기 중공(1)은 최대 제1 식각 정지막(250)까지 수직 방향으로 확장되어 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법을 제시한다.

그리고 적용예에 따라 상기 활성 영역(Active region)과 상기 제1 식각 정지막(250) 사이에 제1 층간 절연막(210)을 형성하는 단계를 더 포함한다. 또한 상기 제1 식각 정지막(250) 상에 제2 층간 절연막(220)과 컨택 플러그를 형성하는 단계를 더 포함할 수 있다. 입구(3)를 형성한 다음에 중공(1)을 밀봉하는 단계를 더 포함할 수 있는데, 상기 단계에서는 CVD 방법으로 추가 절연막을 증착하여 상기 입구를 봉쇄할 수 있다. 여기서 상기 중공(1)은 수평 방향으로는 등방성 식각을 통해 형성되고, 수직 방향으로는 상기 제1 식각 방지막(250) 및 제2 식각 방지막(260) 사이에서 형성되는 것을 특징으로 한다. 그리고 상기 활성 영역에, RF 스위치 소자 또는 RF-SOI 스위치 소자 또는 RF-CMOS 스위치 소자를 형성할 수 있다.

상기 제1 식각 방지막(250) 및 제2 식각 정지막(260)은 실리콘-리치(Silicon-rich) 산화막 또는 실리콘-리치(Siliocn-rich) 질화막 또는 실리콘 질화막 또는 실리콘 산화질화막 중의 어느 하나 또는 이들을 결합한 물질이 적용될 수 있다.

그래서 이와 같이 제조된 반도체 소자는 기판 상에 형성된 활성 영역; 상기 활성 영역 상에 형성된 제1 식각 정지막(250); 상기 제1 식각 정지막(250) 상에 형성된 금속 배선(310,320); 상기 금속 배선(310,320) 위에 형성된 층간 절연막(220,230 중 선택되는 어느 하나 이상을 포함); 상기 층간 절연막 위에 형성된 제2 식각 정지막(260); 상기 층간 절연막 내에 형성된 중공(1); 상기 중공(1)에 형성된 입구(3)를 밀봉하며 상기 제2 식각 방지막(260) 상에 형성된 절연막(400)을 포함한다. 상기 중공(1)은 상기 금속 배선(310,320)의 일부를 감싸도록 형성하며, 상기 중공(1)은 수직 방향으로 제1 식각 정지막(250)까지 확장되어 형성될 수 있다.

여기서 상기 밀봉된 입구(3)는 CVD 방법을 적용한 절연막으로 밀봉될 수 있다. 그리고 금속 배선(310,320)을 보호하는 금속 배선 보호막이 추가로 형성될 수 있다.

이와 같이 형성된 중공(1)은 수직 방향으로 상기 제1 식각 방지막(250) 및 제2 식각 방지막(260) 사이에서 형성되는 것을 특징으로 한다.

이하, 도 6a 등을 통해 상기와 같은 특징을 갖는 반도체 소자의 제조 방법에 대하여 상세히 설명한다.

도 6a 내지 도 6f는 본 발명의 일 예에 따른 반도체 소자의 제조 방법을 나타낸 도면이다.

도 6a에 도시된 바와 같이, 기판(100) 상에 반도체 소자를 형성한다. 본 발명에 있어 상기 기판(100)으로는 다양한 기판이 적용될 수 있다. 구체적으로, 상기 기판으로는 P형 반도체 기판, N형 반도체 기판, SOI(Silicon On Insulator) 기판 중 선택되는 어느 하나 이상이 적용될 수 있다.

일 예로, 상기 기판(100)으로 P형 또는 N형의 반도체 기판이 적용될 수 있으며, 이 경우 상기 기판(100)에는 상기 기판 상에 형성되는 소자의 동작을 위한 N형 웰 또는 P형 웰이 형성될 수 있다.

또 다른 예로, 상기 기판(100)으로 SOI 기판이 적용될 수 있으며, 이 경우 반도체 기판(110), 절연막(120) 및 실리콘 디바이스층(130)으로 구분되는 SOI 기판 중 실리콘 디바이스층에 소자 동작을 위한 불순물 도핑 영역이 형성될 수 있다.

이하, 본 발명에 따른 다양한 적용예에 따른 제조 방법에 있어서는 설명의 편의상 SOI 기판(100) 기반의 반도체 소자 제조 방법으로 한정하여 설명하나, 본 발명은 상기 예로 한정되지 않는다.

상기와 같은 기판(100) 상에는 다양한 반도체 소자가 형성될 수 있다. 보다 구체적으로, 본 발명에 따른 반도체 소자의 제조 방법에서는 상기와 같은 기판(100) 상에 수동 소자 또는 능동 소자 등의 소자들이 형성될 수 있다. 이와 같은 소자의 일 예로는, RF 스위치 소자, RF-SOI 스위치 소자, RF-CMOS 스위치 소자, CMOS(Compimentary Metal-Oxide Semiconducctor), NMOS(N-type Metal-Oxide Semiconductor), PMOS(P-type Metal-Oxide Semiconductor) LDMOS(Laterally Diffused Metal-Oxide Semiconductor), P-N 다이오드, 쇼트키 다이오드(Schottky Diode) 등 다양한 반도체 소자가 적용될 수 있다. 도 6a에서는 상기 소자로 CMOS를 형성하는 예를 도시하였으나, 본 발명은 상기 예로 한정되지 않는다.

또한, 상기와 같이 기판(100) 상에 형성되는 소자 간의 분리를 위해 소자 사이에는 소자 분리막이 형성될 수 있다. 소자 분리막으로는 STI(Shallow Trench Isolation) 또는 LOCOS 산화막이 적용될 수 있다.

상기와 같은 소자 분리막은 다양한 방법을 통해 형성될 수 있다. 예를 들어, STI를 형성하기 위한 방법으로는 반도치 기판에 트렌치를 형성한 후 상기 트렌치 내부를 절연막으로 매립하는 제조 방법일 적용될 수 있다. 또는, 반도체 기판상에 산화막을 선택적으로 성장시켜 소자 분리막을 형성하는 로코스 공정을 통해 로코스 산화막이 형성될 수 있다.

이어, 도 6b에 도시된 바와 같이, 상기 소자 상에 제1 층간 절연막(210)을 형성할 수 있다. 상기 제1 층간 절연막(210)은 다양한 형태로 형성될 수 있다. 일 예로, 도 6b와 같이, 상기 소자 상에 일정한 높이를 갖도록 형성될 수 있다. 이 경우, 상기 제1 층간 절연막(210)은 상기 소자가 형성된 외형과 유사하게 형성될 수 있다.

또는, 상기 예와 달리, 상기 제1 층간 절연막(210)은 상기 소자 상에 일정한 높이로 형성하고, 별도의 평탄화(Planarization) 작업을 통해 상기 제1 층간 절연막(210)의 표면을 평탄하게 형성할 수도 있다.

이와 같이, 상기 제1 층간 절연막(210)은 다양한 형상으로 형성될 수 있으며, 본 발명은 상기 예로 한정되지 않는다.

상기와 같은 다양한 방법을 통해 형성된 제1 층간 절연막(210) 상에 제1 식각 정지막(250)을 형성할 수 있다. 상기 제1 식각 정지막(250)으로는, 실리콘 질화막(Silicon nitride), 실리콘 산화질화막(Silicon oxynitride), 상기 두 물질의 합성물, 실리콘 리치 산화물(silicon-rich oxide), 실리콘 리치 질화물(silicon-rich nitride) 등이 적용될 수 있다. 다만, 본 발명의 제1 식각 정지막(250)은 상기 예로 한정되지 않는다.

이어, 상기 제1 식각 정지막(250) 상에 제2 층간 절연막(220)을 형성할 수 있다. 상기 제2 층간 절연막(220)은 증착 공정을 통해 형성될 수 있다. 이후, 평탄화 공정을 통해 상기 제2 층간 절연막(220)의 표면을 평탄하게 형성할 수 있다.

이어, 도 6c에 도시된 바와 같이, 기판 상에 형성된 소자의 전극과 연결되는 금속 배선(310, 320)을 형성한다. 금속 배선(310,320)이 습식 식각에 의해 손상되는 것을 방지하기 위해 상기 금속 배선(310,320) 상에 금속 배선 보호막(321)을 추가로 증착할 수 있다. 상기 보호막으로는 실리콘 질화막, 실리콘 산화 질화막(SiON)을 사용할 수 있다. 또는 식각 공정에 저항성이 있는 귀금속을 사용할 수 있다.

그리고 상기 제2 층간 절연막(220) 상에 컨택 영역을 형성하기 위한 마스크 공정 및 식각 공정을 통해 상기 소자의 전극과 연결되는 트렌치를 형성한다. 이어, 상기 트렌치 내 Ti/TiN 라이너를 형성하고, 텅스텐(W)을 증착하고 텅스텐에 대한 에치 백(etch-back) 공정을 통해 플러그(310)를 형성할 수 있다. 여기서 텅스텡 컨택 플러그(310)은 제 식각 정지막(250)을 뚫고 형성된다.

이어, 상기 플러그(310)와 접촉하도록 금속 배선(310, 320)을 형성할 수 있다. 이를 위해, 상기 제2 층간 절연막(220) 상에 금속을 증착하고, 금속 마스크 공정 및 식각 공정을 통해 도 6c와 같은 금속 배선을 형성할 수 있다.

도 6d에 도시된 바와 같이, 상기 금속 부분(320)을 감싸도록 상기 제2 층간 절연막(220) 상에 제3 층간 절연막(230)을 형성할 수 있다. 상기 제3 층간 절연막(230)은 증착 공정을 통해 형성될 수 있다. 이후, 평탄화 공정을 통해 상기 제3 층간 절연막(230)의 표면을 평탄하게 형성할 수 있다.

이어, 상기 제3 층간 절연막(230) 상에 제2 식각 정지막(260)을 형성할 수 있다. 상기 제2 식각 정지막(260)은 이후 중공 형성을 위한 식각 공정에 의해 소자 표면부가 손상을 받는 것을 방지함으로써 중공(1) 형성으로 인해 소자의 전체 형태가 변형되는 것을 방지한다는 효과가 있다.

도 6e에 도시된 바와 같이, 층간 절연막 내 중공(1)을 형성한다. 이를 위해, 중공(1) 형성을 위한 마스크 공정, 식각 공정, 입구를 형성하는 공정 및 밀봉 공정을 수행할 수 있다. 상기 중공(1)이 형성되는 영역 및 형성 모양 등은 반도체 소자의 목표 성능에 따라 달리 적용될 수 있다. 일 예로, 반도체 소자의 민감도(sensitivity) 향상을 위해 전체 회로 구성 중 동작 성능이 민감한(sensitive) 전극(또는 금속 배선)의 주변부에 중공을 형성할 수 있다. 다만, 상기 예는 본 발명에 적용가능한 일 예에 불과하며, 본 발명은 상기 예로 한정되지 않으며, 다른 예로 상기 중공(1)은 상기 도 6e에 도시된 모든 금속 배선을 감싸도록 형성될 수도 있다.

상기와 같은 중공 형성을 위한 식각 방법으로는 건식 식각(dry etching) 또는 습식 식각(wet etching) 모두 적용될 수 있다.

본 발명에 적용가능한 일 예로, 먼저 건식식각에 의해 제2 식각 정지막(260)을 제거할 수 있다. 이를 통해 제2 식각 정지막(260) 사이에 입구(3, 갭)를 형성하게 된다. 입구(3)가 형성되게 되면, 반도체 소자 내 제3 층간 절연막(230)이 노출되게 된다.

이후, 상기 입구 또는 갭(3)을 통해서 식각용액이 흘러 들어가게 하여 습식 식각을 진행할 수 있다. 즉, 습식 식각을 통해 제1 식각 정지막(250)과 제2 식각 정지막(260) 사이에 있는 층간 절연막(220,230)이 식각된다. 이때, 상기 제1 식각 정지막(250)은 식각 용액에 견딜 수 있는 물질로 형성되어야 한다. 일 예로, 상기 제1 식각 정지막(250)으로는 실리콘 질화막, 실리콘 산화 질화막을 사용할 수 있다. 왜냐하면 상기 물질들은 층간 절연막(220,230)보다 식각 속도가 느리기 때문이다.

결과적으로 중공(1) 영역은 수직 방향으로는 제1 식각 정지막(250)과 제2 식각 정지막(260) 사이에 형성되고, 수평 방향으로는 등방석 식각에 의해 형성된다. 습식 식각을 하면 등방성 식각이 이루어지므로 전체적으로 중공 모양이 수평 방향으로는 타원형, 원형 모양을 가질 수 있다. 상기와 같은 모양은 층간 절연막 사이에 발생하는 스트레스 방지에 효과적이다.

이와 같은 식각 공정에 의해 이미 형성된 금속 배선의 주변 영역에 중공(1)을 형성할 수 있다. 즉, 미리 형성된 제1 식각 정지막(250)은 상기 식각 공정에 의해 기판 상에 형성된 소자가 손상 받는 것을 방지하고, 제2 식각 정지막(260)은 상기 식각 공정에 의해 반도체 소자의 표면 영역이 손상 받는 것을 방지한다.

그리고 중공을 밀봉 또는 봉쇄하기 위해서 CVD 또는 ALD 또는 PECVD 방법으로 밀봉(sealing) 절연막(400)을 증착한다. 이와 동시에 중공의 표면에도 산화막 종류의 중공 표면 절연막(401)이 형성될 수 있다. 이유는 밀봉되기 전까지는 중공 표면 절연막(401)이 증착되기 때문이다. 기본적으로 밀봉 절연막(400)과 중공 표면 절연막(401)은 같은 단계에서 형성되기 때문에 기본적으로 같은 물질이다. 본 발명에서는 설명의 편의를 위해 참조 번호만을 달리 표현하였다.

상기 밀봉 절연막(400) 또는 중공 표면 절연막(401)은 층간 절연막과 같은 물질을 사용할 수 있다. 층간 절연막(IMD)으로는 FSG, HDP 산화막, TEOS 산화막, PECVD 산화막을 사용할 수 있다. 그래서 밀봉산화막(400) 또는 중공 표면에 형성된 산화막도 FSG, HDP 산화막, TEOS 산화막, PECVD 산화막 중에 하나일 수 있다. 다만, 상기 예들은 본 발명에 적용가능한 일부 예를 제시한 것으로, 이외 중공의 입구(갭)를 쉽게 매립할 수 있는 물질 또는 방법이 적용될 수도 있다. 이와 같은 방법을 통해 층간 절연막(IMD, 210,220,230)보다 증착 속도가 빠른 물질 또는 방법을 사용하여 밀봉 산화막(400) 또는 중공 표면 절연막(401)을 형성할 수 있다.

게속해서, 도 6f에 도시된 바와 같이, 중공(1)의 노출부를 메우기 위해 밀봉 절연막(400)을 형성할 수 있다. 예를 들어, 컨포멀(conformal) 산화막 코팅을 통해 상기 식각 공정으로 인한 노출부(3)를 메워서 밀봉된 중공을 형성할 수 있다. 이 과정에서 금속 표면에도 밀봉 절연막(400)이 증착될 수 있다. 금속 표면에 금속 배선 보호막(321)이 있는 상태이면, 그 금속 배선 보호막(321) 위에 밀봉 절연막(400)이 증착되는 것이다.

선택적으로, 상기 밀봉 절연막(400) 상에 실리콘 잘화막 등을 이용한 캡핑층(Capping layer,410)을 증착할 수 있다. 캡핑층은 소자 전체를 보호하는 패시베이션 막으로서, 수분 흡수를 방지하는데 목적이 있다. 이어, CMP(Chemcial-Mechanical Planarization) 공정을 통해 반도체 소자의 표면부를 평탄하게 할 수 있다.

이어, 상기 금속 배선에 전압을 인가하기 위한 비아(Via)를 형성할 수 있다. 이를 위해, 별도의 마스크 공정 및 식각 공정을 통해 트렌치를 형성하고, 상기 트렌치 내 플러그(330) 등을 형성함으로써 전체 금속 배선(310, 320, 330)을 형성할 수 있다.

본 발명에 적용가능한 다른 예에서는, 상기 예와 달리 제1 식각 정지막(250)을 제2 층간 절연막(220) 및 제3 층간 절연막(230) 사이에 형성할 수 있다. 이하, 도 7a 내지 도 7e를 통해 상세히 설명한다.

도 7a에 도시된 바와 같이, 도 6a와 동일하게 기판(100) 상에 반도체 소자를 형성한다. 기타 상세한 설명은 도 6a와 동일하므로, 이하 생략한다.

도 7b에 도시된 바와 같이, 상기 소자 상에 제1 층간 절연막(210)을 형성한다. 이어, 상기 제1 층간 절연막(210) 상에 제2 층간 절연막(220)을 형성한다.

도 7b 등에서는 도 6b 등과의 비교를 위해 제1 층간 절연막(210) 및 제2 층간 절연막(220)을 구분하여 도시하였지만, 제조 방법에 따라 상기 제1/제2 층간 절연막(210, 220)은 하나의 층간 절연막으로 형성될 수도 있다.

선택적으로, 이와 같이 형성된 제1/제2 층간 절연막(210, 220)의 표면에 대한 평탄화 작업을 통해 표면을 평탄하게 만들 수 있다.

이어, 기판(100) 상에 형성된 소자의 전극과 연결되는 금속 배선 중 플러그(310)를 형성한다.

먼저, 상기 제2 층간 절연막 상에 컨택 영역을 형성하기 위한 마스크 공정 및 식각 공정을 통해 상기 소자의 전극과 연결되는 트렌치를 형성한다. 이어, 상기 트렌치 내 Ti/TiN 라이너를 형성하고, 텅스텐(W)을 증착하고 텅스텐에 대한 에치 백(etch-back) 공정을 통해 플러그(310)를 형성할 수 있다.

상기와 같이 형성된 제2 층간 절연막(220) 상에 제1 식각 정지막(250)을 형성한다. 상기 제1 식각 정지막(250)으로는, 실리콘 질화막(Silicon nitride), 실리콘 산화질화막(Silicon oxynitride), 상기 두 물질의 합성물, 실리콘 리치 산화물(silicon-rich oxide), 실리콘 리치 질화물(silicon-rich nitride) 등이 적용될 수 있다. 다만, 본 발명의 제1 식각 정지막(250)은 상기 예로 한정되지 않는다.

도 7c에 도시된 바와 같이, 상기 플러그(310)와 접촉하도록 금속(320)을 형성하여 금속 배선(310, 320)을 형성할 수 있다. 이를 위해, 상기 제2 층간 절연막(220)(또는, 제1 식각 정지막(250)) 상에 금속을 증착하고, 금속 마스크 공정 및 식각 공정을 통해 도 7c와 같은 금속 배선(310, 320)을 형성할 수 있다. 금속 배선 형성할 때, 식각 정지막의 일부가 식각된다. 왜냐하면 컨택 플러그(310)과 금속 배선(320)이 전기적으로 연결되어야 하기 때문이다.

상기와 같은 방법을 통해 금속 배선(310, 320)을 형성하고, 상기 금속 배선을 감싸도록 제2 층간 절연막(220) 상에 제3 층간 절연막(230)을 형성할 수 있다. 선택적으로, 별도의 증착 공정을 통해 상기 금속 배선을 감싸도록 제3 층간 절연막(230)을 형성하고, 평탄화 공정을 통해 제3 층간 절연막(230)의 표면을 평탄하게 형성할 수 있다.

이어, 상기 제3 층간 절연막(230) 상에 제2 식각 정지막(260)을 형성할 수 있다. 상기 제2 식각 정지막(260)은 이후 중공 형성을 위한 식각 공정에 의해 소자 표면부가 손상을 받는 것을 방지함으로써 중공 형성으로 인해 소자의 전체 형태가 변형되는 것을 방지한다는 효과가 있다.

도 7d에 도시된 바와 같이, 층간 절연막 내 중공(1)을 형성한다. 이를 위해, 중공(1) 형성을 위한 마스크 공정 및 식각 공정을 수행할 수 있다.

도 7d에서는 도 6e와 달리 제2 층간 절연막(220) 및 제3 층간 절연막(230) 사이에 제1 식각 정지막(250)을 형성함으로써 중공의 형성 크기(또는, 높이)를 도 6e보다 작게 형성할 수 있다.

이와 같이 형성되는 중공(1)의 형태는, 상기 중공이 형성되는 영역 및 형성되는 중공의 모양 등은 반도체 소자의 목표 성능에 따라 달리 적용될 수 있다.

이처럼, 도 7d 등에서는 제1 식각 정지막(250)을 제2 층간 절연막(220) 및 제3 층간 절연막(230) 사이에 형성함으로써 금속 배선 중 금속 영역의 주변부에만 중공(1)을 형성시킴으로써 식각 공정으로 인해 금속 배선의 플러그(310) 영역에 손상이 가해지는 것을 방지할 수 있다는 효과가 있다.

결과적으로, 본 발명에 적용가능한 적용예에서는 도 6e 및 도 7d의 경우와 같이 제1 식각 정지막(250)의 형성 위치를 달리함으로써 중공(1)의 형성 크기(또는 높이)를 제어할 수 있다. 구체적으로 설명하면, 상기 제1 식각 정지막(250)의 형성 위치를 달리 적용함으로써 형성되는 중공에 의해 둘러싸이는 금속 배선의 비율을 제어할 수 있다.

이어, 도 7e에 도시된 바와 같이, 중공 형성을 위한 식각 공정으로 인해 형성된 표면의 노출부를 메우기 위해 밀봉 절얀막(400)을 형성할 수 있다. 예를 들어, 컨포멀(conformal) 절연막 증착을 통해 상기 식각 공정으로 인한 노출부(3)를 봉쇄할 수 있다.

선택적으로, 상기 밀봉 절연막 상에 실리콘 질화막 등을 이용한 캡핑 층(410)을 형성할 수 있다. 이어, CMP(Chemcial-Mechanical Planarization) 공정을 통해 반도체 소자의 표면부를 평탄하게 할 수 있다.

이어, 상기 금속 배선에 전압을 인가하기 위한 비아(Via,330)를 형성할 수 있다. 이를 위해, 별도의 마스크 공정 및 식각 공정을 통해 트렌치를 형성하고, 상기 트렌치 내 플러그(330) 등을 형성함으로써 전체 금속 배선(310, 320, 330)을 형성할 수 있다.

본 발명에 적용가능한 다른 예에서는, 상기 예와 달리, 금속 배선을 복수 개의 층 구조로 형성할 수 있다. 이하, 상기 예에 대하여 상세히 설명한다.

도 8a에 도시된 바와 같이, 기판(100) 상에 반도체 소자를 형성하고, 상기 소자 상에 제1 층간 절연막(210)을 형성한다. 이어 제2 층간 절연막(220) 및 금속 배선의 플러그(310)를 형성하고, 제2 층간 절연막(220) 상에 제1 식각 정지막(250)을 형성한다. 기타 상세한 설명은 도 7a 및 도 7b를 통해 상세히 설명한 바, 이하 생략한다.

도 8b에 도시된 바와 같이, 상기 플러그(310)와 접촉하도록 제1 금속(320)을 형성하여 금속 배선을 형성할 수 있다. 이를 위해, 상기 제2 층간 절연막(220)(또는, 제1 식각 정지막(250)) 상에 금속을 증착하고, 금속 마스크 공정 및 식각 공정을 통해 도 8b와 같은 금속 배선을 형성할 수 있다.

상기와 같은 방법을 통해 금속 배선을 형성하고, 상기 금속 배선을 감싸도록 제2 층간 절연막(220) 상에 제3 층간 절연막(230)을 형성할 수 있다. 선택적으로, 별도의 증착 공정을 통해 상기 금속 배선을 감싸도록 제3 층간 절연막(230)을 형성하고, 평탄화 공정을 통해 제3 층간 절연막(230)의 표면을 평탄하게 형성할 수 있다.

제3 층간 절연막(230)의 표면부로부터 제1 금속(320)으로의 전기적 연결을 위해 비아(Via)를 형성할 수 있다. 이를 위해, 별도의 마스크 공정 및 식각 공정을 통해 트렌치를 형성하고, 상기 트렌치 내 플러그(330) 등을 형성함으로써 전체 금속 배선을 형성할 수 있다.

이어, 상기 제3 층간 절연막(230) 상에 각각의 비아와 접촉하는 제2 금속(340)을 형성할 수 있다. 제2 금속의 형성 방법은 제1 금속의 형성 방법과 동일한 바, 이하 자세한 설명은 생략한다.

또는, 도 8a 및 8b의 경우와 달리, 제1 금속(320)을 형성하고 난 이후에 상기 제1 금속(320) 및 제2 층간 절연막(220) 상에 제1 식각 정지막(250)을 형성할 수 있다. 이 경우, 제1 금속(320)의 주변부에 형성되는 제1 식각 정지막(250)은 이후 중공 형성을 위한 식각 공정에 의해 제1 금속이 오염 또는 손상 받는 것을 방지하는 효과가 있다.

이와 같이, 본원 발명에 따른 반도체 소자의 제조 방법에 있어, 각 구성 요소의 형성 방법 및 순서는 제시하는 예로 한정되지 않으며, 당업자는 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다.

도 8c에 도시된 바와 같이, 상기 제2 금속(340)을 감싸도록 제3 층간 절연막(230) 상에 제4 층간 절연막(240)을 형성할 수 있다. 선택적으로, 별도의 증착 공정을 통해 상기 제2 금속(340)을 감싸도록 제4 층간 절연막(240)을 형성하고, 평탄화 공정을 통해 제4 층간 절연막(240)의 표면을 평탄하게 형성할 수 있다.

이어, 상기 제4 층간 절연막(240) 상에 제2 식각 정지막(260)을 형성할 수 있다. 상기 제2 식각 정지막(260)은 이후 중공 형성을 위한 식각 공정에 의해 소자 표면부가 손상을 받는 것을 방지함으로써 중공 형성으로 인해 소자의 전체 형태가 변형되는 것을 방지한다는 효과가 있다.

도 8d에 도시된 바와 같이, 층간 절연막 내 중공(1)을 형성한다. 이를 위해, 중공(1) 형성을 위한 마스크 공정 및 식각 공정을 수행할 수 있다.

제1 식각 정지막(250)은 제2 층간 절연막(220) 및 제3 층간 절연막(230) 사이에 형성되었으므로, 상기 식각 공정에 의해 형성되는 중공(1)은 제1 금속(320) 및 제2 금속(340)의 주변부에 형성될 수 있다. 즉, 식각 공정에 의해 형성되는 중공(1)의 최대 크기(또는 높이)를 결정하는 제1 식각 정지막(250)이 제1 금속(320)의 하단 영역에 형성됨으로써 상기 식각 공정에 의해 형성되는 최대 크기(또는 높이)의 중공(1)은 제1 금속(320) 및 제2 금속(340)의 주변 영역을 모두 포함하도록 형성될 수 있다.

이와 같이 형성되는 중공의 형태는, 상기 중공이 형성되는 영역 및 형성되는 중공의 모양 등은 반도체 소자의 목표 성능에 따라 달리 적용될 수 있다.

도 8e에 도시된 바와 같이, 중공(1) 형성을 위한 식각 공정으로 인해 형성된 표면의 노출부를 메우기 위해 밀봉 절연막(400)을 형성할 수 있다. 예를 들어, 컨포멀(conformal) 산화막 코팅을 통해 상기 식각 공정으로 인한 노출부를 메우며, 중공(1) 표면에도 중공 표면 절연막(401)이 추가로 형성될 수 있다.

선택적으로, 상기 밀봉 절연막(400) 상에 실리콘 질호막 당의 캡핑 층(도시되지 않음)을 형성할 수 있다. 이어, CMP(Chemcial-Mechanical Planarization) 공정을 통해 반도체 소자의 표면부를 평탄하게 할 수 있다.

이어, 상기 금속 배선에 전압을 인가하기 위한 비아(Via)를 형성할 수 있다. 이를 위해, 별도의 마스크 공정 및 식각 공정을 통해 트렌치를 형성하고, 상기 트렌치 내 플러그 등을 형성함으로써 전체 금속 배선을 형성할 수 있다.

본 발명에 적용가능한 다른 예에서는, 상기 예와 달리 제1 식각 정지막(250)을 제3 층간 절연막(230) 및 제4 층간 절연막(240) 사이에 형성할 수 있다. 구체적으로, 도 8a 내지 8e의 예와 달리, 제3 층간 절연막(230)을 형성하고 제4 층간 절연막(240)을 형성하기 전에 제1 식각 정지막(250)을 형성할 수 있다.

이와 같이 제1 식각 정지막(250)을 제3 층간 절연막(230) 및 제4 층간 절연막(240) 사이에 형성하게 되면, 이후 중공 형성시 도 4와 같이 제2 금속(340)의 주변 영역만을 포함하는 중공이 형성될 수 있다.

이와 같이 형성된 중공(1)은 적용예에 따라 다양한 물질로 채워질 수 있다. 예를 들어, 상기 중공은 공기, 가스 또는 진공 중 선택되는 어느 하나로 채워질 수 있다. 이를 위해, 다양한 방법으로 형성된 중공 내 상기 물질들을 주입하기 위한 다양한 공정이 추가될 수 있다.

일반적으로 공기의 커패시턴스는 일반적인 층간 절연막으로 활용되는 산화막의 커패시턴스 값의 약 1/4에 해당된다. 따라서, 본 발명에서는 금속 배선이 형성되는 층간 절연막의 일 영역에 중공을 형성함으로써 스위치의 성능 지수의 중요 요인인 오프상태 커패시턴스 값을 낮출 수 있다.

또 다른 예에서 상기 중공(1)은, 도 9d 등과 같이, Low-K 유전체 물질(2)로 채워질 수 있다. Low-K 유전체 물질이란, 실리콘 산화물(Silicone dioxide, SiO2)보다 낮은 유전율을 가지는 물질을 의미한다. 참고로, 실리콘 산화물(SiO2)의 유전율은 3.9 ~ 4.2 이다. 이와 같은 Low-K 유전체 물질은 실리콘 산화물보다 낮은 유전율을 가짐으로써 상기 실리콘 산화물보다 향상된 절연 능력을 가지는 것을 특징으로 한다.

즉, 본 발명에 따른 반도체 소자에서는 금속 배선의 주변부를 중공 또는 Low-K 유전체 물질(2)로 감싸도록 형성함으로써 종래 대비 절연 능력을 향상시키는 효과가 있다. 이를 통해, 오프상태 커패시턴스 값을 낮춤으로써 스위치의 성능을 향상 시킬 수 있다.

이와 같은 Low-K 유전체 물질(2)의 일 예로는, 폴리이미드(polimide), 폴리아크릴산에스테르(PAE) 등이 적용될 수 있다. 다만, 본 발명은 상기 예로 한정되지 않는다.

이하, 상기와 같은 반도체 소자의 제조 방법에 대하여 상세히 설명한다.

도 9a에 도시된 바와 같이, 먼저, 기판(100) 상에 반도체 소자를 형성하고, 상기 소자 상에 제1 층간 절연막(210) 및 제2 층간 절연막(220)을 형성한다. 도 9a에서는 상기 제1 층간 절연막(210) 및 제2 층간 절연막(220)을 구분하여 도시하였지만, 제조 방법에 따라 상기 제1/제2 층간 절연막(210, 220)은 하나의 층간 절연막으로 형성될 수도 있다. 선택적으로, 이와 같이 형성된 제1/제2 층간 절연막(210, 220)의 표면에 대한 평탄화 작업을 통해 표면을 평탄하게 만들 수 있다.

이어, 기판(100) 상에 형성된 소자의 전극과 연결되는 금속 배선 중 플러그(310)를 형성한다.

이를 위해,상기 제2 층간 절연막(220) 상에 컨택 영역을 형성하기 위한 마스크 공정 및 식각 공정을 통해 상기 소자의 전극과 연결되는 트렌치를 형성한다. 이어, 상기 트렌치 내 Ti/TiN 라이너를 형성하고, 텅스텐(W)을 증착하고 텅스텐에 대한 에치백 (etchback) 또는 CMP 공정을 통해 플러그(310)를 형성할 수 있다.

상기 플러그(310)와 접촉하도록 제2 층간 절연막 상에 금속(320)을 형성하여 금속 배선(310, 320)을 형성할 수 있다. 이를 위해, 상기 제2 층간 절연막(220) 상에 금속을 증착하고, 금속 마스크 공정 및 식각 공정을 통해 도 9a와 같은 금속 배선(320)을 형성할 수 있다.

도 9b에 도시된 바와 같이, 금속 배선(320)의 표면을 감싸도록 식각 정지막(250)을 형성한다. 상기 식각 정지막(250)으로는, 실리콘 질화막(Silicon nitride), 실리콘 산화질화막(Silicon oxynitride), 상기 두 물질의 합성물, 실리콘 리치 산화물(silicon-rich oxide), 실리콘 리치 질화물(silicon-rich nitride) 등이 적용될 수 있다. 다만, 본 발명의 식각 정지막은 상기 예로 한정되지 않는다.

이어, 상기 식각 정지막(250) 상에 제3 층간 절연막(230)을 형성할 수 있다. 선택적으로, 별도의 증착 공정을 통해 상기 금속 배선을 감싸도록 제3 층간 절연막(230)을 형성하고, 평탄화 공정을 통해 제3 층간 절연막(230)의 표면을 평탄하게 형성할 수 있다. 이후, 상기 제3 층간 절연막(230) 상에 절연막(400)을 증착한다.

도 9c에 도시된 바와 같이, 절연막(400)의 일부를 식각하여 입구를 형성하고, 제3 층간 절연막(230)을 노출시킨다. 이후 식각 용액으로 제3 층간 절연막(230)을 일부 식각하여 중공(1)을 형성한다. 구체적으로, 중공 형성을 위한 별도의 마스크 공정 및 식각 공정을 통해 층간 절연막 상의 일정 영역에 중공(1)을 형성할 수 있다. 상기 중공(1)의 크기는 다양하게 변형 실시될 수 있으며, 도 9c와 같이 금속 배선의 주변부를 일정 영역 포함하도록 중공이 형성될 수 있다.

이어, 도 9d에 도시된 바와 같이, 도 9c의 반도체 소자 내 중공의 내부 뿐만 아니라, 상기 반도체 소자의 절연막(400) 상에도 Low-K 유전체 물질(2)을 형성할 수 있다. 선택적으로, 상기 소자의 표면부에 형성된 Low-K 유전체 물질(2)에 대한 평탄화 작업을 통해 표면부를 평탄하게 형성할 수 있다.

상기 Low-K 유전체 물질(2)은 금속 배선간의 절연 물질로써 역할을 수행할 뿐 아니라 상기 반도체 소자의 표면부에 형성됨으로써 전체 소자의 보호막 역할을 수행하게 된다. 상기와 같은 Low-K 유전체 물질(2)은 반도체 소자에 발생가능한 응력을 제거하는 역할(stress-relif)을 수행할 수도 있다. 예를 들어, 칩 사이즈 패키지인 CSP(ChipScale Package)에 대해서는 상기 Low-K 유전체 물질이 적용될 수도 있다. CSP 공정에서 금속 패드 위해 UBM 층과 솔더 볼(solder ball) 등을 형성할 때 기계적 강도가 매우 크게 발생할 수 잇는데, 그 아래에 스트레스 저감 물질인 폴리이미드와 같은 Low-K 유전체 물질을 사용하면 훨씬 기계적 강도를 줄일 수 있다. 기계적 스트레스를 Low-K 물질이 훨씬 쉽게 흡수할 수 있기 때문이다. 이는 일 예에 불과하며, 반도체 소자의 전체 구조를외부 환경으로 보호할 수 있는 모든 기술 구성이 상기 보호막으로 적용될 수 잇다.

즉, 도 9d와 같이 Low-K 유전체 물질(2)이 반도체 소자의 전체 구성을 감싸도록 형성함으로써 소자의 동작 특성을 확보함과 동시에 소자의 전체 구조를 보호할 수 있는 기술 구성을 형성할 수 있다.

다만, 상기 예는 일 예에 불과하며, 본 발명의 적용예에 따라 도 1 등과 같이 형성된 중공 내에만 Low-K 유전체 물질(2)을 형성하고, 식각 공정에 의해 노출된 중공의 노출부는 밀봉 절연막 증착 공정을 통해 메워지도록 형성될 수 있다. 다시 말해, 도 9d에서는 상기 Low-K 유전체 물질(2)이 소자의 전체 구조를 감싸는 보호막 역할을 할 수 있도록 구성되지만, 적용예에 따라서 상기 low-K 유전체 물질(2)은 중공 내(금속 배선의 주변 영역)에만 형성될 수 있다.

이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.

1: 중공(void) 2: Low-K 유전체 물질
3: 입구, 갭(gap)
100: 기판 110: 주 실리콘 기판
120: 절연막 130: 실리콘 디바이스 층
210: 제1 층간 절연막 220: 제2 층간 절연막
230: 제3 층간 절연막 240: 제4 층간 절연막
250: 제1 식각 방지막 260: 제2 식각 방지막
310, 330: 플러그 320: 제1 금속
321: 금속 배선 보호막
340: 제2 금속
400: 밀봉 절연막
401: 중공 표면 절연막 410: 캡핑 층, 패시베이션 막

Claims (20)

1. 기판 상에 활성 영역을 형성하는 단계;
   상기 활성 영역 상에 제1 식각 정지막을 형성하는 단계;
   상기 제1 식각 정지막 상에 금속 배선을 형성하는 단계;
   상기 금속 배선 위에 층간 절연막을 형성하는 단계;
   상기 층간 절연막 위에 제2 식각 정지막을 형성하는 단계;
   상기 제2 식각 정지막의 일부를 식각하여 입구를 형성하는 단계; 및
   상기 입구를 통해 노출된 상기 층간 절연막의 일부를 습식 식각으로 제거하여 상기 절연막 내에 중공을 형성하는 단계;를 포함하며
   상기 중공은 상기 금속 배선의 일부를 감싸도록 형성하며, 상기 중공은 제1 식각 정지막까지 확장되는 것을 특징으로 하는 반도체 소자의 제조 방법.
   
2. 제 1항에 있어서,
   상기 활성 영역과 상기 제1 식각 정지막 사이에 제1 절연막을 형성하는 단계;를 더 포함하는 반도체 소자의 제조 방법.
   
3. 제 1항에 있어서,
   상기 제1 식각 정지막 상에 제2 절연막과 컨택 플러그를 형성하는 단계;를 더 포함하는 반도체 소자의 제조 방법.
   
4. 제 1항에 있어서,
   상기 중공을 밀봉하는 단계;를 더 포함하는 반도체 소자의 제조 방법.
   
5. 제 4항에 있어서,
   상기 밀봉하는 단계는 CVD 방법으로 밀봉 절연막을 증착하여 상기 입구를 밀봉하는 것을 특징으로 하는 반도체 소자의 제조 방법.
   
6. 제 1항에 있어서,
   상기 금속 배선을 상기 습식 식각으로부터 보호하는 금속 배선 보호막을 형성하는 단계;를 더 포함하는 반도체 소자의 제조 방법.
   
7. 제 1항에 있어서,
   상기 중공을 Low-K 유전체 물질로 채우는 단계;를 더 포함하는 반도체 소자의 제조 방법.
   
8. 제 1항에 있어서,
   상기 중공은 수평 방향으로는 등방성 식각을 통해 형성되고, 수직 방향으로는 상기 제1 및 제2 식각 방지막 사이에서 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
   
9. 제 1항에 있어서,
   상기 활성 영역에,
   RF 스위치 소자, RF-SOI 스위치 소자 또는 RF-CMOS 스위치 소자 중 선택되는 어느 하나 이상을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
   
10. 제 1항에 있어서,
    상기 제1 및 제2 식각 정지막은 실리콘-리치(Silicon-rich) 산화막, 실리콘-리치(Siliocn-rich) 질화막, 실리콘 질화막 또는 실리콘 산화질화막 중의 어느 하나 또는 이들을 결합한 물질을 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
    
11. 기판 상에 형성된 활성 영역;
    상기 활성 영역 상에 형성된 제1 식각 정지막;
    상기 제1 식각 정지막 상에 형성된 금속 배선;
    상기 금속 배선 위에 형성된 층간 절연막;
    상기 층간 절연막 상에 절연막 위에 형성된 제2 식각 정지막;
    상기 층간 절연막 내에 형성된 중공; 및
    상기 제2 식각 정지막의 일부가 단절되어 상기 중공의 일부와 만나도록 형성된 입구;를 포함하며
    상기 중공은 상기 금속 배선의 일부를 감싸도록 형성하며,
    상기 중공은 제1 식각 정지막까지 확장되는 것을 특징으로 하는 반도체 소자.
    
12. 제 11항에 있어서,
    상기 입구는 CVD 방법의 밀봉 절연막으로 밀봉되는 것을 특징으로 하는 반도체 소자.
    
13. 제 11항에 있어서,
    상기 금속 배선을 보호하는 금속 배선 보호막이 형성된 것을 특징으로 하는 반도체 소자.
    
14. 제 11항에 있어서,
    상기 중공은 수직 방향으로 상기 제1 및 제2 식각 방지막 사이에서 형성되는 것을 특징으로 하는 반도체 소자.
    
15. 제 11항에 있어서,
    상기 중공은,
    공기, 가스 또는 진공 중 선택되는 어느 하나 이상으로 채워지는 것을 특징으로 하는 반도체 소자.
    
16. 제 11항에 있어서,
    상기 중공 내 채워진 Low-K 유전체 물질;을 더 포함하는 것을 특징으로 하는 반도체 소자.
    
17. 제 11항에 있어서,
    상기 활성 영역에,
    RF 스위치 소자, RF-SOI 스위치 소자 또는 RF-CMOS 스위치 소자 중 선택되는 어느 하나 이상이 형성되는 것을 특징으로 하는 반도체 소자.
    
18. 제 11항에 있어서,
    상기 제1 및 제2 식각 정지막은 실리콘-리치(Silicon-rich) 산화막, 실리콘-리치(Siliocn-rich) 질화막, 실리콘 질화막 또는 실리콘 산화질화막 중의 어느 하나 또는 이들을 결합한 물질을 사용하는 것을 특징으로 하는 반도체 소자.
    
19. 기판 상에 형성된 활성 영역;
    상기 활성 영역 상에 형성된 제1 및 제2 식각 정지막;
    상기 제1 식각 정지막과 상기 제2 식각 정지막 사이에 형성된 금속 배선;
    상기 금속 배선을 감싸는 층간 절연막;
    상기 층간 절연막 내에 형성된 중공; 및
    상기 제2 식각 정지막의 일부가 단절되어 상기 중공의 일부와 만나도록 형성된 입구;를 포함하며
    상기 중공은 상기 금속 배선의 일부를 감싸도록 형성하며, 상기 중공은 제1 식각 정지막까지 확장되는 것을 특징으로 하는 반도체 소자.
    
20. 제 19항에 있어서,
    상기 중공의 표면을 감싸고 있는 중공 표면 절연막이 형성된 것을 특징으로 하는 반도체 소자.

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