CN108231670B - 半导体元件及其制作方法 - Google Patents

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Abstract

本发明公开一种半导体元件及其制作方法。该制作半导体元件的方法，包括：首先提供一基底，该基底包含一第一半导体层、一绝缘层以及一第二半导体层，然后形成一主动元件于基底上，形成一层间介电层于基底及主动元件上，形成一掩模层于层间介电层上，去除部分掩模层、部分层间介电层以及部分绝缘层以形成一第一接触洞。接着形成一图案化掩模于掩模层上并填满第一接触洞，再去除部分掩模层及部分层间介电层以形成一第二接触洞暴露部分主动元件。

Description

半导体元件及其制作方法
技术领域
本发明涉及一种制作半导体元件的方法，尤其是涉及一种形成贯穿硅覆绝缘(silicon-on-insulator,SOI)基底的接触插塞以及贯穿层间介电层(interlayerdielectric,ILD)连接主动元件的接触插塞的方法。
背景技术
在半导体元件的制作过程中，将元件设置于硅覆绝缘(silicon-on-insulator,SOI)基底或晶片上通常可比元件设置于传统硅晶片(bulk silicon)上在集成电路内得到更佳的绝缘效果。其中硅覆绝缘基底的制作一般是将一薄氧化层或其他绝缘层夹设于硅晶片之间，而所制备的元件则设置于薄氧化层上方的硅层上。以硅覆绝缘基底为基础所制备的半导体元件所提供的绝缘效果除了可去除互补型金属氧化物半导体(CMOS)晶体管元件中可能产生的闩锁效应(latch-up)，又可降低寄生电容(parasitic capacitance)的产生。
目前将金属氧化物半导体晶体管等主动元件制备于硅覆绝缘基底上的过程中需至少形成两种不同尺寸的接触插塞，包括连接主动元件的接触插塞与贯穿硅覆绝缘基底并连接另一硅晶片的背面(backside)接触插塞。然而现今在制作上述两种接触插塞的手段上均有其缺点，因此如何提供一种更为简便并同时减少成本的制作工艺方法即为现今一重要课题。
发明内容
本发明较佳实施例公开一种制作半导体元件的方法。首先提供一基底，该基底包含一第一半导体层、一绝缘层以及一第二半导体层，然后形成一主动元件于基底上，形成一层间介电层于基底及主动元件上，形成一掩模层于层间介电层上，去除部分掩模层、部分层间介电层以及部分绝缘层以形成一第一接触洞。接着形成一图案化掩模于掩模层上并填满第一接触洞，再去除部分掩模层及部分层间介电层以形成一第二接触洞暴露部分主动元件。
本发明另一实施例公开一种半导体元件，其主要包含：一基底包含一第一半导体层、一绝缘层以及一第二半导体层、一主动元件设于基底上、一层间介电层设于主动元件上、一第一接触插塞设于主动元件旁以及一第二接触插塞设于层间介电层内并电连接主动元件。其中第一接触插塞包含一第一部分设于绝缘层与第二半导体层内以及一第二部分设于层间介电层内，且第二部分的宽度大于第一部分的宽度。
附图说明
图1为本发明较佳实施例制作一半导体元件的方法示意图；
图2为本发明较佳实施例接续图1制作一半导体元件的方法示意图；
图3为本发明较佳实施例接续图2制作一半导体元件的方法示意图；
图4为本发明较佳实施例接续图3制作一半导体元件的方法示意图；
图5为本发明较佳实施例接续图4制作一半导体元件的方法示意图；
图6为本发明较佳实施例接续图5制作一半导体元件的方法示意图；
图7为本发明较佳实施例的一半导体元件的结构示意图。
主要元件符号说明
12 基底 14 第一区域
16 第二区域 18 第一半导体层
20 绝缘层 22 第二半导体层
24 浅沟隔离 26 主动元件
28 栅极结构 30 间隙壁
32 间隙壁 34 轻掺杂漏极
36 源极/漏极区域 38 硅化金属层
40 栅极介电层 42 栅极材料层
44 接触洞刻蚀停止层 46 层间介电层
48 掩模层 50 图案化光致抗蚀剂
52 非晶碳膜 54 介电抗反射层
56 开口 58 第一接触洞
60 图案化掩模 62 第二接触洞
64 第二接触洞 66 导电层
68 第一接触插塞 70 第二接触插塞
72 第一部分 74 第二部分
具体实施方式
请参照图1至图5，图1至图5为本发明较佳实施例制作一半导体元件的方法示意图。如图1所示，首先提供一基底12，且基底12上较佳定义有一第一区域14以及一第二区域16，其中第一区域14较佳用来制备例如金属氧化物半导体晶体管等主动元件，第二区域16则用来制作贯穿整个基底12并经由基底背面连接另一基底或半导体晶片的背面(backside)接触插塞。
在本实施例中，基底12较佳为一硅覆绝缘(silicon-on-insulator,SOI)基底，其主要包含一第一半导体层18、一绝缘层20设于第一半导体层18上以及一第二半导体层22设于绝缘层20上。更具体而言，第一半导体层18与第二半导体层22可包含相同或不同材料且可分别选自由硅、锗以及锗化硅所构成的群组，设置于第一半导体层18与第二半导体层22之间的绝缘层20较佳包含二氧化硅(SiO2)，但不局限于此。需注意的是，本实施例虽较佳选用硅覆绝缘基底作为半导体元件的基底，但依据本发明的其他实施例，基底12又可选用例如是硅基底、外延硅基底、碳化硅基底等的半导体基底，这些材料选择也均属本发明所涵盖的范围。
然后可去除部分第二半导体层22以形成一浅沟隔离(shallow trenchisolation,STI)24环绕第二半导体层22，其中被浅沟隔离24所环绕的第二半导体层22较佳用来设置一主动元件。
接着形成一主动元件26于基底12上。在本实施例中，所制备的主动元件26较佳为一金属氧化物半导体晶体管，其主要包含一栅极结构28、一间隙壁30与间隙壁32设于栅极结构28侧壁、一轻掺杂漏极34设于间隙壁28两侧的第二半导体层22内以及一源极/漏极区域36设于间隙壁32两侧的第二半导体层22内、一选择性外延层(图未示)设于间隙壁32两侧的第二半导体层22内以及一选择性硅化金属层38设于源极/漏极区域36表面与栅极结构28顶部。
在本实施例中，栅极结构28又细部包含一栅极介电层40以及一栅极材料层42或栅极电极设于栅极介电层40上，其中栅极介电层22可包含二氧化硅、氮化硅或高介电常数(high dielectric constant,high-k)材料而栅极材料层24可包含金属材料、多晶硅或金属硅化物(silicide)等导电材料。
间隙壁30与间隙壁32各自为单一间隙壁，其可选自由氧化硅、氮化硅、氮氧化硅以及氮碳化硅所构成的群组，但不局限于此。除此之外，依据本发明一实施例，各间隙壁30、32又可依据制作工艺需求为一复合式间隙壁，例如又可细部包含一第一子间隙壁(图未示)与第二子间隙壁(图未示)，第一子间隙壁与第二子间隙壁的其中一者的剖面可呈现L型或I型，第一子间隙壁与第二子间隙壁可包含相同或不同材料，且两者均可选自由氧化硅、氮化硅、氮氧化硅以及氮碳化硅所构成的群组，这些实施例均属本发明所涵盖的范围。
然后形成一由氮化硅所构成的接触洞刻蚀停止层(contact etch stop layer,CESL)44于基底12上覆盖栅极结构28以及一层间介电层46于接触洞刻蚀停止层44上。接着再依序形成一掩模层48以及一图案化光致抗蚀剂50于层间介电层46上，其中掩模层48较佳包含一非晶碳膜(amorphous carbon film,APF)52以及一介电抗反射层(dielectricantireflective coating,DARC)54设于非晶碳膜52上，图案化光致抗蚀剂50则具有一开口56暴露部分第二区域16的介电抗反射层54表面。
如图2所示，接着利用图案化光致抗蚀剂50为掩模进行一刻蚀制作工艺，去除位于第二区域16的部分介电抗反射层54、部分非晶碳膜52、部分层间介电层46、部分接触洞刻蚀停止层44、部分浅沟隔离24以及部分绝缘层20以形成第一接触洞58，且所形成的第一接触洞58较佳暴露出第一半导体层18表面。在本实施例中，用来形成第一接触洞58所使用的刻蚀气体成分可选自由八氟环丁烷(octafluorocyclobutane,C4F8)、氩气(Ar)以及氧气所构成的群组，但不局限于此。
随后如图3所示，先利用氧气剥除图案化光致抗蚀剂50，并在图案化光致抗蚀剂50去除的时候同时去除掩模层48的部分侧壁，特别是位于第二区域16紧邻第一接触洞58的部分介电抗反射层54与部分非晶碳膜52，由此扩大位于介电抗反射层54与非晶碳膜52中的第一接触洞58。换句话说，此时位于第二区域16的第一接触洞58较佳具有两种宽度，其中位于介电抗反射层54与非晶碳膜52中的第一接触洞58宽度较佳大于位于层间介电层46、接触洞刻蚀停止层44、浅沟隔离24以及绝缘层20内的第一接触洞58宽度。
接着再形成一图案化掩模60于掩模层48上并填入第一接触洞58，其中填入第一接触洞58内的图案化掩模60较佳填满位于层间介电层46、接触洞刻蚀停止层44、浅沟隔离24以及绝缘层20内且具有较小宽度的第一接触洞58但不填满位于介电抗反射层54与非晶碳膜52中具有较大宽度的第一接触洞58。在本实施例中，所形成的图案化掩模60较佳为一图案化光致抗蚀剂，但不局限于此。
然后如图4所示，先利用图案化掩模60为掩模进行一第一刻蚀制作工艺去除部分掩模层48，特别是位于第一区域14的部分介电抗反射层54与部分非晶碳膜52并暴露出部分层间介电层46表面。换句话说，第一刻蚀制作工艺较佳将图案化掩模60的图案转移至掩模层48上，以于掩模层48中形成多个第二接触洞62。值得注意的是，本实施例在去除部分介电抗反射层54与部分非晶碳膜52的过程中大部分的图案化掩模60会在刻蚀气体的侵蚀下被去除甚至完全消耗殆尽并暴露出下面的材料层，包括第一区域14的介电抗反射层54与第二区域16的层间介电层46。因此在介电抗反射层54与非晶碳膜52中形成第二接触洞62之后绝大部分的图案化掩模60会被去除并暴露出第一区域14的掩模层48上表面与侧壁以及第二区域16的第一接触洞58。
接着如图5所示，利用介电抗反射层54为掩模进行一第二刻蚀制作工艺将位于介电抗反射层54与非晶碳膜52中的第二接触洞62图案转移至层间介电层46与接触洞刻蚀停止层44中，以于第一区域14的层间介电层46与接触洞刻蚀停止层44中形成第二接触洞64暴露出主动元件26的栅极结构28与源极/漏极区域36。需注意的是，由于第二区域16的层间介电层46上方在进行第二刻蚀制作工艺时已无任何图案化掩模60阻挡，因此于第一区域14形成第二接触洞64时较佳同时去除第二区域16的部分层间介电层46来扩大层间介电层46中的第一接触洞58并暴露出部分接触洞刻蚀停止层44上表面。随后可再以氧气等离子体处理拔除剩余的图案化掩模60、介电抗反射层54以及非晶碳膜52并完全暴露出层间介电层46上表面。
之后如图6所示，进行一接触插塞制作工艺，例如可先形成一导电层66于第一接触洞58及第二接触洞64内，其中导电层66可细部包含一阻隔层(图未示)与一金属层(图未示)。然后利用一平坦化制作工艺，例如以化学机械研磨制作工艺去除部分金属层、部分阻隔层甚至部分层间介电层46，以于第二区域16的层间介电层46与基底12中形成第一接触插塞68以及于第一区域14的层间介电层46中形成第二接触插塞70电连接栅极结构28与源极/漏极区域36，其中第一接触插塞68具有一第一部分72设于绝缘层20与浅沟隔离24内以及一第二部分74设于层间介电层46内。在本实施例中，阻隔层较佳选自由钛、钽、氮化钛、氮化钽以及氮化钨所构成的群组，金属层较佳选自由铝、钛、钽、钨、铌、钼以及铜所构成的群组，但不局限于此。
之后可依据制作工艺需求进行后段制作工艺，例如可先进行一金属内连线制作工艺于层间介电层上形成多层金属间介电层与镶嵌其中的金属导线，之后完全去除基底12的第一半导体层18并暴露出绝缘层20底部与第一接触插塞68底部，然后再黏接另一片已制作完成的基底或半导体晶片至绝缘层20底部并通过第一接触插塞68来进行两片基底的连接。至此即完成本发明较佳实施例的一半导体元件的制作。
此外，依据本发明一实施例，又可对前述实施例中于第二区域16用来制作贯穿整个基底12的背面(backside)接触插塞制作工艺的部分略为调整并应用至硅穿导孔(through-silicon via,TSV)的制作。举例来说，本发明可于图2形成第一接触洞58时将第一接触洞58向下深入部分第一半导体层18内但不贯穿第一半导体层18，然后迨图3至图6的制作工艺将第一接触洞58填满导电层后再以平坦化方式仅去除部分第一半导体层18直到暴露出第一接触插塞68底部。以最终结构而言，部分第一接触插塞68底部的第一部分72佳镶嵌于第一半导体层18内而非如前述实施例般切齐绝缘层20底部，此实施例也属本发明所涵盖的范围。
请再参照图6，图6为本发明较佳实施例的一半导体元件的结构示意图。如图6所示，半导体元件主要包含一基底12、一第一区域14与第二区域16定义于基底12上、一主动元件26设于基底12上、一层间介电层46设于主动元件26上、一第一接触插塞68设于第二区域16的层间介电层46与基底12内以及一第二接触插塞70设于第一区域14的层间介电层46内并电连接主动元件26。
其中基底12较佳为一由硅覆绝缘基底并包含一第一半导体层18、一绝缘层20以及一第二半导体层22，主动元件26则包含一栅极结构28设于第二半导体层22上以及一源极/漏极区域36设于栅极结构28两侧的第二半导体层22内。
从细部来看，第一接触插塞68包含一第一部分72设于绝缘层20与第二半导体层22或浅沟隔离24内以及一第二部分74设于层间介电层46内，其中第二部分74的宽度较佳大于第一部分72的宽度、第一部分72的宽度较佳大于第二接触插塞70的宽度、第二部分74的宽度大于第二接触插塞70的宽度以及第二部分74的上表面切齐第二接触插塞70与层间介电层46上表面。
另外基底12上有设有接触洞刻蚀停止层44设于栅极结构28与基底12上，其中接触洞刻蚀停止层44的侧壁直接接触第一接触插塞68的第一部分72且接触洞刻蚀停止层44侧壁较佳切齐浅沟隔离24、绝缘层20以及第一半导体层18侧壁。依据本发明的一实施例，由浅沟隔离24或第二半导体层22上表面至层间介电层46上表面的距离约为2000埃至3000埃，而由绝缘层20上表面至层间介电层46上表面的距离约为5000埃。
请继续参照图7，图7为本发明一实施例的一半导体元件的结构示意图。如图7所示，相较于前述实施例是于整片接触洞刻蚀停止层44上覆盖层间介电层46，本发明于图1形成接触洞刻蚀停止层44之后可搭配金属硅化物制作工艺预先去除位于第二区域16的部分接触洞刻蚀停止层44，如此于图2去除部分掩模层48、部分层间介电层46、部分浅沟隔离24以及部分绝缘层20形成第一接触洞58时便不会去除到任何接触洞刻蚀停止层44，或是接触洞刻蚀停止层44侧壁便会完全覆盖于层间介电层46内而不会如图2般暴露于第一接触洞58。之后可比照图3至图6的制作工艺完成第一接触插塞68与第二接触插塞70的制作。由于接触洞刻蚀停止层44在形成层间介电层46之前便已断开或不设在第二区域16，后续所形成的第一接触插塞68，包括第一接触插塞68的第一部分72与第二部分74便不会直接接触到接触洞刻蚀停止层44，此实施例也属本发明所涵盖的范围。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (18)

1.一种制作半导体元件的方法，包含：
提供一基底，该基底包含第一半导体层、绝缘层以及第二半导体层；
形成一主动元件于该基底上；
形成一层间介电层于该基底及该主动元件上；
形成一掩模层于该层间介电层上；
在去除部分该掩模层、部分该层间介电层以及部分该绝缘层以形成一第一接触洞之后去除该掩模层的一侧壁部分；
形成一图案化掩模于该掩模层上并填入该第一接触洞；以及
去除部分该掩模层及部分该层间介电层以形成一第二接触洞暴露部分该主动元件。
2.如权利要求1所述的方法，其中该主动元件包含：
栅极结构设于该第二半导体层上；以及
源极/漏极区域设于该栅极结构两侧以及该第二半导体层内。
3.如权利要求2所述的方法，另包含形成一浅沟隔离环绕该源极/漏极区域。
4.如权利要求3所述的方法，另包含去除部分该掩模层、部分该层间介电层、部分该浅沟隔离以及部分该绝缘层以形成该第一接触洞。
5.如权利要求3所述的方法，另包含：
形成一接触洞刻蚀停止层于该第二半导体层及该栅极结构上；
形成该层间介电层于该接触洞刻蚀停止层上；
形成该掩模层于该层间介电层上；以及
去除部分该掩模层、部分该层间介电层、部分该接触洞刻蚀停止层、部分该浅沟隔离以及部分该绝缘层以形成该第一接触洞。
6.如权利要求3所述的方法，另包含：
形成一接触洞刻蚀停止层于该第二半导体层及该栅极结构上；
去除部分该接触洞刻蚀停止层；
形成该层间介电层于该接触洞刻蚀停止层上并接触该接触洞刻蚀停止层及该浅沟隔离；
形成该掩模层于该层间介电层上；以及
去除部分该掩模层、部分该层间介电层、部分该浅沟隔离以及部分该绝缘层以形成该第一接触洞。
7.如权利要求1所述的方法，另包含：
进行一第一刻蚀制作工艺并利用该图案化掩模为掩模同时去除部分该掩模层及去除该图案化掩模；以及
进行一第二刻蚀制作工艺去除部分该层间介电层以形成该第二接触洞并同时扩大该层间介电层中的该第一接触洞。
8.如权利要求1所述的方法，另包含：
形成一导电层于该第一接触洞及该第二接触洞内；以及
去除部分该导电层以于该层间介电层及该基底中形成一第一接触插塞以及于该层间介电层中形成一第二接触插塞，其中该第一接触插塞具有一第一部分设于该绝缘层及该第二半导体层内以及一第二部分设于该层间介电层内。
9.如权利要求8所述的方法，其中该第二部分的宽度大于该第一部分的宽度。
10.如权利要求8所述的方法，其中该第一部分的宽度大于该第二接触插塞的宽度。
11.如权利要求1所述的方法，其中该掩模层包含：
非晶碳膜；以及
介电抗反射层设于该非晶碳膜上。
12.一种半导体元件，包含：
基底，该基底包含第一半导体层、绝缘层以及第二半导体层；
主动元件，设于该基底上；
浅沟隔离，环绕该主动元件；
层间介电层，设于该主动元件上；
第一接触插塞，设于该主动元件旁，该第一接触插塞包含：
第一部分，设于该绝缘层及该第二半导体层内并直接接触该浅沟隔离；以及
第二部分，设于该层间介电层内，该第二部分的宽度大于该第一部分的宽度；
第二接触插塞，设于该层间介电层内并电连接该主动元件；以及
接触洞刻蚀停止层，设于该主动元件及该基底上，其中该接触洞刻蚀停止层直接接触该第一接触插塞的该第一部分及该第二部分。
13.如权利要求12所述的半导体元件，其中该主动元件包含：
栅极结构，设于该第二半导体层上；以及
源极/漏极区域，设于该栅极结构两侧以及该第二半导体层内。
14.如权利要求13所述的半导体元件，其中，所述浅沟隔离环绕该源极/漏极区域。
15.如权利要求13所述的半导体元件，其中，所述接触洞刻蚀停止层设于该栅极结构及该基底上。
16.如权利要求12所述的半导体元件，其中该第一部分的宽度大于该第二接触插塞的宽度。
17.如权利要求12所述的半导体元件，其中该第二部分的宽度大于该第二接触插塞的宽度。
18.如权利要求12所述的半导体元件，其中该第二部分的上表面切齐该第二接触插塞的上表面。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108257910B (zh) * 2016-12-29 2019-08-06 联华电子股份有限公司 浅沟槽隔离沟槽的制作方法
CN110504240B (zh) 2018-05-16 2021-08-13 联华电子股份有限公司 半导体元件及其制造方法
US20200105646A1 (en) * 2018-10-01 2020-04-02 Nanya Technology Corporation Semiconductor structure having through silicon via structure and method for forming the same
CN109524300B (zh) * 2018-11-28 2021-08-03 上海华力微电子有限公司 一种刻蚀方法及半导体器件
US20200194459A1 (en) * 2018-12-18 2020-06-18 Vanguard International Semiconductor Corporation Semiconductor devices and methods for fabricating the same
CN111816605A (zh) * 2019-04-10 2020-10-23 联华电子股份有限公司 半导体元件及其制作方法
CN111969104B (zh) * 2019-05-20 2023-09-12 联华电子股份有限公司 半导体元件及其制作方法
CN113594087B (zh) * 2020-04-30 2023-08-15 联华电子股份有限公司 半导体元件及其制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1457220A (zh) * 2002-06-03 2003-11-19 Lg.菲利浦Lcd株式会社 有源矩阵型有机电致发光显示装置及其制造方法
JP2007227599A (ja) * 2006-02-23 2007-09-06 Seiko Epson Corp 半導体素子の製造方法及び半導体素子
US9455187B1 (en) * 2015-06-18 2016-09-27 International Business Machines Corporation Backside device contact

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10054109C2 (de) * 2000-10-31 2003-07-10 Advanced Micro Devices Inc Verfahren zum Bilden eines Substratkontakts in einem Feldeffekttransistor, der über einer vergrabenen Isolierschicht gebildet ist
US6498057B1 (en) * 2002-03-07 2002-12-24 International Business Machines Corporation Method for implementing SOI transistor source connections using buried dual rail distribution
DE10260616B3 (de) * 2002-12-23 2004-09-02 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Simultanen Bildung von Bauelementenkontakten und Rückseitenkontakten auf Wafern mit einer vergrabenen Isolatorschicht
KR20050049003A (ko) * 2003-11-20 2005-05-25 삼성전자주식회사 이중 개구부를 갖는 반도체 소자의 제조 방법
US7064078B2 (en) 2004-01-30 2006-06-20 Applied Materials Techniques for the use of amorphous carbon (APF) for various etch and litho integration scheme
US9236383B2 (en) * 2004-04-27 2016-01-12 Micron Technology, Inc. Method and apparatus for fabricating a memory device with a dielectric etch stop layer
US20070082477A1 (en) * 2005-10-06 2007-04-12 Applied Materials, Inc. Integrated circuit fabricating techniques employing sacrificial liners
US20110260248A1 (en) * 2010-04-27 2011-10-27 Peter Smeys SOI Wafer and Method of Forming the SOI Wafer with Through the Wafer Contacts and Trench Based Interconnect Structures that Electrically Connect the Through the Wafer Contacts
US9006072B2 (en) * 2013-03-14 2015-04-14 United Microelectronics Corp. Method of forming metal silicide layer

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1457220A (zh) * 2002-06-03 2003-11-19 Lg.菲利浦Lcd株式会社 有源矩阵型有机电致发光显示装置及其制造方法
JP2007227599A (ja) * 2006-02-23 2007-09-06 Seiko Epson Corp 半導体素子の製造方法及び半導体素子
US9455187B1 (en) * 2015-06-18 2016-09-27 International Business Machines Corporation Backside device contact

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