KR20050049003A - 이중 개구부를 갖는 반도체 소자의 제조 방법 - Google Patents

이중 개구부를 갖는 반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR20050049003A
KR20050049003A KR1020030082766A KR20030082766A KR20050049003A KR 20050049003 A KR20050049003 A KR 20050049003A KR 1020030082766 A KR1020030082766 A KR 1020030082766A KR 20030082766 A KR20030082766 A KR 20030082766A KR 20050049003 A KR20050049003 A KR 20050049003A
Authority
KR
South Korea
Prior art keywords
film
mask
pattern
layer
opening
Prior art date
Application number
KR1020030082766A
Other languages
English (en)
Inventor
이경우
신홍재
김재학
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020030082766A priority Critical patent/KR20050049003A/ko
Publication of KR20050049003A publication Critical patent/KR20050049003A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

이중 개구부를 구비하는 반도체 소자의 제조 방법을 제공한다. 이 방법은, 반도체 기판을 덮는 층간절연막 내에 개구부를 형성하는 것을 포함한다. 상기 층간절연막 상에 무기물막을 형성하여 상기 개구부를 채운다. 상기 무기물막 상에 유기물막 및 마스크막을 차례로 형성한다. 상기 마스크막 상에, 상기 개구부와 중첩되며 상기 개구부 보다 큰 확장 개구부를 갖는 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴을 식각마스크로 상기 마스크막을 패터닝하여 제1 마스크 패턴을 형성한다. 상기 포토레지스트 패턴을 제거하면서 상기 제1 마스크 패턴 사이에 노출된 상기 유기물막을 제거하여, 상기 제1 마스크 패턴 하부의 상기 유기물막으로 이루어지는 제2 마스크 패턴을 형성한다. 상기 제2 마스크 패턴 형성 후 노출된 상기 층간절연막 및 상기 무기물막을 패터닝하여 상기 개구부의 상부영역을 확장시키면서 상기 제1 마스크 패턴을 제거하고, 상기 개구부의 내부 및 상기 제2 마스크 패턴 하부에 잔류하는 상기 무기물막으로 이루어지는 보호패턴들을 얻는다. 상기 제2 마스크 패턴 및 상기 보호패턴들을 제거한다.

Description

이중 개구부를 갖는 반도체 소자의 제조 방법{Method of a semiconductor device having dual openings}
본 발명은 반도체 소자 제조 방법에 관한 것으로서, 보다 상세하게는 이중 개구부를 구비하는 반도체 소자의 제조 방법에 관한 것이다.
고집적 반도체 소자는 다층 구조의 금속배선을 이용하여 상, 하층간의 소자를 연결한다. 금속막은 절연막에 대해 상대적으로 식각이 어렵기 때문에, 금속막을 패터닝하기 위하여 듀얼 다마신(dual damascene) 방법이 이용되고 있다.
도 1a 내지 도 1h는 종래 기술에 따른 듀얼 다마신 방법을 보이는 단면도들이다.
도 1a를 참조하면, 금속배선간 절연막(12)에 의해 절연되는 하부 금속배선(11)을 갖는 반도체 기판(10)을 마련한다. 이어서, 상기 하부 금속배선(11) 및 금속배선간 절연막(12) 상에 식각정지막(13) 및 금속배선간 절연막(14)을 적층한다.
도 1b를 참조하면, 상기 금속배선간 절연막(14) 상에 포토레지스트 패턴(PR1)을 형성한다. 이어서, 상기 포토레지스트 패턴(PR1)을 식각마스크로 상기 금속배선간 절연막(14)을 패터닝하여 상기 금속배선간 절연막(14) 내에 개구부(14a)를 형성한다. 상기 개구부(14a)는 예비 트렌치(14b)와 상기 예비 트렌치(14b)로부터 연장된 비아홀(14c)을 포함한다.
도 1c를 참조하면, 상기 금속배선간 절연막(14) 상에 SOG막(spin on glass layer, 15)을 형성하여 상기 개구부(14a)를 채운다. 이어서, SOG막(15) 상에 포토레지스트 패턴(PR2)을 형성한다.
도 1d를 참조하면, 상기 포토레지스트 패턴(PR2)을 식각마스크로 상기 SOG막(15) 및 상기 금속배선간 절연막(14)을 패터닝한다. 이에 따라, 상기 금속배선간 절연막(14) 내에 상기 예비 트렌치(14b)로부터 확장된 트렌치(14d)가 형성된다. 상기 패터닝에 따라, 상기 비아홀(14c) 내부 및 상기 금속배선간 절연막(14) 상부에 SOG막들(15a, 15b)이 잔류된다.
도 1e를 참조하면, 상기 포토레지스트 패턴(PR2)을 제거한다. 상기 포토레지스트 패턴(PR2)은 플라즈마 에싱(plasma ashing)을 이용하여 제거한다. 이러한 플라즈마 에싱 과정에서 상기 SOG막들(15a, 15b) 표면의 경화(H)가 발생한다.
도 1f를 참조하면, 상기 비아홀(14c) 내부 및 상기 금속배선간 절연막(14) 상부에 잔류하는 SOG막들(15a, 15b)을 제거한다.
도 1g를 참조하면, 상기 비아홀(14c) 저면의 상기 식각정지막(13)을 제거하여 하부 금속배선(11)을 노출시킨다. 이때, 트렌치(14d)와 비아홀(14c) 경계의 금속배선간 절연막(14)의 첨점이 제거되어 경사(S)가 형성될 수도 있다. 이어서, 상기 반도체 기판(10) 상에 금속막(17)을 형성하여 상기 비아홀(14c) 및 상기 트렌치(14d)를 채운다.
도 1h를 참조하면, 상기 금속배선간 절연막(14)의 표면이 노출될 때까지 상기 금속막(17)을 연마하여 상기 비아홀(14c) 및 상기 트렌치(14d) 내에 상기 하부 금속배선(12)과 연결되는 상부 금속배선(17a)을 형성한다.
이와 같이 듀얼 다마신 방법은 비아홀(14c) 및 트렌치(14d)로 이루어지는 이중 개구부를 형성한다.
전술한 바와 같이 이루어지는 종래 듀얼 다마신 방법은, 포토레지스트 패턴(PR)의 식각 내성이 취약한 점을 보완하고, 포토리소그래피 공정의 초점심도(depth of focus)를 향상시키며 식각정지막의 조기 오픈을 방지하기 위하여 SOG막을 형성한다. 그러나, 플라즈마 에싱을 이용한 포토레지스트 패턴 제거 과정에서 SOG막들(15a, 15b)의 표면이 경화되어 SOG막들(15a, 15b)이 완전하게 제거되지 않는 문제점이 있다. 특히, 도 1c와 같은 공정 단계에서 포토리소그래피 공정의 오류가 발생할 경우 원하는 포토레지스트 패턴(PR2)이 얻어질 때까지 포토레지스트 패턴의 형성 및 제거가 반복적으로 진행된다. 이때, 포토레지스트 패턴의 제거를 위해 실시되는 플라즈마 에싱에 의해서도 SOG막(15) 표면의 경화가 발생되어 SOG막의 완벽한 제거가 어려운 단점이 있다.
한편, 반도체 소자의 집적도가 증가함에 따라, 포토리소그래피 공정에 있어서 미세 패턴의 형성이 필수적이다. 더욱이 1기가(giga) 비트급 이상의 소자에서는 서브 쿼터 마이크론 크기 이하의 패턴을 형성해야한다. 즉, 전술한 종래 듀얼 다마신 방법에서 상기 비아홀 및 트렌치의 폭이 보다 감소할 경우, 종래의 KrF 엑시머 레이저(248nm)보다 단파장인 ArF 엑시머 레이저(193nm)를 노광원으로 사용하여 포토리소그래피 공정을 진행하여야 한다.
일반적으로, 식각마스크로 이용되는 포토레지스트는 건식 식각 내성이 커야한다. 그러나 ArF 엑시머 레이저용 포토레지스트를 이루는 3원 중합체 즉, 메틸 메타아크릴산 에스테르(methyl methacrylate), t-부틸 메타아크릴산 에스테르(t-butyl methacrylate) 및 메타아크릴산(methacrylic acid) 모노머는 식각에 대한 내성이 매우 약한 단점이 있다.
따라서, ArF 엑시머 레이저용 포토레지스트를 이용한 패터닝을 실시하되 식각 내성을 보완할 수 있는 방법이 필요한 실정이다.
도 2a 내지 도 2d는 또 다른 종래 기술에 따른 듀얼 다마신 방법을 보이는 단면도들이다.
도 2a를 참조하면, 개구부(14a)를 갖는 금속배선간 절연막(14) 상에 SOP막(spin on polymer, 21)을 형성하여 상기 개구부(14a)를 채운다. 이어서, SOP막(21) 상에 산화막(22)을 형성한다. 상기 산화막(22) 상에 포토레지스트 패턴(PR2)을 형성한다. 상기 포토레지스트 패턴(PR2)은 ArF 엑시머 레이저용 포토레지스트로 형성할 수 있다.
도 2b를 참조하면, 상기 포토레지스트 패턴(PR2)을 식각마스크로 상기 산화막(22)을 패터닝하여 산화막 패턴(22a)을 형성한다. 이어서, 상기 포토레지스트 패턴(PR2)을 제거한다. 이때, 상기 산화막 패턴(22a)으로 덮이지 않은 상기 SOP막(21)은 일부 제거된다. 이에 따라, 상기 개구부(14a)의 내부 및 상기 산화막 패턴(22a)의 하부에 SOP막들(21a, 21b)이 잔류된다. 상기 SOP막(21a)은 상기 개구부(14a)의 비아홀(14c) 내부에 잔류하거나 또는 예비 트렌치(14b)의 일부에까지 잔류될 수도 있다.
도 2c를 참조하면, 상기 산화막 패턴(22a) 및 상기 산화막 패턴(22a) 하부에 잔류하는 SOP막(21b)을 식각마스크로 상기 금속배선간 절연막(14)을 패터닝하여 상기 금속배선간 절연막(14) 내에 트렌치(14d)를 형성한다.
도 2d를 참조하면, 상기 SOP막들(21a, 21b)을 제거한다.
이후, 도 1g 내지 도 1h에 보이는 바와 같이 식각정지막 제거, 금속막 형성 및 연마 공정들을 진행한다.
전술한 바와 같이 이루어지는 종래 기술은 SOP막 이용함으로써 ArF 엑시머 레이저용 포토레지스트의 약한 식각내성을 보완할 수 있다. 그러나, SOP는 식각과정에서 제거하기 어려운 하드 폴리머(hard polymer)를 발생시키는 문제점이 있다. 하드 폴리머(hard polymer)의 발생을 방지하기 위해서는 상기 SOP막(21a)을 상기 예비 트렌치(14b) 보다 낮은 높이에 잔류시켜 식각 공정에서 SOP막(21a), 식각제 및 금속배선간 절연막(14)으로부터 발생되는 식각물 사이의 반응을 억제시켜야 한다. 도 2d는 상기 비아홀(14b) 내에 잔류하는 SOP막(21a)으로부터 기인된 하드 폴리머(27)을 보이고 있다. 상기 하드 폴리머(27)는 비아홀(14b) 입구에 펜스(fence) 형태로 잔류하여 소자의 신뢰성 및 수율 향상에 영향을 미친다. 아울러, 상기 금속배선간 절연막(14) 상에 존재하는 SOP막(21b)을 제거하기 위한 플라즈마 에싱 공정 중에서도 하드 폴리머가 발생할 가능성이 높다. 따라서, 비아홀(14b) 내의 SOP막(21a)의 높이를 조절하는 것만으로는 하드 폴리머의 발생에 따른 문제점을 해결하기 어렵다.
본 발명이 이루고자 하는 기술적 과제는, 이중 개구부를 구비하는 반도체 소자의 제조 방법을 제공하는데 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 실시예들은 반도체 소자의 제조 방법을 제공한다. 이 방법은, 반도체 기판을 덮는 층간절연막 내에 개구부를 형성하는 것을 포함한다. 상기 층간절연막 상에 무기물막을 형성하여 상기 개구부를 채운다. 상기 무기물막 상에 유기물막 및 마스크막을 차례로 형성한다. 상기 마스크막 상에, 상기 개구부와 중첩되며 상기 개구부 보다 큰 확장 개구부를 갖는 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴을 식각마스크로 상기 마스크막을 패터닝하여 제1 마스크 패턴을 형성한다. 상기 포토레지스트 패턴을 제거하면서 상기 제1 마스크 패턴 사이에 노출된 상기 유기물막을 제거하여, 상기 제1 마스크 패턴 하부의 상기 유기물막으로 이루어지는 제2 마스크 패턴을 형성한다. 상기 제2 마스크 패턴 형성 후 노출된 상기 층간절연막 및 상기 무기물막을 패터닝하여 상기 개구부의 상부영역을 확장시키면서 상기 제1 마스크 패턴을 제거하고, 상기 개구부의 내부 및 상기 제2 마스크 패턴 하부에 잔류하는 상기 무기물막으로 이루어지는 보호패턴들을 얻는다. 상기 제2 마스크 패턴 및 상기 보호패턴들을 제거한다.
또한 이 방법은, 하부 금속배선을 갖는 반도체 기판을 마련하는 것을 포함한다. 상기 하부 금속배선 상에 식각정지막 및 층간절연막을 차례로 형성한다. 상기 층간절연막을 패터닝하여 상기 층간절연막 내에 예비 트렌치 및 상기 예비 트렌치로부터 연장되는 비아홀을 형성한다. 상기 층간절연막에 무기물막을 형성하여 상기 예비 트렌치 및 상기 비아홀을 채운다. 상기 무기물막 상에 유기물막 및 마스크막을 차례로 형성한다. 상기 마스크막 상에 상기 예비 트렌치와 중첩되며 상기 예비 트렌치 보다 큰 개구부를 갖는 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴을 식각마스크로 상기 마스크막을 패터닝하여 제1 마스크 패턴을 형성한다. 상기 포토레지스트 패턴을 제거하면서 상기 제1 마스크 패턴 사이에 노출된 상기 유기물막을 제거하여, 상기 제1 마스크 패턴 하부의 상기 유기물막으로 이루어지는 제2 마스크 패턴을 형성한다. 상기 제2 마스크 패턴 형성 후 노출된 상기 층간절연막 및 상기 무기물막을 패터닝하여 상기 층간절연막 내에 상기 예비 트렌치로부터 확장된 트렌치를 형성하면서 상기 제1 마스크 패턴을 제거하고, 상기 비아홀의 내부 및 상기 제2 마스크 패턴 하부에 잔류하는 상기 무기물막으로 이루어지는 보호패턴들을 얻는다. 상기 제2 마스크 패턴 및 상기 보호막 패턴을 제거한다. 상기 반도체 기판 상에 금속막을 형성하여 상기 비아홀 및 상기 트렌치를 채운다. 상기 층간절연막의 표면이 노출될 때까지 상기 금속막을 연마하여 상부 금속배선을 형성한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 층 및 영역의 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 듀얼 다마신 공정 방법을 보이는 단면도들이다.
도 3a를 참조하면, 금속배선간 절연막(32)에 의해 절연되는 하부 금속배선(31)을 갖는 반도체 기판(30)을 마련한다. 이어서, 상기 하부 금속배선(31) 및 금속배선간 절연막(32) 상에 식각정지막(33), 금속배선간 절연막(34) 및 캡핑막(35)을 차례로 적층한다. 상기 캡핑막(35) 및 상기 금속배선간 절연막(34)을 패터닝하여 금속배선간 절연막(34) 내에 개구부(34a)를 형성한다. 상기 개구부(34a)는 예비 트렌치(34b)와 상기 예비 트렌치(34b)로부터 연장된 비아홀(34c)을 포함한다. 상기 금속배선간 절연막(34) 상에 무기물막 예로서, SOG막(spin on glass layer, 36)을 형성하여 상기 개구부(34a)를 채운다. 상기 SOG막(36) 상에 SOP막(spin on polymer layer, 37) 및 마스크막(38)을 형성한다. 상기 마스크막(38) 상에 포토레지스트 패턴(PR)을 형성한다.
상기 식각정지막(33)은 SiN(질화막), SiC(탄화막) 또는 SiCN(질화탄화막)으로 형성할 수 있다. 상기 금속배선간 절연막(34)은 SiO2계 저유전 물질로 형성할 수 있다. 또한, 상기 캡핑막(35)은 상기 금속배선간 절연막(34)을 보호하기 위한 것으로서 SiO2, SiON, SiC 또는 SiN으로 형성할 수 있다. 경우에 따라, 상기 캡핑막(35)의 형성은 생략될 수 있다. 상기 SOP막(37)은 감광제(photosensitive material)를 포함하지 않는 중합체로 형성하는 것이 바람직하다. 상기 마스크막(38)은 상기 SOP막(37)을 보호하기 위하여 형성한다. 상기 마스크막(38)은 SiO2, SiC, SiCN 또는 SiN으로 형성할 수 있다. 상기 포토레지스트 패턴(PR)은 ArF 엑시머 레이저용 포토레지스트로 형성할 수도 있다. 이 경우 상기 캡핑막(35) 상에 CH-계열의 물질로 반사방지막(도시하지 않음)을 형성할 수도 있다.
도 3b를 참조하면, 상기 포토레지스트 패턴(PR)을 식각마스크로, 상기 마스크막(38)을 패터닝하여 제1 마스크 패턴(38a)을 형성한다. 이어서, 상기 포토레지스트 패턴(PR)을 제거한다. 상기 포토레지스트 패턴(PR)을 제거하는 과정에서, 상기 제1 마스크 패턴(38a)으로 덮이지 않은 상기 SOP막(37)의 일부가 제거된다. 이에 따라, 상기 제1 마스크 패턴(38a) 하부에 상기 SOP막(37)이 잔류하여 제2 마스크 패턴(37a)이 형성된다. 한편, 상기 포토레지스트 패턴(PR)의 제거과정에서 상기 SOG막(35)은 노출되어 있지 않으므로 플라즈마 에싱에 의한 SOG막(35)의 경화는 발생하지 않는다.
도 3c를 참조하면, 상기 제1 마스크 패턴(38a) 및 제2 마스크 패턴(37a)을 식각마스크로 상기 SOG막(36) 및 상기 금속배선간 절연막(34)을 패터닝한다. 이에 따라, 상기 금속배선간 절연막(34) 내에 상기 예비 트렌치(34b)로부터 확장된 트렌치(34d)가 형성된다. 또한, 상기 패터닝에 따라, 상기 비아홀(34c) 내부 및 상기 SOP막(37a) 하부에 SOG막들(36a, 36b)이 잔류된다. 전술한 상기 SOG막(36) 및 금속배선간 절연막(34)을 패터닝하는 과정에서 식각부산물인 하드 폴리머(hard polymer, P)가 발생하여 SOP막(37a) 상에 부착된다.
상기 SOG막(36a)은 상기 식각정지막(33)의 노출을 방지하는 보호패턴으로서 역할한다. 상기 SOG막(36b)은 상기 제2 마스크 패턴(37a)으로부터 유발되는 하드 폴리머에 의한 결함을 방지하는 보호패턴으로 역할한다.
한편, 얇은 제1 마스크 패턴(38a)은 상기 금속배선간 절연막(34)을 패터닝하는 과정에서 제거되어 제2 마스크 패턴(37a)만이 마스크로서 역할할 수도 있다.
도 3d를 참조하면, 제2 마스크 패턴(37a), 하드폴리머(P) 및 SOG막들(36a, 36b)을 제거한다. 이때, 상기 SOG막들(36a, 36b)을 제거하면서 제2 마스크 패턴(37a) 및 하드 폴리머(P)도 함께 제거할 수도 있다. 또는 플라즈마 에싱(plasma ashing) 공정을 실시하여 SOP막(37a)을 먼저 제거한 다음, SOG막들(36a, 36b)과 함께 하드 폴리머(P)를 제거할 수도 있다.
도 3e를 참조하면, 상기 비아홀(34c) 저면의 상기 식각정지막(33)을 제거하여 하부 금속배선(31)을 노출시킨다. 이때, 트렌치(34d)와 비아홀(34c) 경계의 금속배선간 절연막(34)의 첨점이 제거되어 경사(S)가 형성될 수도 있다. 이어서, 상기 반도체 기판(30) 상에 금속막(39)을 형성하여 상기 비아홀(34c) 및 상기 트렌치(34d)를 채운다.
도 3f를 참조하면, 연마공정으로 상기 금속배선간 절연막(34)의 표면이 노출될 때까지 상기 금속막(39) 및 캡핑막(35)을 제거하여 상기 비아홀(34c) 및 상기 트렌치(34d) 내에 상기 하부 금속배선(32)과 연결되는 상부 금속배선(39a)을 형성한다.
전술한 본 발명의 실시예에서는 이중 개구부를 형성하는 듀얼 다마신 방법을 이용하여 금속배선을 형성하는 방법을 설명하였다. 그러나, 본 발명은 이중 개구부를 갖는 모든 반도체 소자 제조 공정에 적용될 수 있다.
전술한 바와 같이 이루어지는 본 발명은 포토레지스트 패턴 제거 과정에서 SOG막이 노출되어 있지 않으므로 플라즈마 에싱에 의한 SOG막의 경화를 방지할 수 있다. 또한, 포토레지스트 패턴을 식각마스크로 이용하지 않음으로써 ArF 엑시머 레이저용 포토레지스트의 식각내성이 취약한 문제점을 극복할 수 있다. 아울러, 듀얼 다마신 공정에서 SOP막 이용시 발생하는 하드 폴리머를 효과적으로 제거할 수 있어 소자의 신뢰성 및 수율 저하를 방지할 수 있다.
도 1a 내지 도 1h는 종래 기술에 따른 듀얼 다마신 방법을 보이는 단면도들이다.
도 2a 내지 도 2d는 또 다른 종래 기술에 따른 듀얼 다마신 방법을 보이는 단면도들이다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 듀얼 다마신 방법을 보이는 단면도들이다.
* 도면의 주요 부분에 대한 도면 부호의 설명 *
30: 반도체 기판 31: 하부 금속배선
32, 34: 금속배선간 절연막 33: 식각정지막
35: 캡핑막 36: SOG(spin on glass)막
37: SOP(spin on polymer)막 39: 금속막
39a: 상부 금속배선

Claims (7)

  1. 반도체 기판을 덮는 층간절연막 내에 개구부를 형성하고,
    상기 층간절연막 상에 무기물막을 형성하여 상기 개구부를 채우고,
    상기 무기물막 상에 유기물막 및 마스크막을 차례로 형성하고,
    상기 마스크막 상에, 상기 개구부와 중첩되며 상기 개구부 보다 큰 확장 개구부를 갖는 포토레지스트 패턴을 형성하고,
    상기 포토레지스트 패턴을 식각마스크로 상기 마스크막을 패터닝하여 제1 마스크 패턴을 형성하고,
    상기 포토레지스트 패턴을 제거하면서 상기 제1 마스크 패턴 사이에 노출된 상기 유기물막을 제거하여, 상기 제1 마스크 패턴 하부의 상기 유기물막으로 이루어지는 제2 마스크 패턴을 형성하고,
    상기 제2 마스크 패턴 형성 후 노출된 상기 층간절연막 및 상기 무기물막을 패터닝하여 상기 개구부의 상부영역을 확장시키면서 상기 제1 마스크 패턴을 제거하고, 상기 개구부의 내부 및 상기 제2 마스크 패턴 하부에 잔류하는 상기 무기물막으로 이루어지는 보호패턴들을 얻고,
    상기 제2 마스크 패턴 및 상기 보호패턴들을 제거하는 반도체 소자 제조 방법.
  2. 하부 금속배선을 갖는 반도체 기판을 마련하고,
    상기 하부 금속배선 상에 식각정지막 및 층간절연막을 차례로 형성하고,
    상기 층간절연막을 패터닝하여 상기 층간절연막 내에 예비 트렌치 및 상기 예비 트렌치로부터 연장되는 비아홀을 형성하고,
    상기 층간절연막에 무기물막을 형성하여 상기 예비 트렌치 및 상기 비아홀을 채우고,
    상기 무기물막 상에 유기물막 및 마스크막을 차례로 형성하고,
    상기 마스크막 상에 상기 예비 트렌치와 중첩되며 상기 예비 트렌치 보다 큰 개구부를 갖는 포토레지스트 패턴을 형성하고,
    상기 포토레지스트 패턴을 식각마스크로 상기 마스크막을 패터닝하여 제1 마스크 패턴을 형성하고,
    상기 포토레지스트 패턴을 제거하면서 상기 제1 마스크 패턴 사이에 노출된 상기 유기물막을 제거하여, 상기 제1 마스크 패턴 하부의 상기 유기물막으로 이루어지는 제2 마스크 패턴을 형성하고,
    상기 제2 마스크 패턴 형성 후 노출된 상기 층간절연막 및 상기 무기물막을 패터닝하여 상기 층간절연막 내에 상기 예비 트렌치로부터 확장된 트렌치를 형성하면서 상기 제1 마스크 패턴을 제거하고, 상기 비아홀의 내부 및 상기 제2 마스크 패턴 하부에 잔류하는 상기 무기물막으로 이루어지는 보호패턴들을 얻고,
    상기 제2 마스크 패턴 및 상기 보호막 패턴을 제거하고,
    상기 반도체 기판 상에 금속막을 형성하여 상기 비아홀 및 상기 트렌치를 채우고,
    상기 층간절연막의 표면이 노출될 때까지 상기 금속막을 연마하여 상부 금속배선을 형성하는 반도체 소자 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 유기물막은 SOP로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제 3 항에 있어서,
    상기 무기물막은 SOG로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 제 3 항에 있어서,
    상기 마스크막은 산화막 또는 질화막으로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 제 3 항에 있어서,
    상기 포토레지스트 패턴은 ArF 엑시머 레이저용 포토레지스트로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 제 3 항에 있어서,
    상기 제2 마스크 패턴 및 상기 보호막 패턴을 동시에 제거하는 것을 특징으로 하는 반도체 소자 제조 방법.
KR1020030082766A 2003-11-20 2003-11-20 이중 개구부를 갖는 반도체 소자의 제조 방법 KR20050049003A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030082766A KR20050049003A (ko) 2003-11-20 2003-11-20 이중 개구부를 갖는 반도체 소자의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030082766A KR20050049003A (ko) 2003-11-20 2003-11-20 이중 개구부를 갖는 반도체 소자의 제조 방법

Publications (1)

Publication Number Publication Date
KR20050049003A true KR20050049003A (ko) 2005-05-25

Family

ID=37247593

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030082766A KR20050049003A (ko) 2003-11-20 2003-11-20 이중 개구부를 갖는 반도체 소자의 제조 방법

Country Status (1)

Country Link
KR (1) KR20050049003A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7365025B2 (en) 2006-02-06 2008-04-29 Samsung Electronics Co., Ltd. Methods of forming dual-damascene interconnect structures on semiconductor substrates using multiple planarization layers having different porosity characteristics
CN113658868A (zh) * 2016-12-15 2021-11-16 联华电子股份有限公司 半导体元件及其制作方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7365025B2 (en) 2006-02-06 2008-04-29 Samsung Electronics Co., Ltd. Methods of forming dual-damascene interconnect structures on semiconductor substrates using multiple planarization layers having different porosity characteristics
CN113658868A (zh) * 2016-12-15 2021-11-16 联华电子股份有限公司 半导体元件及其制作方法
CN113658868B (zh) * 2016-12-15 2023-08-08 联华电子股份有限公司 半导体元件及其制作方法

Similar Documents

Publication Publication Date Title
KR100690881B1 (ko) 미세 전자 소자의 듀얼 다마신 배선의 제조 방법 및 이에의해 제조된 듀얼 다마신 배선을 구비하는 미세 전자 소자
KR100583957B1 (ko) 희생금속산화막을 채택하여 이중다마신 금속배선을형성하는 방법
KR100745986B1 (ko) 다공 생성 물질을 포함하는 충전재를 사용하는 미세 전자소자의 듀얼 다마신 배선의 제조 방법
KR100321571B1 (ko) 다중층배선을갖는반도체장치의제조방법
US7323407B2 (en) Method of fabricating dual damascene interconnections of microelectronic device using diffusion barrier layer against base material
US7157366B2 (en) Method of forming metal interconnection layer of semiconductor device
US6927495B2 (en) Semiconductor device and method of manufacturing same
US7749904B2 (en) Method of forming a dual damascene structure
JP3778174B2 (ja) 半導体装置及びその製造方法
US20070232048A1 (en) Damascene interconnection having a SiCOH low k layer
JP2005191254A (ja) 半導体装置の製造方法
US6664177B1 (en) Dielectric ARC scheme to improve photo window in dual damascene process
KR100652791B1 (ko) 반도체소자 제조 방법
CN1661799B (zh) 半导体器件
US7183202B2 (en) Method of forming metal wiring in a semiconductor device
JP2006179515A (ja) 半導体素子の製造方法、及びエッチング方法
JP2004064089A (ja) ハイブリッド型低誘電率物質と炭素を含まない無機充填材を使用する微細電子素子のデュアルダマシン配線の製造方法
JP2003282704A (ja) デュアルダマシンによる半導体装置の製造方法
KR20050049003A (ko) 이중 개구부를 갖는 반도체 소자의 제조 방법
JP2003309172A (ja) デュアルダマシンプロセスにおけるパターン形成方法
KR100440080B1 (ko) 반도체 소자의 금속배선 형성방법
KR100439111B1 (ko) 반도체소자의 금속배선 형성방법
KR101113768B1 (ko) 듀얼 다마신 공정을 이용하는 반도체 소자의 제조 방법
KR20030002119A (ko) 듀얼 다마신 공정에 의한 비아홀 형성 방법
KR101181271B1 (ko) 반도체 소자의 금속 배선 형성 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination