JP2006179515A - 半導体素子の製造方法、及びエッチング方法 - Google Patents
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- H01L2221/1015—Forming openings in dielectrics for dual damascene structures
- H01L2221/1031—Dual damascene by forming vias in the via-level dielectric prior to deposition of the trench-level dielectric
Abstract
【解決手段】半導体基板100上の第1配線層102上に無機系絶縁膜104を形成し、無機系絶縁膜上に開口部を有する第1レジストパターンを形成し、無機系絶縁膜をエッチングして無機系絶縁膜にビアホール106を形成し、第1レジストパターンを除去する。無機系絶縁膜上及びビアホールの内部を覆うように有機系絶縁膜107を形成する。有機系絶縁膜上にハードマスク108を形成し、ハードマスク上に開口部を有する第2レジストパターン109を形成してハードマスクパターン108aを形成する。第2レジストパターン及びハードマスクパターンをエッチングマスクとしてビアホール内の有機系絶縁膜が除去されるまで有機系絶縁膜をエッチングしてビアホール上に配線溝110を形成し、第2レジストパターンを除去する。ビアホール及び配線溝に導電材料を充填する。
【選択図】図2
Description
図1乃至3は、本発明の第1実施形態に係るデュアルダマシン構造を有する半導体装置の製造方法を示す工程断面図である。
第1実施形態に係る半導体装置の製造方法によれば、配線層間絶縁膜となる有機系絶縁膜107を形成する前に、ビア層間絶縁膜となる無機系絶縁膜104をエッチングしてビアホール106を形成する(図1(c))ため、ビアホール106のパターニングにハードマスクを使用する必要がなくなり、ハードマスクがエッチングガスに曝される回数を減らすことができる。これにより、ハードマスクパターン108aの肩落ちや後退が抑制されるため、配線寸法を所望の設計値で形成することができるようになり信頼性及び歩留が向上する。また、有機系絶縁膜107をエッチング除去して配線溝110及びビアホール106を形成する工程(図2(f))において、ハードマスクパターン108aが常にレジストパターン109で覆われた状態にあるため、エッチングガスによってハードマスクパターンに肩落ちや後退が生じることをさらに抑制することができる。また、レジストパターン109は、ハードマスクパターン108aのパターニングに使用する(図2(e))と同時に、ハードマスクパターン108aのエッチング保護膜としても使用する(図2(f))ことができるため、ハードマスクパターン108aの保護を目的とするダミー膜、例えば、第2のハードマスクパターンなどを別途形成する必要がなく、製造工数及びコストを低減することができる。また、有機系絶縁膜107をエッチング除去して配線溝110及びビアホール106を形成する工程(図2(f))において、有機系絶縁膜107の材料であるSiLKTM膜と同じ有機系のレジストパターン109も同時に除去することができるため、レジストパターン109を除去するためのアッシング処理が不要となり、さらに製造工数及びコストを低減することができる。
図4乃至6は、本発明の第2実施形態に係るデュアルダマシン構造を有する半導体装置の製造方法を示す工程断面図である。
第2実施形態に係る半導体装置の製造方法によれば、第1実施形態と同様の効果を奏することができる。すなわち、配線層間絶縁膜となる有機系絶縁膜207を形成する前に、ビア層間絶縁膜となる無機系絶縁膜204をエッチングしてビアホール206を形成する(図4(c))ため、ビアホール206のパターニングにハードマスクを使用する必要がなくなり、ハードマスクがエッチングガスに曝される回数を減らすことができる。これにより、ハードマスクパターン、特に、シリコン窒化膜からなる上層ハードマスクパターン209aの肩落ちや後退が抑制されるため、配線寸法を所望の設計値で形成することができるようになり信頼性及び歩留が向上する。また、有機系絶縁膜207をエッチング除去して配線溝211及びビアホール206を形成する工程(図5(f))において、上層ハードマスクパターン209a及び下層ハードマスクパターン208aが常にレジストパターン210で覆われた状態にあるため、エッチングガスによってハードマスクパターンに肩落ちや後退が生じることをさらに抑制することができる。また、レジストパターン210は、上層ハードマスクパターン209a及び下層ハードマスクパターン208aのパターニングに使用する(図5(e))と同時に、上層ハードマスクパターン209a及び下層ハードマスクパターン208aのエッチング保護膜としても使用する(図5(f))ことができるため、上層ハードマスクパターン209a及び下層ハードマスクパターン208aの保護を目的とするダミー膜、例えば、第3のハードマスクパターンなどを別途形成する必要がなく、製造工数及びコストを低減することができる。また、有機系絶縁膜207をエッチング除去して配線溝211及びビアホール206を形成する工程(図5(f))において、有機系絶縁膜207の材料であるSiLKTM膜と同じ有機系のレジストパターン210も同時に除去することができるため、レジストパターン210を除去するためのアッシング処理が不要となり、さらに製造工数及びコストを低減することができる。
図7乃至9は、本発明の第3実施形態に係るデュアルダマシン構造を有する半導体装置の製造方法を示す工程断面図である。
第3実施形態に係る半導体装置の製造方法によれば、配線層間絶縁膜となる無機系絶縁膜308を形成する前にビア層間絶縁膜となる有機系絶縁膜304をエッチングしてビアホール306を形成する(図7(c))ため、ビアホール306のパターニングにハードマスクを使用する必要がなくなり、ハードマスクがエッチングガスに曝される回数を減らすことができる。これにより、ハードマスクパターン、特に、シリコン窒化膜からなる上層ハードマスクパターン310aの肩落ちや後退が抑制されるため、配線寸法を所望の設計値で形成することができるようになり信頼性及び歩留が向上する。また、ビアホール306の底部に露出した拡散防止膜303を除去する工程(図8(d))において、有機系のSiLKTM膜からなる有機系絶縁膜304の表面をプラズマ処理で表面改質して改質層307を形成することにより、有機系絶縁膜304上に形成される無機系絶縁膜308との密着性を向上させることができ、さらに信頼性及び歩留が向上する。また、有機系絶縁膜304をエッチング除去してビアホール306を形成する工程(図7(c))において、有機系絶縁膜304の材料であるSiLKTM膜と同じ有機系のレジストパターン305も同時に除去することができるため、レジストパターン305を除去するためのアッシング処理が不要となり、製造工数及びコストを低減することができる。
101、201、301・・・絶縁膜
102、202、302・・・下層配線
103、203、303・・・拡散防止膜
104、204・・・無機系絶縁膜(ビア層間絶縁膜)
105、109、205、210、305、311・・・レジストパターン
105a、109a、205a、210a、305a、311a・・・開口部
106、206、306・・・ビアホール
107、207・・・有機系絶縁膜(配線層間絶縁膜)
108・・・ハードマスク
108a・・・ハードマスクパターン
110、211、312・・・配線溝
111、212、313・・・バリア層
112、213、314・・・シード層
113、214、315・・・ビアプラグ
114、215、316・・・上層配線
208、309・・・下層ハードマスク
208a、309a・・・下層ハードマスクパターン
209、310・・・上層ハードマスク
209a、310a・・・下層ハードマスクパターン
304・・・有機系絶縁膜(ビア層間絶縁膜)
307・・・改質層
308・・・無機系絶縁膜(配線層間絶縁膜)
Claims (20)
- デュアルダマシン構造を有する半導体装置を製造する方法であって、
半導体基板を準備する工程と、
前記半導体基板の上方に第1配線層を形成する工程と、
前記第1配線層上に無機系絶縁膜を形成する工程と、
前記無機系絶縁膜上に開口部を有する第1レジストパターンを形成し前記第1レジストパターンをエッチングマスクとして前記無機系絶縁膜をエッチングして前記無機系絶縁膜にビアホールを形成する工程と、
前記第1レジストパターンを除去する工程と、
前記無機系絶縁膜上及び前記ビアホールの内部を覆うように有機系絶縁膜を形成する工程と、
前記有機系絶縁膜上にハードマスクを形成する工程と、
前記ハードマスク上に開口部を有する第2レジストパターンを形成し前記第2レジストパターンをエッチングマスクとして前記ハードマスクをエッチングしてハードマスクパターンを形成する工程と、
前記第2レジストパターン及び前記ハードマスクパターンをエッチングマスクとして前記ビアホール内の前記有機系絶縁膜が除去されるまで前記有機系絶縁膜をエッチングして前記ビアホール上に配線溝を形成すると共に前記第2レジストパターンを除去する工程と、
前記ビアホール及び前記配線溝に導電材料を充填する工程と、
を含むことを特徴とする半導体装置の製造方法。 - デュアルダマシン構造を有する半導体装置を製造する方法であって、
半導体基板を準備する工程と、
前記半導体基板の上方に第1配線層を形成する工程と、
前記第1配線層上に拡散防止膜を形成する工程と、
前記拡散防止膜上に無機系絶縁膜を形成する工程と、
前記無機系絶縁膜上に開口部を有する第1レジストパターンを形成し前記第1レジストパターンをエッチングマスクとして前記無機系絶縁膜をエッチングして前記無機系絶縁膜にビアホールを形成する工程と、
前記第1レジストパターンを除去する工程と、
前記無機系絶縁膜上及び前記ビアホールの内部を覆うように有機系絶縁膜を形成する工程と、
前記有機系絶縁膜上にハードマスクを形成する工程と、
前記ハードマスク上に開口部を有する第2レジストパターンを形成し前記第2レジストパターンをエッチングマスクとして前記ハードマスクをエッチングしてハードマスクパターンを形成する工程と、
前記第2レジストパターン及び前記ハードマスクパターンをエッチングマスクとして前記ビアホール内の前記有機系絶縁膜が除去されるまで前記有機系絶縁膜をエッチングして前記ビアホール上に配線溝を形成すると共に前記第2レジストパターンを除去する工程と、
前記ビアホールの底部に露出した前記拡散防止膜を除去する工程と、
前記ビアホール及び前記配線溝に導電材料を充填する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記ハードマスクは第1ハードマスク及び第2ハードマスクからなり、前記ハードマスクパターンは第1ハードマスクパターン及び第2ハードマスクパターンからなることを特徴とする、請求項2に記載の半導体装置の製造方法。
- デュアルダマシン構造を有する半導体装置を製造する方法であって、
半導体基板を準備する工程と、
前記半導体基板の上方に第1配線層を形成する工程と、
前記第1配線層上に有機系絶縁膜を形成する工程と、
前記有機系絶縁膜上に開口部を有する第1レジストパターンを形成し前記第1レジストパターンをエッチングマスクとして前記有機系絶縁膜をエッチングして前記有機系絶縁膜にビアホールを形成すると共に前記第1レジストパターンを除去する工程と、
前記有機系絶縁膜上及び前記ビアホールの内部を覆うように無機系絶縁膜を形成する工程と、
前記無機系絶縁膜上に第1ハードマスク及び第2ハードマスクを形成する工程と、
前記第2ハードマスク上に開口部を有する第2レジストパターンを形成し前記第2レジストパターンをエッチングマスクとして前記第1ハードマスク及び前記第2ハードマスクをエッチングして第1ハードマスクパターン及び第2ハードマスクパターンを形成する工程と、
前記第2レジストパターンを除去する工程と、
前記第1ハードマスクパターン及び前記第2ハードマスクパターンをエッチングマスクとして前記ビアホール内の前記無機系絶縁膜が除去されるまで前記無機系絶縁膜をエッチングして前記ビアホール上に配線溝を形成すると共に前記第2ハードマスクパターンを除去する工程と、
前記ビアホール及び前記配線溝に導電材料を充填する工程と、
を含むことを特徴とする半導体装置の製造方法。 - デュアルダマシン構造を有する半導体装置を製造する方法であって、
半導体基板を準備する工程と、
前記半導体基板の上方に第1配線層を形成する工程と、
前記第1配線層上に拡散防止膜を形成する工程と、
前記拡散防止膜上に有機系絶縁膜を形成する工程と、
前記有機系絶縁膜上に開口部を有する第1レジストパターンを形成し前記第1レジストパターンをエッチングマスクとして前記有機系絶縁膜をエッチングして前記有機系絶縁膜にビアホールを形成すると共に前記第1レジストパターンを除去する工程と、
前記ビアホールの底部に露出した前記拡散防止膜を除去する工程と、
前記有機系絶縁膜上及び前記ビアホールの内部を覆うように無機系絶縁膜を形成する工程と、
前記無機系絶縁膜上に第1ハードマスク及び第2ハードマスクを形成する工程と、
前記第2ハードマスク上に開口部を有する第2レジストパターンを形成し前記第2レジストパターンをエッチングマスクとして前記第1ハードマスク及び前記第2ハードマスクをエッチングして第1ハードマスクパターン及び第2ハードマスクパターンを形成する工程と、
前記第2レジストパターンを除去する工程と、
前記第1ハードマスクパターン及び前記第2ハードマスクパターンをエッチングマスクとして前記ビアホール内の前記無機系絶縁膜が除去されるまで前記無機系絶縁膜をエッチングして前記ビアホール上に配線溝を形成すると共に前記第2ハードマスクパターンを除去する工程と、
前記ビアホール及び前記配線溝に導電材料を充填する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記ハードマスクは、シリコン酸化膜であることを特徴とする、請求項1または2に記載の半導体装置の製造方法。
- 前記無機系絶縁膜は、MSQ(Methyl−Silsequioxane)膜であることを特徴とする、請求項1乃至5の何れかに記載の半導体装置の製造方法。
- 前記有機系絶縁膜は、SiLKTM(Silicon Low−k Polymer)膜であることを特徴とする、請求項1乃至5の何れかに記載の半導体装置の製造方法。
- 前記無機系絶縁膜はMSQ(Methyl−Silsequioxane)膜であり、前記有機系絶縁膜はSiLKTM(Silicon Low−k Polymer)膜であることを特徴とする、請求項1乃至5の何れかに記載の半導体装置の製造方法。
- 前記拡散防止膜は、シリコン窒化膜であることを特徴とする、請求項2、3または5に記載の半導体装置の製造方法。
- 前記第1ハードマスクはシリコン酸化膜であり、前記第2ハードマスクはシリコン窒化膜であることを特徴とする、請求項3乃至5に記載の半導体装置の製造方法。
- 前記拡散防止膜を除去する工程において、前記拡散防止膜の除去と同時に前記第2ハードマスクの除去が行われることを特徴とする、請求項3に記載の半導体装置の製造方法。
- 前記拡散防止膜を除去する工程において、前記拡散防止膜の除去と同時に前記有機系絶縁膜の表面をプラズマ処理して改質層を形成することを特徴とする、請求項5に記載の半導体装置の製造方法。
- 第1配線層上に順次積層される無機系絶縁膜と有機系絶縁膜とハードマスクとを被エッチング対象とするデュアルダマシン構造のエッチング方法であって、
前記第1配線層上に前記無機系絶縁膜を形成した後に、前記無機系絶縁膜上に開口部を有する第1レジストパターンを形成し前記第1レジストパターンをエッチングマスクとして前記無機系絶縁膜をエッチングして前記無機系絶縁膜にビアホールを形成する工程と、
前記第1レジストパターンを除去して前記無機系絶縁膜上及び前記ビアホールの内部を覆うように前記有機系絶縁膜を形成し前記有機系絶縁膜上に前記ハードマスクを形成した後に、前記ハードマスク上に開口部を有する第2レジストパターンを形成し前記第2レジストパターンをエッチングマスクとして前記ハードマスクをエッチングしてハードマスクパターンを形成する工程と、
前記第2レジストパターン及び前記ハードマスクパターンをエッチングマスクとして前記ビアホール内の前記有機系絶縁膜が除去されるまで前記有機系絶縁膜をエッチングして前記ビアホール上に配線溝を形成すると共に前記第2レジストパターンを除去する工程と、
を含むことを特徴とするエッチング方法。 - 第1配線層上に順次積層される拡散防止膜と無機系絶縁膜と有機系絶縁膜とハードマスクとを被エッチング対象とするデュアルダマシン構造のエッチング方法であって、
前記第1配線層上に前記拡散防止膜と前記無機系絶縁膜とを順次形成した後に、前記無機系絶縁膜上に開口部を有する第1レジストパターンを形成し前記第1レジストパターンをエッチングマスクとして前記無機系絶縁膜をエッチングして前記無機系絶縁膜にビアホールを形成する工程と、
前記1レジストパターンを除去して前記無機系絶縁膜上及び前記ビアホールの内部を覆うように前記有機系絶縁膜を形成し前記有機系絶縁膜上に前記ハードマスクを形成した後に、前記ハードマスク上に開口部を有する第2レジストパターンを形成し前記第2レジストパターンをエッチングマスクとして前記ハードマスクをエッチングしてハードマスクパターンを形成する工程と、
前記第2レジストパターン及び前記ハードマスクパターンをエッチングマスクとして前記ビアホール内の前記有機系絶縁膜が除去されるまで前記有機系絶縁膜をエッチングして前記ビアホール上に配線溝を形成すると共に前記第2レジストパターンを除去する工程と、
前記ビアホールの底部に露出した前記拡散防止膜を除去する工程と、
を含むことを特徴とするエッチング方法。 - 前記ハードマスクは第1ハードマスク及び第2ハードマスクからなり、前記ハードマスクパターンは第1ハードマスクパターン及び第2ハードマスクパターンからなることを特徴とする、請求項15に記載のエッチング方法。
- 前記拡散防止膜を除去する工程において、前記拡散防止膜の除去と同時に前記第2ハードマスクの除去が行われることを特徴とする、請求項16に記載のエッチング方法。
- 第1配線層上に順次積層される有機系絶縁膜と無機系絶縁膜と第1ハードマスクと第2ハードマスクとを被エッチング対象とするデュアルダマシン構造のエッチング方法であって、
前記第1配線層上に前記有機系絶縁膜を形成した後に、前記有機系絶縁膜上に開口部を有する第1レジストパターンを形成し前記第1レジストパターンをエッチングマスクとして前記有機系絶縁膜をエッチングして前記有機系絶縁膜にビアホールを形成すると共に前記第1レジストパターンを除去する工程と、
前記有機系絶縁膜上及び前記ビアホールの内部を覆うように前記無機系絶縁膜を形成し前記無機系絶縁膜上に前記第1ハードマスク及び前記第2ハードマスクを形成した後に、前記第2ハードマスク上に開口部を有する第2レジストパターンを形成し前記第2レジストパターンをエッチングマスクとして前記第1ハードマスク及び前記第2ハードマスクをエッチングして第1ハードマスクパターン及び第2ハードマスクパターンを形成する工程と、
前記第2レジストパターンを除去した後に、第1ハードマスクパターン及び第2ハードマスクパターンをエッチングマスクとして前記ビアホール内の前記無機系絶縁膜が除去されるまで前記無機系絶縁膜をエッチングして前記ビアホール上に配線溝を形成すると共に前記第2ハードマスクパターンを除去する工程と、
を含むことを特徴とするエッチング方法。 - 第1配線層上に順次積層される拡散防止膜と有機系絶縁膜と無機系絶縁膜と第1ハードマスクと第2ハードマスクとを被エッチング対象とするデュアルダマシン構造のエッチング方法であって、
前記第1配線層上に前記拡散防止膜と前記有機系絶縁膜とを順次形成した後に、前記有機系絶縁膜上に開口部を有する第1レジストパターンを形成し前記第1レジストパターンをエッチングマスクとして前記有機系絶縁膜をエッチングして前記有機系絶縁膜にビアホールを形成すると共に前記第1レジストパターンを除去する工程と、
前記ビアホールの底部に露出した前記拡散防止膜を除去する工程と、
前記有機系絶縁膜上及び前記ビアホールの内部を覆うように前記無機系絶縁膜を形成し前記無機系絶縁膜上に前記第1ハードマスク及び前記第2ハードマスクを形成した後に、前記第2ハードマスク上に開口部を有する第2レジストパターンを形成し前記第2レジストパターンをエッチングマスクとして前記第1ハードマスク及び前記第2ハードマスクをエッチングして第1ハードマスクパターン及び第2ハードマスクパターンを形成する工程と、
前記第2レジストパターンを除去した後に、第1ハードマスクパターン及び第2ハードマスクパターンをエッチングマスクとして前記ビアホール内の前記無機系絶縁膜が除去されるまで前記無機系絶縁膜をエッチングして前記ビアホール上に配線溝を形成すると共に前記第2ハードマスクパターンを除去する工程と、
を含むことを特徴とするエッチング方法。 - 前記拡散防止膜を除去する工程において、前記拡散防止膜の除去と同時に前記有機系絶縁膜の表面をプラズマ処理して改質層を形成することを特徴とする、請求項19に記載のエッチング方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004368064A JP2006179515A (ja) | 2004-12-20 | 2004-12-20 | 半導体素子の製造方法、及びエッチング方法 |
US11/306,205 US20060205208A1 (en) | 2004-12-20 | 2005-12-20 | Method for manufacturing a semiconductor device and method for etching the same |
US12/110,479 US7713863B2 (en) | 2004-12-20 | 2008-04-28 | Method for manufacturing a semiconductor device and method for etching the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004368064A JP2006179515A (ja) | 2004-12-20 | 2004-12-20 | 半導体素子の製造方法、及びエッチング方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006179515A true JP2006179515A (ja) | 2006-07-06 |
Family
ID=36733363
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004368064A Pending JP2006179515A (ja) | 2004-12-20 | 2004-12-20 | 半導体素子の製造方法、及びエッチング方法 |
Country Status (2)
Country | Link |
---|---|
US (2) | US20060205208A1 (ja) |
JP (1) | JP2006179515A (ja) |
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- 2004-12-20 JP JP2004368064A patent/JP2006179515A/ja active Pending
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- 2005-12-20 US US11/306,205 patent/US20060205208A1/en not_active Abandoned
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US7713863B2 (en) | 2010-05-11 |
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Legal Events
Date | Code | Title | Description |
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RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20070216 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20070206 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070615 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20081203 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20090205 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090601 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101207 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110207 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110517 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20111025 |