JP2004071705A - 半導体装置及び半導体装置の製造方法 - Google Patents
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Abstract
【課題】第１層目の配線に係わる寄生容量の低減効果を増大させることが可能な半導体装置を提供する。
【解決手段】半導体基板の表面上に半導体素子が形成されている。半導体素子を覆うように、半導体基板の上に第１の絶縁膜が形成されている。第１の絶縁膜の上に、第１の絶縁膜の誘電率よりも低い誘電率を有する第２の絶縁膜が形成されている。第２の絶縁膜の上に第１の配線が形成されている。第２の絶縁膜及び第１の絶縁膜の内部に埋め込まれた導電性の接続部材が、第１の配線と半導体素子とを電気的に接続する。
【選択図】 図１
【解決手段】半導体基板の表面上に半導体素子が形成されている。半導体素子を覆うように、半導体基板の上に第１の絶縁膜が形成されている。第１の絶縁膜の上に、第１の絶縁膜の誘電率よりも低い誘電率を有する第２の絶縁膜が形成されている。第２の絶縁膜の上に第１の配線が形成されている。第２の絶縁膜及び第１の絶縁膜の内部に埋め込まれた導電性の接続部材が、第１の配線と半導体素子とを電気的に接続する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に従来の酸化シリコンよりも低誘電率の絶縁材料を層間絶縁膜に用いた半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
図４に、従来の多層配線構造を有する半導体装置の断面図を示す。シリコン基板１００の表面上に形成された素子分離絶縁膜１０１により活性領域が画定されている。この活性領域の表面上に、ソース領域１０２Ｓ、ドレイン領域１０２Ｄ、及びゲート電極１０２Ｇを有するＭＯＳＦＥＴ１０２が形成されている。
【０００３】
ＭＯＳＦＥＴ１０２を覆うように、シリコン基板１００の上に、フォスフォシリケートガラス（ＰＳＧ）からなるビア層絶縁膜１０３が形成されている。ビア層絶縁膜１０３は、基板温度６００℃で化学気相成長（ＣＶＤ）により厚さ１．５μｍのＰＳＧ膜を堆積させた後、化学機械研磨（ＣＭＰ）により表面の平坦化を行ったものである。
【０００４】
ビア層絶縁膜１０３の上に、窒化シリコンからなる厚さ５０ｎｍの保護膜１０４が形成されている。保護膜１０４及びビア層絶縁膜１０３を貫通し、ドレイン領域１０２Ｄの表面まで達するビアホール１０５が形成されている。ビアホール１０５の底面及び側面が、ＴｉＮ等のバリアメタル層１０７で覆われ、ビアホール１０５内にタングステン（Ｗ）プラグ１０６が充填されている。
【０００５】
保護膜１０４の上に、ポーラスシリカからなる厚さ１５０ｎｍの配線層絶縁膜１１０、及び酸化シリコンからなる厚さ１００ｎｍのキャップ膜１１１が、この順番に積層されている。配線層絶縁膜１１０及びキャップ膜１１１の２層に、配線溝１１２が形成されている。配線溝１１２の底面及び側面を、ＴａＮからなるバリアメタル層１１３が覆う。配線溝１１２内に第１層目の銅配線１１４が充填されている。
【０００６】
キャップ膜１１１及び銅配線１１４の上に、窒化シリコンからなる厚さ５０ｎｍのエッチングストッパ膜１２０、ポーラスシリカからなる厚さ２５０ｎｍのビア層絶縁膜１２１、窒化シリコンからなる厚さ５０ｎｍのエッチングストッパ膜１２２、ポーラスシリカからなる厚さ１５０ｎｍの配線層絶縁膜１２３、及び酸化シリコンからなる厚さ１００ｎｍのキャップ膜１２４がこの順番に積層されている。
【０００７】
キャップ膜１２４の上面から配線層絶縁膜１２３の底面まで達する配線溝１２８が形成されており、配線溝１２８の底面から下層の配線１１４の上面まで達するビアホール１２７が形成されている。ビアホール１２７及び配線溝１２８の底面及び内面が、ＴａＮからなるバリアメタル層１２９で覆われている。さらに、ビアホール１２７及び配線溝１２８の内部に、第２層目の銅配線１３０が埋め込まれている。
【０００８】
図４に示した従来の多層配線構造では、第１層目の配線層絶縁膜１１０、第２層目のビア層絶縁膜１２１、配線層絶縁膜１２３が、低誘電率のポーラスシリカで形成されているため、配線間の寄生容量を低減することができる。
【０００９】
【発明が解決しようとする課題】
図４に示した従来例では、第１層目の配線１１４とシリコン基板１００との間に配置された第１層目のビア層絶縁膜１０３は、ＰＳＧで形成されている。第１層目のビア層絶縁膜１０３に低誘電率のポーラスシリカ等を使用しないのは、ＭＯＳＦＥＴ１０２の電気的特性の変動を防止するためである。
【００１０】
第１層目のビア層絶縁膜１０３が低誘電率材料で形成されていないため、第１層目の配線１１４とシリコン基板１００の表面に形成された導電性部分との間の寄生容量は低減されない。また、第１層目の配線層絶縁膜１１０内に形成された配線間においても、電界が下層のビア層絶縁膜１０３に広がるため、寄生容量の低減効果が減殺されてしまう。
【００１１】
本発明の目的は、第１層目の配線に係わる寄生容量の低減効果を増大させることが可能な半導体装置を提供することである。
【００１２】
【課題を解決するための手段】
本発明の一観点によると、半導体基板の表面上に形成された半導体素子と、前記半導体素子を覆うように、前記半導体基板の上に形成された第１の絶縁膜と、前記第１の絶縁膜の上に形成され、該第１の絶縁膜の誘電率よりも低い誘電率を有する第２の絶縁膜と、前記第２の絶縁膜の上に形成された第１の配線と、前記第２の絶縁膜及び前記第１の絶縁膜の内部に埋め込まれ、前記第１の配線と前記半導体素子とを電気的に接続する導電性の接続部材とを有する半導体装置が提供される。
【００１３】
第１の配線と第１の絶縁膜との間に、第１の絶縁膜よりも誘電率の低い第２の絶縁膜が配置されているため、第１の配線に係わる寄生容量を低減させることができる。
【００１４】
本発明の他の観点によると、半導体基板の表面上に形成された半導体素子と、前記半導体素子を覆うように、前記半導体基板の上に形成された絶縁材料からなる保護膜と、前記保護膜の上に形成され、ポーラスシリカまたは有機絶縁材料で形成され、該保護膜の誘電率よりも低い誘電率を有する低誘電率膜と、前記低誘電率膜の上に形成された第１の配線と、前記低誘電率膜及び前記保護膜の内部に埋め込まれ、前記第１の配線と前記半導体素子とを電気的に接続する導電性の接続部材とを有する半導体装置が提供される。
【００１５】
本発明のさらに他の観点によると、（ａ）半導体基板の表面上に半導体素子を形成する工程と、（ｂ）前記半導体素子を覆うように、前記半導体基板の上に、絶縁材料からなる保護膜を、気相成長により形成する工程と、（ｃ）前記保護膜の上に、該保護膜よりも誘電率の低い絶縁材料からなる第１の絶縁膜を、塗布法により形成する工程と、（ｄ）前記第１の絶縁膜及び前記保護膜を貫通するビアホールを形成する工程と、（ｅ）前記ビアホール内に導電性プラグを埋め込む工程と、（ｆ）前記第１の絶縁膜の上に、前記導電性プラグに接続された金属製の配線を形成する工程とを有する半導体装置の製造方法が提供される。
【００１６】
気相成長で形成される保護膜が半導体素子を覆っているため、塗布法で形成されるポーラスシリカまたは有機絶縁材料からなる低誘電率膜を形成することによる半導体素子の電気的特性の変動を抑制することができる。第１の配線（金属性の配線）の下に低誘電率膜が配置されているため、第１の配線（金属製の配線）に係わる寄生容量を低減させることができる。
【００１７】
【発明の実施の形態】
図１に、本発明の第１の実施例による半導体装置の断面図を示す。シリコンからなる半導体基板１の表面に、シリコン局所酸化（ＬＯＣＯＳ）またはシャロートレンチアイソレーション（ＳＴＩ）により、素子分離絶縁膜２が形成されている。素子分離絶縁膜２により活性領域が画定される。活性領域の表面上に、ＭＯＳＦＥＴ３が形成されている。ＭＯＳＦＥＴ３は、半導体基板の表層部に形成されたソース領域３Ｓとドレイン領域３Ｄ、及びソース領域３Ｓとドレイン領域３Ｄとの間のチャネル領域上に、ゲート絶縁膜を介して形成されたゲート電極３Ｇを含んで構成される。
【００１８】
ＭＯＳＦＥＴ３を覆うように、半導体基板１の上に、ＰＳＧからなるビア層絶縁膜５が形成されている。ビア層絶縁膜５は、ＣＶＤにより厚さ１．５μｍのＰＳＧ膜を堆積させた後、ＣＭＰで表面の平坦化を行うことにより形成される。平坦化されたビア層絶縁膜５の上に、窒化シリコンからなる厚さ５０ｎｍの保護膜６が形成されている。保護膜６は、例えばＣＶＤにより形成される。
【００１９】
保護膜６の上に、ポーラスシリカからなる厚さ２５０ｎｍのビア層絶縁膜７が形成されている。ビア層絶縁膜７は、例えば、触媒化成工業株式会社製のポーラスシリカ原料（ＩＰＳ）を基板上にスピンコートし、その後、焼成（ベーキング）及び硬化（キュア）を行うことにより形成される。
【００２０】
ビア層絶縁膜７の上に、窒化シリコンからなる厚さ１００ｎｍのキャップ膜８が形成されている。キャップ膜８は、例えばＣＶＤにより形成される。
キャップ膜８の上面からドレイン領域３Ｄまで達するビアホール９が形成されている。ビアホール９の底面及び側面が、ＴｉＮからなるバリアメタル層１０で覆われている。さらに、ビアホール９内に、タングステンからなる導電性プラグ１１が埋め込まれている。バリアメタル層１０及び導電性プラグ１１は、ＴｉＮ膜及びタングステン膜を形成し、ＣＭＰによって余分なＴｉＮ膜とタングステン膜とを除去することにより形成される。
【００２１】
ＴｉＮ膜は、例えば原料ガスとしてチタニウムクロライドとアンモニアとを用い、基板温度５００℃、好ましくは４５０℃以下の条件で、ＣＶＤにより成膜することができる。なお、スパッタリングによりＴｉＮ膜を成膜することも可能である。タングステン膜は、原料ガスとして六フッ化タングステンとシランとを用い、基板温度５００℃、好ましくは４５０℃以下の条件で、ＣＶＤにより成膜することができる。
【００２２】
キャップ膜８の上に、ポーラスシリカからなる厚さ１５０ｎｍの配線層絶縁膜１２が形成されている。その上に、酸化シリコンからなる厚さ１００ｎｍのキャップ膜１３が形成されている。配線層絶縁膜１２とキャップ膜１３に、配線溝１６が形成されている。配線溝１６は、通常のフォトリソグラフィ及びエッチングにより形成することができる。配線溝１６の底面に、導電性プラグ１１の上面が露出する。
【００２３】
配線溝１６の底面及び側面を、ＴａＮからなる厚さ３０ｎｍのバリアメタル層１８が覆う。さらに、配線溝１６内に第１層目の銅配線１９が埋め込まれている。バリアメタル層１８及び銅配線１９は、ＴａＮ膜及び銅膜をスパッタリングにより形成し、銅を電解めっきした後、余分なＴａＮ膜及び銅膜を除去することにより形成される。
【００２４】
キャップ膜１３及び第１層目の銅配線１９の上に、窒化シリコンからなる厚さ５０ｎｍのエッチングストッパ膜２０、ポーラスシリカからなる厚さ２５０ｎｍの第２層目のビア層絶縁膜２１、窒化シリコンからなるエッチングストッパ膜２２、ポーラスシリカからなる厚さ１５０ｎｍの第２層目の配線層絶縁膜２３、及び酸化シリコンからなる厚さ１００ｎｍのキャップ膜２４がこの順番に積層されている。
【００２５】
キャップ膜２４の上面からエッチングストッパ膜２２の上面まで達する配線溝２９が形成されている。配線溝２９の底面から第１層目の配線１９の上面まで達するビアホール２８が形成されている。ビアホール２８及び配線溝２９の底面及び側面が、ＴａＮからなるバリアメタル層３０で覆われている。さらに、ビアホール２８及び配線溝２９内に、第２層目の銅配線３１が埋め込まれている。
【００２６】
以下、第２層目の配線の形成方法について説明する。エッチングストッパ膜２０、２２、及びキャップ膜２４は、ＣＶＤにより形成される。ビア層絶縁膜２１及び配線層絶縁膜２３は、第１層目のビア層絶縁膜７と同様の方法で形成される。
【００２７】
キャップ膜２４までの積層構造を形成した後、キャップ膜２４の上に窒化シリコンからなる厚さ５０ｎｍのハードマスク層４０を形成する。ハードマスク層４０に、配線溝２９に対応する開口を形成する。ハードマスク層４０を覆うようにレジスト膜を形成し、このレジスト膜に、ビアホール２８に対応する開口を形成する。レジスト膜をマスクとして、キャップ膜２４からエッチングストッパ膜２２の底面までエッチングし、貫通孔を形成する。
【００２８】
レジスト膜を除去し、ハードマスク層４０をマスクとして、キャップ膜２４及び配線層絶縁膜２３をエッチングし、配線溝２９を形成する。同時に、ビア層絶縁膜２１もエッチングされ、ビアホール２８が形成される。ビアホール２８の底面にエッチングストッパ膜２０が露出する。露出したエッチングストッパ膜２０を除去し、ビアホール２８の底面に下層の配線１９を露出させる。このとき、ハードマスク層４０も除去される。
【００２９】
ビアホール２８及び配線溝２９の内面、及びキャップ膜２４の上面を、厚さ３０ｎｍのＴａＮ膜で覆う。さらに、ＴａＮ膜の表面を厚さ３０ｎｍの銅のシード層で覆う。銅を電解めっきし、配線溝２９及びビアホール２８内に銅を埋め込む。余分な銅膜、及びＴａＮ膜をＣＭＰで除去する。配線溝２９及びビアホール２８内に、バリアメタル層３０及び第２層目の銅配線３１が残る。
【００３０】
同様の方法で、第３層目以上の配線層を形成することができる。
上記第１の実施例では、半導体基板１と第１層目の配線１９との間のビア層絶縁膜が、主として２層で構成されており、上側のビア層絶縁膜７の誘電率が、下側のビア層絶縁膜５の誘電率よりも低い。このため、第１層目の配線が複数本配置されている場合に、第１層目の配線間の寄生容量を低減することができる。
【００３１】
実際に、第１層目の配線で、相互に噛み合った櫛歯形電極を形成し、両者の間の静電容量を測定したところ、櫛歯電極１ｍｍ当たりの静電容量は、第２層目の配線で形成した櫛歯電極１ｍｍ当たりの静電容量とほぼ等しく、１８０ｆＦ／ｍｍであった。これに対し、第１層目の配線の下のビア層絶縁膜をＰＳＧで形成した場合の静電容量は２２０ｆＦ／ｍｍであった。このように、第１の実施例の構成とすることにより、配線間の寄生容量の低減を図ることができる。
【００３２】
第１層目の配線１９は、金属で形成された配線のうち、最下層に配置されている。特に、最下層の配線は、上層の配線に比べて狭いピッチで配置される場合が多い。従って、第１層目の配線層の配線間の寄生容量が、上層配線層の配線間の寄生容量に比べて相対的に大きくなる。このため、第１層目の配線層の配線間の寄生容量を低減させることは、半導体装置の高速動作に特に有効である。
【００３３】
また、第１の実施例では、ＭＯＳＦＥＴ３を覆うビア層絶縁膜５が、気相成長で堆積されたＰＳＧで形成されている。このため、ＭＯＳＦＥＴ３が、塗布法で形成される低誘電率材料の膜に直接接することによる電気的特性の変動を防止することができる。
【００３４】
上記第１の実施例では、低誘電率絶縁材料としてポーラスシリカを使用したが、誘電率が、酸化シリコンやＰＳＧやＢＰＳＧの誘電率よりも低い他の低誘電率絶縁材料を使用してもよい。例えば、ダウケミカル社のＳｉＬＫ（登録商標）等の有機絶縁材料を使用してもよい。
【００３５】
また、上記第１の実施例では、第１層目の配線１９をシングルダマシン法で形成したが、保護膜６からキャップ膜１３までの積層内に、第２層目の配線３１と同様のデュアルダマシン法で第１層目の配線を形成してもよい。
【００３６】
図２に、第２の実施例による半導体装置の断面図を示す。図１に示した第１の実施例による半導体装置と比較すると、第１の実施例による半導体装置の第１層目のビア層絶縁膜５からキャップ膜８までの積層構造の代わりに、保護膜５０、下側のビア層絶縁膜５１、上側のビア層絶縁膜５２、及びエッチングストッパ膜５３がこの順番に積層された積層構造が配置されている。その他の構成は、第１の実施例による半導体装置の構成と同じである。
【００３７】
保護膜５０は窒化シリコンで形成されており、その厚さは１００ｎｍである。下側のビア層絶縁膜５１は、ポリアリルエーテル（例えば、ダウケミカル社製のＳｉＬＫ）を、膜厚が約１．０μｍになる条件でスピンコートした後、仮焼成及び本焼成を行うことにより形成される。ビア層絶縁膜５１の下地表面の最大段差が約１．５μｍであったが、ビア層絶縁膜５１の上面における最大段差は約０．２μｍまで低くなった。
【００３８】
上側のビア層絶縁膜５２は、ＣＶＤにより厚さ０．５μｍの酸化シリコン膜を堆積させた後、表層部を約０．２μｍだけＣＭＰで除去することにより形成される。これにより、表面の平坦化が行われる。エッチングストッパ膜５３は窒化シリコンで形成されており、その厚さは５０ｎｍである。
【００３９】
エッチングストッパ膜５３の上面からドレイン領域３Ｄまで達するビアホール９が形成されている。ビアホール９の内面がＴｉＮからなるバリアメタル層１０で覆われ、ビアホール９の内部にタングステンからなる導電性プラグ１１が埋め込まれている。
【００４０】
第２の実施例でも、第１の実施例の場合と同様に、半導体基板１と第１層目の配線１９との間に、低誘電率のビア層絶縁膜５１が配置されている。このため、第１層目の配線に係わる寄生容量の低減を図ることができる。実際に、第１層目の配線層に相互に噛み合った櫛歯形電極を形成したところ、櫛歯形電極の長さ１ｍｍ当たりの静電容量が２１０ｆＦ／ｍｍであったのに対し、第１層目の配線の下のビア層絶縁膜をＰＳＧで形成した場合には、静電容量が２４０ｆＦ／ｍｍであった。低誘電率材料を採用することによる寄生容量低減効果が現れていることがわかる。
【００４１】
第２の実施例では、ビア層絶縁膜５１を低誘電率の有機絶縁材料（ＳｉＬＫ）で形成したが、ポーラスシリカで形成してもよい。
図３に、第３の実施例による半導体装置の断面図を示す。第３の実施例による半導体装置においては、図１に示した第１の実施例による半導体装置の窒化シリコンからなるエッチングストッパ膜８及び２２が配置されておらず、ビア層絶縁膜１０及び２１が、ポリアリルエーテル等の低誘電率の有機絶縁材料（例えば、ダウケミカル社製のＳｉＬＫ）で形成されている。ビア層絶縁膜１０及び２１の上面に、それぞれ有機絶縁材料をシランカップリング剤または金属カップリング剤で処理することにより形成された、主として酸化シリコンからなる極薄い表面改質層６０及び６１が配置されている。その他の構成は、第１の実施例による半導体装置の構成と同様である。
【００４２】
次に、シランカップリング剤による表面処理方法について説明する。有機絶縁材料からなるビア層絶縁膜１０または２１を形成した後、その表面を酸素プラズマに２秒間晒す。その後、シランカップリング剤（例えば、ヘキサメチルジシラザン）で表面処理を行う。その後、温度３００℃で３分間の熱処理を行う。これにより、表面に極薄い表面改質層が形成される。
【００４３】
表面改質層と有機絶縁材料とのエッチング速度の差を利用して、酸化シリコン膜６０及び６１を、それぞれ配線溝１６及び２９を形成する時のエッチングストッパ膜として使用することができる。
【００４４】
第３の実施例においても、第１の実施例の場合と同様に、半導体基板１と第１層目の配線１９との間に、低誘電率のビア層絶縁膜１０が配置されている。このため、第１層目の配線に係わる寄生容量の低減を図ることができる。実際に、第１層目の配線層に相互に噛み合った櫛歯形電極、及び第２層目の配線層に相互に噛み合った櫛歯形電極を形成したところ、櫛歯電極の長さ１ｍｍ当たりの静電容量が共に１８０ｆＦ／ｍｍであった。
【００４５】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００４６】
【発明の効果】
以上説明したように、本発明によれば、半導体基板と第１層目の配線層との間に、低誘電率の絶縁膜を配置することにより、第１層目の配線に係わる寄生容量を低減させることができる。
【図面の簡単な説明】
【図１】第１の実施例による半導体装置の断面図である。
【図２】第２の実施例による半導体装置の断面図である。
【図３】第３の実施例による半導体装置の断面図である。
【図４】従来の半導体装置の断面図である。
【符号の説明】
１ 半導体基板
２ 素子分離絶縁膜
３ ＭＯＳＦＥＴ
５、７、２１、５１、５２ ビア層絶縁膜
６、５０ 保護膜
８、２０、２２、５３ エッチングストッパ膜
９、２８ ビアホール
１０、１８、３０ バリアメタル層
１１ 導電性プラグ
１２、２３ 配線層絶縁膜
１３、２４ キャップ膜
１６、２９ 配線溝
１９、３１ 配線
４０ ハードマスク層
６０、６１ 表面改質層
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に従来の酸化シリコンよりも低誘電率の絶縁材料を層間絶縁膜に用いた半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
図４に、従来の多層配線構造を有する半導体装置の断面図を示す。シリコン基板１００の表面上に形成された素子分離絶縁膜１０１により活性領域が画定されている。この活性領域の表面上に、ソース領域１０２Ｓ、ドレイン領域１０２Ｄ、及びゲート電極１０２Ｇを有するＭＯＳＦＥＴ１０２が形成されている。
【０００３】
ＭＯＳＦＥＴ１０２を覆うように、シリコン基板１００の上に、フォスフォシリケートガラス（ＰＳＧ）からなるビア層絶縁膜１０３が形成されている。ビア層絶縁膜１０３は、基板温度６００℃で化学気相成長（ＣＶＤ）により厚さ１．５μｍのＰＳＧ膜を堆積させた後、化学機械研磨（ＣＭＰ）により表面の平坦化を行ったものである。
【０００４】
ビア層絶縁膜１０３の上に、窒化シリコンからなる厚さ５０ｎｍの保護膜１０４が形成されている。保護膜１０４及びビア層絶縁膜１０３を貫通し、ドレイン領域１０２Ｄの表面まで達するビアホール１０５が形成されている。ビアホール１０５の底面及び側面が、ＴｉＮ等のバリアメタル層１０７で覆われ、ビアホール１０５内にタングステン（Ｗ）プラグ１０６が充填されている。
【０００５】
保護膜１０４の上に、ポーラスシリカからなる厚さ１５０ｎｍの配線層絶縁膜１１０、及び酸化シリコンからなる厚さ１００ｎｍのキャップ膜１１１が、この順番に積層されている。配線層絶縁膜１１０及びキャップ膜１１１の２層に、配線溝１１２が形成されている。配線溝１１２の底面及び側面を、ＴａＮからなるバリアメタル層１１３が覆う。配線溝１１２内に第１層目の銅配線１１４が充填されている。
【０００６】
キャップ膜１１１及び銅配線１１４の上に、窒化シリコンからなる厚さ５０ｎｍのエッチングストッパ膜１２０、ポーラスシリカからなる厚さ２５０ｎｍのビア層絶縁膜１２１、窒化シリコンからなる厚さ５０ｎｍのエッチングストッパ膜１２２、ポーラスシリカからなる厚さ１５０ｎｍの配線層絶縁膜１２３、及び酸化シリコンからなる厚さ１００ｎｍのキャップ膜１２４がこの順番に積層されている。
【０００７】
キャップ膜１２４の上面から配線層絶縁膜１２３の底面まで達する配線溝１２８が形成されており、配線溝１２８の底面から下層の配線１１４の上面まで達するビアホール１２７が形成されている。ビアホール１２７及び配線溝１２８の底面及び内面が、ＴａＮからなるバリアメタル層１２９で覆われている。さらに、ビアホール１２７及び配線溝１２８の内部に、第２層目の銅配線１３０が埋め込まれている。
【０００８】
図４に示した従来の多層配線構造では、第１層目の配線層絶縁膜１１０、第２層目のビア層絶縁膜１２１、配線層絶縁膜１２３が、低誘電率のポーラスシリカで形成されているため、配線間の寄生容量を低減することができる。
【０００９】
【発明が解決しようとする課題】
図４に示した従来例では、第１層目の配線１１４とシリコン基板１００との間に配置された第１層目のビア層絶縁膜１０３は、ＰＳＧで形成されている。第１層目のビア層絶縁膜１０３に低誘電率のポーラスシリカ等を使用しないのは、ＭＯＳＦＥＴ１０２の電気的特性の変動を防止するためである。
【００１０】
第１層目のビア層絶縁膜１０３が低誘電率材料で形成されていないため、第１層目の配線１１４とシリコン基板１００の表面に形成された導電性部分との間の寄生容量は低減されない。また、第１層目の配線層絶縁膜１１０内に形成された配線間においても、電界が下層のビア層絶縁膜１０３に広がるため、寄生容量の低減効果が減殺されてしまう。
【００１１】
本発明の目的は、第１層目の配線に係わる寄生容量の低減効果を増大させることが可能な半導体装置を提供することである。
【００１２】
【課題を解決するための手段】
本発明の一観点によると、半導体基板の表面上に形成された半導体素子と、前記半導体素子を覆うように、前記半導体基板の上に形成された第１の絶縁膜と、前記第１の絶縁膜の上に形成され、該第１の絶縁膜の誘電率よりも低い誘電率を有する第２の絶縁膜と、前記第２の絶縁膜の上に形成された第１の配線と、前記第２の絶縁膜及び前記第１の絶縁膜の内部に埋め込まれ、前記第１の配線と前記半導体素子とを電気的に接続する導電性の接続部材とを有する半導体装置が提供される。
【００１３】
第１の配線と第１の絶縁膜との間に、第１の絶縁膜よりも誘電率の低い第２の絶縁膜が配置されているため、第１の配線に係わる寄生容量を低減させることができる。
【００１４】
本発明の他の観点によると、半導体基板の表面上に形成された半導体素子と、前記半導体素子を覆うように、前記半導体基板の上に形成された絶縁材料からなる保護膜と、前記保護膜の上に形成され、ポーラスシリカまたは有機絶縁材料で形成され、該保護膜の誘電率よりも低い誘電率を有する低誘電率膜と、前記低誘電率膜の上に形成された第１の配線と、前記低誘電率膜及び前記保護膜の内部に埋め込まれ、前記第１の配線と前記半導体素子とを電気的に接続する導電性の接続部材とを有する半導体装置が提供される。
【００１５】
本発明のさらに他の観点によると、（ａ）半導体基板の表面上に半導体素子を形成する工程と、（ｂ）前記半導体素子を覆うように、前記半導体基板の上に、絶縁材料からなる保護膜を、気相成長により形成する工程と、（ｃ）前記保護膜の上に、該保護膜よりも誘電率の低い絶縁材料からなる第１の絶縁膜を、塗布法により形成する工程と、（ｄ）前記第１の絶縁膜及び前記保護膜を貫通するビアホールを形成する工程と、（ｅ）前記ビアホール内に導電性プラグを埋め込む工程と、（ｆ）前記第１の絶縁膜の上に、前記導電性プラグに接続された金属製の配線を形成する工程とを有する半導体装置の製造方法が提供される。
【００１６】
気相成長で形成される保護膜が半導体素子を覆っているため、塗布法で形成されるポーラスシリカまたは有機絶縁材料からなる低誘電率膜を形成することによる半導体素子の電気的特性の変動を抑制することができる。第１の配線（金属性の配線）の下に低誘電率膜が配置されているため、第１の配線（金属製の配線）に係わる寄生容量を低減させることができる。
【００１７】
【発明の実施の形態】
図１に、本発明の第１の実施例による半導体装置の断面図を示す。シリコンからなる半導体基板１の表面に、シリコン局所酸化（ＬＯＣＯＳ）またはシャロートレンチアイソレーション（ＳＴＩ）により、素子分離絶縁膜２が形成されている。素子分離絶縁膜２により活性領域が画定される。活性領域の表面上に、ＭＯＳＦＥＴ３が形成されている。ＭＯＳＦＥＴ３は、半導体基板の表層部に形成されたソース領域３Ｓとドレイン領域３Ｄ、及びソース領域３Ｓとドレイン領域３Ｄとの間のチャネル領域上に、ゲート絶縁膜を介して形成されたゲート電極３Ｇを含んで構成される。
【００１８】
ＭＯＳＦＥＴ３を覆うように、半導体基板１の上に、ＰＳＧからなるビア層絶縁膜５が形成されている。ビア層絶縁膜５は、ＣＶＤにより厚さ１．５μｍのＰＳＧ膜を堆積させた後、ＣＭＰで表面の平坦化を行うことにより形成される。平坦化されたビア層絶縁膜５の上に、窒化シリコンからなる厚さ５０ｎｍの保護膜６が形成されている。保護膜６は、例えばＣＶＤにより形成される。
【００１９】
保護膜６の上に、ポーラスシリカからなる厚さ２５０ｎｍのビア層絶縁膜７が形成されている。ビア層絶縁膜７は、例えば、触媒化成工業株式会社製のポーラスシリカ原料（ＩＰＳ）を基板上にスピンコートし、その後、焼成（ベーキング）及び硬化（キュア）を行うことにより形成される。
【００２０】
ビア層絶縁膜７の上に、窒化シリコンからなる厚さ１００ｎｍのキャップ膜８が形成されている。キャップ膜８は、例えばＣＶＤにより形成される。
キャップ膜８の上面からドレイン領域３Ｄまで達するビアホール９が形成されている。ビアホール９の底面及び側面が、ＴｉＮからなるバリアメタル層１０で覆われている。さらに、ビアホール９内に、タングステンからなる導電性プラグ１１が埋め込まれている。バリアメタル層１０及び導電性プラグ１１は、ＴｉＮ膜及びタングステン膜を形成し、ＣＭＰによって余分なＴｉＮ膜とタングステン膜とを除去することにより形成される。
【００２１】
ＴｉＮ膜は、例えば原料ガスとしてチタニウムクロライドとアンモニアとを用い、基板温度５００℃、好ましくは４５０℃以下の条件で、ＣＶＤにより成膜することができる。なお、スパッタリングによりＴｉＮ膜を成膜することも可能である。タングステン膜は、原料ガスとして六フッ化タングステンとシランとを用い、基板温度５００℃、好ましくは４５０℃以下の条件で、ＣＶＤにより成膜することができる。
【００２２】
キャップ膜８の上に、ポーラスシリカからなる厚さ１５０ｎｍの配線層絶縁膜１２が形成されている。その上に、酸化シリコンからなる厚さ１００ｎｍのキャップ膜１３が形成されている。配線層絶縁膜１２とキャップ膜１３に、配線溝１６が形成されている。配線溝１６は、通常のフォトリソグラフィ及びエッチングにより形成することができる。配線溝１６の底面に、導電性プラグ１１の上面が露出する。
【００２３】
配線溝１６の底面及び側面を、ＴａＮからなる厚さ３０ｎｍのバリアメタル層１８が覆う。さらに、配線溝１６内に第１層目の銅配線１９が埋め込まれている。バリアメタル層１８及び銅配線１９は、ＴａＮ膜及び銅膜をスパッタリングにより形成し、銅を電解めっきした後、余分なＴａＮ膜及び銅膜を除去することにより形成される。
【００２４】
キャップ膜１３及び第１層目の銅配線１９の上に、窒化シリコンからなる厚さ５０ｎｍのエッチングストッパ膜２０、ポーラスシリカからなる厚さ２５０ｎｍの第２層目のビア層絶縁膜２１、窒化シリコンからなるエッチングストッパ膜２２、ポーラスシリカからなる厚さ１５０ｎｍの第２層目の配線層絶縁膜２３、及び酸化シリコンからなる厚さ１００ｎｍのキャップ膜２４がこの順番に積層されている。
【００２５】
キャップ膜２４の上面からエッチングストッパ膜２２の上面まで達する配線溝２９が形成されている。配線溝２９の底面から第１層目の配線１９の上面まで達するビアホール２８が形成されている。ビアホール２８及び配線溝２９の底面及び側面が、ＴａＮからなるバリアメタル層３０で覆われている。さらに、ビアホール２８及び配線溝２９内に、第２層目の銅配線３１が埋め込まれている。
【００２６】
以下、第２層目の配線の形成方法について説明する。エッチングストッパ膜２０、２２、及びキャップ膜２４は、ＣＶＤにより形成される。ビア層絶縁膜２１及び配線層絶縁膜２３は、第１層目のビア層絶縁膜７と同様の方法で形成される。
【００２７】
キャップ膜２４までの積層構造を形成した後、キャップ膜２４の上に窒化シリコンからなる厚さ５０ｎｍのハードマスク層４０を形成する。ハードマスク層４０に、配線溝２９に対応する開口を形成する。ハードマスク層４０を覆うようにレジスト膜を形成し、このレジスト膜に、ビアホール２８に対応する開口を形成する。レジスト膜をマスクとして、キャップ膜２４からエッチングストッパ膜２２の底面までエッチングし、貫通孔を形成する。
【００２８】
レジスト膜を除去し、ハードマスク層４０をマスクとして、キャップ膜２４及び配線層絶縁膜２３をエッチングし、配線溝２９を形成する。同時に、ビア層絶縁膜２１もエッチングされ、ビアホール２８が形成される。ビアホール２８の底面にエッチングストッパ膜２０が露出する。露出したエッチングストッパ膜２０を除去し、ビアホール２８の底面に下層の配線１９を露出させる。このとき、ハードマスク層４０も除去される。
【００２９】
ビアホール２８及び配線溝２９の内面、及びキャップ膜２４の上面を、厚さ３０ｎｍのＴａＮ膜で覆う。さらに、ＴａＮ膜の表面を厚さ３０ｎｍの銅のシード層で覆う。銅を電解めっきし、配線溝２９及びビアホール２８内に銅を埋め込む。余分な銅膜、及びＴａＮ膜をＣＭＰで除去する。配線溝２９及びビアホール２８内に、バリアメタル層３０及び第２層目の銅配線３１が残る。
【００３０】
同様の方法で、第３層目以上の配線層を形成することができる。
上記第１の実施例では、半導体基板１と第１層目の配線１９との間のビア層絶縁膜が、主として２層で構成されており、上側のビア層絶縁膜７の誘電率が、下側のビア層絶縁膜５の誘電率よりも低い。このため、第１層目の配線が複数本配置されている場合に、第１層目の配線間の寄生容量を低減することができる。
【００３１】
実際に、第１層目の配線で、相互に噛み合った櫛歯形電極を形成し、両者の間の静電容量を測定したところ、櫛歯電極１ｍｍ当たりの静電容量は、第２層目の配線で形成した櫛歯電極１ｍｍ当たりの静電容量とほぼ等しく、１８０ｆＦ／ｍｍであった。これに対し、第１層目の配線の下のビア層絶縁膜をＰＳＧで形成した場合の静電容量は２２０ｆＦ／ｍｍであった。このように、第１の実施例の構成とすることにより、配線間の寄生容量の低減を図ることができる。
【００３２】
第１層目の配線１９は、金属で形成された配線のうち、最下層に配置されている。特に、最下層の配線は、上層の配線に比べて狭いピッチで配置される場合が多い。従って、第１層目の配線層の配線間の寄生容量が、上層配線層の配線間の寄生容量に比べて相対的に大きくなる。このため、第１層目の配線層の配線間の寄生容量を低減させることは、半導体装置の高速動作に特に有効である。
【００３３】
また、第１の実施例では、ＭＯＳＦＥＴ３を覆うビア層絶縁膜５が、気相成長で堆積されたＰＳＧで形成されている。このため、ＭＯＳＦＥＴ３が、塗布法で形成される低誘電率材料の膜に直接接することによる電気的特性の変動を防止することができる。
【００３４】
上記第１の実施例では、低誘電率絶縁材料としてポーラスシリカを使用したが、誘電率が、酸化シリコンやＰＳＧやＢＰＳＧの誘電率よりも低い他の低誘電率絶縁材料を使用してもよい。例えば、ダウケミカル社のＳｉＬＫ（登録商標）等の有機絶縁材料を使用してもよい。
【００３５】
また、上記第１の実施例では、第１層目の配線１９をシングルダマシン法で形成したが、保護膜６からキャップ膜１３までの積層内に、第２層目の配線３１と同様のデュアルダマシン法で第１層目の配線を形成してもよい。
【００３６】
図２に、第２の実施例による半導体装置の断面図を示す。図１に示した第１の実施例による半導体装置と比較すると、第１の実施例による半導体装置の第１層目のビア層絶縁膜５からキャップ膜８までの積層構造の代わりに、保護膜５０、下側のビア層絶縁膜５１、上側のビア層絶縁膜５２、及びエッチングストッパ膜５３がこの順番に積層された積層構造が配置されている。その他の構成は、第１の実施例による半導体装置の構成と同じである。
【００３７】
保護膜５０は窒化シリコンで形成されており、その厚さは１００ｎｍである。下側のビア層絶縁膜５１は、ポリアリルエーテル（例えば、ダウケミカル社製のＳｉＬＫ）を、膜厚が約１．０μｍになる条件でスピンコートした後、仮焼成及び本焼成を行うことにより形成される。ビア層絶縁膜５１の下地表面の最大段差が約１．５μｍであったが、ビア層絶縁膜５１の上面における最大段差は約０．２μｍまで低くなった。
【００３８】
上側のビア層絶縁膜５２は、ＣＶＤにより厚さ０．５μｍの酸化シリコン膜を堆積させた後、表層部を約０．２μｍだけＣＭＰで除去することにより形成される。これにより、表面の平坦化が行われる。エッチングストッパ膜５３は窒化シリコンで形成されており、その厚さは５０ｎｍである。
【００３９】
エッチングストッパ膜５３の上面からドレイン領域３Ｄまで達するビアホール９が形成されている。ビアホール９の内面がＴｉＮからなるバリアメタル層１０で覆われ、ビアホール９の内部にタングステンからなる導電性プラグ１１が埋め込まれている。
【００４０】
第２の実施例でも、第１の実施例の場合と同様に、半導体基板１と第１層目の配線１９との間に、低誘電率のビア層絶縁膜５１が配置されている。このため、第１層目の配線に係わる寄生容量の低減を図ることができる。実際に、第１層目の配線層に相互に噛み合った櫛歯形電極を形成したところ、櫛歯形電極の長さ１ｍｍ当たりの静電容量が２１０ｆＦ／ｍｍであったのに対し、第１層目の配線の下のビア層絶縁膜をＰＳＧで形成した場合には、静電容量が２４０ｆＦ／ｍｍであった。低誘電率材料を採用することによる寄生容量低減効果が現れていることがわかる。
【００４１】
第２の実施例では、ビア層絶縁膜５１を低誘電率の有機絶縁材料（ＳｉＬＫ）で形成したが、ポーラスシリカで形成してもよい。
図３に、第３の実施例による半導体装置の断面図を示す。第３の実施例による半導体装置においては、図１に示した第１の実施例による半導体装置の窒化シリコンからなるエッチングストッパ膜８及び２２が配置されておらず、ビア層絶縁膜１０及び２１が、ポリアリルエーテル等の低誘電率の有機絶縁材料（例えば、ダウケミカル社製のＳｉＬＫ）で形成されている。ビア層絶縁膜１０及び２１の上面に、それぞれ有機絶縁材料をシランカップリング剤または金属カップリング剤で処理することにより形成された、主として酸化シリコンからなる極薄い表面改質層６０及び６１が配置されている。その他の構成は、第１の実施例による半導体装置の構成と同様である。
【００４２】
次に、シランカップリング剤による表面処理方法について説明する。有機絶縁材料からなるビア層絶縁膜１０または２１を形成した後、その表面を酸素プラズマに２秒間晒す。その後、シランカップリング剤（例えば、ヘキサメチルジシラザン）で表面処理を行う。その後、温度３００℃で３分間の熱処理を行う。これにより、表面に極薄い表面改質層が形成される。
【００４３】
表面改質層と有機絶縁材料とのエッチング速度の差を利用して、酸化シリコン膜６０及び６１を、それぞれ配線溝１６及び２９を形成する時のエッチングストッパ膜として使用することができる。
【００４４】
第３の実施例においても、第１の実施例の場合と同様に、半導体基板１と第１層目の配線１９との間に、低誘電率のビア層絶縁膜１０が配置されている。このため、第１層目の配線に係わる寄生容量の低減を図ることができる。実際に、第１層目の配線層に相互に噛み合った櫛歯形電極、及び第２層目の配線層に相互に噛み合った櫛歯形電極を形成したところ、櫛歯電極の長さ１ｍｍ当たりの静電容量が共に１８０ｆＦ／ｍｍであった。
【００４５】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００４６】
【発明の効果】
以上説明したように、本発明によれば、半導体基板と第１層目の配線層との間に、低誘電率の絶縁膜を配置することにより、第１層目の配線に係わる寄生容量を低減させることができる。
【図面の簡単な説明】
【図１】第１の実施例による半導体装置の断面図である。
【図２】第２の実施例による半導体装置の断面図である。
【図３】第３の実施例による半導体装置の断面図である。
【図４】従来の半導体装置の断面図である。
【符号の説明】
１ 半導体基板
２ 素子分離絶縁膜
３ ＭＯＳＦＥＴ
５、７、２１、５１、５２ ビア層絶縁膜
６、５０ 保護膜
８、２０、２２、５３ エッチングストッパ膜
９、２８ ビアホール
１０、１８、３０ バリアメタル層
１１ 導電性プラグ
１２、２３ 配線層絶縁膜
１３、２４ キャップ膜
１６、２９ 配線溝
１９、３１ 配線
４０ ハードマスク層
６０、６１ 表面改質層
Claims (7)
- 半導体基板の表面上に形成された半導体素子と、
前記半導体素子を覆うように、前記半導体基板の上に形成された第１の絶縁膜と、
前記第１の絶縁膜の上に形成され、該第１の絶縁膜の誘電率よりも低い誘電率を有する第２の絶縁膜と、
前記第２の絶縁膜の上に形成された第１の配線と、
前記第２の絶縁膜及び前記第１の絶縁膜の内部に埋め込まれ、前記第１の配線と前記半導体素子とを電気的に接続する導電性の接続部材と
を有する半導体装置。 - さらに、前記第１の配線の上に形成された多層配線を有し、前記第１の配線及び前記多層配線が金属で形成され、前記第１の配線が、金属で形成された配線のうち最下層に配置されている請求項１に記載の半導体装置。
- 前記第２の絶縁膜が、有機絶縁材料またはポーラスシリカで形成されている請求項１または２に記載の半導体装置。
- 前記第２の絶縁膜の上面に、シランカップリング剤または金属カップリング剤による表面改質層が形成されており、
さらに、前記表面改質層の上に、前記第１の絶縁膜の誘電率よりも低い誘電率を有する第３の絶縁膜とを有し、
前記第３の絶縁膜に形成され、前記表面改質層で底面が画定された溝内に、前記第１の配線が埋め込まれている請求項１〜３のいずれかに記載の半導体装置。 - 半導体基板の表面上に形成された半導体素子と、
前記半導体素子を覆うように、前記半導体基板の上に形成された絶縁材料からなる保護膜と、
前記保護膜の上に形成され、ポーラスシリカまたは有機絶縁材料で形成され、該保護膜の誘電率よりも低い誘電率を有する低誘電率膜と、
前記低誘電率膜の上に形成された第１の配線と、
前記低誘電率膜及び前記保護膜の内部に埋め込まれ、前記第１の配線と前記半導体素子とを電気的に接続する導電性の接続部材と
を有する半導体装置。 - （ａ）半導体基板の表面上に半導体素子を形成する工程と、
（ｂ）前記半導体素子を覆うように、前記半導体基板の上に、絶縁材料からなる保護膜を、気相成長により形成する工程と、
（ｃ）前記保護膜の上に、該保護膜よりも誘電率の低い絶縁材料からなる第１の絶縁膜を、塗布法により形成する工程と、
（ｄ）前記第１の絶縁膜及び前記保護膜を貫通するビアホールを形成する工程と、
（ｅ）前記ビアホール内に導電性プラグを埋め込む工程と、
（ｆ）前記第１の絶縁膜の上に、前記導電性プラグに接続された金属製の配線を形成する工程と
を有する半導体装置の製造方法。 - 前記工程（ｃ）の後、さらに、
前記第１の絶縁膜の上に、絶縁材料からなる第２の絶縁膜を、気相成長により形成する工程と、
前記第２の絶縁膜の表面の平坦化を行う工程と
を含み、前記工程（ｄ）において、前記第２の絶縁膜をも貫通する前記ビアホールを形成する請求項６に記載の半導体装置の製造方法。
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| JP (1) | JP2004071705A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006179515A (ja) * | 2004-12-20 | 2006-07-06 | Oki Electric Ind Co Ltd | 半導体素子の製造方法、及びエッチング方法 |
| DE102006039001B4 (de) * | 2006-03-24 | 2009-05-20 | Fujitsu Microelectronics Ltd. | Verfahren zum Herstellen einer mehrschichtigen Verbindungsstruktur |
| US7902076B2 (en) | 2008-07-04 | 2011-03-08 | Kabushiki Kaisha Toshiba | Method of fabricating semiconductor device |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005142351A (ja) * | 2003-11-06 | 2005-06-02 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| US7282436B2 (en) * | 2004-05-11 | 2007-10-16 | Texas Instruments Incorporated | Plasma treatment for silicon-based dielectrics |
| JP2007250965A (ja) * | 2006-03-17 | 2007-09-27 | Nec Electronics Corp | 半導体集積回路装置 |
| CN102044523B (zh) * | 2009-10-14 | 2012-08-22 | 无锡华润上华半导体有限公司 | 半导体器件结构及其制造方法 |
| US11373947B2 (en) * | 2020-02-26 | 2022-06-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods of forming interconnect structures of semiconductor device |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5565384A (en) * | 1994-04-28 | 1996-10-15 | Texas Instruments Inc | Self-aligned via using low permittivity dielectric |
| US5482894A (en) * | 1994-08-23 | 1996-01-09 | Texas Instruments Incorporated | Method of fabricating a self-aligned contact using organic dielectric materials |
| CA2160649C (en) * | 1994-10-17 | 1999-11-23 | Yoshiya Nomura | Toner container, toner container assembling method, process cartridge, and electrophotographic image forming apparatus |
| JP3082688B2 (ja) | 1996-11-05 | 2000-08-28 | ヤマハ株式会社 | 配線形成法 |
| JP4160638B2 (ja) * | 1997-03-27 | 2008-10-01 | 株式会社ルネサステクノロジ | 半導体装置 |
| JP3205306B2 (ja) | 1998-12-08 | 2001-09-04 | 松下電器産業株式会社 | 半導体装置およびその製造方法 |
| JP3585384B2 (ja) | 1998-12-22 | 2004-11-04 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| US6770572B1 (en) * | 1999-01-26 | 2004-08-03 | Alliedsignal Inc. | Use of multifunctional si-based oligomer/polymer for the surface modification of nanoporous silica films |
| JP4737349B2 (ja) * | 1999-02-26 | 2011-07-27 | ブラザー工業株式会社 | 画像形成装置 |
| KR100326942B1 (ko) * | 2000-01-21 | 2002-03-13 | 윤종용 | 무경계 콘택 구조체 및 그 형성방법 |
| JP2001230316A (ja) | 2000-02-14 | 2001-08-24 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| US6534389B1 (en) * | 2000-03-09 | 2003-03-18 | International Business Machines Corporation | Dual level contacts and method for forming |
| JP2001274239A (ja) | 2000-03-28 | 2001-10-05 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2002134609A (ja) | 2000-10-23 | 2002-05-10 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2002134610A (ja) | 2000-10-24 | 2002-05-10 | Toshiba Corp | 半導体装置の製造方法 |
| JP4118029B2 (ja) * | 2001-03-09 | 2008-07-16 | 富士通株式会社 | 半導体集積回路装置とその製造方法 |
| JP2003282703A (ja) | 2002-03-26 | 2003-10-03 | Hitachi Ltd | 半導体装置の製造方法および半導体装置 |
| JP2004031918A (ja) | 2002-04-12 | 2004-01-29 | Hitachi Ltd | 半導体装置 |
| TWI300971B (en) * | 2002-04-12 | 2008-09-11 | Hitachi Ltd | Semiconductor device |
| US6974762B2 (en) * | 2002-08-01 | 2005-12-13 | Intel Corporation | Adhesion of carbon doped oxides by silanization |
-
2002
- 2002-08-02 JP JP2002226240A patent/JP2004071705A/ja active Pending
-
2003
- 2003-07-31 US US10/630,716 patent/US6943431B2/en not_active Expired - Lifetime
-
2005
- 2005-07-13 US US11/179,550 patent/US7256118B2/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006179515A (ja) * | 2004-12-20 | 2006-07-06 | Oki Electric Ind Co Ltd | 半導体素子の製造方法、及びエッチング方法 |
| DE102006039001B4 (de) * | 2006-03-24 | 2009-05-20 | Fujitsu Microelectronics Ltd. | Verfahren zum Herstellen einer mehrschichtigen Verbindungsstruktur |
| US8440577B2 (en) | 2006-03-24 | 2013-05-14 | Fujitsu Semiconductor Limited | Method for reducing metal, multilayer interconnection structure and manufacturing method for the same, and semiconductor device and manufacturing method for the same |
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