CN102044523B - 半导体器件结构及其制造方法 - Google Patents

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Abstract

一种半导体器件结构及其制造方法。其中半导体器件结构，包括：半导体衬底，所述半导体衬底分为器件区和虚拟区，所述虚拟区位于半导体衬底的边缘；若干绝缘层，其中一层绝缘层位于半导体衬底上；若干金属布线层，形成于各绝缘层之间；器件区导电插塞，位于各绝缘层内且贯穿绝缘层厚度，用于将各金属布线层进行互相连接；虚拟区导电插塞，位于绝缘层内且贯穿绝缘层厚度，用于将任意一层金属布线层与半导体衬底直接连接。本发明能及时释放由于刻蚀过程中在金属布线层和绝缘层里积累的电荷，避免了残留电荷导致的晶格缺陷及器件损伤。

Description

半导体器件结构及其制造方法
技术领域
本发明涉及半导体器件的制造领域，尤其涉及通过与半导体衬底连接的虚拟导电插塞来释放累积电荷的半导体器件结构及其制造方法。
背景技术
随着ULSI(超大规模集成)技术的飞速发展，半导体设备的布线设计原则的小型化在不断进展。被集成的元件数量在增加，大规模集成电路的布线更为复杂，且金属布线变得更细、更窄、更薄。在此情况下，多层互连吸引了注意力，接触孔导电插塞沉积便是其中关键的一种互连技术。互连技术对产品成品率的提高起着关键性的作用。
目前制造半导体产品时，常见的互连线工艺中，是形成导电插塞，用于各层金属线的连通，其过程概述如下：
参照图1所示，半导体衬底1表面已具有经过刻蚀形成沟槽3的第一绝缘层2，所述半导体衬底1中可以是已具有多层金属线的逻辑结构，也可以是某一层逻辑结构表面的金属线层，所述第一绝缘层2起到电隔离作用，以保证形成的半导体产品电流仅通过互连线流通。
参照图2所示，在所述沟槽内填充满导电物质层，形成第一导电插塞4，所述第一导电插塞4与半导体衬底1中的多层金属线的逻辑结构连接，或者与某一层逻辑结构表面的金属线层连接，其中导电物质的材料可以是钨、铜等。形成所述第一导电插塞4的工艺如下：用化学气相沉积法在第一绝缘层2表面沉积导电物质层，且将导电物质层填充满沟槽；用化学机械研磨的方法，将第一绝缘层2表面的导电物质层去除，仅保留沟槽内的导电物质层。
参照图3所示，在第一绝缘层2表面沉积以铝或铜等为材料的第一金属布线层6，所述第一金属布线层6覆盖所述第一导电插塞4，第一金属布线层6之间以相同厚度的第一介质层5进行隔离。
参照图4所示，在第一金属布线层6和第一介质层5上沉积第二绝缘层7。刻蚀第二绝缘层7，在所述第二绝缘层7内形成贯穿其厚度的沟槽，所述沟槽露出第一金属布线层6。用化学气相沉积法在第二绝缘层7上沉积导电物质，且将导电物质填充满沟槽；用化学机械研磨法将第二绝缘层7上的导电物质层去除，仅保留沟槽内的导电物质，形成与第一金属布线层6连接的第二导电插塞8。在第二绝缘层7表面沉积以铝或铜等为材料的第二金属布线层10，所述第二金属布线层10覆盖所述第二导电插塞8，第二金属布线层10之间以相同厚度的第二介质层9进行隔离。
在例如申请号为03109677.8的中国专利申请中还能发现更多与上述工艺过程相关的信息。
现有形成互连线工艺中，由于刻蚀形成导电插塞时，等离子体刻蚀带来的残留电荷会逐渐累积在金属布线层，在一定条件下放电现象会被激发，导致后续测试工艺中金属布线层与半导体衬底之间产生放电现象，使测试失效。
发明内容
本发明解决的技术问题是提供一种半导体器件结构及其制造方法，防止刻蚀形成导电插塞时，等离子体刻蚀带来的残留电荷会逐渐累积在金属布线层。
为解决上述问题，本发明一种半导体器件结构的制造方法，包括：提供半导体衬底，所述半导体衬底分为器件区和虚拟区，所述虚拟区位于半导体衬底的边缘；在半导体衬底上依次交替形成若干绝缘层和若干金属布线层，所述绝缘层内形成有贯穿绝缘层厚度的器件区导电插塞和虚拟区导电插塞；通过器件区导电插塞将各金属布线层进行互相连接，通过虚拟区导电插塞将任意一层金属布线层与半导体衬底直接连接。
可选的，所述金属布线层的材料为铜或铝。形成所述金属布线层的方法为电镀法或化学气相沉积法。
可选的，所述绝缘层的材料为二氧化硅或掺杂型氧化硅。所述绝缘层的厚度为小于10000埃。形成所述绝缘层的方法为化学气相沉积法。
本发明还提供一种半导体器件结构，包括：半导体衬底，所述半导体衬底分为器件区和虚拟区，所述虚拟区位于半导体衬底的边缘；若干绝缘层，其中一层绝缘层位于半导体衬底上；若干金属布线层，形成于各绝缘层之间；器件区导电插塞，位于各绝缘层内且贯穿绝缘层厚度，用于将各金属布线层进行互相连接；虚拟区导电插塞，位于绝缘层内且贯穿绝缘层厚度，用于将任意一层金属布线层与半导体衬底直接连接。
可选的，所述金属布线层的材料为铜或铝。
可选的，所述绝缘层的材料为二氧化硅或掺杂型氧化硅。所述绝缘层的厚度为小于10000埃。
与现有技术相比，本发明具有以下优点：将任意一层金属布线层延伸至虚拟区，通过绝缘层内的虚拟导电插塞直接与虚拟区的半导体衬底连接。半导体衬底具有接地的作用，金属布线层与半导体衬底直接连接，能及时释放由于刻蚀过程中在金属布线层和绝缘层里积累的电荷，避免了残留电荷导致的晶格缺陷及器件损伤。
附图说明
图1至图4是采用现有工艺进行互连线结构制作的示意图；
图5是本发明制造包括互连线结构的半导体器件结构的具体实施方式流程图；
图6至图9是采用本发明形成互连线结构的第一实施例示意图；
图10至图13是采用本发明形成互连线结构的第二实施例示意图。
具体实施方式
现有互连线工艺中，在等离子体刻蚀形成导电插塞时，刻蚀所带来的残留电荷会逐渐累积在金属布线层，在一定条件下放电现象会被激发，导致后续测试工艺中金属布线层与半导体衬底之间产生放电现象，使测试失效。为解决上述问题，本发明将任意一层金属布线层延伸至虚拟区，通过绝缘层内的虚拟导电插塞直接与虚拟区的半导体衬底连接。半导体衬底具有接地的作用，金属布线层与半导体衬底直接连接，能及时释放由于刻蚀过程中在金属布线层和绝缘层里积累的电荷，避免了残留电荷导致的晶格缺陷及器件损伤。
本发明制造包括互连线结构的半导体器件结构的具体实施方式流程如图5所示，执行步骤S11，提供半导体衬底，所述半导体衬底分为器件区和虚拟区，所述虚拟区位于半导体衬底的边缘；执行步骤S12，在半导体衬底上依次交替形成若干绝缘层和若干金属布线层，所述绝缘层内形成有贯穿绝缘层厚度的器件区导电插塞和虚拟区导电插塞；执行步骤S13，通过器件区导电插塞将各金属布线层进行互相连接，通过虚拟区导电插塞将任意一层金属布线层与半导体衬底直接连接。
基于上述实施方式形成的半导体器件结构包括：半导体衬底，所述半导体衬底分为器件区和虚拟区，所述虚拟区位于半导体衬底的边缘；若干绝缘层，其中一层绝缘层位于半导体衬底上；若干金属布线层，形成于各绝缘层之间；器件区导电插塞，位于各绝缘层内且贯穿绝缘层厚度，用于将各金属布线层进行互相连接；虚拟区导电插塞，位于绝缘层内且贯穿绝缘层厚度，用于将任意一层金属布线层与半导体衬底直接连接。
下面结合附图对本发明的具体实施方式做详细的说明。
实施例一
图6至图9是采用本发明形成互连线结构的第一实施例示意图。如图6所示，提供半导体衬底100，所述半导体衬底100可以是已具有多层金属线的逻辑结构，也可以是某一层逻辑结构表面的金属线层；其中半导体衬底100分为器件区II和位于半导体衬底边缘的虚拟区I。用化学气相沉积法在半导体衬底100表面形成厚度为小于10000埃的第一绝缘层102，所述第一绝缘层102起到电隔离作用，以保证形成的半导体产品电流仅通过互连线流通。
本实施例中，所述第一绝缘层102的材料可以是氧化硅。
继续参考图6，在器件区II形成穿通所述第一绝缘层102的第一沟槽103，在虚拟区I形成穿通所述第一绝缘层102的第一沟槽103。具体形成工艺如下：在第一绝缘层102上旋涂一层光刻胶层，经过曝光显影工艺后，在虚拟区I和器件区II的光刻胶层上定义出对应的第一沟槽图形；以光刻胶层为掩膜，沿沟槽图形采用干法刻蚀的方法刻蚀第一绝缘层102至露出半导体衬底100。
本实施例中，针对第一绝缘层102的材料采用相应的刻蚀气体。例如对于氧化硅，可以采用C4F8。所述蚀刻剂的用量根据所述第一绝缘层102的厚度而定。
如图7所示，在虚拟区I的第一沟槽内填充导电物质层，形成第一导电插塞104；在器件区II的第一沟槽内填充导电物质，形成第一导电插塞104。具体形成工艺如下：在第一绝缘层102上沉积第一导电物质层，且所述第一导电物质层填充满第一沟槽103；用化学机械研磨法去除第一绝缘层102上的第一导电物质层，保留第一沟槽103内的第一导电物质层。
本实施例中所述第一导电物质层的材料可以是钨或铜等；沉积钨可以采用物理气相沉积的方法，其过程简述如下：用等离子体轰击钨固体靶材，使得钨在所述第一沟槽103内沉积成膜。
如图8所示，在第一绝缘层102表面沉积以钨或铝或铜等为材料的第一金属布线层106，所述第一金属布线层106覆盖所述第一导电插塞104第一金属布线层106之间以相同厚度的第一介质层105进行隔离。
本实施例中，其中部分第一金属布线层106覆盖虚拟区I的第一导电插塞104。
以第一金属布线层106的材料为钨为例，形成方式如下：用物理气相沉积法在第一绝缘层102上形成以钨为材料的第一金属层；在第一金属层表面涂布光刻胶层。为了防止光刻胶与钨黏附力不够而脱胶，也可在涂胶前，先在第一金属层表面形成黏附层(图未示)，继而在黏附层上涂布光刻胶层。所述黏附层的材料通常可以采用介电抗反射层(DARC)，例如SiON。接着，对所述光刻胶层曝光显影形成第一金属布线图形。然后，以光刻胶层为掩模，沿第一金属布线图形对第一金属层执行刻蚀，形成与第一导电插塞104连接的第一金属布线层106；所述刻蚀钨可以采用例如反应离子蚀刻的方法。用化学气相沉积法在第一金属布线层106上及之间的空隙内形成第一介质层105；采用化学机械研磨法去除第一金属布线层106上的第一介质层105，保留第一金属布线层106之间空隙内的第一介质层105。
以第一金属布线层106的材料为铜为例，形成方式如下：用化学气相沉积法在第一绝缘层102上形成第一介质层105；用旋涂法在第一介质层105上形成光刻胶层，经过曝光显影工艺后，在光刻胶层上定义出第一金属布线图形；以光刻胶层为掩膜，沿第一金属布线图形刻蚀第一介质层105至曝露出第一导电插塞104和部分第一绝缘层102，形成第一金属布线开口；用电镀法在第一介质层105上形成以铜为材料的第一金属层，且第一金属层填充满第一金属布线开口；用化学机械研磨法去除第一介质层105上的第一金属层，保留第一金属布线开口内的第一金属层，形成第一金属布线层106。
如图9所示，在第一金属布线层106和第一介质层105上沉积厚度为小于10000埃的第二绝缘层107。干法刻蚀第二绝缘层107，在所述第二绝缘层107内形成贯穿其厚度的第二沟槽，所述第二沟槽露出第一金属布线层106。用化学气相沉积法在第二绝缘层107上沉积导电物质，且将导电物质填充满第二沟槽；用化学机械研磨法将第二绝缘层107上的导电物质层去除，仅保留第二沟槽内的导电物质，形成与第一金属布线层106连接的第二导电插塞108。在第二绝缘层107表面沉积以钨或铝或铜等为材料的第二金属布线层110，所述第二金属布线层110覆盖所述第二导电插塞108，并通过第二导电插塞108与第一金属布线层106连接，第二金属布线层110之间以相同厚度的第二介质层109进行隔离。
本实施例中，如果第二金属布线层110的材料为钨，形成方式如下：采用物理气相沉积法在第二绝缘层107上形成以钨为材料的第二金属层；在第一金属层表面涂布光刻胶层。接着，对所述光刻胶层曝光显影形成第二金属布线图形。然后，以光刻胶层为掩模，沿第二金属布线图形对第二金属层执行刻蚀，形成与第二导电插塞108连接的第二金属布线层110；所述刻蚀钨可以采用例如反应离子蚀刻的方法。用化学气相沉积法在第二金属布线层110上及之间的空隙内形成第二介质层109；采用化学机械研磨法去除第二金属布线层110上的第二介质层109。
以第二金属布线层110的材料为铜为例，形成方式如下：用化学气相沉积法在第二绝缘层107上形成第二介质层109；用旋涂法在第二介质层109上形成光刻胶层，经过曝光显影工艺后，在光刻胶层上定义出第二金属布线图形；以光刻胶层为掩膜，沿第二金属布线图形刻蚀第二介质层109至曝露出第二导电插塞108和部分第二绝缘层107，形成第二金属布线开口；用电镀法在第二介质层109上形成以铜为材料的第二金属层，且第二金属层填充满第二金属布线开口；用化学机械研磨法去除第二介质层109上的第二金属层，保留第一金属布线开口内的第一金属层。
除实施例外，还可以继续在第二金属布线层110和第二介质层109是依次间隔形成若干包含有导电插塞的绝缘层和金属布线层。
器件区II的各层金属布线层通过位于虚拟区I的第一金属布线层106及第一导电插塞104与半导体衬底100连接，半导体衬底100具有接地的作用，能及时释放由于刻蚀形成导电插塞过程中在金属布线层和绝缘层里积累的电荷，避免了残留电荷导致的晶格缺陷及器件损伤。
基于上述实施例形成的半导体器件结构包括：半导体衬底100，所述半导体衬底100可以是已具有多层金属线的逻辑结构，也可以是某一层逻辑结构表面的金属线层，其中半导体衬底100分为器件区II和虚拟区I，所述虚拟区I位于半导体衬底100的边缘；第一绝缘层102，位于半导体衬底100上；第一导电插塞104，位于器件区II和虚拟区I第一绝缘层102内且贯穿第一绝缘层102的厚度，其中至少一个第一导电插塞104位于虚拟区I与半导体衬底100直接接连；第一金属布线层106，位于第一绝缘层102上，且覆盖第一导电插塞104；第一介质层105，位于第一金属布线层106之间以隔离第一金属布线层106，其厚度与第一金属布线层106一致；第二绝缘层107，位于第一金属布线层106和第一介质层105上；第二导电插塞108，位于器件区II的第二绝缘层107内且贯穿第二绝缘层107厚度；第二金属布线层108，位于第二绝缘层107上，且覆盖第二导电插塞108；第二介质层109，位于第二金属布线层108之间以隔离第二金属布线层108，其厚度与第二金属布线层108一致。
实施例二
图10至图13是采用本发明形成互连线结构的第二实施例示意图。如图10所示，提供半导体衬底200，所述半导体衬底200可以是已具有多层金属线的逻辑结构，也可以是某一层逻辑结构表面的金属线层；其中半导体衬底200分为器件区II和位于半导体衬底边缘的虚拟区I。用化学气相沉积法在半导体衬底200表面形成厚度为小于10000埃的第一绝缘层202，所述第一绝缘层202起到电隔离作用，以保证形成的半导体产品电流仅通过互连线流通。
本实施例中，所述第一绝缘层202的材料可以是氧化硅。
继续参考图10，在器件区II形成穿通所述第一绝缘层202的第一沟槽203，在虚拟区I形成穿通所述第一绝缘层202的第一沟槽203。具体形成工艺如下：在第一绝缘层202上旋涂一层光刻胶层，经过曝光显影工艺后，在虚拟区I和器件区II的光刻胶层上定义出对应的第一沟槽图形；以光刻胶层为掩膜，沿沟槽图形采用干法刻蚀的方法刻蚀第一绝缘层202至露出半导体衬底200。
本实施例中，针对第一绝缘层202的材料采用相应的刻蚀气体。例如对于氧化硅，可以采用C4F8。所述蚀刻剂的用量根据所述第一绝缘层202的厚度而定。
如图11所示，在虚拟区I的第一沟槽内填充导电物质层，形成第一导电插塞204；在器件区II的第一沟槽内填充导电物质，形成第一导电插塞204。具体形成工艺如下：在第一绝缘层202上沉积第一导电物质层，且所述第一导电物质层填充满第一沟槽203；用化学机械研磨法去除第一绝缘层202上的第一导电物质层，保留第一沟槽203内的第一导电物质层。
本实施例中所述第一导电物质层的材料可以是钨或铜等；沉积钨可以采用物理气相沉积的方法，其过程简述如下：用等离子体轰击钨固体靶材，使得钨在所述第一沟槽203内沉积成膜。
如图12所示，在第一绝缘层202表面沉积以钨或铝或铜等为材料的第一金属布线层206，所述第一金属布线层206覆盖所述第一导电插塞204，第一金属布线层206之间以相同厚度的第一介质层205进行隔离。
本实施例中，其中部分第一金属布线层206覆盖虚拟区I的第一导电插塞204。
具体形成不同材料的第一金属布线层206的方法在实施例一中已有描述，在此不再赘述。
如图13所示，在第一金属布线层206和第一介质层205上沉积厚度为小于10000埃的第二绝缘层207。干法刻蚀第二绝缘层207，在所述器件区II的第二绝缘层207内形成贯穿其厚度的第二沟槽，所述第二沟槽露出第一金属布线层206；干法刻蚀虚拟区I的第二绝缘层207、第一介质层205和第一绝缘层202至曝露出半导体衬底200，形成第三沟槽。用化学气相沉积法在第二绝缘层207上沉积导电物质，且将导电物质填充满第二沟槽和第三沟槽；用化学机械研磨法将第二绝缘层207上的导电物质层去除，仅保留第二沟槽和第三沟槽内的导电物质，在器件区II形成与第一金属布线层206连接的第二导电插塞208a，在虚拟区I形成与半导体衬底200连接的第三导电插塞208b。
继续参考图13，在第二绝缘层207表面沉积以钨或铝或铜等为材料的第二金属布线层210，所述第二金属布线层210覆盖所述第二导电插塞208a、第三导电插塞208b；在器件区II第二金属布线层210通过第二导电插塞208a与第一金属布线层206连接，在虚拟区I第二金属布线层210通过第三导电插塞208b与半导体衬底200连接；第二金属布线层210之间以相同厚度的第二介质层209进行隔离。
具体形成不同材料的第二金属布线层210的方法在实施例一中已有描述，在此不再赘述。
器件区II的各层金属布线层通过位于虚拟区I的第一金属布线层206及第一导电插塞204与半导体衬底200连接；同时可以再通过虚拟区II的第二金属布线层210及第三导电插塞208b与半导体衬底200连接；半导体衬底200具有接地的作用，能及时释放由于刻蚀形成导电插塞过程中在金属布线层和绝缘层里积累的电荷，避免了残留电荷导致的晶格缺陷及器件损伤。
除实施例外，还可以继续在第二金属布线层210和第二介质层209是依次间隔形成若干包含有导电插塞的绝缘层和金属布线层。且各金属布线层都可以直接通过导电插塞与半导体衬底200连接。
基于上述实施例形成的半导体器件结构包括：半导体衬底200，所述半导体衬底200可以是已具有多层金属线的逻辑结构，也可以是某一层逻辑结构表面的金属线层，其中半导体衬底200分为器件区II和虚拟区I，所述虚拟区I位于半导体衬底200的边缘；第一绝缘层202，位于半导体衬底200上；第一导电插塞204，位于器件区II和虚拟区I第一绝缘层202内且贯穿第一绝缘层202的厚度，其中至少一个第一导电插塞204位于虚拟区I与半导体衬底200直接接连；第一金属布线层206，位于第一绝缘层202上，且覆盖第一导电插塞204；第一介质层205，位于第一金属布线层206之间以隔离第一金属布线层206，其厚度与第一金属布线层206一致；第二绝缘层207，位于第一金属布线层206和第一介质层205上；第二导电插塞208a，位于器件区II的第二绝缘层107内且贯穿第二绝缘层107厚度；第三导电插塞208b，位于虚拟区I的第二绝缘层207、第一介质层205和第一绝缘层202内；第二金属布线层208，位于第二绝缘层207上，且覆盖第二导电插塞208a和第三导电插塞208b；第二介质层209，位于第二金属布线层208之间以隔离第二金属布线层208，其厚度与第二金属布线层208一致。
虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种半导体器件结构，其特征在于，包括：半导体衬底，所述半导体衬底分为器件区和虚拟区，所述虚拟区位于半导体衬底的边缘；若干绝缘层，依次形成于半导体衬底上；若干金属布线层，形成于各绝缘层之间；器件区导电插塞，位于各绝缘层内且贯穿绝缘层厚度，用于将各金属布线层进行互相连接；虚拟区导电插塞，位于绝缘层内且贯穿绝缘层厚度，用于将任意一层金属布线层与半导体衬底直接连接。
2.根据权利要求1所述半导体器件结构，其特征在于，所述金属布线层的材料为铜或铝。
3.根据权利要求1所述半导体器件结构，其特征在于，所述绝缘层的材料为二氧化硅或掺杂型氧化硅。
4.根据权利要求3所述半导体器件结构，其特征在于，所述绝缘层的厚度为小于10000埃。
5.一种半导体器件结构的制造方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底分为器件区和虚拟区，所述虚拟区位于半导体衬底的边缘；
在半导体衬底上依次交替形成若干绝缘层和若干金属布线层，所述绝缘层内形成有贯穿绝缘层厚度的器件区导电插塞和虚拟区导电插塞；
通过器件区导电插塞将各金属布线层进行互相连接，通过虚拟区导电插塞将任意一层金属布线层与半导体衬底直接连接。
6.根据权利要求5所述半导体器件结构的制造方法，其特征在于，所述金属布线层的材料为铜或铝。
7.根据权利要求5或6所述半导体器件结构的制造方法，其特征在于，形成所述金属布线层的方法为电镀法或化学气相沉积法。
8.根据权利要求5所述半导体器件结构的制造方法，其特征在于，所述绝缘层的材料为二氧化硅或掺杂型氧化硅。
9.根据权利要求8所述半导体器件结构的制造方法，其特征在于，所述绝缘层的厚度为小于10000埃。
10.根据权利要求9所述半导体器件结构的制造方法，其特征在于，形成所述绝缘层的方法为化学气相沉积法。
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