CN102110638A - 解决半导体器件在制作过程中放电缺陷的方法及结构 - Google Patents
解决半导体器件在制作过程中放电缺陷的方法及结构 Download PDFInfo
- Publication number
- CN102110638A CN102110638A CN2009102009866A CN200910200986A CN102110638A CN 102110638 A CN102110638 A CN 102110638A CN 2009102009866 A CN2009102009866 A CN 2009102009866A CN 200910200986 A CN200910200986 A CN 200910200986A CN 102110638 A CN102110638 A CN 102110638A
- Authority
- CN
- China
- Prior art keywords
- layer
- metal
- tantalum
- semiconductor device
- interconnecting wires
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明公开了一种解决半导体器件在制作过程中放电缺陷的方法，在晶圆衬底上形成有源区及栅极，栅极通过金属互连线与底层金属层连接，底层金属互连层和中间金属层通过金属互连线连接，中间金属层和顶层金属层之间通过金属互连线连接，在次顶层金属层形成金属电容介质层，在该介质层顶部形成钽层后，采用光刻技术图案化钽层，使得晶圆边缘的钽层也被光刻，图案化的钽层和次顶层金属层在垂直方向上不出现边缘相切位置；按照图案化的钽层，进行刻蚀，得到所述半导体器件的上极板；沉积顶层介质层后，采用光刻技术和刻蚀技术在顶层介质层上制作顶部通孔。本发明防止了半导体器件在制作过程中的放电缺陷，提高最终制作的半导体器件的性能。
Description
技术领域
本发明涉及半导体制造技术，特别涉及一种解决半导体器件在制作过程中放电缺陷的方法及结构。
背景技术
在集成电路的制造过程中，包括前段制造工艺和后段制造工艺。其中，前段制造工艺包括在半导体器件衬底上形成源漏极和栅极，称为形成半导体器件层；后段工艺包括在半导体器件层上形成金属互连层等后续工艺。
在后段工艺中，需要对半导体器件进行金属化，金属化是半导体器件制造过程中在介质层上沉积金属薄膜及随后刻印图形以便形成互连金属线和半导体器件的金属层过程。最后，在次顶层金属层上形成介质层后，在晶圆顶部形成钽层，光刻和刻蚀后作为金属电容的上极板。
图1为现有技术的半导体器件的结构示意图，具体为：在晶圆衬底中具有有源区(AA)，在AA上具有栅极，栅极通过金属互连线1和金属层1连接，金属层1通过金属互连线2和金属层2连接，金属层2通过金属互连线3和金属层3连接，金属层3通过金属互连线3和金属层4连接，金属层4通过金属互连线4和金属层5连接。
其中，在制作金属层1和金属互连线1时，采用的方法为：在晶圆衬底和栅极表面沉积介质层(可以为氧化硅层)后，采用光刻和刻蚀技术在栅极上表面形成通孔和沟槽，用金属填充该通孔和沟槽并抛光后，形成金属互连线1和金属层1。在制作其他金属层和金属互连层时，采用的方法为：在下方的金属互连层及介质层表面沉积介质层(可以为氧化硅层)后，采用光刻技术在栅极上表面形成通孔和沟槽，用金属填充该通孔和沟槽并抛光后，形成当前的金属互连线和当前的金属层。
图1形成金属层5后，在金属层5表面上沉积一层介质层，该介质层可以为氮化硅层，厚度比较薄，数量级为几十埃至几百埃，然后沉积钽层后，采用光刻技术图案化钽层，按照图案化的钽层刻蚀掉晶圆非边缘区域的不需要制作电容结构的钽层后，再沉积顶部介质层，用于进行顶部通孔的光刻和刻蚀过程。
图1中的顶部通孔一般和金属层5接触，用于填充金属后，作为金属引线电连接作为半导体器件下极板的金属层5，晶圆边缘未刻蚀掉的钽层作为上极板。
在具体实现上，金属层的数目可能不是5层，而是3层或4层或其他各数级层，但是制作方法都和图1相似，在制作每一层金属层和金属互连线时，所采用的金属可以为铜或铝，在采用铜时，使用大马士革方式制作。
图1在采用光刻技术图案化钽层时，常常采用的为部分晶圆边缘光刻技术，也就是不对晶圆边缘进行光刻，留下晶圆边缘所有的钽层。这是因为，在制作该半导体器件时，AA、栅极。金属互连线及金属层的制作都需要采用光刻技术。在当前层采用光刻技术时，需要下层的晶圆边缘具有对准标记，也就是在下层的晶圆边缘具有沟槽，以便对准后进行光刻。在光刻后，再在当前层形成对应的对准标记，以备在制作上层时的刻蚀步骤。如果在此过程中对晶圆边缘部分进行光刻和刻蚀，就会使得下层的对准标记损坏，无法在当前层形成对应的对准标记，这就会导致在制作上层时无法对准进行光刻。因此，采用部分晶圆边缘光刻技术，在每一层制作时，都在图案化过程中对晶圆边缘使用遮光技术不对晶圆边缘进行光刻和刻蚀，保留下层的对准标记，以在当前层形成对准标记，但该遮光技术有一定精度限制，会造成各层边缘不齐。
但是，按照上述过程制作半导体器件，会存在放电缺陷。这是因为，在晶圆边缘的钽层和次顶层金属层在垂直方向上出现边缘相切，如图1所示，钽层和金属层在垂直方向上有位置的重叠，之间仅仅隔着一层薄薄的且面积很小的介质层，形成了电容结构。在进行顶部通孔刻蚀过程中，刻蚀到钽层时，就会使得钽层带大量电荷，击穿该电容结构，大量电子转移到金属层5，再沿着金属层5、金属互连线5、金属层4、金属互连线4、金属层3、金属互连线3、金属层2、金属互连线2、金属层1、金属互连线1及栅极后，通过晶圆的卡盘地线导出，过程中产生大量热量导致金属熔融，另外放电时通过栅极释放的高电压还同时导致栅极击穿。这使得最终制作的半导体被破坏。
发明内容
有鉴于此，本发明提供一种解决半导体器件在制作过程中放电缺陷的方法，该方法能够防止半导体器件在制作过程中的放电缺陷，提高最终制作的半导体器件的性能。
本发明还提供一种解决半导体器件在制作过程中放电缺陷的结构，该结构能够防止半导体器件在制作过程中的放电缺陷，提高最终制作的半导体器件的性能。
为达到上述目的，本发明实施例的技术方案具体是这样实现的：
一种解决半导体器件在制作过程中放电缺陷的方法，在晶圆衬底上形成有源区及栅极，栅极通过金属互连线与底层金属层连接，底层金属互连层和中间金属层通过金属互连线连接，中间金属层和顶层金属层之间通过金属互连线连接，在顶层金属层形成金属电容介质层，在该层介质层顶层形成钽层后，该方法还包括：
采用光刻技术图案化钽层，使得晶圆边缘的钽层也被光刻，图案化的钽层和顶层金属层在垂直方向上不出现边缘相切；
按照图案化的钽层，进行刻蚀，得到所述金属电容的上极板；
沉积顶层介质层后，采用光刻技术和刻蚀技术在顶层介质层上制作顶部通孔。
所述中间金属层有多层，之间通过金属互连线连接。
一种解决半导体器件在制作过程中放电缺陷的结构，在晶圆衬底上具有有源区及栅极，栅极通过金属互连线与底层金属层连接，底层金属互连层和中间金属层通过金属互连线连接，中间金属层和顶层金属层之间通过金属互连线连接，在顶层金属层具有金属电容介质层，在该层介质层上具有钽层，在钽层上方具有顶层介质层，顶层介质层中具有用于电连接顶层金属层的顶层通孔，所述钽层和顶层金属层在垂直方向上不出现相切位置。
所述中间金属层有多层，之间通过金属互连线连接。
由上述技术方案可见，本发明提供的方法及结构，在次顶层介质层上形成作为上极板的钽层时，采用全部晶圆边缘光刻技术，即对晶圆边缘进行光刻，形成作为上极板的钽层，所形成的钽层和金属电容介质层下的顶层金属层在垂直方向上不出现相切位置，不会使得所形成的钽层、金属电容介质层和次顶层金属层之间形成电容结构，在进行顶部通孔过程中，刻蚀到钽层时，钽层中的电子也不会转移到次顶层金属层中，更加不会沿着次顶层金属互连线、中间金属层、中间金属互连线及栅极后，通过晶圆的卡盘地线导出。因此，本发明提供的方法及结构防止了半导体器件在制作过程中的放电缺陷，提高最终制作的半导体器件的性能。
附图说明
图1为现有技术的半导体器件的结构示意图；
图2为本发明提供的半导体器件的结构示意图；
图3为本发明提供的半导体器件的制作方法流程图。
具体实施方式
为使本发明的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本发明作进一步详细说明。
从现有技术可以看出，造成半导体器件在制作过程中的放电缺陷的原因为：下层金属层和钽层在垂直方法上出现边缘相切，因此形成了作为下极板的金属层-介质层-作为上极板的钽层构成的电容结构，在刻蚀顶层通孔的过程中，就会使得贮存在钽层的电子击穿该电容结构后，沿着中间金属层及金属互连线、栅极及AA，通过晶圆的卡盘地线导出，出现放电缺陷。
为了克服这个问题，本发明采用的方法及结构为：在次顶层介质层上形成作为上极板的钽层时，采用全部晶圆边缘光刻技术，即对晶圆边缘进行光刻，再刻蚀后，形成作为上级板的钽层，所形成的钽层和次顶层介质层下的次顶层金属层在垂直方向上不出现相切位置。这样，就不会使得所形成的钽层、次顶层介质层和顶层金属层之间形成电容结构，在进行顶部通孔过程中，刻蚀到钽层时，钽层中的电子也不会转移到次顶层金属层中，更加不会沿着次顶层金属互连线、中间金属层、中间金属互连线及栅极后，通过晶圆的卡盘地线导出。因此，本发明提供的方法及结构防止了半导体器件在制作过程中的放电缺陷，提高最终制作的半导体器件的性能。
采用本发明提供的方法及结构，虽然在对晶圆边缘进行光刻时，再刻蚀后，有很大可能会损伤下层的晶圆边缘的对准标记，但是，由于在制作次顶层金属时同时在晶圆的其他位置制作新的对准标记，只需要制作顶部通孔和顶层金属层时对准次顶层的新对准标记即可，而可以不再应用晶圆边缘的准标记，因此，不会对光刻产生影响。这样，就可以保证制作顶部通孔位置正确的情况下，防止半导体器件在制作过程中的放电缺陷。
结合图2本发明提供的半导体器件的结构示意图，采用图3所示的半导体器件的制作方法流程图，进行详细介绍。
假设该半导体器件的金属层有5层，顶层金属互连层为金属层5，朝晶圆衬底的方向，依次为金属层4、金属层3、金属层2及金属层1，金属层之间通过金属互连线连接。金属层1通过金属互连线和栅极进行电连接。在晶圆衬底上已经形成了AA及栅极，形成的过程和现有技术相同。
在该实施例中，半导体器件的金属层可以为铜层或铝层，这里不限制。
该方法具体步骤为：
步骤301、在金属层5上沉积金属电容介质层；
在本步骤中，该次顶层介质层的厚度数量级为几十埃至几百埃，比较薄；
步骤302、在金属电容介质层上沉积钽层；
步骤303、采用全部晶圆边缘光刻技术，刻蚀钽层，使得晶圆边缘的钽层也被光刻，图案化的钽层和顶层金属层在垂直方向上不出现相切位置；
步骤304、按照图案化的钽层，进行刻蚀，得到作为半导体器件的上极板的被刻蚀后的钽层；
步骤305、沉积顶层介质层后，采用光刻技术和刻蚀技术在顶层介质层上制作顶部通孔。
在本步骤中，顶部通孔用于实现对金属层5的电连接。
以上举较佳实施例，对本发明的目的、技术方案和优点进行了进一步详细说明，所应理解的是，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (4)
1.一种解决半导体器件在制作过程中放电缺陷的方法，在晶圆衬底上形成有源区及栅极，栅极通过金属互连线与底层金属层连接，底层金属互连层和中间金属层通过金属互连线连接，中间金属层和顶层金属层之间通过金属互连线连接，在次顶层金属层形成金属电容介质层，在该层介质层顶部形成钽层后，其特征在于，该方法还包括：
采用光刻技术图案化钽层，使得晶圆边缘的钽层也被光刻，图案化的钽层和顶层金属层在垂直方向上不出现边缘相切位置；
按照图案化的钽层，进行刻蚀，得到所述半导体器件的上极板；
沉积顶层介质层后，采用光刻技术和刻蚀技术在顶层介质层上制作顶部通孔。
2.如权利要求1所述的方法，其特征在于，所述中间金属层有多层，之间通过金属互连线连接。
3.一种解决半导体器件在制作过程中放电缺陷的结构，在晶圆衬底上具有有源区及栅极，栅极通过金属互连线与底层金属层连接，底层金属互连层和中间金属层通过金属互连线连接，中间金属层和顶层金属层之间通过金属互连线连接，在次顶层金属层具有金属电容介质层，在该层介质层上具有钽层，在钽层上方具有顶层介质层，顶层介质层中具有用于电连接顶层金属层的顶层通孔，其特征在于，所述钽层和顶层金属层在垂直方向上不出现边缘相切位置。
4.如权利要求3所述的结构，其特征在于，所述中间金属层有多层，之间通过金属互连线连接。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 200910200986 CN102110638B (zh) | 2009-12-23 | 2009-12-23 | 解决半导体器件在制作过程中放电缺陷的方法及结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 200910200986 CN102110638B (zh) | 2009-12-23 | 2009-12-23 | 解决半导体器件在制作过程中放电缺陷的方法及结构 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102110638A true CN102110638A (zh) | 2011-06-29 |
| CN102110638B CN102110638B (zh) | 2013-03-06 |
Family
ID=44174754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN 200910200986 Expired - Fee Related CN102110638B (zh) | 2009-12-23 | 2009-12-23 | 解决半导体器件在制作过程中放电缺陷的方法及结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102110638B (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105355577A (zh) * | 2014-08-21 | 2016-02-24 | 中芯国际集成电路制造(上海)有限公司 | 等离子体损伤测试结构及其制作方法 |
| CN105826240A (zh) * | 2015-01-07 | 2016-08-03 | 中芯国际集成电路制造(上海)有限公司 | 避免晶圆产生尖端放电缺陷的方法 |
| CN109427738A (zh) * | 2017-08-30 | 2019-03-05 | 络达科技股份有限公司 | 集成电路结构 |
| CN116093022A (zh) * | 2023-04-10 | 2023-05-09 | 北京华封集芯电子有限公司 | 一种芯片及芯片的设计方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10150148A (ja) * | 1996-09-18 | 1998-06-02 | Denso Corp | 半導体集積回路 |
| CN1402328A (zh) * | 2001-08-22 | 2003-03-12 | 矽统科技股份有限公司 | 电容器制程运用于半导体制程的方法 |
| US20030201484A1 (en) * | 2002-04-26 | 2003-10-30 | Nec Electronics Corporation | Semiconductor capacitive element, method for manufacturing same and semiconductor device provided with same |
| CN1612348A (zh) * | 2003-08-18 | 2005-05-04 | 三星电子株式会社 | 半导体器件及其制造方法 |
| US20050118797A1 (en) * | 2001-12-05 | 2005-06-02 | Samsung Electronics, Co., Ltd. | Semiconductor devices with capacitors of metal/insulator/metal structure and methods for forming the same |
-
2009
- 2009-12-23 CN CN 200910200986 patent/CN102110638B/zh not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10150148A (ja) * | 1996-09-18 | 1998-06-02 | Denso Corp | 半導体集積回路 |
| CN1402328A (zh) * | 2001-08-22 | 2003-03-12 | 矽统科技股份有限公司 | 电容器制程运用于半导体制程的方法 |
| US20050118797A1 (en) * | 2001-12-05 | 2005-06-02 | Samsung Electronics, Co., Ltd. | Semiconductor devices with capacitors of metal/insulator/metal structure and methods for forming the same |
| US20030201484A1 (en) * | 2002-04-26 | 2003-10-30 | Nec Electronics Corporation | Semiconductor capacitive element, method for manufacturing same and semiconductor device provided with same |
| CN1612348A (zh) * | 2003-08-18 | 2005-05-04 | 三星电子株式会社 | 半导体器件及其制造方法 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105355577A (zh) * | 2014-08-21 | 2016-02-24 | 中芯国际集成电路制造(上海)有限公司 | 等离子体损伤测试结构及其制作方法 |
| CN105826240A (zh) * | 2015-01-07 | 2016-08-03 | 中芯国际集成电路制造(上海)有限公司 | 避免晶圆产生尖端放电缺陷的方法 |
| CN105826240B (zh) * | 2015-01-07 | 2019-05-31 | 中芯国际集成电路制造(上海)有限公司 | 避免晶圆产生尖端放电缺陷的方法 |
| CN109427738A (zh) * | 2017-08-30 | 2019-03-05 | 络达科技股份有限公司 | 集成电路结构 |
| CN116093022A (zh) * | 2023-04-10 | 2023-05-09 | 北京华封集芯电子有限公司 | 一种芯片及芯片的设计方法 |
| CN116093022B (zh) * | 2023-04-10 | 2024-05-10 | 北京华封集芯电子有限公司 | 一种芯片及芯片的设计方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN102110638B (zh) | 2013-03-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7943476B2 (en) | Stack capacitor in semiconductor device and method for fabricating the same including one electrode with greater surface area | |
| CN101188223B (zh) | 互连结构及其形成方法 | |
| US7534692B2 (en) | Process for producing an integrated circuit comprising a capacitor | |
| US9865534B2 (en) | Stress reduction apparatus | |
| CN103811310B (zh) | 电阻结构及其形成方法 | |
| EP2713389A2 (en) | System and method of novel MX to MX-2 | |
| CN102222643A (zh) | 集成电路制作过程中冗余金属填充的方法及半导体器件 | |
| US20140329385A1 (en) | Method for manufacturing semiconductor thick metal structure | |
| CN100358125C (zh) | 集成电路中的半导体装置及形成内连线结构的方法 | |
| CN102110638B (zh) | 解决半导体器件在制作过程中放电缺陷的方法及结构 | |
| US8609530B2 (en) | Method for forming a three-dimensional structure of metal-insulator-metal type | |
| CN108336052B (zh) | 金属再布线结构、芯片封装器件及芯片封装器件制作工艺 | |
| US20110291235A1 (en) | Copper interconnection structure with mim capacitor and a manufacturing method thereof | |
| US8563391B2 (en) | Method for forming MIM capacitor in a copper damascene interconnect | |
| CN103187241B (zh) | 改善mim电容器制作中电弧放电缺陷的方法 | |
| CN104465608A (zh) | Mim电容器及其制造方法 | |
| US9484398B2 (en) | Metal-insulator-metal (MIM) capacitor | |
| US20140151848A1 (en) | Mimcap structure in a semiconductor device package | |
| US20090061590A1 (en) | Method for manufacturing semiconductor device | |
| CN102420105B (zh) | 铜大马士革工艺金属-绝缘层-金属电容制造工艺及结构 | |
| CN104037120A (zh) | Mim电容的制造方法 | |
| JP5891753B2 (ja) | 半導体装置の製造方法 | |
| CN102446915B (zh) | 一种金属—绝缘层—金属电容结构的制造工艺 | |
| CN108122894B (zh) | 改善mim电容器电弧放电缺陷的方法 | |
| US8212333B2 (en) | MIM capacitor of semiconductor device and manufacturing method thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: SEMICONDUCTOR MANUFACTURING INTERNATIONAL (BEIJING Effective date: 20121203 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20121203 Address after: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18 Applicant after: Semiconductor Manufacturing International (Shanghai) Corporation Applicant after: Semiconductor Manufacturing International (Beijing) Corporation Address before: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18 Applicant before: Semiconductor Manufacturing International (Shanghai) Corporation |
|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20130306 Termination date: 20191223 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |