JPH10150148A

JPH10150148A - 半導体集積回路

Info

Publication number: JPH10150148A
Application number: JP23992197A
Authority: JP
Inventors: Koji Ichikawa; 浩司市川; Hideaki Ishihara; 秀昭石原; Hiroshi Fujii; 裕志藤井; Susumu Tsuruta; 前鶴田
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1996-09-18
Filing date: 1997-09-04
Publication date: 1998-06-02
Anticipated expiration: 2017-09-04
Also published as: JP3584693B2

Abstract

(57)【要約】【課題】半導体集積回路（ＩＣ）内で発生する電源ノ
イズを低減する。【解決手段】ＣＰＵ部，メモリ部等を構成する機能ブ
ロック４ａ〜４ｄと、各機能ブロック４ａ〜４ｄに電源
供給を行う電源配線６ａ，６ｂと、各機能ブロック４ａ
〜４ｂに信号を入出力するための多数の信号配線８とを
半導体基板に形成したＩＣにおいて、各機能ブロック４
ａ〜４ｄの近傍又はその内部の電源配線に、バイパスコ
ンデンサＣａ〜Ｃｄを設ける。またその容量は、対応す
る機能ブロックで消費される電流特性に応じて設定す
る。この結果、各機能ブロック４ａ〜４ｄの動作によっ
て電源配線６ａ，６ｂ側に発生するノイズを防止でき、
このノイズがＩＣの電源端子や入出力端子から外部に漏
れ出すのを確実に防止できる。またＣａ〜Ｃｄを、２層
の多結晶珪素層にて構成することにより、Ｃａ〜Ｃｄの
位置及び容量を設定する際の自由度を向上する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばＣＰＵ、メ
モリといった電子回路を、その機能ブロック毎に半導体
基板上に形成した半導体集積回路に関し、詳しくは、こ
れら各機能ブロックの動作によって生じる電源ノイズが
外部に漏れるのを防止するのに好適な半導体集積回路に
関する。

【０００２】

【従来の技術及び発明が解決しようとする課題】一般
に、半導体集積回路（以下、単にＩＣともいう）は、図
７（ａ）に示すように、電子回路を機能単位で構成した
複数の機能ブロック５２（図では１個のみを示す）と、
各機能ブロック５２に対して外部から電源供給及び信号
入出力を行なうための複数のパッド部５４と、各パット
部５４と各機能ブロック５２とを接続する電源供給及び
信号入出力用の配線５６（図では電源配線のみを示す）
とを、半導体基板５８に形成し、これをＩＣパッケージ
内に収納することにより作製される。

【０００３】また、半導体基板５８内の各機能ブロック
５２に対して、外部から電源供給及び信号の入出力を行
なえるようにするために、各パッド部５６は、ボンディ
ングワイヤ６０を介して、ＩＣの入出力端子となるリー
ドフレーム６２（図は電源供給用のみを示す）に接続さ
れる。

【０００４】そして、こうしたＩＣを、プリント配線基
板等に組付けて他の回路と共に使用する際には、通常、
電源供給用のリードフレーム６２間に、バイパスコンデ
ンサＣｏが外付けされる。これは、ＩＣに供給される電
源変動を抑えて、内部回路の誤動作を防止するためであ
る。

【０００５】しかし、このように半導体集積回路に外付
けされるバイパスコンデンサＣｏでは、半導体集積回路
外部での電源変動はある程度抑えることができるもの
の、半導体集積回路内部で生じる電源変動は抑えること
ができず、この電源変動に伴い生じる内部回路の誤動
作，ノイズの発生といった問題については解決すること
はできなかった。

【０００６】つまり、ＩＣ内では、内部回路を構成する
トランジスタのオン・オフ過渡時に生じる電流変化によ
って、電源配線の電位（電源電位）が変動する。例え
ば、図８に示すように、内部回路がクロック信号に同期
して動作する場合、電源電位は、そのクロック信号に同
期して、クロック信号の立上がり及び立下がり時に変動
する。そして、この電源電位の変動は、電源ノイズとな
り、クロック信号の周波数（内部回路の動作周波数）の
数百倍から数千倍の周波数帯域まで影響を及ぼす。

【０００７】これに対して、ＩＣに外付けされるバイパ
スコンデンサＣｏの等価回路は、図７（ｂ）に示す如
く、キャパシタンス成分、インダクタンス成分、リアク
タンス成分からなり、高周波域ではキャパシタンス成分
ではなく、インダクタンス成分が支配的になり、インピ
ーダンスが高くなってしまう。この結果、ＩＣに外付け
したバイパスコンデンサＣｏでは、ＩＣの内部回路の動
作によって生じる電源ノイズを充分吸収することができ
ない。

【０００８】一方、バイパスコンデンサＣｏに周波数特
性がよい（つまりインダクタンス成分の小さい）コンデ
ンサを使用すれば、ＩＣから外部の電源ラインに漏れ出
す電源ノイズを吸収できるが、リードフレーム６２やボ
ンディングワイヤ６０にはインダクタンス成分が存在
し、高周波ノイズに対するインピーダンスが高くなるた
め、バイパスコンデンサＣｏによってＩＣ内で発生した
電源ノイズを吸収することはできない。この結果、ＩＣ
内で発生した電源ノイズは、信号入出力用のパッド部か
ら外部に漏れ出すようになり、ＩＣが高周波ノイズの発
生源となってしまうことになる。

【０００９】つまり、図９（ａ）、（ｂ）に示す如く、
一般に、ＩＣにおいては、入力用のパッド部５４ａ，出
力用のパッド部５４ｂには、夫々、正の電源配線側に設
けられたハイサイドスイッチ（図ではｐチャネルのＭＯ
ＳＦＥＴ）Ｔin1 ，Ｔout1と、負の電源配線側に設けら
れたローサイドスイッチ（図ではｎチャネルのＭＯＳＦ
ＥＴ）Ｔin2 ，Ｔout2とからなる入・出力回路が設けら
れることから、電源配線に重畳された高周波ノイズは、
入・出力回路において各スイッチを構成するトランジス
タの寄生容量ｃによって、各パット部５４ａ，５４ｂか
ら外部に漏れ出してしまうのである。

【００１０】また、ＩＣ内で発生した電源ノイズは、Ｉ
Ｃを構成する各機能ブロックの動作にも影響を与え、各
機能ブロックが誤動作してしまうことがある。特に、ア
ナログ回路とデジタル回路とを混載したＩＣでは、デジ
タル回路部分のスイッチング動作によって生じた電源ノ
イズがアナログ回路の動作に影響を与えることになるた
め、ＩＣの特性の劣化が避けられない。

【００１１】従って、こうした問題を解決するには、Ｉ
Ｃ内で電源電位の変動を抑える必要がある。一方、特開
昭６０−１６１６５５号公報には、ＩＣ内の電源配線を
一方の電極とし、この電源配線に沿って形成した拡散層
を他方の電極として、正負の電源配線間に容量を持た
せ、バイパスコンデンサの一部を構成することが提案さ
れている。そして、この提案の装置によれば、ＩＣ内の
電源配線に直接バイパスコンデンサを設けることができ
るので、電源電位の変動（つまり電源ノイズ）を、ある
程度抑えることができる。

【００１２】しかし、この提案の装置のように、ＩＣ内
の電源配線に沿って単にバイパスコンデンサを設けただ
けでは、ＩＣ内での電源ノイズを確実に防止することは
できず、ＩＣから外部に高周波ノイズが漏れ出すとか、
ＩＣ内の回路が誤動作するといった上記問題を十分に解
決することはできない。

【００１３】つまり、既述したように、ＩＣにおいて
は、一般に、ＣＰＵブロック、発振回路ブロック、メモ
リブロック、入出力インタフェイスブロック等、多くの
機能ブロックが、それぞれ分散して半導体基板上に配置
される。そして、これら各機能ブロックは、夫々、電源
ノイズの発生源となる。このため、ＩＣ内の電源配線に
沿った位置にバイパスコンデンサを形成しただけでは、
電源ノイズが生じた機能ブロックからみれば容量は分布
定数的に分散していることになり、結局、電源配線のイ
ンピーダンスが影響するため、電源ノイズを十分に吸収
することができない。従って、このような場合、ある機
能ブロックで発生した電源ノイズが、電源配線或は信号
配線を介して、他の機能ブロックに入力され、この機能
ブロックの動作に影響を与えることになる。

【００１４】また、電源配線に設けるバイパスコンデン
サの容量を充分大きくすれば、電源ノイズの発生を抑え
ることができるが、この場合、電源ノイズのレベルに必
要な容量を得るためには電源配線のインピーダンスの影
響を考慮して容量を増やす必要がある。従って、必要以
上の容量を形成しなければならず、これによって欠陥の
発生率が高まり、バイパスコンデンサの容量を大きくす
るには、歩留りが悪くなる。

【００１５】即ち、ＩＣの信頼性を確保しつつ、電源配
線にバイパスコンデンサを設けて、電源ノイズを低減す
るには、必要な場所に必要な容量のコンデンサを設ける
必要があり、上記提案の装置のように、ただ漫然とバイ
パスコンデンサを設けただけでは実現できない。

【００１６】本発明は、こうした問題に鑑みなされたも
ので、複数の機能ブロックを内蔵した半導体集積回路に
おいて、半導体集積回路の信頼性を低下させることな
く、半導体集積回路内で発生する電源ノイズを確実に抑
制できるようにすることを目的とする。

【００１７】

【課題を解決するための手段】かかる目的を達成するた
めになされた請求項１に記載の発明は、電子回路を機能
単位で構成した複数の機能ブロックと各機能ブロックに
電源供給するための電源配線と各機能ブロックに信号を
入出力するための信号配線とを半導体基板に形成してな
る半導体集積回路において、各機能ブロックに電源配線
に接続されるバイパスコンデンサを設け、このバイパス
コンデンサは、機能ブロックの近傍又はその内部に電源
配線とは異なる電極を用いて形成されていることを特徴
とする。

【００１８】従って、本発明（請求項１）の半導体集積
回路によれば、バイパスコンデンサを各機能ブロックの
近傍又は内部にて、電源配線とは異なる電極を用いて設
けているため、電源ノイズ発生源である機能ブロックに
対して配線インピーダンスを極力抑えた状態にてバイパ
スコンデンサを接続することができる。これにより、各
機能ブロックにて生じた電源ノイズを確実に吸収するこ
とができる。

【００１９】このため、各機能ブロックから電源配線或
は信号配線を通って他の機能ブロックに電源ノイズ（高
周波ノイズ）が入力されることはなく、各機能ブロック
は、電源ノイズの影響を受けることなく、常に正常動作
することができる。また、このように各機能ブロックか
ら電源ノイズが出力されることがないので、電源配線或
は信号配線を介してＩＣから外部に高周波ノイズが漏れ
出すこともない。従って、本発明によれば、高周波ノイ
ズを発生することなく、且つ安定した動作特性を有する
半導体集積回路を実現できる。

【００２０】また、各機能ブロック毎に設けられるバイ
パスコンデンサの容量は、各機能ブロックの動作によっ
て生じる電源ノイズを吸収するのに要する容量に制限さ
れることから、この容量が不必要に大きくなって、半導
体集積回路の信頼性が低下するのも防止できる。

【００２１】つまり、既述したように、半導体集積回路
において、電源配線を一方の電極としてコンデンサを形
成する場合には、必要以上に容量を形成しなければなら
ず、不良品が発生し易くなる。しかし、本発明では、イ
ンピーダンスを極力抑えた状態にてバイパスコンデンサ
を機能ブロックに接続できるため、その容量を必要最小
限に抑えることができ、バイパスコンデンサの容量が不
必要に大きくなって、不良品の発生率が増加するのを防
止できる。

【００２２】従って、本発明によれば、高周波ノイズを
発生することなく常に安定して動作する半導体集積回路
を、歩留りを低下させることなく生産できることにな
り、こうした半導体集積回路の生産性を向上することも
できる。次に、請求項２に記載の発明では、バイパスコ
ンデンサを、各機能ブロック間の配線領域に設けてい
る。各機能ブロック間の配線領域下には、ＭＯＳトラン
ジスタやＲＯＭ等の半導体素子は形成されず、素子を形
成する上では空き領域となる。そして、この空き領域に
バイパスコンデンサを形成するようにしているため、集
積回路としての面積をほとんど増加させることなくバイ
パスコンデンサを設けることができる。また、空き領域
を利用するために、配置位置、大きさを自由に設定でき
る。

【００２３】即ち、半導体基板に形成された電源配線に
バイパスコンデンサを接続するには、上記従来公報に開
示された装置のように、電源配線に沿って拡散層を形成
することにより、電源配線を電極とするバイパスコンデ
ンサを構成することもできる。しかし、このようにバイ
パスコンデンサを拡散層にて構成した場合、バイパスコ
ンデンサは、半導体基板において、電源配線が形成され
た電源配線領域にしか構成することができず、バイパス
コンデンサの配置位置が制限されてしまう。

【００２４】また、この場合、通常の電源配線領域だけ
で必要な容量を確保するのは困難であり、本発明のよう
に、バイパスコンデンサの容量を各機能ブロックの電流
特性に応じて設定するには、電源配線領域を増やして、
その容量を確保しなければならないことが考えられる。
そしてこのように電源配線領域を増やすには、半導体基
板の面積を大きくする必要があり、半導体集積回路の大
型化・コストアップを招く。

【００２５】つまり、上記従来公報に開示された装置の
ようにバイパスコンデンサを拡散層にて構成した場合に
は、必要な容量のバイパスコンデンサを必要な場所に構
成することが難しく、回路設計上の自由度が小さいので
ある。これに対して、本発明（請求項２）では、バイパ
スコンデンサを、配線領域に形成していることから、バ
イパスコンデンサの配置位置を自由に選択することが可
能になり、その容量を確保するために、半導体基板の面
積を大きくする必要がない。

【００２６】従って、本発明によれば、半導体集積回路
内の各機能ブロック毎に、必要な容量のバイパスコンデ
ンサを、必要な場所に容易に構成することができるよう
になり、回路設計上の自由度を向上できる。次に、請求
項３及び請求項４に記載の発明では、バイパスコンデン
サが設けられる機能ブロックには、発振回路ブロックあ
るいは入出力インタフェイスブロックが含まれる。本願
発明者らの測定によると、これらの機能ブロックによる
電源ノイズがかなり大きいことがわかった。従って、こ
れらの機能ブロックにバイパスコンデンサを設けること
で確実に電源ノイズの放出を防止することができる。

【００２７】

【発明の実施の形態】以下に本発明の実施例を図面と共
に説明する。まず図１は、本実施例の半導体集積回路
（ＩＣ）の半導体基板２の構成を表わす説明図である。

【００２８】図１に示すように、半導体基板２には、所
定の信号処理機能を有する４種類の機能ブロック（例え
ば、ＣＰＵブロック、発振回路ブロック、メモリブロッ
ク、入出力インタフェイスブロック）４ａ，４ｂ，４
ｃ，４ｄが、夫々、分散して形成されると共に、これら
各機能ブロック４ａ〜４ｄに電源を供給するための正・
負の電源配線６ａ，６ｂ、各機能ブロック４ａ〜４ｄに
制御信号やデータ信号等の各種信号を入出力するための
多数の信号配線８、電源配線６ａ，６ｂに外部から電源
を供給するための電源供給用のパッド部１０ａ，１０
ｂ、及び、各信号配線８に外部から信号を入出力するた
めの信号入出力用の多数のパッド部１２（図では１個の
みを示す）が形成されている。

【００２９】尚、これら各パッド部１０ａ，１０ｂ，１
２には、図７に示した従来のＩＣと同様、図示しないボ
ンディングワイヤを介して、夫々、ＩＣの電源端子及び
信号の入出力端子となるリードフレームに接続される。
また、本実施例では、各機能ブロック４ａ〜４ｄの近傍
又はその内部に位置する電源配線６ａ，６ｂ間に、夫
々、各機能ブロック４ａ〜４ｄの電流特性に応じて設定
された容量を有するバイパスコンデンサＣａ，Ｃｂ，Ｃ
ｃ，Ｃｄが設けられている。

【００３０】このバイパスコンデンサＣａ〜Ｃｄは、図
２に示すように、半導体基板２の各機能ブロック４ａ〜
４ｂの近傍又はその内部の半導体基板２上に、２層の多
結晶珪素層（ポリシリコン層）２１，２２を形成するこ
とにより構成されている。即ち、図２は、半導体基板２
として、ｎ^- 型単結晶シリコン基板を用い、その基板２
に、Ｐ^- 型ウエル２４，一対のｎ⁺ 型拡散層２５を形成
すると共に、酸化膜２６を積層し、その上にゲートとな
るポリシリコン層２７及び酸化膜２８を形成することに
より構成したｎチャネルＭＯＳＦＥＴと共に、半導体基
板２上にバイパスコンデンサＣａ〜Ｃｄを構成した場合
の半導体基板２の断面図を表わす。そして、この図２に
示す如く、各バイパスコンデンサＣａ〜Ｃｄは、半導体
基板２上に形成された酸化膜２６の上に、一方のコンデ
ンサ電極となるポリシリコン層２２を形成し、更にその
上に酸化膜２９を形成した後、他方のコンデンサ電極と
なるポリシリコン層２１を形成することにより構成さ
れ、これらコンデンサ電極を構成するポリシリコン層２
１，２２は、絶縁層３０を介して、その上部に形成され
たアルミニウム層からなる正負の電源配線６ａ，６ｂに
接続される。

【００３１】尚、図２において、電源配線６ａ，６ｂの
上部には絶縁層３０を介してアルミニウム層からなる信
号配線８が形成されている。また、電源配線６ａ，６ｂ
と同じ位置に形成された他のアルミニウム層は、ＦＥＴ
のドレイン及びソースに接続された機能ブロック内の信
号配線３２を表わす。

【００３２】また、バイパスコンデンサＣａ〜Ｃｄは、
図２に示すポリシリコン層２１ａ及びｎ⁺ 型半導体層２
２ｂからなる、所謂ＭＯＳ容量にて形成するようにして
もよい。尚、ポリシリコン層２１ａと対向する電極とな
るｎ⁺ 型半導体層はＲＯＭ（Read Only Memory）を形成
するためのイオン注入と同時に形成することができる。

【００３３】次に、上記各バイパスコンデンサＣａ〜Ｃ
ｄの容量は、対応する機能ブロック４ａ〜４ｄ毎に、以
下のように設定される。即ち、各機能ブロック４ａ〜４
ｄは、クロック信号に同期して動作するため、各機能ブ
ロック４ａ〜４ｄ近傍の電源配線６ａ，６ｂ間では、そ
の動作に同期して電圧降下が生じ、図８に示したよう
に、電源電位が規定の電位より下降する。これは各機能
ブロック４ａ〜４ｄがクロック信号に同期して動作した
ときに、クロック信号の変異点で電流が集中的に消費さ
れるためであり、この電流変化が電源ノイズ（高周波ノ
イズ）の発生源となる。従って、この電流変化によるノ
イズを低減するためには、バイパスコンデンサＣａ〜Ｃ
ｄの容量を、各機能ブロック４ａ〜４ｄで消費される電
流量を供給できる容量値にすればよい。つまり、各バイ
パスコンデンサＣａ〜Ｃｄは、容量値をＣｘ，電源電圧
をＶとすれば、電源電圧の変動時に、「Ｉ＝Ｃｘ・ｄＶ
／ｄｔ」の電流を各機能ブロック４ａ〜４ｄに供給でき
る。そこで、本実施例では、回路設計時に、各機能ブロ
ック４ａ〜４ｄで消費される電流を見積り、この電流変
化によって生じる電圧変動を抑制するのに必要な容量値
を算出し、各バイパスコンデンサＣａ〜Ｃｄをこの容量
値に設定している。

【００３４】なお、バイパスコンデンサＣａ〜Ｃｄは、
この容量値を確保するために、各機能ブロック４ａ〜４
ｄ近傍又はその内部の電源配線６ａ，６ｂ間に形成した
複数のコンデンサにて構成され、これら各コンデンサの
合成容量にて、必要な容量値を確保している。

【００３５】また、本願発明者らが調べたところ、機能
ブロックとして発振回路ブロックと入出力インタフェイ
スブロックは、特に電圧変動が大きく、電源ノイズレベ
ルが大きいことが判明した。従って、発振回路ブロック
と入出力インタフェイスブロックとにバイパスコンデン
サを設けるようにすれば、かなりの電源ノイズを抑制す
ることができる。

【００３６】以上説明したように、本実施例の半導体集
積回路においては、半導体基板２に形成される機能ブロ
ック４ａ〜４ｄ毎に、その機能ブロック４ａ〜４ｄの電
流特性に応じた容量値を有するバイパスコンデンサＣａ
〜Ｃｄを設けるようにしている。このため、各機能ブロ
ック４ａ〜４ｄの動作によって生じる周期的な電流変化
によって、電源配線６ａ，６ｂに電源ノイズが発生する
のを防止でき、この電源ノイズによって他の機能ブロッ
クが誤動作するのを防止できる。

【００３７】つまり、図３（ａ）に示す如く、電源配線
を一方の電極として電源配線に沿うようにバイパスコン
デンサを形成した場合には、容量は分布定数的に分散し
ており、電源配線のインピーダンス成分も大きく寄与す
るようになるため、単純に容量だけを考慮してバイパス
コンデンサを形成した場合には、電源ノイズを十分に抑
制することができない。従って、各機能ブロックの電流
変化によって生じるノイズが電源配線６ａ，６ｂに漏れ
出し、他の機能ブロックの動作に影響を与えるが、本実
施例によれば、図３（ｂ）に示す如く、バイパスコンデ
ンサを電源配線とは異なる電極にて形成し、しかも各機
能ブロックの近傍またはその内部に設けるようにしてい
るため、インピーダンス成分を極力抑えることができ
る。従って、各機能ブロックの電流変化によって生じた
ノイズが、バイパスコンデンサＣａ〜Ｃｄによって十分
吸収されることから、各機能ブロックから電源配線６
ａ，６ｂに漏れ出すノイズを抑制することができ、この
電源ノイズによって他の機能ブロックが誤動作するのを
防止できる。

【００３８】また、このように電源配線６ａ，６ｂに発
生する電源ノイズを抑制できることから、電源配線６
ａ，６ｂから、ボンディングワイヤ，リードフレームを
介して外部に漏れ出す電源ノイズを抑制することもでき
る。例えば、図４は、バイパスコンデンサを設けた本実
施例のＩＣと、バイパスコンデンサを設けていない従来
のＩＣとを夫々動作させて、その電源供給用のリードフ
レーム間に発生した７６ＭＨｚから１０８ＭＨｚまでの
周波数帯のノイズを、スペクトラムアナライザにて測定
した結果を表わしているが、図４（ａ）に示す如く、コ
ンデンサ無しの従来のＩＣにおいては、ノイズのピーク
が−５１．５ｄＢｍとなっているのに対し、コンデンサ
を設けた本実施例のＩＣにおいては、ノイズのピークが
−６５．８ｄＢｍとなり、各機能ブロック毎に設けたバ
イパスコンデンサによって、ＩＣ内の電源配線から外部
に出力されるノイズを１４ｄＢ以上も低減できることが
判る。

【００３９】尚、図４において、ノイズは２ＭＨｚ周期
で大きくなっているが、これは、ＩＣの動作クロックが
４ＭＨｚであり、クロック信号の立上がり及び立下がり
タイミング（周波数２ＭＨｚ）に同期して、その周波数
の整数倍のノイズが発生しているためである。

【００４０】また、本実施例によれば、電源配線６ａ，
６ｂに発生する電源ノイズを抑制できることから、ＩＣ
の信号入出力端子から外部に漏れ出す高周波ノイズを抑
制することもできる。例えば、図５は、バイパスコンデ
ンサを設けた本実施例のＩＣと、バイパスコンデンサを
設けていない従来のＩＣとを夫々動作させて、ＩＣの信
号入力端子，信号出力端子，電源端子から出力されるノ
イズレベル測定した結果を表わしているが、この測定結
果からも、本実施例のように、ＩＣ内の各機能ブロック
毎にバイパスコンデンサを設けることによって、ＩＣの
電源端子から外部に出力される高周波ノイズを抑制でき
るだけでなく、信号入出力用の端子から出力される高周
波ノイズを抑制できることが判る。

【００４１】一方、ＩＣ内に設けるバイパスコンデンサ
の総容量値とノイズレベルとの関係を測定したところ、
図６に示すような測定結果が得られた。この測定結果か
ら判るように、容量が小さい場合には、少しの容量変化
によってノイズレベルが大きく変化し、容量が大きくな
るほど、容量変化に対するノイズレベルの変化割合が小
さくなる。この測定結果から、バイパスコンデンサの容
量値には最適値があり、その容量値に設定すれば、必要
最小限の容量値にて、ノイズを最適に抑制できることが
判る。

【００４２】そして、本実施例では、各機能ブロック毎
に設けるバイパスコンデンサの容量を、各機能ブロック
にて消費される電流特性に応じて設定していることか
ら、各機能ブロックの動作によって生じる電源ノイズを
低減するためのバイパスコンデンサの容量が不必要に大
きくなることはない。従って、半導体基板に形成するバ
イパスコンデンサの数を必要最小限に抑えることがで
き、バイパスコンデンサにおけるリーク電流の発生を抑
制して、ＩＣの生産性及び信頼性を向上できる。

【００４３】また、このように本実施例では、バイパス
コンデンサＣａ〜Ｃｄを２層のポリシリコン層２１，２
２にて構成しているので、バイパスコンデンサＣａ〜Ｃ
ｄを、半導体基板上の電源配線領域に限らず、信号配線
領域にも構成することができる。従って、バイパスコン
デンサＣａ〜Ｃｄを拡散層にて構成した場合に比べて、
バイパスコンデンサＣａ〜Ｃｄの配置位置及びその容量
を設定する際の自由度を高めることができ、設計時の作
業性を向上することもできる。また、容量を確保するた
めに、電源配線領域を増やす必要もないため、半導体基
板の大型化，延いてはＩＣのコストアップを招くことも
ない。

【００４４】以上、本発明の一実施例について説明した
が、本発明は上記実施例に限定されるものではなく、種
々の態様を採ることができる。例えば、上記実施例で
は、バイパスコンデンサＣａ〜Ｃｄを、２層のポリシリ
コン層２１，２２で構成するものとして説明したが、例
えば、バイパスコンデンサＣａ〜Ｃｄの一部を拡散層に
て構成し、その拡散層にて構成したコンデンサと、２層
のポリシリコン層にて構成したコンデンサとの合成容量
にて、バイパスコンデンサＣａ〜Ｃｄを実現するように
してもよい。

【００４５】また上記実施例では、半導体基板２に４個
の機能ブロックを形成したＩＣについて説明したが、本
発明は、複数の機能ブロックを備えたＩＣであれば、上
記実施例と同様に適用して、同様の効果を得ることがで
きる。

【図面の簡単な説明】

【図１】実施例の半導体集積回路（ＩＣ）の半導体基
板の構成を表わす説明図である。

【図２】実施例の半導体基板に形成されたバイパスコ
ンデンサの構成を説明する説明図である。

【図３】実施例のバイパスコンデンサによるノイズ低
減効果を説明する説明図である。

【図４】ＩＣの電源端子から外部に漏れ出すノイズレ
ベルを測定した測定結果を表わすグラフである。

【図５】ＩＣの電源端子，入力端子及び出力端子から
外部に漏れ出すノイズレベルを測定した測定結果を表わ
すグラフである。

【図６】ＩＣに設けるバイパスコンデンサの総容量と
ノイズとの関係を測定した測定結果を表わすグラフであ
る。

【図７】従来のＩＣの構成及びそのＩＣの電源端子に
外付けされるバイパスコンデンサの等価回路を表わす説
明図である。

【図８】ＩＣの電源配線に生じるノイズを説明する説
明図である。

【図９】ＩＣの入出力端子から電源ノイズが出力され
る理由を説明する説明図である。

【符号の説明】

２…半導体基板４ａ〜４ｄ…機能ブロック６
ａ，６ｂ…電源配線８…信号配線１０ａ，１０ｂ，１２…パッド部Ｃａ〜Ｃｄ…バイパスコンデンサ２１，２２…ポリ
シリコン層

───────────────────────────────────────────────────── フロントページの続き (72)発明者鶴田前愛知県刈谷市昭和町１丁目１番地株式会社デンソー内

Claims

【特許請求の範囲】

【請求項１】電子回路を機能単位で構成した複数の機
能ブロックと各機能ブロックに電源供給するための電源
配線と各機能ブロックに信号を入出力するための信号配
線とを半導体基板に形成してなる半導体集積回路におい
て、前記各機能ブロックに、電源配線に接続されるバイパス
コンデンサを設け、該バイパスコンデンサは、当該機能ブロックの近傍又は
その内部に、前記電源配線とは異なる電極を用いて形成
されていることを特徴とする半導体集積回路。
【請求項２】前記バイパスコンデンサは、前記各機能
ブロック間の配線領域に設けられていることを特徴とす
る請求項１に記載の半導体集積回路。
【請求項３】前記バイパスコンデンサが設けられる前
記機能ブロックには、少なくとも発振回路ブロックが含
まれることを特徴とする請求項１又は請求項２に記載の
半導体集積回路。
【請求項４】前記バイパスコンデンサが設けられる前
記機能ブロックには、少なくとも入出力インタフェイス
ブロックが含まれることを特徴とする請求項１〜請求項
３いずれか記載の半導体集積回路。