JPH10200051A - 半導体集積回路 - Google Patents

半導体集積回路

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JPH10200051A
JPH10200051A JP9004418A JP441897A JPH10200051A JP H10200051 A JPH10200051 A JP H10200051A JP 9004418 A JP9004418 A JP 9004418A JP 441897 A JP441897 A JP 441897A JP H10200051 A JPH10200051 A JP H10200051A
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Hisaki Nakayama
寿樹 仲山
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Abstract

(57)【要約】 【課題】 寄生インダクタンスの影響により電源電圧が
変動する。 【解決手段】 スイッチングを行なう回路１０８と、該
回路に隣接して配置され、該回路の電源電圧の高電圧側
配線と低電圧側配線との間に設けられた、少なくともひ
とつの抵抗と容量とを有する直列回路１２１と、を有す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は高速且つ／又は大電
流のスイッチングをするドライバー回路のような回路を
含む半導体集積回路に関するものである。
【０００２】
【従来の技術】図５にＣＭＯＳインバータを用いた駆動
回路の例を示す。１０１は制御回路で、外部からの信号
又はＩＣ（集積回路）内部の信号に基づいてプリドライ
バー１０７に制御信号１０４を出力する。ＰＭＯＳトラ
ンジスタＭ101，ＮＭＯＳトランジスタＭ102で形成され
るインバータはプリドライバー１０７であり、制御回路
１０１の出力１０４を反転し、ＰＭＯＳトランジスタＭ
103とＮＭＯＳトランジスタＭ104で形成される最終段の
ドライバー１０８のゲートを駆動する。ドライバー１０
８を構成するＰＭＯＳトランジスタＭ103及びＮＭＯＳ
トランジスタＭ104は、負荷容量Ｃ101を所望のスピード
で充放電するために充分なサイズとされる。１０２は正
の電源ライン、１０３はＧＮＤライン、１０６は出力で
ある。プリドライバー１０７の出力１０５は、ドライバ
ー１０８で反転され出力１０６となる。負荷容量Ｃ101
はＩＣ内部のゲートの容量であってもＩＣ外の負荷であ
っても良い。
【０００３】また、特開平５−２３５２７５号公報には
電源のノイズを抑えるため、電源間にバイパス用の容量
をいれ、容量の破壊を防ぐ目的で薄膜抵抗を直列に接続
する方法が提案されている。図９（特開平５−２３５２
７５号公報の図１）を用いてこの例を説明する。図９
（Ａ）は従来例の平面図、図９（Ｂ）はＩＢ−ＩＢ線に
おける断面図である。
【０００４】図９に示した各構成要素は以下の通りであ
る。１１はシリコン基板であり、通常のシリコン集積回
路に用いられるものと同様である。１２は第１フィール
ド絶縁層（層厚は５００ｎｍ程度）であり、酸化シリコ
ンを用いて形成されている。１３は第１導電層（層厚は
５００ｎｍ程度）であり、アルミニウムを用いて形成さ
れている。形成材料には、その他の金属やポリシリコン
等を用いてもよい。この第１導電層１３は、キャパシタ
の下側電極となるものであるが、その延長された部分は
一方の電源ライン（例えば、グランドライン）となって
いる。１４は誘電体層（層厚は５０ｎｍ程度）であり、
窒化シリコンを用いて形成されている。１５は第２フィ
ールド絶縁層（層厚は５００ｎｍ程度）であり、酸化シ
リコンを用いて形成されている。１６は薄膜抵抗層（層
厚は１０ｎｍ程度）であり、ＳｉＣｒ系やＮｉＣｒ系の
薄膜抵抗材料を用いて形成されている。この薄膜抵抗層
１６の抵抗値は１〜２ｋΩ程度である。１７は第３フィ
ールド絶縁層（層厚は１５０ｎｍ程度）であり、酸化シ
リコンを用いて形成されている。１８ａおよび１８ｂは
コンタクト用の開口部である。１９ａは第２導電層、１
９ｂは第３導電層であり（層厚はいずれも１０００ｎｍ
程度）、アルミニウムを用いて形成されている。形成材
料には、その他の金属やポリシリコン等を用いてもよ
い。第２導電層１９ａは、キャパシタの上側電極となる
ものであるが、その延長された部分は薄膜抵抗層１６の
一方の端部に接続されている。第３導電層１９ｂは、薄
膜抵抗層１６の他方の端部に接続されるものであるが、
その延長された部分は他方の電源ライン（例えば、プラ
ス電源ライン）となっている。
【０００５】以上の説明から明らかなように、開口部１
８ａにおける第１導電層１３、誘電体層１４および第２
導電層１９ａによりキャパシタが構成され、これがバイ
パスコンデンサとして機能する。また、このキャパシタ
および薄膜抵抗層１６により直列回路が構成され、この
直列回路が集積回路の両電源ライン間（例えば、グラン
ドラインとプラス電源ラインとの間）に設けられてい
る。
【０００６】このように、従来例では容量と薄膜抵抗の
直列回路を集積回路の電源ライン間に設けカップリング
容量の破壊を防止している。
【０００７】
【発明が解決しようとする課題】しかしながら、上記１
番目の従来例の駆動回路を半導体基板上に形成し、ＰＫ
Ｇ（パッケージ）に封入し、使用しようとした場合、Ｐ
ＫＧやボンディングワイヤーに有限の寄生インダクタン
スが存在するため高速且つ／又は大電流のスイッチング
をしようとする場合、ＩＣ内の電源ラインやＧＮＤライ
ンの電圧が変動してしまい、出力段のトランジスタに電
源電圧以上の電圧が印加され信頼性がそこなわれるとい
う問題があった。微細化が進むにつれてデバイスの耐圧
は下がってきているが、上記従来例の駆動回路を用いた
場合、耐圧的に余裕のある、より微細化の遅れたデバイ
スを使わなければならず、性能や集積度の向上という点
で不利になるという問題もあった。
【０００８】図６を用いてこれらの問題を説明する。図
６は図５にＰＫＧやボンディングワイヤーに起因する寄
生のインダクタンスＬ101，Ｌ102、寄生の抵抗Ｒ101，
Ｒ102を付加したものである。図６において、図５に示
した構成部材と同一部分には同一の番号を付け、かかる
構成部材は説明を省略する。
【０００９】図６において、１１４は本集積回路に正の
電源を供給する電源入力端子、１１５は同様にＧＮＤを
供給する電源入力端子、１１６は半導体基板上に形成さ
れた正の電源配線、１１７は半導体基板上に形成された
ＧＮＤ配線、１１８は本集積回路を含むＰＫＧを示す。
ここで、プリドライバーの出力１０５が変化したときの
電源ライン１１６，１１７の変化をみる。通常用いられ
るＱＦＰ（Quad FlatPackage）等のＰＫＧでは、寄生の
インダクタンスは１０ｎＨ程度、寄生の抵抗は０．１Ω
のオーダーで存在する。このため、５００ｍＡの電流を
２ｎｓｅｃでスイッチングするような場合、寄生のイン
ダクタンスに発生する起電力を見積ると、 Ｖ＝Ｌ（ｄｉ／ｄｔ）＝１０ｎＨ×５００ｍＡ／２ｎｓ
ｅｃ＝２．５Ｖ となる。電源電圧を５〜１０Ｖ程度で使用する場合、こ
の変動は無視できない。また実際にはスイッチングの瞬
間により大きな電流変化が生じるため電源ラインの変動
はより大きくなる。また正の電源、ＧＮＤの両方で変動
が生じるため、出力段のデバイスに印加される電圧はさ
らに大きくなる。
【００１０】図７にドライバーの入力電圧と電源電圧、
出力段のＭＯＳトランジスタのソースドレイン間電圧の
時間変化の様子を示す。
【００１１】図７（ａ）はドライバー１０８の入力波形
図、図７（ｂ）は電源ラインとＧＮＤラインの波形図、
図７（ｃ），（ｄ）はそれぞれＰＭＯＳトランジスタＭ
103とＮＭＯＳトランジスタＭ104のソース・ドレイン間
の電圧を示している。図７（ａ）に示すタイミングＴ1
で入力が立ち上ると、ＮＭＯＳトランジスタＭ104が次
第にＯＮ状態となりドライバー１０８に貫通電流が流
れ、加えてＮＭＯＳトランジスタＭ104には負荷Ｃ101に
たまった電荷を放電する電流が流れる。このとき、図６
の寄生素子Ｌ101，Ｒ101，Ｌ102，Ｒ102での電圧降下が
発生し、図７（ｂ）に示すように、正の電源ラインは下
に、ＧＮＤラインは上にふられる（図７（ｂ）のタイミ
ングＴ2）。
【００１２】さらに、この電流変化は寄生のインダクタ
ンスＬ101，Ｌ102に逆起電力を発生させ、正の電源を上
にＧＮＤラインを下に変化させる（図７（ｂ）のタイミ
ングＴ3）。
【００１３】この変化は入力の立ち上りにおいては、電
流の変化量の大きいＧＮＤラインの変化が、顕著とな
る。逆に入力の立ち下りではＰＭＯＳトランジスタＭ10
3が負荷Ｃ101を充電することになるので正の電源ライン
の変化が顕著となる。
【００１４】タイミングＴ3以降の変化は、Ｌ，Ｒ，Ｃ
の値により振動的となるか非振動的となるかが決まる。
【００１５】以上のような変化が電源ラインに発生した
場合、出力段のＭＯＳトランジスタＭ103，104のソース
・ドレイン間には図７（ｃ），（ｄ）に示すごとく電源
電圧以上の電圧が印加されることとなり、この電圧がＭ
ＯＳトランジスタＭ103，Ｍ104のオン耐圧を越えた場
合、図８の静特性に示すようにドレイン電圧が増大し、
ホットキャリアがゲート酸化膜に飛び込むなどして信頼
性を低下させるという問題が発生する。
【００１６】また、上述した特開平５−２３５２７５号
公報の技術を用いれば、確かに電源ラインの変動はある
程度緩和され容量の破壊対策にもなるが、上記高速且つ
／又は大電流をスイッチングする駆動回路やその他の集
積回路については、単純に電源間にカップリング容量と
保護抵抗の直列回路をいれただけでは必ずしも保護され
ない。図１０の回路の配置の模式図を用いて説明する。
３０が従来例の容量と薄膜抵抗の直列回路、３１と３２
はその他の高速且つ／又は大電流のスイッチングを行わ
ない集積回路、３３は高速且つ／又は大電流をスイッチ
ングする駆動回路である。３４，３５は電源電圧の配
線、Ｒ３６からＲ４１は電源配線につく寄生抵抗、Ｃ４
２からＣ５３は電源配線につく寄生容量である。Ｌ10
1，Ｌ102，Ｒ101，Ｒ102はそれぞれＰＫＧやボンディン
グワイヤーに起因する寄生インダクタンスと寄生抵抗で
ある。実際には寄生素子は分布定数的分布をするが、こ
こではπ型回路で代表させている。寄生抵抗や寄生容量
の値は、配線の長さや幅、層間膜の構造等で変化する。
この例の場合電源ラインにノイズを発生させる原因は、
３３の高速且つ／又は大電流をスイッチングする駆動回
路である。容量と薄膜抵抗の直列回路３０の近くに配置
された回路３１の周辺の電源配線については、比較的カ
ップリング容量の効果が効いて、回路３３のスイッチン
グに起因する電源ラインの変動が少なくなる。しかし、
電源配線の寄生素子の影響で直列回路３０から離れるに
つれて、直列回路３０のカップリング容量の効果は薄れ
てくる。このため駆動回路３３を構成するデバイスや、
駆動回路３３に配線が近く、直列回路３０から配線が遠
いその他の回路３２を構成するデバイスには、電源電圧
の変動による大きな電圧が印加されることとなり、デバ
イスが破壊されたり信頼性の低下を引き起こすという前
述の問題は改善されない。
【００１７】また、薄膜抵抗を使用する場合、通常のＣ
ＭＯＳやバイポーラトランジスタを形成する工程に、薄
膜抵抗を形成するための余分な工程を追加する必要があ
り、工程が増加しウエハコストが上昇するという問題が
ある。
【００１８】これらの問題を回避しようとして、電源電
圧に対して充分耐圧的にマージンのあるデバイスを使お
うとすると、より微細化の進んだ先端のデバイスは使用
できず、ゲート長の長い、より特性的に劣るデバイスを
選択することとなり、特性的に不利になったり、同程度
のドライブ能力を得ようとした場合より大きなチップ面
積が必要となりコスト的に不利となったり、ドライバー
の寄生容量が増大し消費電力が増大する等の不具合が発
生する。
【００１９】加えて、半導体基板上の電源ラインが変動
することにより、制御回路やその他の同一基板上に集積
された回路に誤動作を発生させる恐れがある。これを回
避するためにはＰＳＲＲ（Power Supply Rejection Rat
io）の良い、より複雑な回路構成が必要となり、コスト
アップにつながる。
【００２０】一例としては、コンパレータの比較電位
を、電源が安定していれば抵抗２本の抵抗分割で作れる
が、電源が変動する場合、バンドギャップ電圧源等を設
ける必要が生じるといった例があげられる。
【００２１】なおここではＣＭＯＳを使ったドライバー
回路を例示したが、バイポーラ（Bipolar）又はＢｉＣ
ＭＯＳを用いても同様の問題がある。
【００２２】バイポーラの場合、コレクタ−エミッタ間
のブレークダウン発生時の信頼性に対する影響はＣＭＯ
Ｓに比べれば少ないが、ドライブ能力が大きい分、スイ
ッチングの際、その他の回路に与える影響はより大き
い。
【００２３】本発明の目的は、高速且つ／又は大電流の
駆動を要求される回路を含む集積回路に対して、ＰＫＧ
やボンディングワイヤー等の寄生のインダクタンスの影
響による信頼性の低下を回避し、デバイスのもつ耐圧の
より近くまで電源電圧を利用できるような集積回路を提
供することにある。
【００２４】また本発明の目的は、上記寄生インダクタ
ンスの影響により電源電圧が変動することによって発生
する回路の誤動作を防ぐことができる集積回路を提供す
ることにある。
【００２５】
【課題を解決するための手段および作用】上記目的を達
成するための本願第１の発明の半導体集積回路は、スイ
ッチングを行う回路と、該回路に隣接して配置され、該
回路の電源電圧の高電圧側配線と低電圧側配線の間に設
けられた、少なくともひとつの抵抗と容量とを有する直
列回路と、を有することを特徴とするものである。
【００２６】上記抵抗と容量からなる直列回路（ＲＣ直
列回路）のうち容量は、スイッチング時にスイッチング
を行う回路（特に高速且つ／又は大電流のスイッチング
を行う回路）に接続される高電源電圧ラインや低電源電
圧ライン（例えばＧＮＤライン）に電荷を供給し、寄生
インダクタンスにおける電流変化量を低減し、寄生イン
ダクタンスで発生する逆起電力を減少させるように動作
する。ＲＣ直列回路の抵抗は寄生インダクタンスと前記
容量とによる共振を妨げるように作用する。
【００２７】また本願第２の発明の半導体集積回路は、
上記本願第１の発明の半導体集積回路において、スイッ
チングを行わない別の回路を有し、該別の回路の電源電
圧の高電圧側配線と低電圧側配線は、前記スイッチング
を行う回路の電源電圧の高電圧側配線と低電圧側配線と
は電気的に分離されていることを特徴とするものであ
る。なお、ここでスイッチングを行わない回路とは全く
スイッチングを行わない回路、及びスイッチングを行っ
ても寄生インダクタンスによる電圧変動等の影響が無視
できる又は少ない回路をいう。
【００２８】本願第２の発明の半導体集積回路は、上記
の本願第１の発明の半導体集積回路の、寄生インダクタ
ンスで発生する逆起電力を減少させ、容量による共振を
さまたげる作用に加えて、スイッチングを行わない別の
回路の電源電圧の高電圧側配線と低電圧側配線が、前記
スイッチングを行う回路の電源電圧の高電圧側配線と低
電圧側配線とは電気的に分離されているので、スイッチ
ングを行なう回路の影響がその他の回路に影響を与えな
いという作用を有する。
【００２９】また本願第３の発明の半導体集積回路は、
上記本願１の発明の半導体集積回路において、前記少な
くともひとつの抵抗と容量とを有する直列回路は、集積
回路に電源電圧を供給する高電圧側のボンディングパッ
ドと低電圧側のボンディングパッドから、集積回路を構
成する各回路に電源電圧を供給する高電圧側配線と低電
圧側配線に対して、各回路のうち最も前記ボンディング
パッドに近い位置に配置されたことを特徴とする。
【００３０】本願第３の発明の半導体集積回路は、上記
の本願第１の発明の半導体集積回路の、寄生インダクタ
ンスで発生する逆起電力を減少させ、容量による共振を
妨げる作用に加えて、該ＲＣ直列回路を、電源を供給す
るボンディングパッドと、該高速且つ／又は大電流のス
イッチングを行う回路やその他の回路との間のうち最も
前記ボンディングパッドに近い位置に設けたため、該ス
イッチングを行う回路（特に高速且つ／又は大電流のス
イッチングを行う回路）のスイッチングに伴う電流のう
ち該ＲＣ直列回路で吸収されなかった分と集積回路内部
の配線の寄生抵抗による電圧変動を、最小限にとどめる
という作用を有する。
【００３１】また、本願第４の発明の半導体集積回路
は、上記本願第１、第２、第３の発明のいずれかの半導
体集積回路において、該ＲＣ直列回路を構成する抵抗と
容量の値を、寄生インダクタンスや寄生の抵抗と合わせ
たＬＣＲ直列回路が振動しない様な値に設定することを
特徴とするものである。
【００３２】本願第４の発明の半導体集積回路は、上記
の本願第１の発明の半導体集積回路の、寄生インダクタ
ンスで発生する逆起電力を減少させ、容量による共振を
妨げる作用にくわえて、該ＲＣ直列回路の導入により逆
に電源電圧が振動するという副作用を防止するという作
用を有する。
【００３３】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて詳細に説明する。 （第１の実施形態）図１に本発明の半導体集積回路の第
１実施形態の回路構成を示す図である。なお、図６に示
したものと同一構成部材には同一番号を付して説明を省
略する。
【００３４】図１に示すように、本実施形態の半導体集
積回路と図６の半導体集積回路との違いは、半導体基板
上の電源ライン１１６とＧＮＤライン１１７との間に高
速且つ／又は大電流のスイッチングを行う回路と隣接し
て少なくともひとつのＲＣの直列回路１２１が入ってい
る点である。ＲＣ直列回路の具体的な例を図２に示す。
図２（ａ）は単純なＲＣの直列回路、図２（ｂ）は図２
（ａ）のＲＣ直列回路に、そのＲＣ直列回路を反転した
回路を並列に接続した回路、図２（ｃ）は図２（ａ）の
抵抗を２分割して容量の上下に配置した回路である。
【００３５】図２（ａ）は単純な構成であるが、直列回
路の容量から電源ラインに電荷を充放電する場合と直列
回路の容量からＧＮＤラインに電荷を充放電する場合で
インピーダンスが異なる。そこで、図２（ｂ），（ｃ）
では、電源ラインとＧＮＤラインとの間で対称となるよ
うにＲＣを配置することで、その改善を図っている。
【００３６】また、図１１に本実施形態を実現する素子
の構造を示す。ここでは集積回路がＣＭＯＳで構成され
ている場合の、基板から１層めのメタル配線層までの断
面図を図示した。ただし、ＭＯＳのしきい値電圧調整用
のチャンネルドープや、基板表面の反転層の形成を防止
するチャンネルストップの層はここでの説明の本質と無
関係なため省略した。各部はそれぞれ、１５５がＮ型の
半導体基板、１５６がＰウエル、１５７がＮＭＯＳのソ
ース、ドレイン、Ｎ型の基板の基板コンタクトを取る為
のＮ+ 拡散、１５８がＰＭＯＳのソース、ドレイン、Ｐ
ウエルのウエルコンタクトを取る為のＰ+ 拡散、１５９
が素子分離の為の厚い酸化膜、１６０がＭＯＳのゲート
酸化膜と容量を形成する酸化膜、１６１が層間絶縁膜、
１６２がＭＯＳのゲートと抵抗と容量の一方の電極を構
成するポリシリコン、１６３は１層めのメタル配線であ
る。１５１の領域がＮＭＯＳ、１５２の領域がＰＭＯ
Ｓ、１５３の領域が抵抗、１５４の領域が容量である。
このうち１５３と１５４が前記ＲＣ直列回路を構成す
る。ここで重要なのは該ＲＣ直列回路が、集積回路を構
成するＣＭＯＳと同じ部材で構成されている点である。
このため、工程の増加無しに該ＲＣ直列回路を設けるこ
とができる。ＣＭＯＳと同じ部材を使った抵抗と容量の
構成は本例に限らず、Ｐ+ またはＮ+ の拡散抵抗を用い
てもよいし、ポリシリコンとメタルの層間膜を用いた容
量でもよい。なお、これらの素子の製造法については公
知であるので説明を省略する。
【００３７】図３を用いて本実施形態におけるＲＣ直列
回路の効果を説明する。従来例と同様に、説明の簡易化
のためにプリドライバーの出力１０５が変化したときの
電源ラインの変化をみる。
【００３８】プリドライバーの出力１０５がＬｏｗレベ
ルの状態（図３のＴ0）では、ＰＭＯＳトランジスタＭ1
03がＯＮ、ＮＭＯＳトランジスタＭ104がＯＦＦし、負
荷Ｃ101は、電源電圧に充電されている。プリドライバ
ーの出力１０５がｈｉｇｈレベルに変化を始めると（図
３のＴ1）、ＮＭＯＳトランジスタＭ104がＯＮし、ＮＭ
ＯＳトランジスタＭ104には、貫通電流ｉ104と負荷Ｃ10
1を放電する電流ｉ105が流れる。しかし本実施形態で
は、この電流の一部（ｉ108）がＲＣ直列回路１２１の
容量の充電に使われ、残りが寄生インダクタンスＬ102
を介して外部のＧＮＤに流れる（ｉ102＝ｉ104−ｉ10
8）。このため、寄生インダクタンスＬ102で発生する逆
起電力は従来例に比較して小さくなり半導体基板内のＧ
ＮＤライン１１７の電圧変動が抑圧される。
【００３９】ＰＭＯＳトランジスタＭ103についても同
様に貫通電流ｉ103が流れるが、貫通電流ｉ103の一部は
ＲＣ直列回路１２１より供給されるため（ｉ107）、寄
生インダクタンスＬ101に流れる電流（ｉ101）は図６の
従来例に比較して減少し（ｉ101＝ｉ103−ｉ107）、逆
起電力も減少し、電源ライン１１６の電圧変動はＲＣ直
列回路の無い場合（図３（ｃ）の点線）によりも抑圧さ
れ（図３（ｃ）の実線）、信頼性の低下や他の回路に対
する悪影響は改善される。
【００４０】この場合、ＲＣ直列回路１２１を容量だけ
で構成しても寄生インダクタンスで発生する逆起電力は
減少するが、容量と寄生インダクタンスで共振を起こし
有限の寄生抵抗成分により消費電力が増大したり、電源
ラインやＧＮＤラインの電圧が振動するため、出力電圧
１０６が一定しないなどの問題が起こるため、抵抗を入
れた方が良い。
【００４１】集積回路の電源供給元から前記スイッチン
グを行う回路の電源電圧の高電圧側配線、または低電圧
側配線まで（例えば、集積回路の電源供給元から、基
板、パッケージのリード、ボンディングワイヤーを経
て、前記スイッチングを行う回路の電源電圧の高電圧側
配線、または低電圧側配線まで）の寄生インダクタンス
の値ＬP と寄生抵抗の値ＲP が影響してくるので、ＲＣ
直列回路の抵抗Ｒ及び容量Ｃの値としてはＬＣＲ直列回
路の非振動条件 Ｃ ≧ ４Ｌp ／（Ｒp ＋Ｒ）2 ・・・・・ 式（１） を満たすようにするのが望ましい。Ｌp は寄生のインダ
クタンスの値、Ｒp は直列に入る寄生の抵抗の値であ
る。例えば、図１の半導体集積回路では高電圧側はＬp
＝Ｌ101、Ｒp ＝Ｒ101であり、低電圧側はＬp ＝Ｌ10
2、Ｒp ＝Ｒ102となる。ＲＣ直列回路の抵抗Ｒ及び容量
Ｃの値は、高電圧側、低電圧側の一方が上記式（１）が
成立するように（Ｃ≧４Ｌ101 ／（Ｒ101＋Ｒ）2、又は
Ｃ≧４Ｌ102 ／（Ｒ102＋Ｒ）2）より好ましくは高電圧
側、低電圧側の両方について、それぞれ上記式（１）が
成立するように（Ｃ≧４Ｌ101 ／（Ｒ101＋Ｒ）2、且つ
Ｃ≧４Ｌ102 ／（Ｒ102＋Ｒ）2）設定されることが望ま
しい。
【００４２】加えて上記高速且つ／又は大電流のスイッ
チングを行う回路と隣接して配置されたＲＣ直列回路
は、レイアウト上集積回路に電源電圧を供給する半導体
基板上のボンディングパッドとその他の回路の間、すな
わち、集積回路の機能を実現する回路（静電破壊の保護
回路を除く）の中で、最もボンディングパッドに近い位
置に配置した方がより効果的である。
【００４３】図１２を用いてこの様子を説明する。図１
２（ａ）に模式的に示したようにレイアウト上、前述の
ＲＣ直列回路１２１と隣接して配置する高速且つ／又は
大電流のスイッチングを行う回路１３６を、他の回路１
３７Ａ、１３７Ｂと比較して、電源のボンディングパッ
ド１５０、１５１に近い位置においた場合、半導体基板
上の電源配線に伴う寄生インダクタンスは、図１２
（ｂ）のようにスイッチング回路１３６を電源電圧を供
給する半導体基板上のボンディングパッドから離して配
置する場合より小さくなる。このため、ＲＣ直列回路を
挿入する前の、スイッチングに伴う電圧変動（寄生イン
ダクタンスの大きさに比例する）をより小さくできると
いう利点がある。
【００４４】さらに、スイッチング電流のＲＣ直列回路
による吸収もれがあっても、該ＲＣ直列回路１２１及び
隣接して配置された高速且つ／又は大電流のスイッチン
グを行う回路１３６と、電源電圧を供給する半導体基板
上のボンディングパッド１５０、１５１の間の寄生抵抗
をその他の配置の場合より小さくできる。従ってスイッ
チング電流のうちで該ＲＣ直列回路１２１に吸収されな
かった電流Ｉ1 （電源側）、Ｉ2（ＧＮＤ側）と、半導
体基板上の前記電源配線の寄生抵抗で生ずる電圧降下の
量が低減され、その他の回路の電源電圧変動が低減され
るという効果が得られる。
【００４５】本例（図１２（ａ））ではその他の回路１
３７Ｂの電源電圧変動Ｖ1（電源側），Ｖ2（ＧＮＤ側）
が、 Ｖ1 ＝Ｉ1×（Ｒ152＋Ｒ153）≒Ｉ1×Ｒ152 Ｖ2 ＝Ｉ2×（Ｒ156＋Ｒ157）≒Ｉ2×Ｒ156 （注：Ｒ154，Ｒ155，Ｒ158，Ｒ159には電流Ｉ1、Ｉ2
は流れない、隣接配置されているのでＲ153≒０，Ｒ157
≒０）であるのに対し、該ＲＣ直列回路１２１と隣接す
る高速且つ／又は大電流のスイッチングを行う回路１３
６と、電源電圧を供給する半導体基板上のボンディング
パッドとの間に、その他の回路１３７Ａ、１３７Ｂを配
置した図１２（ｂ）の場合、その他の回路１３７Ｂの電
源電圧変動Ｖ3（電源側），Ｖ4（ＧＮＤ側）が、 Ｖ3 ＝Ｉ1×（Ｒ152＋Ｒ154） Ｖ4 ＝Ｉ2×（Ｒ156＋Ｒ158） となり、Ｖ1＜Ｖ3，Ｖ2＜Ｖ4となることから、前記第２
の効果は明らかである。
【００４６】なお、静電破壊の保護回路については、通
常ボンディングパッドに近接して置かれ、半導体基板上
の電源配線の寄生インダクタンスを増やす恐れが無い点
と、該ＲＣ直列回路自身の保護も必要となる場合もある
ため、よりボンディングパッドの近くに置かれることは
合理的である。
【００４７】なおここではＭＯＳトランジスタを用いた
回路例を示したがバイポーラ（Bipolar）やＢｉＣＭＯ
Ｓの回路についても同じことが言える。
【００４８】さらにここでは高電圧側の電源として正の
電源、低電圧側の電源としてＧＮＤを例にとって説明し
たが正の電源と負の電源、ＧＮＤと負の電源でも良い。
【００４９】本実施形態例では図１にひとつのＲＣ直列
回路を示したが、パターンレイアウトや調整の都合で複
数のＲＣ直列回路の並列接続の構成をとっても良いこと
は言うまでもない。 （第２の実施形態）第１の実施形態では、電源ラインと
ＧＮＤラインの間に高速且つ／又は大電流のスイッチン
グを行う回路と隣接してＲＣの直列回路を入れることに
より、電源ラインとＧＮＤラインの電圧変動を低減する
例を示した。しかし、寄生インダクタンスに流れる電流
の変化を完全に無くすことはできないので、高速且つ／
又は大電流のスイッチングを行なう回路ブロックの影響
でその他の回路ブロックの電源ラインやＧＮＤラインの
電圧変動の一部は残り、その他の回路ブロックに誤動作
を引き起こす可能性はなくならない。
【００５０】そこで図４に示す本実施形態では、高速、
大電流のスイッチングを行なう回路ブロックとそれ以外
の回路ブロックの電源ラインとＧＮＤラインをそれぞれ
電気的に分離し、前者の回路ブロックのスイッチングの
影響が後者の回路ブロックに影響を与えないようにして
いる。さらに第１の実施形態と同様に前者の回路ブロッ
クの電源ラインとＧＮＤラインの間には、ＲＣの直列回
路を接続しドライバー回路を構成するデバイスに対する
信頼性上の問題を回避している。
【００５１】即ち本実施形態では、図４に示すように、
ドライバーとプリドライバーの電源ライン１１６とＧＮ
Ｄライン１１７を制御回路１０１やその他の回路１３１
の電源ライン１３２、ＧＮＤライン１３３と電気的に分
離している。その他の回路１３１は、同一基板上に集積
されている大電流で高速なスイッチングを行なう回路を
含まない回路である。Ｌ103とＲ103はそれぞれ電源ライ
ン１３２とＰＫＧの電源ピン１３４を接続するボンディ
ングワイヤーとリードフレームによる寄生インダクタン
スと寄生抵抗である。Ｌ104とＲ104はそれぞれＧＮＤラ
イン１３３とＰＫＧのＧＮＤピン１３５を接続するボン
ディングワイヤーとリードフレームによる寄生インダク
タンスと寄生抵抗である。寄生インダクタンスＬ103と
Ｌ104は、インダクタンス値の大きさとしては、寄生イ
ンダクタンスＬ101，Ｌ102と同程度であるが、大電流の
スイッチングを行なう回路ブロック以外の電源ライン、
ＧＮＤラインに接続されているので、これらの寄生イン
ダクタンスで発生する逆起電力は小さく、電源ライン、
ＧＮＤラインの電圧変動による誤動作やＰＳＲＲ（Powe
r Supply Rejection Ratio）の良い複雑な回路ブロック
の採用によるコストアップも防げる。
【００５２】なお、プリドライバー及びドライバー部に
おける電源ライン、ＧＮＤラインの電圧変動のＲＣ直列
回路を用いた低減については実施形態例１と同じなので
説明を省略する。
【００５３】また、この実施形態例では、高速大電流の
スイッチングを行なう回路ブロックがひとつの場合を示
したが、複数含まれる回路の場合、これらをまとめて電
源ライン、ＧＮＤラインを共通化し、この電源ライン、
ＧＮＤライン間に少なくともひとつのＲＣ直列回路を設
けても良いし、それぞれの干渉を排除するため、回路ブ
ロックごとに電源ライン、ＧＮＤラインを分離し、それ
ぞれの電源ライン、ＧＮＤライン間に少なくともひとつ
のＲＣ直列回路を設けても良い。
【００５４】さらに、ここでは高電圧側の電源として正
の電源、低電圧側の電源としてＧＮＤを例にとって説明
したが、正の電源と負の電源、ＧＮＤと負の電源の組み
合わせでも同様である。
【００５５】本実施形態例においてもひとつのＲＣ直列
回路を図示したが、レイアウトや調整といった都合で複
数のＲＣ直列回路の並列接続の構成をとっても良いこと
は言うまでもない。
【００５６】
【発明の効果】以上説明したように、本発明によれば、
次のような効果を得ることができる。 （１）．高速且つ／又は大電流のスイッチングを行なう
ドライバー回路のような回路を含む集積回路の電源電圧
の高電圧接続側と低電圧接続側との間に、高速且つ／又
は大電流のスイッチングを行う回路と隣接して少なくと
もひとつの抵抗と容量とからなる直列回路を接続するこ
とによって、ボンディングワイヤーやＰＫＧのリードフ
レームの寄生インダクタンスによるスイッチング時の電
源ライン、ＧＮＤライン又は負の電源ラインの電圧の変
動を抑制し、集積回路内のデバイスに過大な電圧が印加
されることを防ぎ、信頼性の低下をまぬがれることがで
きる。また、電源電圧とデバイスのもつ耐圧の間のマー
ジンを、大きくとる必要がなくなり、より微細化の進ん
だ高性能のデバイスを用いることができ、性能の向上と
収量アップによる低コスト化が図ることができる。 （２）．高速且つ／又は大電流のスイッチングを行な
う、ドライバー回路とその他の回路の間で高電圧側、低
電圧側の電圧を与える配線を電気的に分離することによ
り、スイッチングと寄生素子に起因する電源ライン、Ｇ
ＮＤライン又は負の電源ラインの電圧変動によるその他
の回路の誤動作を防ぐとともに、その他の回路に対して
ＰＳＲＲの高いより複雑な回路構成を不用とし回路規模
の削減と低コスト化を図ることができる。一方、高速且
つ／又は大電流のスイッチングを行なう回路について
は、上記（１）と同様にＲＣ直列回路を高圧供給側と低
圧供給側との間に接続することにより、（１）と同じ効
果が得られる。
【００５７】さらに上記ＲＣ直列回路を、集積回路に電
源電圧を供給する高電圧側のボンディングパッドと低電
圧側のボンディングパッドから、集積回路を構成する各
回路に電源電圧を供給する高電圧側配線と低電圧側配線
に対して、各回路のうち最も前記ボンディングパッドに
近い位置に配置することにより寄生抵抗とスイッチング
電流のよる電源電圧の変動を抑制し、（１）の効果をよ
り有効なものとすることができる。
【００５８】加えて寄生インダクタンスの値と寄生抵抗
の値に対し、上記ＲＣ直列回路の抵抗値及び容量値を式
（１）の条件を満たすように選ぶことにより、共振を防
止し、余分な消費電力の増加を抑え、出力波形を安定さ
せることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を説明する回路図であ
る。
【図２】本発明中のＲＣ直列回路の具体的な例である。
【図３】本発明を説明するための各部の電圧の時間変化
を示す図である。
【図４】本発明の第２の実施形態を説明する回路図であ
る。
【図５】従来の第１の回路例を示す図である。
【図６】第１の従来例に寄生素子を加えた回路図であ
る。
【図７】図６の従来例の動作を説明するための各部の電
圧の時間変化を示す図である。
【図８】トランジスタの静特性を示す図である。
【図９】もう１つの従来例を説明するためのレイアウト
と断面図である。
【図１０】従来の問題点を説明するための配置図であ
る。
【図１１】本発明を構成する素子の断面図である。
【図１２】本発明による効果を説明するための図であ
る。
【符号の説明】
１０１ 制御回路 １０７ プリドライバー回路 １０８ ドライバー回路 １１６ 電源ライン １１７ ＧＮＤライン １３１ その他の高速で大電流のスイッチングを行なわ
ない回路 １３２ 電源ライン １３３ ＧＮＤライン １２１ ＲＣ直列回路 １１８ ＰＫＧ Ｍ101 プリドライバーを構成するＰＭＯＳトランジス
タ Ｍ102 プリドライバーを構成するＮＭＯＳトランジス
タ Ｍ103 ドライバーを構成するＰＭＯＳトランジスタ Ｍ104 ドライバーを構成するＮＭＯＳトランジスタ Ｌ101，Ｌ102，Ｌ103，Ｌ104 寄生のインダクタンス Ｒ101，Ｒ102，Ｒ103，Ｒ104 寄生の抵抗 Ｃ101 負荷

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 スイッチングを行う回路と、該回路に隣
    接して配置され、該回路の電源電圧の高電圧側配線と低
    電圧側配線の間に設けられた、少なくともひとつの抵抗
    と容量とを有する直列回路と、を有することを特徴とす
    る半導体集積回路。
  2. 【請求項２】 スイッチングを行わない別の回路を有
    し、該別の回路の電源電圧の高電圧側配線と低電圧側配
    線は、前記スイッチングを行う回路の電源電圧の高電圧
    側配線と低電圧側配線とは電気的に分離されていること
    を特徴とする請求項１記載の半導体集積回路。
  3. 【請求項３】 前記少なくともひとつの抵抗と容量とを
    有する直列回路は、集積回路に電源電圧を供給する高電
    圧側のボンディングパッドと低電圧側のボンディングパ
    ッドから、集積回路を構成する各回路に電源電圧を供給
    する高電圧側配線と低電圧側配線に対して、各回路のう
    ち最も前記ボンディングパッドに近い位置に配置された
    ことを特徴とする請求項１記載の半導体集積回路。
  4. 【請求項４】 前記抵抗と容量は、他の集積回路を構成
    する部材と同じ部材を使って構成されることを特徴とす
    る請求項１、請求項２又は請求項３記載の半導体集積回
    路。
  5. 【請求項５】 集積回路の電源供給元から、前記スイッ
    チングを行う回路の電源電圧の高電圧側配線、または低
    電圧側配線までに付く寄生インダクタンスの値をＬP 、
    寄生抵抗の値をＲP とし、前記直列回路の抵抗の値を
    Ｒ、容量の値をＣとしたとき、高電圧側、低電圧側の少
    なくとも一方について、 Ｃ ≧ ４Ｌp ／（Ｒ＋Ｒp ）2 を満たすように前記Ｒ、Ｃの値を設定したことを特徴と
    する請求項１、請求項２、請求項３又は請求項４記載の
    半導体集積回路。
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US09/000,811 US6353353B1 (en) 1997-01-14 1997-12-30 Integrated semiconductor circuit with improved power supply control
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007019100A (ja) * 2005-07-05 2007-01-25 Matsushita Electric Ind Co Ltd 半導体装置
JP2008545256A (ja) * 2005-06-28 2008-12-11 インテル・コーポレーション 電力伝送ネットワークにおける基板中の埋込み薄膜レジスタ
JP2011124995A (ja) * 2010-11-22 2011-06-23 Hitachi Ltd 半導体装置
JP2018056189A (ja) * 2016-09-26 2018-04-05 新日本無線株式会社 半導体集積回路装置
WO2022176963A1 (ja) * 2021-02-17 2022-08-25 ローム株式会社 半導体装置

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7657242B2 (en) * 2004-09-27 2010-02-02 Qualcomm Mems Technologies, Inc. Selectable capacitance circuit
US7653371B2 (en) * 2004-09-27 2010-01-26 Qualcomm Mems Technologies, Inc. Selectable capacitance circuit
CN100412754C (zh) * 2004-12-17 2008-08-20 鸿富锦精密工业（深圳）有限公司 电源电压产生电路
TWI524839B (zh) * 2008-07-18 2016-03-01 強生控制科技公司 接地系統、功率半導體裝置及可變速度式驅動器
JP2010103837A (ja) * 2008-10-24 2010-05-06 Nec Electronics Corp 半導体装置
KR101211683B1 (ko) * 2008-12-31 2012-12-12 에스케이하이닉스 주식회사 반도체 집적회로
KR102087785B1 (ko) * 2013-12-31 2020-05-27 엘지디스플레이 주식회사 유기발광 디스플레이 장치
US10116303B2 (en) 2016-07-01 2018-10-30 Toyota Motor Engineering & Manufacturing North America, Inc. Parallel devices having balanced switching current and power
JP2021012972A (ja) * 2019-07-08 2021-02-04 シャープ株式会社 パワーモジュール
JP7414768B2 (ja) * 2021-04-01 2024-01-16 キヤノン株式会社 電気回路及び電子機器

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3648073A (en) * 1968-09-17 1972-03-07 Gerald R Sams Pulse driver circuit apparatus
US4278918A (en) * 1980-03-31 1981-07-14 Modern Controls, Inc. Display panel driver circuit
DE3049262C2 (de) * 1980-12-27 1986-08-21 Dr. Johannes Heidenhain Gmbh, 8225 Traunreut Absolute Längen- oder Winkelmeßeinrichtung
JPS6073865A (ja) * 1983-09-30 1985-04-26 Toshiba Corp サ−マルヘツドのノイズ抑制装置
US4728813A (en) * 1986-09-09 1988-03-01 Tektronix, Inc. Timebase generator with improved linearity and recovery time
JPS63221712A (ja) * 1987-03-11 1988-09-14 Mitsubishi Electric Corp 半導体集積回路装置
JPH0194646A (ja) * 1987-10-06 1989-04-13 Fujitsu Ltd 半導体装置
US5204554A (en) * 1991-12-06 1993-04-20 National Semiconductor Corporation Partial isolation of power rails for output buffer circuits
JPH05235275A (ja) 1992-02-26 1993-09-10 Nippon Precision Circuits Kk 集積回路装置
JP2959269B2 (ja) * 1992-04-14 1999-10-06 三菱電機株式会社 オープンドレイン出力回路
JP2748865B2 (ja) * 1994-09-27 1998-05-13 日本電気株式会社 出力回路
JP3667855B2 (ja) * 1996-01-25 2005-07-06 株式会社ルネサステクノロジ 半導体装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008545256A (ja) * 2005-06-28 2008-12-11 インテル・コーポレーション 電力伝送ネットワークにおける基板中の埋込み薄膜レジスタ
US8228680B2 (en) 2005-06-28 2012-07-24 Intel Corporation Embedding thin film resistors in substrates in power delivery networks
JP2007019100A (ja) * 2005-07-05 2007-01-25 Matsushita Electric Ind Co Ltd 半導体装置
JP2011124995A (ja) * 2010-11-22 2011-06-23 Hitachi Ltd 半導体装置
JP2018056189A (ja) * 2016-09-26 2018-04-05 新日本無線株式会社 半導体集積回路装置
WO2022176963A1 (ja) * 2021-02-17 2022-08-25 ローム株式会社 半導体装置

Also Published As

Publication number Publication date
KR19980070469A (ko) 1998-10-26
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