CN100412754C - 电源电压产生电路 - Google Patents

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Abstract

一种电源电压产生电路，NMOS晶体管与PMOS晶体管的漏极形成电源电压输出端，源极与电源相连，栅极分别耦合至第二开关晶体管与第三开关晶体管的集电极。第一开关晶体管、第二开关晶体管与第三开关晶体管的集电极经由电阻与电源相连，发射极接地。第二开关晶体管的基极耦合至第一开关晶体管的集电极，第三开关晶体管的基极经一电阻耦合至第一开关晶体管的集电极。第一开关晶体管的基极经由电阻耦合至一信号源。通过利用本发明，可以避免计算机等电子产品在从“休眠”状态进入正常工作状态时发生死机现象，并降低制造成本。

Description

电源电压产生电路
【技术领域】
本发明涉及一种电源电压产生电路，特别是涉及一种运用于计算机主板的电源电压产生电路。
【背景技术】
高级配置电源接口(Advanced Configuration and Power Interface，ACPI)允许用户通过用户设置使计算机进入“休眠”状态，以达到节能以及保护该计算机的目的。而用户又可以通过某些外设，例如串行接口总线(USB)设备“唤醒”计算机，执行相应操作。
当通过USB设备“唤醒”“休眠”计算机时，必须保证该“休眠”计算机的USB设备的供电电源存在。目前，在计算机处于“休眠”状态时，USB设备的电源信号利用5V_SB备用电源(5V_SB)通过5V_DUAL电源电压产生电路提供。在计算机“唤醒”过程中，主板上的5V系统电源(5V_SYS)、12V系统电源(12V_SYS)开启，通过5V_DUAL电源电压产生电路重新向USB设备输出5V_DUAL电源电压信号。因此，“休眠”计算机的“唤醒”过程，依照信号先后到达5V_DUAL电源电压产生电路的顺序，可分为三阶段，即为：只有5V_SB输出5V电压信号至5V_DUAL电源电压产生电路的第一阶段，5V_SYS与12_SYS分别输出的5V及12V电压信号到5V_DUAL电源电压产生电路的第二阶段，以及主板电源输出的P.OK信号到达5V_DUAL电源电压产生电路的第三阶段。
图1所示为现有技术中计算机主板5V_DUAL电源电压产生电路。其工作原理如下：在第一阶段，集成芯片IC1内的NMOS晶体管Q3截止，PMOS晶体管Q4导通，PMOS晶体管Q4漏极的5V电压输出至5V_DUAL电压信号输出端产生5V_DUAL电压信号；在第二阶段，集成芯片IC1内的NMOS晶体管Q3仍为截止，PMOS晶体管Q4仍为导通，通过PMOS晶体管Q4的漏极，5V_DUAL电压信号输出端持续产生5V_DUAL电压信号；在第三阶段，此时集成芯片IC1内的PMOS晶体管Q4截止，NMOS晶体管Q3导通，通过NMOS晶体管Q3的漏极，5V_DUAL电压信号输出端仍持续产生5V_DUAL电压信号。
详细分析图1所示的计算机主板电源电压产生电路，发现集成芯片IC1内的PMOS晶体管Q4与NMOS晶体管Q3的栅极均耦接至12V_SYS。在从第二阶段过渡至第三阶段，12V_SYS输出12V电压信号至集成芯片IC1，促使PMOS晶体管Q4在NMOS晶体管Q3导通之前即已快速截止。因此在5V_DUAL电压信号输出端输出5V_DUAL电压信号时出现一超出标准允许的压降，从而使计算机从休眠状态唤醒时存在死机现象。
所以，为降低现有技术中产生的电源电压信号存在的压降，避免计算机在“唤醒”时死机，同时减少制造电源电压产生电路的成本，特创作出本发明电源电压产生电路。
【发明内容】
本发明的主要目的在于提供一种电源电压产生电路，解决计算机等电子产品在从休眠状态“唤醒”时存在的死机问题。
本发明的目的是通过以下方案来实现的，本发明的电源电压产生电路包括：一NMOS晶体管、一PMOS晶体管、一第一开关晶体管、一第二开关晶体管及一第三开关晶体管。其中，所述NMOS晶体管与PMOS晶体管的漏极相互连接形成一电源电压输出端。所述第一开关晶体管的基极经一电阻与一信号源相连，集电极经一电阻接至一备用电源端，发射极接地。所述第二开关晶体管的基极耦合至第一开关晶体管的集电极，集电极经一电阻接至第一系统电源端，发射极接地。所述第三开关晶体管的基极经一电阻耦合至第一开关晶体管的集电极，集电极经一电阻接至上述备用电源端，发射极接地。NMOS晶体管的栅极接至第二开关晶体管的集电极，源极接至一第二系统电源端。PMOS晶体管的栅极接至第三开关晶体管的集电极，源极接至上述备用电源端。
本发明的优点在于：避免计算机等电子产品在从“休眠”状态进入正常工作状态时发生死机现象，并降低制造成本。
【附图说明】
图1是现有技术中计算机主板5V_DUAL电源电压产生电路。
图2是本发明电源电压产生电路。
图3是在同等条件下现有技术与本发明电源电压产生电路产生的5V_DUAL电压信号的仿真分析结果图。
【具体实施方式】
参照附图，以计算机主板5V_DUAL电源电压信号产生为例来说明本发明电源电压产生电路。在以下叙述中，仍依照5V备用电源(5V_SB)、5V系统电源(5V_SYS)、12V系统电源(12V_SYS)输出的电压信号以及主板电源输出的P.OK信号到达本发明电源电压产生电路的时序，将“唤醒”“休眠”计算机的过程分为三阶段，即为：只有5V_SB输出5V电压信号至本发明电源电压产生电路的第一阶段，5V_SYS与12_SYS分别输出的5V及12V电压信号到本发明电源电压产生电路的第二阶段，以及P.OK信号到达本发明电源电压产生电路的第三阶段。
请参阅图2，是本发明的电源电压产生电路，其包括：一第一开关晶体管Q5、一第二开关晶体管Q6、一第三开关晶体管Q7以及一集成芯片IC1。其中该第一开关晶体管Q5、第二开关晶体管Q6、第三开关晶体管Q7均为NPN型晶体管，该集成芯片IC1内集成有一NMOS晶体管Q3及一PMOS晶体管Q4。
第一开关晶体管Q5的基极经由一电阻R1耦合至P.OK信号输入端，集电极端经由一电阻R2耦合至5V_SB电源端，发射极接地。
第二开关晶体管Q6的基极耦合至第一开关晶体管Q5的集电极，集电极经由一电阻R4耦合至12V_SYS电源端，发射极接地。
第三开关晶体管Q7的基极经由一电阻R3耦合至第一开关晶体管Q5的集电极，集电极经由一电阻R5耦合至5V_SB电源端，发射极接地。
集成芯片IC1内的NMOS晶体管Q3的栅极耦合至第二开关晶体管Q6的集电极，源极耦合至5V_SYS电源端。
集成芯片IC1内的PMOS晶体管Q4的栅极耦合至第三开关晶体管Q7的集电极，源极耦合至5V_SB电源端。
NMOS晶体管Q3与PMOS晶体管Q4的漏极相互连接共同耦合至5V_DUAL电压信号输出端。
本发明的电源电压产生电路的工作原理为：在第一阶段，5V_SB电源向本发明电源电压产生电路输出5V电压，第一开关晶体管Q5截止，第二开关晶体管Q6、第三开关晶体管Q7导通。因此集成芯片IC1内的PMOS晶体管Q4的栅极源极间电压为-5V，PMOS晶体管Q4导通，PMOS晶体管Q4漏极的5V电压输出至5V_DUAL电压信号输出端，在5V_DUAL电压信号输出端产生5V_DUAL电压信号。
在第二阶段，第一开关晶体管Q5仍为截止，第二开关晶体管Q6、第三开关晶体管Q7仍为导通。集成芯片IC1内的NMOS晶体管Q3与PMOS晶体管Q4的栅极源极间电压均为-5V，从而使NMOS晶体管Q3截止，PMOS晶体管Q4导通。导通后PMOS晶体管Q4漏极的5V电压输出至5V_DUAL电压信号输出端，在5V_DUAL电压信号输出端产生5V_DUAL电压信号。
在第三阶段，由于高电平有效的P.OK信号进入本电路，因此第一开关晶体管Q5导通，第二开关晶体管Q6、第三开关晶体管Q7的基极电压变为低电平，第二开关晶体管Q6、第三开关晶体管Q7截止。因此集成芯片IC1内的PMOS晶体管Q4栅极源极间电压变为0V，PMOS晶体管Q4截止。另一方面，第二开关晶体管Q6的集电极输出12V电压至集成芯片IC1内NMOS晶体管Q3的栅极，NMOS晶体管Q3的栅极源极间电压为7V，NMOS晶体管Q3导通，其漏极的5V电压输出至5V_DUAL电压信号输出端产生5V_DUAL电压信号。
由于本发明电源电压产生电路的实施方式中，集成芯片IC1内的NMOS晶体管Q3与PMOS晶体管Q4的栅极分别耦合至12V_SYS与5V_SB，因此在从第二阶段过渡至第三阶段时，PMOS晶体管Q4截止的速度放缓，从而降低输出的5V_DUAL电压信号的下降值，使其位于标准允许范围之内。
请参阅图3，是在同等条件下现有技术与本发明电源电压产生电路产生5V_DUAL电压信号的仿真分析结果图。其中，图中横轴代表时间，纵轴代表电压，代码1表示现有技术的5V_DUAL电压信号输出波形，代码2表示本发明电源电压产生电路的5V_DUAL电压信号输出波形，D1与D2分别表示波形1与波形2在第二阶段过渡至第三阶段时存在的电压下降。从图中可以看出，波形1电压下降D1的幅度较大，超出输出5V_DUAL电压信号标准允许变化的范围：±5％*5V，因此导致计算机从休眠状态进入正常工作状态时，存在死机现象。而波形2电压下降D2的幅度较小，在输出5V_DUAL电压信号标准允许变化范围之内，从而消除了现有技术中可能带来的计算机死机现象。
上述实施方式虽以计算机主板5V_DUAL电源电压信号产生为例来说明本发明，然而，本领域的技术人员亦可通过变换电路所连接的电压源以及输入至电路的特殊信号，来达到在其它场合应用本发明的目的。

Claims (6)

1. 一种电源电压产生电路，包括一NMOS晶体管(Q3)、一PMOS晶体管(Q4)、一第一开关晶体管(Q5)及一第二开关晶体管(Q6)，NMOS晶体管(Q3)与PMOS晶体管(Q4)的漏极相互连接形成一电源电压输出端；所述第一开关晶体管(Q5)的集电极经一第一电阻(R2)接至一备用电源端，发射极接地；所述第二开关晶体管(Q6)的基极耦合至所述第一开关晶体管(Q5)的集电极，集电极经一第二电阻(R4)接至一第一系统电源端，发射极接地；所述NMOS晶体管(Q3)的栅极接至所述第二开关晶体管(Q6)的集电极，源极接至一第二系统电源端；所述PMOS晶体管(Q4)的源极接至所述备用电源端；其特征在于，该电路还包括：
一第三开关晶体管(Q7)，其基极经由一第三电阻(R3)与所述第一开关晶体管(Q5)的集电极相连，其集电极经由一第四电阻(R5)与所述备用电源端相连，其发射极接地；
所述第一开关晶体管(Q5)的基极经一第五电阻(R1)与一信号源相连；及
所述PMOS晶体管(Q4)的栅极接至所述第三开关晶体管(Q7)的集电极。
2. 如权利要求1所述的电源电压产生电路，其特征在于，所述第一系统电源为12V系统电源。
3. 如权利要求2所述的电源电压产生电路，其特征在于，所述第二系统电源为5V系统电源。
4. 如权利要求3所述的电源电压产生电路，其特征在于，所述备用电源为5V备用电源。
5. 如权利要求1所述的电源电压产生电路，其特征在于，所述信号源为一P.OK信号源。
6. 如权利要求1所述的电源电压产生电路，其特征在于，所述第一开关晶体管(Q5)、第二开关晶体管(Q6)、第三开关晶体管(Q7)均为NPN型晶体管。
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