CN102213971B - 时序控制电路及具有该时序控制电路的前端总线电源 - Google Patents

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Abstract

一种时序控制电路，用于为电脑的前端总线电源提供一时序控制信号，所述时序控制电路包括一电子开关及二分压电阻，所述二分压电阻串联后分别接至一系统电源及接地，所述二分压电阻之间输出一时序控制信号，所述电子开关第一端电性连接至该二分压电阻之间，第二端电性连接至一电脑的一控制信号端，该控制信号端的电平与该时序控制信号的电平同相设置。本发明还涉及一种具有所述时序控制电路的前端总线电源。

Description

时序控制电路及具有该时序控制电路的前端总线电源
技术领域
本发明涉及一种时序控制电路，尤其涉及电脑前端总线电源时序控制电路及具有该时序控制电路的前端总线电源。
背景技术
前端总线(Front Side Bus，FSB)是用于将电脑中央处理器(Central Processing Unit，CPU)连接到北桥芯片的总线。一般来说，前端总线是CPU和外界交换数据的最主要通道，因此前端总线的数据传输能力对计算及整体性能作用很大。而前端总线电源工作的稳定性对其数据传输能力具有极大影响。
现有的前端总线电源一般包括如下功能模块：
一高级配置和电源管理接口(Advanced Configuration andPower Management Interface，ACPI)芯片；
一ACPI供电电源模块：用于为ACPI芯片提供工作所需的电源；
一时序控制电路：为前端总线电源提供一个时序控制信号；
一5V双重电源产生电路：为下述的内存电源产生电路提供一个输入电源；
一内存电源产生电路：为下述的前端总线电源产生电路提供一工作电压；
以及一前端总线电源产生电路：为前端总线提供工作电压。
然而，现有的前端总线电源的时序控制电路的设计一般只适用于CPU负载电流较小的情况，当搭配有一些负载较大的CPU(如四核CPU)的电脑系统需要作出开机或者睡眠唤醒动作时，传统的前端总线电源时序控制电路设计就可能不适用了，可能会使电脑发生无法开机或者自动重启的故障。
发明内容
针对上述问题，有必要提供一种适用于负载较大的CPU的前端总线电源时序控制电路。
还有必要提供一种具有上述时序控制电路的前端总线电源。
一种时序控制电路，用于为电脑的前端总线电源提供一时序控制信号，所述时序控制电路包括一电子开关及二分压电阻，所述二分压电阻串联后分别接至一系统电源及接地，所述二分压电阻之间输出一时序控制信号，所述电子开关第一端电性连接至该二分压电阻之间，第二端电性连接至一电脑的一控制信号端，该控制信号端的电平与该时序控制信号的电平同相设置。
一种前端总线电源，包括
一ACPI芯片；
一上述的时序控制电路，该时序控制电路为前端总线电源提供一个时序控制信号；
一电性连接至所述ACPI芯片的双重电源产生电路，该双重电源产生电路输出一输入电压信号，该输入电压信号由ACPI芯片控制为一电脑的系统电源端电压或者待机电源端电压之一；
一内存电源产生电路，其分别电性连接至所述ACPI芯片及双重电源产生电路，该内存电源产生电路以所述输入电压信号为输入电源，并输出一工作电压信号，该工作电压信号的输出通过所述ACPI芯片受所述时序控制信号的控制；
及一前端总线电源产生电路，其分别电性连接至所述ACPI芯片及该内存电源产生电路，该前端总线电源产生电路以所述工作电压信号为输入电源，并输出一工作电源至前端总线，该工作电源的输出受该时序控制信号的控制。
与现有技术相比，所述的时序控制电路通过将电脑的控制信号端通过一电子开关连接至所述二分压电阻之间，并输出一时序控制信号至该ACPI芯片，使该控制信号端通过控制该时序控制信号的电平变化，而可使该前端总线电源在系统开机或者睡眠唤醒时使用负载能力较强的系统电源端进行供电，该系统电源端的电压不会被负载拉低，从而可有效防止电脑系统出现无法开机或者自动重启的情况发生。
附图说明
图1为具有本发明一较佳实施方式的时序控制电路的前端总线电源的电路图。
图2为本发明时序控制电路的时序图。
图3为本发明时序控制电路另一较佳实施方式的电路图。
主要元件符号说明
前端总线电源            100
ACPI芯片                10
ACPI芯片电源            20
时序控制电路            30
双重电源产生电路        40
内存电源产生电路        50
前端总线电源产生电路    60
具体实施方式
请参阅图1，本发明较佳实施方式的前端总线电源100包括一ACPI芯片10、一ACPI芯片电源20、一时序控制电路30、一双重电源产生电路40、一内存电源产生电路50及一前端总线电源产生电路60。所述ACPI芯片电源20、时序控制电路30、双重电源产生电路40、内存电源产生电路50及前端总线电源产生电路60均电性连接至所述ACPI芯片10。所述ACPI芯片电源20可将系统电源(图未示)提供的电压转换为所述ACPI芯片10所需的工作电压。所述时序控制电路30为所述ACPI芯片10提供一时序控制信号VCC3V。所述双重电源产生电路40电性连接至内存电源产生电路50，并为该内存电源产生电路50提供一输入电压信号5V_DUAL，以作为该内存电源产生电路50的输入电源。所述内存电源产生电路50电性连接至所述前端总线电源产生电路60，并为该前端总线电源产生电路60提供一工作电压信号1D5V_DUAL，作为该前端总线电源产生电路60的输入电源。所述前端总线电源产生电路60将所述工作电压工作电压1D5V_DUAL转换为一工作电源信号VTT_PWR，以供前端总线使用。
所述ACPI芯片包括一PWOKIN引脚、一DUALGATE引脚、一VCCGATE引脚及一VCC3V引脚。所述PWOKIN引脚电性连接至电脑的ATXPWRGD信号端。ATXPWRGD信号为电脑系统电源(图未示)发出的一表示系统电源正常的信号。所述ATXPWRGD信号端在电脑正常工作时为高电平，在电脑关机、睡眠及睡眠唤醒的瞬间为低电平。所述DUALGATE引脚及VCCGATE引脚均电性连接至所述双重电源产生电路40，并分别对应输出一DUAL_GATE信号及一VCC_GATE信号至双重电源产生电路40。请一并参阅图2，所述DUAL_GATE信号及VCC_GATE信号的电平状态由所述PWOKIN的电平状态决定。当所述PWOKIN信号为高电平时，所述DUAL_GATE为低电平，VCC_GATE为高电平；当所述PWOKIN信号为低电平时，所述DUAL_GATE为高电平，VCC_GATE为低电平。所述VCC3V引脚电性连接至所述时序控制电路30，以接受所述时序控制电路30输出的时序控制信号VCC3V。在系统开机或睡眠唤醒时，当所述时序控制信号VCC3V达到2.7V(高电平)时，在所述ACPI芯片内部会产生一个3VOK信号，用于控制内存电源产生电路50及前端总线电源产生电路60的时序。
所述时序控制电路30包括分压电阻R31和R32及一电子开关。所述分压电阻R31和R32的一端相互串接，另一端分别连接至电脑的系统电源端及接地。所述ACPI芯片的VCC3V引脚电性连接至该分压电阻R31和R32之间。该分压电阻R31和R32对系统电源进行分压后输出一电压至该VCC3V引脚。所述电子开关包括一第一端及一第二端，该第一端电性连接至所述分压电阻R31和R32之间，第二端电性连接至电脑的ATXPWRGD信号端。在本实施方式中，所述电子开关为一二极管D31。所述二极管D31的阳极(相当于上述电子开关的第一端)电性连接至所述分压电阻R31和R32之间，阴极(相当于上述电子开关的第二端)电性连接至电脑的ATXPWRGD信号端。当该ATXPWRGD信号端为高电平时，该二极管D31截止，该时序控制电路30输出的时序控制信号VCC3V为分压电阻R31和R32之间的电压；当该ATXPWRGD信号端为低电平时，二极管D31导通，该时序控制信号VCC3V信号为该ATXPWRGD信号端的电压，即为低电平。
所述双重电源产生电路40输出一输入电压信号5V_DUAL，该输入电压信号5V_DUAL由所述DUAL_GATE信号及VCC_GATE信号的电平状态决定，即当所述DUAL_GATE为低电平，VCC_GATE为高电平时，输入电压信号5V_DUAL由系统电源端5V_SYS供电；当所述DUAL_GATE为高电平，VCC_GATE为低电平时，输入电压信号5V_DUAL由待机电源端5V_SB供电。换句话说，当电脑系统处于开机状态时，PWOKIN(ATXPWRGD)信号为高电平，输入电压信号5V_DUAL由系统电源端5V_SYS供电；当所述系统处于关机、睡眠状态或睡眠唤醒瞬间时，PWOKIN(ATXPWRGD)信号为低电平，输入电压信号5V_DUAL由待机电源端5V_SB供电。
所述内存电源产生电路50以所述输入电压信号5V_DUAL作为输入电源，并将所述1D5V_STR信号输出至所述前端总线电源产生电路60。所述1D5V_STR信号在时序控制信号VCC3V超过2.7V(高电平)，即3VOK信号变为高电平之后即会产生。
所述前端总线电源产生电路60以1D5V_STR信号作为输入电源，其输出的工作电源VTT_PWR信号也在该时序控制信号VCC3V超过2.7V(高电平)，即3VOK信号变为高电平之后即会产生。
由于该前端总线电源产生电路60的输入电源由该内存电源产生电路50的1D5V_STR信号作为输入电源，而该内存电源产生电路50又由该输入电压信号5V_DUAL作为输入电源，使得系统在开机上电或者睡眠唤醒时会使用该输入电压信号5V_DUAL提供的电流，该电流在开机上电瞬间或者睡眠唤醒瞬间较大，这就需要输入电压信号5V_DUAL具有较大的负载能力，以防该输入电压信号5V_DUAL的电压被拉低，造成电脑系统无法开机或者自动重启的情况。
当系统在开机上电瞬间或者睡眠唤醒瞬间时，所述ATXPWRGD信号为低电平，输入电压信号5V_DUAL由待机电源端5V_SB供电。此时该VCC3V也为低电平，则前端总线电源产生电路60不会产生工作电源VTT_PWR信号，从而不会使用负载能力较小的待机电源端5V_SB向前端总线电源产生电路60进行供电，从而可避免出现因输入电压信号5V_SB的负载能力较小而导致无法开机或者自动重启的情况。当所述ATXPWRGD信号为上升为高电平时，输入电压信号5V_DUAL由系统电源端5V_SYS供电；而此时时序控制信号VCC3V也为高电平，前端总线电源产生电路60产生工作电源VTT_PWR信号，此时该前端总线电源产生电路60使用负载能力较强的系统电源端5V_SYS进行供电，该系统电源端5V_SYS的电压不会被负载拉低，从而可有效防止电脑系统出现无法开机或者自动重启的情况发生。
请一并参阅图3，图3所示为本发明时序控制电路30另一较佳实施方式的电路图。在本实施方式中，所述电子开关由一第一N沟道MOS型场效应晶体管Q31、一第二N沟道MOS型场效应晶体管Q32及一上拉电阻R33构成。所述第一N沟道MOS型场效应晶体管Q31和第二N沟道MOS型场效应晶体管Q32的源极均接地；该第一N沟道MOS型场效应晶体管Q31的漏极电性连接至该第二N沟道MOS型场效应晶体管Q32的栅极后，并通过所述上拉电阻R33连接至系统电源5V_SYS；该第二N沟道MOS型场效应晶体管Q32的漏极(相当于上述电子开关的第一端)电性连接至所述电阻R31及R32之间；该第一N沟道MOS型场效应晶体管Q31的栅极(相当于电子开关的第二端)通过一电阻R34电性连接至该ATXPWRGD信号端。调节该电阻R34的阻值，可以调节该N沟道MOS型场效应晶体管Q31的漏极的输出相对于该ATXPWRGD信号的延迟时间。当ATXPWRGD信号端为高电平时，该N沟道MOS型场效应晶体管Q31导通，该N沟道MOS型场效应晶体管Q32截至，该时序控制信号VCC3V为高电平；当该ATXPWRGD信号端为低电平时，该N沟道MOS型场效应晶体管Q31截至，该N沟道MOS型场效应晶体管Q32导通，该时序控制信号VCC3V为低电平。
可以理解，所述第一N沟道MOS型场效应晶体管Q31及第二N沟道MOS型场效应晶体管Q32可以分别由一第一NPN型三极管及一第二NPN型三极管代替，其中第一N沟道MOS型场效应晶体管Q31及第二N沟道MOS型场效应晶体管Q32的栅极、源极和漏极分别对应所述第一NPN型三极管及第二NPN型三极管的基极，发射极和集电极。
本发明所述的时序控制电路30通过将电脑的ATXPWRGD信号端通过一电子开关连接至该VCC3V引脚，使该时序控制信号VCC3V的电平变化受该ATXPWRGD信号端控制，从而可使该前端总线电源100在系统开机或者睡眠唤醒时使用负载能力较强的系统电源端5V_SYS进行供电，该系统电源端5V_SYS的电压不会被负载拉低，从而可有效防止电脑系统出现无法开机或者自动重启的情况发生。

Claims (8)

1.一种时序控制电路，用于为电脑的前端总线电源提供一时序控制信号，其特征在于：所述时序控制电路包括一电子开关及二分压电阻，所述二分压电阻串联后分别接至一系统电源及接地，所述二分压电阻之间输出一时序控制信号，所述电子开关第一端电性连接至该二分压电阻之间，第二端电性连接至一电脑的一控制信号端，该控制信号端的电平与该时序控制信号的电平同相设置。
2.如权利要求1所述的时序控制电路，其特征在于：所述电子开关为一二极管，该二极管的阳极电性连接至所述二分压电阻之间，该二极管的阴极电性连接至该控制信号端。
3.如权利要求1所述的时序控制电路，其特征在于：所述电子开关包括一第一N沟道MOS型场效应晶体管及一第二N沟道MOS型场效应晶体管，该第一N沟道MOS型场效应晶体管和第二N沟道MOS型场效应晶体管的源极均接地；该第一N沟道MOS型场效应晶体管的漏极电性连接至该第二N沟道MOS型场效应晶体管的栅极后连接至系统电源；该第二N沟道MOS型场效应晶体管的漏极电性连接至所述二分压电阻之间；该第一N沟道MOS型场效应晶体管的栅极电性连接至该控制信号端。
4.如权利要求3所述的时序控制电路，其特征在于：所述第一N沟道MOS型场效应晶体管的栅极通过一延时电阻电性连接至该控制信号端。
5.如权利要求1所述的时序控制电路，其特征在于：所述电子开关包括一第一NPN型三极管及一第二NPN型三极管，该第一NPN型三极管和第二NPN型三极管的发射极均接地；该第一NPN型三极管的集电极电性连接至该第二NPN型三极管的基极后连接至系统电源；该第二NPN型三极管的集电极电性连接至所述二分压电阻之间；该第一NPN型三极管的基极电性连接至该控制信号端。
6.如权利要求5所述的时序控制电路，其特征在于：所述第一NPN型三极管的基极通过一延时电阻电性连接至该控制信号端。
7.如权利要求1所述的时序控制电路，其特征在于：所述控制信号端为电脑主板上的POWGD信号端。
8.一种前端总线电源，包括
一高级配置和电源管理接口芯片；
一电性连接至该高级配置和电源管理接口芯片的时序控制电路，该时序控制电路为前端总线电源提供一个时序控制信号；
一电性连接至所述高级配置和电源管理接口芯片的双重电源产生电路，该双重电源产生电路输出一输入电压信号，该输入电压信号由高级配置和电源管理接口芯片控制为一电脑的系统电源端电压或者待机电源端电压之一；
一内存电源产生电路，其分别电性连接至所述高级配置和电源管理接口芯片及双重电源产生电路，该内存电源产生电路以所述输入电压信号为输入电源，并输出一工作电压信号，该工作电压信号的输出通过所述高级配置和电源管理接口芯片受所述时序控制信号的控制；
及一前端总线电源产生电路，其分别电性连接至所述高级配置和电源管理接口芯片及该内存电源产生电路，该前端总线电源产生电路以所述工作电压信号为输入电源，并输出一工作电源至前端总线，该工作电源的输出受该时序控制信号的控制；其特征在于：该时序控制电路为权利要求1-7任一项所述的时序控制电路。
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