CN104935313A - 一种无静态电流的上电复位信号产生电路 - Google Patents

一种无静态电流的上电复位信号产生电路 Download PDF

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Abstract

本发明提供了一种无静态电流的上电复位信号产生电路,包括POR模块,还包括SDD模块、反相器U1、反相器U2,所述POR模块分别与所述SDD模块、所述反相器U1的输入端连接;所述反相器U1的输出端连接至所述反相器U2的输入端,所述反相器U2的输出端为RESET信号输出端;所述SDD模块还连接至所述反相器U1与所述反相器U2之间。当芯片进入软件关断状态时,可以关断芯片中所有电流;同时,在上电时能产生复位信号,保证系统能够按照设计的逻辑正常的工作;寄存器在复位之后,可关断POR模块的工作电流;不需要PMOS,为系统设计节约了成本,MCU不需要IO口控制PMOS,为MCU节约了硬件资源。

Description

一种无静态电流的上电复位信号产生电路
技术领域
[0001] 本发明涉及集成电路技术领域,尤其涉及一种无静态电流的上电复位信号产生电路。
背景技术
[0002] 在没有硬件输入关断引脚的主控芯片设计中,如图1所示,POR (Power-On Reset,即上电复位)模块的输出信号,用于复位寄存器及初始化数字模拟混合电路,依靠I2C通信模块写软件用于关断寄存器,寄存器的输出信号可以控制关断主控芯片中数字模拟混合电路组件(除POR模块、通信模块、寄存器以外的其他电路)中的工作电流,但寄存器不能关断POR模块的工作电流。假设寄存器可以将POR模块的电流关断,则在主控芯片上电时,寄存器的输出信号可能是高电平(复位信号产生之前),POR模块的SD信号为高电平,则POR模块的输出信号为低电平,会导致POR模块不能工作。POR模块不能工作,导致没有复位信号(RESET),以至于导致主控芯片内的寄存器不能复位,主控芯片无法工作或者进入错误的状态。所以,在如下5个特点所描述的芯片设计中,POR模块的静态工作电流无法消除。5个特点有:
1、没有硬件关断引脚(或者能达到硬件关断功能的引脚);
2、芯片内部有用于控制关断芯片工作电流的寄存器;
3、芯片上电初始时,POR模块输出RESET信号,复位控制寄存器及初始化数字模拟混合电路;
4、寄存器输出逻辑状态,用于关断芯片的工作电流,使芯片进入软件关断状态;
5、通过I2C通信模块(或者SP1、LINK等其他通信协议),可读写寄存器用于控制关断芯片的工作电流。
[0003] 在低功耗应用中,需要将关断电流降低到最小,故POR模块中大约l~3uA的静态工作电流是不允许的。但是,若把POR模块的电流关断,会导致下一次掉电后再次上电时没有复位信号,而没有复位信号,芯片内的寄存器不能复位,芯片无法工作或者进入错误的状态。为了避免初始状态的不确定造成电路逻辑功能的紊乱,需要POR模块来保证上电后所有的寄存器都达到预定的值,保证系统能够按照设计的逻辑正常的工作。
[0004] 现有技术中用于消除芯片的全部关断电流及POR模块中的静态电流的做法如图2所示。在芯片的电源引脚VCC处增加一个PMOS元器件,当需要芯片工作时,MCU(微处理器)控制PMOS处于导通状态,PMOS处于导通状态,就连接了电池和芯片VCC引脚,芯片开始工作,消耗电池的电流;当不需要芯片工作时,MCU (微处理器)控制PMOS处于断开状态,PMOS处于断开状态,就切断了电池和芯片VCC引脚的连接,芯片自然就不会消耗电池的电流。
[0005] 现有技术是通过芯片掉电的方法消除POR模块的电流,各信号如图3所示。POR模块在上电后一直消耗电流,POR模块的SD输入信号一直是低电平,其静态工作电流大约为l~3uA,这个l~3uA的电流一直存在即使芯片处于软件关断状态,直至电源掉电。
发明内容
[0006] 本发明要解决的技术问题,在于提供一种无静态电流的上电复位信号产生电路,本发明无静态消耗电流,通过写I2C寄存器就可以关断所有静态电流,不需要芯片外部PMOS元器件,同时为MCU节省一个1 口,降低系统成本。
[0007] 本发明是这样实现的:
一种无静态电流的上电复位信号产生电路,包括POR模块,还包括SDD模块、反相器Ul以及反相器U2,所述POR模块分别与所述SDD模块、所述反相器Ul的输入端、电源VCC连接;所述反相器Ul的输出端连接至所述反相器U2的输入端,所述反相器U2的输出端为RESET信号输出端;所述SDD模块还连接至所述反相器Ul与所述反相器U2之间。
[0008] 进一步地,所述SDD模块包括PMOS晶体管Ml、NMOS晶体管M2、PMOS晶体管M3、NMOS晶体管M4、NMOS晶体管M5、NMOS晶体管M6、PMOS晶体管M7、NMOS晶体管M8、NMOS晶体管M9、NM0S晶体管M10、NM0S晶体管Mll、电容Cl、电容C2以及反相器U3,所述PMOS晶体管M7的源极、所述PMOS晶体管M3的源极、所述电容C2的一端以及所述PMOS晶体管Ml的源极均连接电源VCC ;所述PMOS晶体管M7的漏极、所述PMOS晶体管M7的栅极、所述NMOS晶体管M8的漏极和所述NMOS晶体管M6的栅极连接于节点D ;所述反相器U3的输出端分别连接所述NMOS晶体管M8的栅极、所述NMOS晶体管M9的栅极、所述NMOS晶体管MlO的栅极和所述NMOS晶体管Mll的栅极,所述NMOS晶体管M8的源极连接至所述NMOS晶体管M9的漏极,所述NMOS晶体管M9的源极连接至所述NMOS晶体管MlO的漏极,所述NMOS晶体管MlO的源极连接至所述NMOS晶体管Ml I的漏极,所述NMOS晶体管Ml I的源极接地;所述PMOS晶体管M3的栅极、所述NMOS晶体管M4的栅极、所述NMOS晶体管M5的栅极和所述反相器Ul的输出端连接于节点C,所述PMOS晶体管M3的漏极、所述NMOS晶体管M4的漏极、所述电容C2的另一端、所述PMOS晶体管Ml的栅极和所述NMOS晶体管M2的栅极连接于节点A,所述NMOS晶体管M4的源极连接至所述NMOS晶体管M5的漏极,所述NMOS晶体管M5的源极连接至所述NMOS晶体管M6的漏极,所述NMOS晶体管M6的源极接地;所述PMOS晶体管Ml的漏极、所述NMOS晶体管M2的漏极、所述反相器U3的输入端、所述电容Cl的一端以及所述POR模块连接于节点B ;所述NMOS晶体管M2的源极、所述电容Cl的另一端均接地。
[0009] 进一步地,所述POR模块包括PMOS晶体管PU PMOS晶体管P2、PMOS晶体管P3、PMOS晶体管P4、PMOS晶体管P5、NMOS晶体管N1、NMOS晶体管N2、NMOS晶体管N3、NMOS晶体管N4、NM0S晶体管N5、NM0S晶体管N6、NM0S晶体管N7、NMOS晶体管N8以及电容C3,所述PMOS晶体管Pl的栅极与所述SDD模块连接;所述PMOS晶体管Pl的源极、所述PMOS晶体管P4的源极、所述PMOS晶体管P5的源极以及所述电容C3的一端均连接电源VCC,所述PMOS晶体管Pl的漏极连接至所述PMOS晶体管P2的源极,所述PMOS晶体管P2的漏极连接至所述PMOS晶体管P3的源极,所述PMOS晶体管P2的栅极、所述PMOS晶体管P3的栅极均接地;所述PMOS晶体管P3的漏极、所述NMOS晶体管NI的栅极、所述NMOS晶体管NI的漏极、所述NMOS晶体管N2的漏极、所述NMOS晶体管N3的栅极、所述PMOS晶体管P4的栅极、所述NMOS晶体管N4的栅极以及所述NMOS晶体管N7的栅极连接于节点E ;所述PMOS晶体管P4的漏极、所述NMOS晶体管N3的漏极、所述NMOS晶体管N5的漏极、所述PMOS晶体管P5的栅极以及所述NMOS晶体管N6的栅极连接于节点F ;所述NMOS晶体管N5的源极连接至所述NMOS晶体管N4的漏极;所述NMOS晶体管N6的漏极、所述NMOS晶体管N5的栅极、所述PMOS晶体管P5的漏极、所述电容C3的另一端、所述NMOS晶体管N8的漏极连接于节点G,节点G连接至所述反相器Ul ;所述NMOS晶体管N2的栅极、所述NMOS晶体管NS的栅极连接于节点H,节点H连接至所述SDD模块;所述NMOS晶体管NI的源极、所述NMOS晶体管N2的源极、所述NMOS晶体管N3的源极、所述NMOS晶体管N4的源极、所述NMOS晶体管N7源极、所述NMOS晶体管N8源极均接地。
[0010] 本发明的优点在于:
1、在没有硬件输入关断引脚的芯片设计中,可以关断POR模块电流,当芯片进入软件关断状态时,可以关断芯片中所有电流,软件关断电流为O ;同时,在上电时能产生复位信号,保证系统能够按照设计的逻辑正常的工作;寄存器在复位之后,可关断POR模块的工作电流;
2、不需要现有技术中为了消除所有关断电流而在芯片外部增加的PM0S,为系统设计节约了成本,MCU不需要1 口控制PM0S,为MCU节约了硬件资源。
附图说明
[0011] 下面参照附图结合实施例对本发明作进一步的说明。
[0012] 图1为现有技术中的主控芯片的上电复位电路的结构示意图。
[0013] 图2为现有技术消除POR模块静态电流的上电复位电路的结构示意图。
[0014]图3为现有技术消除POR模块静态电流的上电复位电路在上电后信号的电流转换示意图。
[0015] 图4为本发明的一种无静态电流的上电复位信号产生电路的结构示意图。
[0016] 图5为本发明中SDD模块的电路连接示意图。
[0017] 图6为本发明中POR模块的电路连接示意图。
[0018] 图7为本发明的一种无静态电流的上电复位信号产生电路在上电后信号的电流转换示意图。
具体实施方式
[0019] 下面结合实施例对本发明作进一步的详细说明,但是本发明的结构不仅限于以下实施例。
[0020] 请参阅图4至图6所示,本发明的一种无静态电流的上电复位信号产生电路,包括微控制器和主控芯片,所述主控芯片包括SDD模块、POR模块、反相器U1、反相器U2、I2C通信模块、寄存器以及数字模拟混合电路组件(所述数字模拟混合电路组件为所述主控芯片中除SDD模块、POR模块、反相器Ul、反相器U2、I2C通信模块及寄存器以外的模拟电路);所述微控制器的一端与所述I2C通信模块连接,另一端连接至电源VCC ;所述POR模块分别与所述SDD模块、所述反相器Ul的输入端、电源VCC连接;所述反相器Ul的输出端连接至所述反相器U2的输入端,所述反相器U2的输出端分别与所述寄存器、所述数字模拟混合电路组件连接;所述SDD模块还连接至所述反相器Ul与所述反相器U2之间;所述寄存器分别与所述I2C通信模块、所述数字模拟混合电路组件连接。
[0021] 进一步地,所述SDD模块包括PMOS晶体管Ml、NMOS晶体管M2、PMOS晶体管M3、NMOS晶体管M4、NMOS晶体管M5、NMOS晶体管M6、PMOS晶体管M7、NMOS晶体管M8、NMOS晶体管M9、NM0S晶体管M10、NM0S晶体管Mll、电容Cl、电容C2以及反相器U3,所述PMOS晶体管M7的源极、所述PMOS晶体管M3的源极、所述电容C2的一端以及所述PMOS晶体管Ml的源极均连接电源VCC ;所述PMOS晶体管M7的漏极、所述PMOS晶体管M7的栅极、所述NMOS晶体管M8的漏极和所述NMOS晶体管M6的栅极连接于节点D ;所述反相器U3的输出端分别连接所述NMOS晶体管M8的栅极、所述NMOS晶体管M9的栅极、所述NMOS晶体管MlO的栅极和所述NMOS晶体管Mll的栅极,所述NMOS晶体管M8的源极连接至所述NMOS晶体管M9的漏极,所述NMOS晶体管M9的源极连接至所述NMOS晶体管MlO的漏极,所述NMOS晶体管MlO的源极连接至所述NMOS晶体管Ml I的漏极,所述NMOS晶体管Ml I的源极接地;所述PMOS晶体管M3的栅极、所述NMOS晶体管M4的栅极、所述NMOS晶体管M5的栅极和所述反相器Ul的输出端连接于节点C,所述PMOS晶体管M3的漏极、所述NMOS晶体管M4的漏极、所述电容C2的另一端、所述PMOS晶体管Ml的栅极和所述NMOS晶体管M2的栅极连接于节点A,所述NMOS晶体管M4的源极连接至所述NMOS晶体管M5的漏极,所述NMOS晶体管M5的源极连接至所述NMOS晶体管M6的漏极,所述NMOS晶体管M6的源极接地;所述PMOS晶体管Ml的漏极、所述NMOS晶体管M2的漏极、所述反相器U3的输入端、所述电容Cl的一端以及所述POR模块连接于节点B ;所述NMOS晶体管M2的源极、所述电容Cl的另一端均接地。
[0022] 进一步地,所述POR模块包括PMOS晶体管Pl、PMOS晶体管P2、PMOS晶体管P3、PMOS晶体管P4、PMOS晶体管P5、NMOS晶体管N1、NMOS晶体管N2、NMOS晶体管N3、NMOS晶体管N4、NM0S晶体管N5、NM0S晶体管N6、NM0S晶体管N7、NMOS晶体管N8以及电容C3,所述PMOS晶体管Pl的栅极与所述SDD模块连接;所述PMOS晶体管Pl的源极、所述PMOS晶体管P4的源极、所述PMOS晶体管P5的源极以及所述电容C3的一端均连接电源VCC,所述PMOS晶体管Pl的漏极连接至所述PMOS晶体管P2的源极,所述PMOS晶体管P2的漏极连接至所述PMOS晶体管P3的源极,所述PMOS晶体管P2的栅极、所述PMOS晶体管P3的栅极均接地;所述PMOS晶体管P3的漏极、所述NMOS晶体管NI的栅极、所述NMOS晶体管NI的漏极、所述NMOS晶体管N2的漏极、所述NMOS晶体管N3的栅极、所述PMOS晶体管P4的栅极、所述NMOS晶体管N4的栅极以及所述NMOS晶体管N7的栅极连接于节点E ;所述PMOS晶体管P4的漏极、所述NMOS晶体管N3的漏极、所述NMOS晶体管N5的漏极、所述PMOS晶体管P5的栅极以及所述NMOS晶体管N6的栅极连接于节点F ;所述NMOS晶体管N5的源极连接至所述NMOS晶体管N4的漏极;所述NMOS晶体管N6的漏极、所述NMOS晶体管N5的栅极、所述PMOS晶体管P5的漏极、所述电容C3的另一端、所述NMOS晶体管N8的漏极连接于节点G,节点G连接至所述反相器Ul ;所述NMOS晶体管N2的栅极、所述NMOS晶体管NS的栅极连接于节点H,节点H连接至所述SDD模块;所述NMOS晶体管NI的源极、所述NMOS晶体管N2的源极、所述NMOS晶体管N3的源极、所述NMOS晶体管N4的源极、所述NMOS晶体管N7源极、所述NMOS晶体管N8源极均接地。
[0023] 本发明的SDD模块的电路适用于CMOS工艺的集成电路设计,该SDD模块工作原理如下:
1、当VCC的电压从OV开始,到VCC=Vthn+Vthp之前这一段时间,NMOS晶体管M6处于截至状态;通过电容C2耦合,节点A的电压跟随VCC电压上升,当VCC接近Vthn时,NMOS晶体管M2导通,PMOS晶体管Ml处于关断状态,节点B的电压为0V,即SD信号为0V,P0R模块关断SD信号为低电平,POR模块工作输出RESET信号为高电平;
2、当VCC电压上升到VCC=Vthp以后,因为SD信号为低电平,POR模块工作RESET输出高电平,节点C为低电平,使PMOS晶体管M3导通,NMOS晶体管M4、NMOS晶体管M5处于关断状态,节点C是一个反馈信号,加强了节点A为高电平,进而加强了节点B为低电平,目的是使SD信号为低电平,进一步保证POR模块工作输出RESET信号为高电平;
3、当VCC上升到VCC=Vthn+Vthp之后,VCC电压大于POR模块的输出RESET信号由高电平变为低电平所对应的VCC阈值后(此阈值电压值大于Vthn+Vthp),RESET信号由高电平变为低电平,节点C上的反馈信号为高电平,PMOS晶体管M3处于截至状态,NMOS晶体管M4、NMOS晶体管M5、NM0S晶体管M8、NM0S晶体管M9、NM0S晶体管M10、NM0S晶体管Mll处于导通状态,虽然NMOS晶体管M8、NM0S晶体管M9、NM0S晶体管M10、NM0S晶体管Mll处于导通状态,但是信号很弱,PMOS晶体管M7信号相对较强,所以节点D电压较高,使NMOS晶体管M6处于导通状态,至此NMOS晶体管M4、NM0S晶体管M5、NM0S晶体管M6导通,PMOS晶体管M3截止,节点A被拉低为低电平;PM0S晶体管Ml导通,NMOS晶体管M2处于截至状态,节点B被拉高为高电平,SD信号为高电平,POR模块处于关断状态,输出RESET信号为低电平;此时POR电路模块无电流消耗;
4、如第3点所述,VCC电压上升到POR模块的输出RESET信号由高电平变为低电平所对应的VCC阈值后,节点C的反馈信号变为高电平,SD信号变为高电平,最终关断了 POR模块的电流,SD信号为高电平,经过反相器U3反馈到NMOS晶体管M8、NMOS晶体管M9、NMOS晶体管MlO以及NMOS晶体管Mll的栅极,使栅极电压为低电平,NMOS晶体管M8、NM0S晶体管M9、NMOS晶体管M10、NMOS晶体管Mll处于截至状态,关断了 PMOS晶体管M7的消耗电流,节点D为高电平。
[0024] 第1、2两点保证POR模块输出正确的RESET信号,在VCC电压从OV上升过程中,输出RESET信号为高电平;第3、4两点保证POR模块正确输出RESET信号之后,关断POR模块和PMOS晶体管M7的工作电流,POR模块和SDD模块无电流消耗,因为所有的MOS晶体管都处于截至状态。
[0025] POR模块适用的是现有技术的电路,使用SDD模块在芯片设计中,POR模块输出RESET信号为高电平时有电流消耗,维持一段时间(一般小于I O us)后RESET信号由高电平变为低电平,SDD模块输出SD信号由低电平变为高电平,关断所有的MOS晶体管,达到无静态工作电流,如图7所示。
[0026] 虽然以上描述了本发明的具体实施方式,但是熟悉本技术领域的技术人员应当理解,我们所描述的具体的实施例只是说明性的,而不是用于对本发明的范围的限定,熟悉本领域的技术人员在依照本发明的精神所作的等效的修饰以及变化,都应当涵盖在本发明的权利要求所保护的范围内。

Claims (3)

1.一种无静态电流的上电复位信号产生电路,包括POR模块,其特征在于:还包括SDD模块、反相器Ul以及反相器U2,所述POR模块分别与所述SDD模块、所述反相器Ul的输入端、电源VCC连接;所述反相器Ul的输出端连接至所述反相器U2的输入端,所述反相器U2的输出端为RESET信号输出端;所述SDD模块还连接至所述反相器Ul与所述反相器U2之间。
2.如权利要求1所述的一种无静态电流的上电复位信号产生电路,其特征在于:所述SDD模块包括PMOS晶体管Ml、NMOS晶体管M2、PMOS晶体管M3、NMOS晶体管M4、NMOS晶体管M5、NMOS晶体管M6、PMOS晶体管M7、NMOS晶体管M8、NMOS晶体管M9、NMOS晶体管MlO、NMOS晶体管M11、电容Cl、电容C2以及反相器U3,所述PMOS晶体管M7的源极、所述PMOS晶体管M3的源极、所述电容C2的一端以及所述PMOS晶体管Ml的源极均连接电源VCC ;所述PMOS晶体管M7的漏极、所述PMOS晶体管M7的栅极、所述NMOS晶体管M8的漏极和所述NMOS晶体管M6的栅极连接于节点D ;所述反相器U3的输出端分别连接所述NMOS晶体管M8的栅极、所述NMOS晶体管M9的栅极、所述NMOS晶体管MlO的栅极和所述NMOS晶体管Ml I的栅极,所述NMOS晶体管M8的源极连接至所述NMOS晶体管M9的漏极,所述NMOS晶体管M9的源极连接至所述NMOS晶体管MlO的漏极,所述NMOS晶体管MlO的源极连接至所述NMOS晶体管Mll的漏极,所述NMOS晶体管Mll的源极接地;所述PMOS晶体管M3的栅极、所述NMOS晶体管M4的栅极、所述NMOS晶体管M5的栅极和所述反相器Ul的输出端连接于节点C,所述PMOS晶体管M3的漏极、所述NMOS晶体管M4的漏极、所述电容C2的另一端、所述PMOS晶体管Ml的栅极和所述NMOS晶体管M2的栅极连接于节点A,所述NMOS晶体管M4的源极连接至所述NMOS晶体管M5的漏极,所述NMOS晶体管M5的源极连接至所述NMOS晶体管M6的漏极,所述NMOS晶体管M6的源极接地;所述PMOS晶体管Ml的漏极、所述NMOS晶体管M2的漏极、所述反相器U3的输入端、所述电容Cl的一端以及所述POR模块连接于节点B ;所述NMOS晶体管M2的源极、所述电容Cl的另一端均接地。
3.如权利要求1所述的一种无静态电流的上电复位信号产生电路,其特征在于:所述POR模块包括PMOS晶体管Pl、PMOS晶体管P2、PMOS晶体管P3、PMOS晶体管P4、PMOS晶体管P5、NMOS晶体管N1、NMOS晶体管N2、NMOS晶体管N3、NMOS晶体管N4、NMOS晶体管N5、NMOS晶体管N6、NM0S晶体管N7、NMOS晶体管N8以及电容C3,所述PMOS晶体管Pl的栅极与所述SDD模块连接;所述PMOS晶体管Pl的源极、所述PMOS晶体管P4的源极、所述PMOS晶体管P5的源极以及所述电容C3的一端均连接电源VCC,所述PMOS晶体管Pl的漏极连接至所述PMOS晶体管P2的源极,所述PMOS晶体管P2的漏极连接至所述PMOS晶体管P3的源极,所述PMOS晶体管P2的栅极、所述PMOS晶体管P3的栅极均接地;所述PMOS晶体管P3的漏极、所述NMOS晶体管NI的栅极、所述NMOS晶体管NI的漏极、所述NMOS晶体管N2的漏极、所述NMOS晶体管N3的栅极、所述PMOS晶体管P4的栅极、所述NMOS晶体管N4的栅极以及所述NMOS晶体管N7的栅极连接于节点E ;所述PMOS晶体管P4的漏极、所述NMOS晶体管N3的漏极、所述NMOS晶体管N5的漏极、所述PMOS晶体管P5的栅极以及所述NMOS晶体管N6的栅极连接于节点F ;所述NMOS晶体管N5的源极连接至所述NMOS晶体管N4的漏极;所述NMOS晶体管N6的漏极、所述NMOS晶体管N5的栅极、所述PMOS晶体管P5的漏极、所述电容C3的另一端、所述NMOS晶体管N8的漏极连接于节点G,节点G连接至所述反相器Ul ;所述NMOS晶体管N2的栅极、所述NMOS晶体管N8的栅极连接于节点H,节点H连接至所述SDD模块;所述NMOS晶体管NI的源极、所述NMOS晶体管N2的源极、所述NMOS晶体管N3的源极、所述NMOS晶体管N4的源极、所述NMOS晶体管N7源极、所述NMOS晶体管N8源极均接地。
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