CN207603610U - 同或门电路及异或门电路 - Google Patents

Abstract

本实用新型实施例提供了一种同或门电路及异或门电路，涉及逻辑电路技术领域。同或门电路包括第一输入模块、第二输入模块、输出模块及延时模块。第一输入模块的输入端用于电连接于第一信号源，第一输入模块的第一输出端与延时模块的第一端电连接，第一输入模块的第二输出端与输出模块的一端电连接。第二输入模块的输入端用于电连接于第二信号源，第二输入模块的输出端与延时模块的第二端电连接。延时模块的第三端与输出模块的另一端电连接。延时模块用于当第一信号比所述第二信号超前T时间时，将第一信号延时T时间，使得延时T时间后的第一信号与第二信号同步，以从输出模块的另一端获得输出信号。以克服输出信号出现毛刺的问题。

Description

同或门电路及异或门电路

技术领域

本实用新型涉及逻辑电路技术领域，具体而言，涉及一种同或门电路及异或门电路。

背景技术

同或门(XNOR gate或equivalence gate)也称为异或非门，是数字逻辑电路的基本单元，有2个输入端、1个输出端。当2个输入端中有且只有一个是低电平(逻辑0)时，输出为低电平。亦即当输入电平相同时，输出为高电平(逻辑1)。目前同或门电路存在一些缺点，如ti芯片SN54LS266异或非门电路芯片，即同或门芯片的输出信号会出现毛刺现象。

实用新型内容

本实用新型的目的在于提供一种同或门电路及异或门电路，以改善上述问题。为了实现上述目的，本实用新型采取的技术方案如下：

第一方面，本实用新型实施例提供了一种同或门电路，包括第一输入模块、第二输入模块、输出模块及延时模块。所述第一输入模块的输入端用于电连接于第一信号源，所述第一输入模块的第一输出端与所述延时模块的第一端电连接，所述第一输入模块的第二输出端与所述输出模块的一端电连接。所述第二输入模块的输入端用于电连接于第二信号源，所述第二输入模块的输出端与所述延时模块的第二端电连接。所述延时模块的第三端与所述输出模块的另一端电连接。所述第一信号源用于输出第一信号，所述第二信号源用于输出第二信号。所述延时模块用于当所述第一信号比所述第二信号超前T时间时，将所述第一信号延时T时间，使得所述延时T时间后的第一信号与所述第二信号同步，以从所述输出模块的另一端获得输出信号。

进一步地，上述第一输入模块包括第一电阻和第一三极管。所述第一电阻的一端用于电连接于所述第一信号源，所述第一电阻的另一端与所述第一三极管的基极电连接。所述第一三极管的发射极与所述延时模块的第一端电连接，所述第一三极管的集电极与所述输出模块的一端电连接。

进一步地，上述第二输入模块包括第二电阻和第二三极管。所述第二电阻的一端用于电连接于所述第二信号源，所述第二电阻的另一端与所述第二三极管的基极电连接。所述第二三极管的集电极接地，所述第二三极管的发射极与所述延时模块的第二端电连接。

进一步地，上述延时模块包括第一电容和第三三极管。所述第一电容的一端电连接于所述第三三极管的基极，所述第一电容的另一端电连接于所述第三三极管的发射极。所述第三三极管的基极与所述第一三极管的发射极电连接，所述第三三极管的发射极与所述第二三极管的发射极电连接，所述第三三极管的集电极与所述输出模块的另一端电连接。

进一地，上述输出模块包括第三电阻和第四电阻。所述第三电阻的一端电连接于所述第一三极管的集电极，所述第三电阻的另一端电连接于所述第四电阻的一端。所述第四电阻的另一端电连接于所述第三三极管的集电极，所述第四电阻的另一端输出输出信号。

进一步地，上述同或门电路还包括供电电源。所述第三电阻的另一端、所述第四电阻的一端均还电连接于所述供电电源。

进一步地，上述供电电源为5V的电源。

进一步地，上述第一三极管、所述第三三极管均为NPN三极管。所述第二三极管为PNP三极管。

进一步地，上述第一三极管、所述第三三极管均为8050。所述第二三极管的型号为8550。

第二方面，本实用新型实施例提供了一种异或门电路，包括非门电路和上述的同或门电路。所述非门电路与所述同或门电路的输出模块的另一端电连接。

本实用新型实施例提供了一种同或门电路及异或门电路，同或门电路，包括第一输入模块、第二输入模块、输出模块及延时模块。所述第一输入模块的输入端用于电连接于第一信号源，所述第一输入模块的第一输出端与所述延时模块的第一端电连接，所述第一输入模块的第二输出端与所述输出模块的一端电连接。所述第二输入模块的输入端用于电连接于第二信号源，所述第二输入模块的输出端与所述延时模块的第二端电连接。所述延时模块的第三端与所述输出模块的另一端电连接。所述第一信号源用于输出第一信号，所述第二信号源用于输出第二信号。所述延时模块用于当所述第一信号比所述第二信号超前T时间时，将所述第一信号延时T时间，使得所述延时T时间后的第一信号与所述第二信号同步，以从所述输出模块的另一端获得输出信号。通过设置延时模块的方式，存在第一信号比所述第二信号超前T时间时，将所述第一信号延时T时间，使得所述延时T时间后的第一信号与所述第二信号同步，以从所述输出模块的另一端获得输出信号，以克服输出信号出现毛刺的问题。

本实用新型的其他特征和优点将在随后的说明书阐述，并且，部分地从说明书中变得显而易见，或者通过实施本实用新型实施例了解。本实用新型的目的和其他优点可通过在所写的说明书、权利要求书、以及附图中所特别指出的结构来实现和获得。

附图说明

为了更清楚地说明本实用新型实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本实用新型的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1为本实用新型实施例的应用环境；

图2为本实用新型实施例提供的同或门电路的结构图；

图3为本实用新型实施例提供的出现毛刺的信号示意图；

图4为本实用新型实施例提供的同或门电路中的各信号示意图；

图5为本实用新型实施例提供的同或门电路的符号示意图；

图6为本实用新型实施例提供的同或门电路的真值表示意图；

图7为本实用新型实施例提供的异或门电路的结构框图。

图中：100-同或门电路；110-第一输入模块；120-第二输入模块；130-输出模块；140-延时模块；200-异或门电路；210-非门电路。

具体实施方式

为使本实用新型实施例的目的、技术方案和优点更加清楚，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本实用新型实施例的组件可以以各种不同的配置来布置和设计。

因此，以下对在附图中提供的本实用新型的实施例的详细描述并非旨在限制要求保护的本实用新型的范围，而是仅仅表示本实用新型的选定实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。

在本实用新型的描述中，需要说明的是，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

在本实用新型的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“电连接”应做广义理解，例如，可以是固定电连接，也可以是可拆卸电连接，或一体地电连接；可以是机械电连接，也可以是电电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本实用新型中的具体含义。

请参阅图1，本实用新型实施例提供了一种同或门电路100，可以包括第一输入模块110、第二输入模块120、输出模块130及延时模块140。所述第一输入模块110的输入端用于电连接于第一信号源S1，所述第一输入模块110的第一输出端与所述延时模块140的第一端电连接，所述第一输入模块110的第二输出端与所述输出模块130的一端电连接。所述第二输入模块120的输入端用于电连接于第二信号源S2，所述第二输入模块120的输出端与所述延时模块140的第二端电连接。所述延时模块140的第三端与所述输出模块130的另一端电连接。所述第一信号源S1用于输出第一信号A1。所述第二信号源S2用于输出第二信号A2。所述延时模块140用于当所述第一信号A1比所述第二信号A2超前T时间时，将所述第一信号A1延时T时间，使得所述延时T时间后的第一信号A1与所述第二信号A2同步，以从所述输出模块130的另一端获得输出信号。

进一步地，请结合参阅图1和图2，所述第一输入模块110可以包括第一电阻R1和第一三极管Q1。所述第一电阻R1的一端用于电连接于所述第一信号源S1，所述第一电阻R1的另一端与所述第一三极管Q1的基极B电连接。所述第一三极管Q1的发射极E与所述延时模块140的第一端电连接，所述第一三极管Q1的集电极C与所述输出模块130的一端电连接。

进一步地，请结合参阅图1和图2，所述第二输入模块120可以包括第二电阻R2和第二三极管Q2。所述第二电阻R2的一端用于电连接于所述第二信号源S2，所述第二电阻R2的另一端与所述第二三极管Q2的基极电连接。所述第二三极管Q2的集电极C接地，所述第二三极管Q2的发射极E与所述延时模块140的第二端电连接。

进一步地，所述延时模块140可以包括第一电容C1和第三三极管Q3。所述第一电容C1的一端电连接于所述第三三极管Q3的基极B，所述第一电容C1的另一端电连接于所述第三三极管Q3的发射极E。所述第三三极管Q3的基极B与所述第一三极管Q1的发射极E电连接，所述第三三极管Q3的发射极E与所述第二三极管Q2的发射极E电连接，所述第三三极管Q3的集电极C与所述输出模块130的另一端电连接。

进一地，所述输出模块130可以包括第三电阻R3和第四电阻R4。所述第三电阻R3的一端电连接于所述第一三极管Q1的集电极C，所述第三电阻R3的另一端电连接于所述第四电阻R4的一端。所述第四电阻R4的另一端电连接于所述第三三极管Q3的集电极C，所述第四电阻R4的另一端输出输出信号。

请结合参阅图2-图4，A1为第一信号，A2为第二信号，发明人在实际操作中，利用ti芯片SN54LS266异或非门电路芯片来实现同或功能，发现当两个相同的波存在前后时差时，通过ti芯片得到的输出信号就会出现毛刺现象如图3中的Y0信号中标识的毛刺，进而发明人通过延时较快的一个信号，使得较快的一个信号与较慢的一个信号同步来改善上述问题。在本实施例中，当所述第一信号A1比所述第二信号A2超前T时间时，获取所述T时间对应的所述第一电容C1的电容值；当所述第一三极管Q1导通时，所述电容值对应的所述第一电容C1开始充电，以将所述第一信号A1的高电平延时T时间，使得所述延时T时间后的第一信号A1与所述第二信号A2同步，以从所述输出模块130的另一端获得输出信号Y，如图4所示，第一信号A1和第二信号A2同步，输出信号Y没有出现毛刺现象。进一步地，给定预设的延时T时间，计算T＝RC×Ln[(V1-V0)/(V1-Vt)]，获取所述T时间对应的所述第一电容的电容值，其中，T为所述T时间，R为所述第三三极管的基极与发射极之间的电阻，C为所述电容值，V1为所述第一三极管的发射极的电压，V0为所述第一电容的初始电压，Vt为预设门限电压。其中，预设门限电压可以为0.8V。Ln表示取对数。从而实现不同的延时T时间，选择不同的电容值对应的第一电容，以实现不同的延时。

请参阅图2，第二信号A2包含第一信号A1和输出信号Y，目的是滤掉A2信号中的A1信号，得到纯净的Y信号。详细步骤如下：

1)A1和A2信号同时为高电平，Q1导通，Q2和Q3截止，Y输出高电平；

2)A1和A2信号同时为低电平，Q2导通，Q1和Q3截止，Y输出高电平；

3)A1为高电平，A2为低电平，Q1、Q2、Q3导通，Y输出低电平；

4)因为A2中含有A1中信号，所以不会出现，A1为低电平，A2为高电平这种情况。从而同或门电路100实现不会出现毛刺现象的同或功能，如图5所示的符号示意图，Y＝A⊙B，A和B分别为两个输入，Y为输出，逻辑功能对应图6的真值表，INPUTS输入为A、B，OUTPUT输出为Y，L为低电平，H为高电平。

进一步地，所述第一三极管Q1、所述第三三极管Q3均可以为NPN三极管。所述第二三极管Q2均可以为PNP三极管。

于本实用新型的一种具体实施方式，所述第一三极管Q1、第三三极管Q3的型号可以是，但不限于为8050。所述第二三极管Q2的型号可以是，但不限于为8550。第一电阻R1的阻值可以为，但不限于1.5MΩ。第二电阻R2的阻值可以是，但不限于为12KΩ。第三电阻R3的阻值可以是，但不限于为2.2KΩ。第四电阻R4的阻值可以是，但不限于为5.1KΩ。例如，延时T时间，第一电容C1的电容值可以10nF。

进一步地，请参阅图2，所述同或门电路100还可以包括供电电源VCC。所述第三电阻R3的另一端、所述第四电阻R4的一端均还电连接于所述供电电源VCC。例如，供电电源VCC可以是5V的电源。

本实用新型实施例提供的同或门电路100的工作原理如下：

所述第一信号源S1输出第一信号。所述第二信号源S2输出第二信号。当所述第一信号A1比所述第二信号A2超前T时间时，获取所述T时间对应的所述第一电容C1的电容值；当所述第一三极管Q1导通时，所述电容值对应的所述第一电容C1开始充电，以将所述第一信号A1的高电平延时T时间，使得所述延时T时间后的第一信号A1与所述第二信号A2同步，以从所述输出模块130的另一端获得输出信号Y。

本实用新型实施例提供了一种同或门电路100，可以包括第一输入模块110、第二输入模块120、输出模块130及延时模块140。所述第一输入模块110的输入端用于电连接于第一信号源S1，所述第一输入模块110的第一输出端与所述延时模块140的第一端电连接，所述第一输入模块110的第二输出端与所述输出模块130的一端电连接。所述第二输入模块120的输入端用于电连接于第二信号源S2，所述第二输入模块120的输出端与所述延时模块140的第二端电连接。所述延时模块140的第三端与所述输出模块130的另一端电连接。所述第一信号源S1用于输出第一信号。所述第二信号源S2用于输出第二信号。所述延时模块140用于当所述第一信号比所述第二信号超前T时间时，将所述第一信号延时T时间，使得所述延时T时间后的第一信号与所述第二信号同步，以从所述输出模块130的另一端获得输出信号。通过设置延时模块的方式，存在第一信号比所述第二信号超前T时间时，将所述第一信号延时T时间，使得所述延时T时间后的第一信号与所述第二信号同步，以从所述输出模块的另一端获得输出信号，以克服输出信号出现毛刺的问题。

本实用新型实施例提供了一种调节方法，应用于所述同或门电路，所述方法可以包括：当所述第一信号比所述第二信号超前T时间时，获取所述T时间对应的所述第一电容的电容值；当所述第一三极管导通时，所述电容值对应的所述第一电容开始充电，以将所述第一信号的高电平延时T时间，使得所述延时T时间后的第一信号与所述第二信号同步，以从所述输出模块的另一端获得输出信号。

进一步地，基于T＝RC×Ln[(V1-V0)/(V1-Vt)]，获取所述T时间对应的所述第一电容的电容值，其中，T为所述T时间，R为所述第三三极管的基极与发射极之间的电阻，C为所述电容值，V1为所述第一三极管的发射极的电压，V0为所述第一电容的初始电压，Vt为预设门限电压。

所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的调节方法的具体工作过程，可以参考前述同或门电路实施例中的对应过程，在此不再赘述。

本实用新型实施例提供的一种调节方法，应用于所述同或门电路，所述方法包括：当所述第一信号比所述第二信号超前T时间时，获取所述T时间对应的所述第一电容的电容值；当所述第一三极管导通时，所述电容值对应的所述第一电容开始充电，以将所述第一信号的高电平延时T时间，使得所述延时T时间后的第一信号与所述第二信号同步，以从所述输出模块的另一端获得输出信号。

请参阅图7，本实用新型实施例提供了一种异或门电路200，可以包括非门电路210和所述同或门电路100。所述非门电路210与所述同或门电路100的输出模块130的另一端电连接。

所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的异或门电路的具体工作过程，可以参考前述同或门电路实施例中的对应过程，在此不再赘述。

本实用新型实施例提供的一种异或门电路200，可以包括非门电路210和所述同或门电路100。所述非门电路210与所述同或门电路100的输出模块130的另一端电连接，以克服输出信号出现毛刺的问题。

以上所述仅为本实用新型的优选实施例而已，并不用于限制本实用新型，对于本领域的技术人员来说，本实用新型可以有各种更改和变化。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (10)

1.一种同或门电路，其特征在于，包括第一输入模块、第二输入模块、输出模块及延时模块，所述第一输入模块的输入端用于电连接于第一信号源，所述第一输入模块的第一输出端与所述延时模块的第一端电连接，所述第一输入模块的第二输出端与所述输出模块的一端电连接，所述第二输入模块的输入端用于电连接于第二信号源，所述第二输入模块的输出端与所述延时模块的第二端电连接，所述延时模块的第三端与所述输出模块的另一端电连接；

所述第一信号源用于输出第一信号，所述第二信号源用于输出第二信号；

所述延时模块用于当所述第一信号比所述第二信号超前T时间时，将所述第一信号延时T时间，使得所述延时T时间后的第一信号与所述第二信号同步，以从所述输出模块的另一端获得输出信号。

2.根据权利要求1所述的同或门电路，其特征在于，所述第一输入模块包括第一电阻和第一三极管，所述第一电阻的一端用于电连接于所述第一信号源，所述第一电阻的另一端与所述第一三极管的基极电连接，所述第一三极管的发射极与所述延时模块的第一端电连接，所述第一三极管的集电极与所述输出模块的一端电连接。

3.根据权利要求2所述的同或门电路，其特征在于，所述第二输入模块包括第二电阻和第二三极管，所述第二电阻的一端用于电连接于所述第二信号源，所述第二电阻的另一端与所述第二三极管的基极电连接，所述第二三极管的集电极接地，所述第二三极管的发射极与所述延时模块的第二端电连接。

4.根据权利要求3所述的同或门电路，其特征在于，所述延时模块包括第一电容和第三三极管，所述第一电容的一端电连接于所述第三三极管的基极，所述第一电容的另一端电连接于所述第三三极管的发射极，所述第三三极管的基极与所述第一三极管的发射极电连接，所述第三三极管的发射极与所述第二三极管的发射极电连接，所述第三三极管的集电极与所述输出模块的另一端电连接。

5.根据权利要求4所述的同或门电路，其特征在于，所述输出模块包括第三电阻和第四电阻，所述第三电阻的一端电连接于所述第一三极管的集电极，所述第三电阻的另一端电连接于所述第四电阻的一端，所述第四电阻的另一端电连接于所述第三三极管的集电极，所述第四电阻的另一端输出输出信号。

6.据权利要求5所述的同或门电路，其特征在于，所述同或门电路还包括供电电源，所述第三电阻的另一端、所述第四电阻的一端均还电连接于所述供电电源。

7.根据权利要求6所述的同或门电路，其特征在于，所述供电电源为5V的电源。

8.根据权利要求4所述的同或门电路，其特征在于，所述第一三极管、所述第三三极管均为NPN三极管，所述第二三极管为PNP三极管。

9.根据权利要求8所述的同或门电路，其特征在于，所述第一三极管、所述第三三极管均为8050，所述第二三极管的型号为8550。

10.一种异或门电路，其特征在于，包括非门电路和如权利要求1-9任一项所述的同或门电路，所述非门电路与所述同或门电路的输出模块的另一端电连接。