CN108347244B - 用于fpga的多模式por电路 - Google Patents

Abstract

本发明涉及一种用于FPGA的多模式POR电路,包括：第一延迟模块(101)、第二延迟模块(102)、选通控制模块(103)和输出模块(104)；其中，所述第一延迟模块(101)的第一输出端分别电连接所述第二延迟模块(102)和所述选通控制模块(103)，所述第一延迟模块(101)的第二输出端电连接所述输出模块(104)；所述第二延迟模块(102)电连接所述选通控制模块(103)；所述选通控制模块(103)电连接所述输出模块(104)。本发明提供的多模式POR电路可以灵活控制一个POR电路从微妙级到几百毫秒级别的延时；同时，通过选择器的输出来控制D触发器的时钟和复位，可以在各种模式下按需屏蔽clk信号，使D触发器不再动作，从而降低了电路的动态功耗。

Description

用于FPGA的多模式POR电路

技术领域

本发明属于FPGA技术领域，具体涉及一种用于FPGA的多模式POR电路。

背景技术

现场可编程逻辑器件(Field-Programmable Gate Array，FPGA)是由许多的逻辑单元构成的逻辑器件，其中，逻辑单元包括门、查找表和触发器，它具有丰富硬件资源、强大并行处理能力和灵活可重配置能力，在数据处理、通信、网络等很多领域得到了越来越多的广泛应用。

上电复位(Power-on Reset，POR)电路是集成电路(Integrated Circuit，IC)内部的一个子模块，用于IC内部数字电路在加载电源时对内部电路的各个节点的电压进行复位清零，使电路可以按照设计预期正常工作。由于FPGA内部资源丰富，使用不同资源时对POR的延时有不同的需求，可能从微妙级别到毫秒级别。

现有POR电路不能满足FPGA复杂工作场景下灵活的延时需求，因此提供一种可以满足FPGA复杂工作场景下应用的多模式POR电路变的越来越重要。

发明内容

为了解决现有技术中存在的上述问题，本发明提出一种用于FPGA的多模式POR电路。

具体地，本发明的一个实施例提供了一种用于FPGA的多模式POR电路，包括：第一延迟模块101、第二延迟模块102、选通控制模块103和输出模块104；其中，

所述第一延迟模块101的第一输出端分别电连接所述第二延迟模块102和所述选通控制模块103，所述第一延迟模块101的第二输出端电连接所述输出模块104；所述第二延迟模块102电连接所述选通控制模块103；所述选通控制模块103电连接所述输出模块104。

在本发明的一个实施例中，所述选通控制模块103包括二选一选择器I14；其中，所述二选一选择器I14的第一输入端电连接所述第一延迟模块101的第一输出端，所述二选一选择器I14的第二输入端电连接所述第二延迟模块102的输出端；所述二选一选择器I14的输出端电连接所述输出模块104。

在本发明的一个实施例中，所述选通控制模块103还包括与门I20；其中，所述与门I20的第一输入端电连接时钟信号clk，所述与门I20的第二输入端电连接所述二选一选择器I14的输出端，所述与门I20的输出端电连接所述第二延迟模块102的第一输入端。

在本发明的一个实施例中，所述输出模块104为第二或非门I12；其中，所述第二或非门I12的第一输入端电连接所述第一延迟模块101的第二输出端，所述第二或非门I12的第二输入端电连接所述二选一选择器I14的输出端，所述第二或非门I12的输出端电连接所述多模式POR电路的输出端。

在本发明的一个实施例中，所述第一延迟模块包括：第一反相器I9、第一延迟单元Id1、第二反相器I8、第一或非门I11和第二延迟单元Id2；其中，

所述第一反相器I9、所述第一延迟单元Id1、所述第二反相器I8依次串接于所述第一或非门I11的一个输入端，所述第一或非门I11的另一个输入端与所述第一反相器I9均电连接所述多模式POR电路的输入端，所述第一或非门I11的输出端分别电连接所述第二延迟单元Id2与所述输出模块104；所述第二延迟单元Id2分别电连接所述第二延迟模块102和所述选通控制模块103。

在本发明的一个实施例中，所述第一延迟单元Id1和所述第二延迟单元Id2分别包括一个或多个延迟电路delay。

在本发明的一个实施例中，所述延迟电路delay包括：第一MOS管M1、第二MOS管M2、第三MOS管M3、第四MOS管M4、第五MOS管M5、第六MOS管M6、第七MOS管M7、第八MOS管M8、第九MOS管M9、电容C、电流源I5、电源端VDD以及接地端GND；其中，

所述电流源I5与所述第七MOS管M7、所述第三MOS管M3与所述第六MOS管M6以及所述第五MOS管M5与所述第四MOS管M4分别串接于所述电源端VDD和所述接地端GND之间；所述第二MOS管M2、所述第九MOS管M9、所述第一MOS管M1与所述第八MOS管M8串接于所述电源端VDD和所述接地端GND之间；所述第七MOS管M7的栅极、所述第六MOS管M6的栅极和所述第八MOS管M8的栅极均电连接至所述电流源I5与所述第七MOS管M7串接形成的节点A处；所述第二MOS管M2的栅极和所述第三MOS管M3的栅极均电连接至所述第三MOS管M3与所述第六MOS管M6串接形成的节点B处；所述第四MOS管M4的栅极和第五MOS管M5的栅极均电连接至所述第九MOS管M9与所述第一MOS管M1串接形成的节点C处；所述电容C的两端分别电连接所述节点C和所述接地端GND；

所述第九MOS管M9的栅极与所述第一MOS管M1的栅极串接后电连接所述延迟电路delay的输入端in；所述延迟电路delay的输出端out电连接所述第五MOS管M5与所述第四MOS管M4串接形成的节点处。

在本发明的一个实施例中，所述第二延迟模块102包括：前级触发器I16、触发器组I17以及后级触发器I18；其中，所述前级触发器I16、所述触发器组I17以及所述后级触发器I18依次串行电连接。

在本发明的一个实施例中，所述触发器组I17包括一个或多个触发器。

在本发明的一个实施例中，所述第一延迟模块101与所述第二延迟模块102之间设置有第三反相器I19；其中，所述第三反相器I19的输入端电连接所述第一延迟模块101的第一输出端，所述第三反相器I19的输出端电连接所述第二延迟模块102的第二输入端。

在本发明的一个实施例中，包括：

第一延迟通路201，用于产生第一时间延迟；

第二延迟通路202，用于产生第二时间延迟；

选通模块203，用于控制输出所述第一时间延迟或者所述第二时间延迟；

其中，所述第二时间延迟大于所述第一时间延迟。

本发明的有益效果在于：

1、本发明提供的多模式POR电路通过选择器灵活控制一个POR电路从微妙级到几百毫秒级别的延时，实现了一个POR电路可以同时满足从微妙级到几百毫秒级别的延时；

2、本发明提供的多模式POR电路通过选择器的输出来控制D触发器的时钟，可以在各种模式下按需屏蔽clk信号，使D触发器不再动作，从而降低了电路的动态功耗；

3、本发明提供的多模式POR电路设计更加简捷，应用更加灵活。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的一种用于FPGA的多模式POR电路逻辑示意图；

图2为本发明实施例提供的一种选通控制模块电路结构示意图；

图3为本发明实施例提供的第一延迟模块电路结构示意图；

图4为本发明实施例提供的一种延迟电路的内部原理图；

图5为本发明实施例提供的一种延迟电路的工作时序图；

图6为本发明实施例提供的一种用于FPGA的多模式POR电路结构示意图；

图7为本发明实施例提供的另一种多模式POR电路逻辑示意图。

具体实施方式

为使本发明要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具体实施例进行详细描述。

实施例一

请参见图1，图1为本发明实施例提供的一种用于FPGA的多模式POR电路逻辑示意图，包括：第一延迟模块101、第二延迟模块102、选通控制模块103和输出模块104；其中，

所述第一延迟模块101的第一输出端分别电连接所述第二延迟模块102和所述选通控制模块103，所述第一延迟模块101的第二输出端电连接所述输出模块104；所述第二延迟模块102电连接所述选通控制模块103；所述选通控制模块103电连接所述输出模块104。

具体地，所述第二延迟模块102的延时长度大于所述第一延迟模块101的延时长度。

优选地，所述第一延迟模块101为微秒级别延时电路；第二延迟模块102为毫秒级别D触发器(Delay Flip-Flop，DFF)延时电路。

本实施例提供的多模式POR电路设计了微秒级别延时电路和毫秒级别D触发器延时电路，通过选择器灵活控制一个POR电路从微妙级到几百毫秒级别的延时，解决了现有POR电路不能满足FPGA复杂工作场景下灵活的延时需求；实现了一个POR电路可以同时满足从微妙级到几百毫秒级别的延时，电路设计更加简捷，使用户在应用时更加的灵活。

实施例二

为了便于理解本发明的工作原理，本实施例在上述实施例的基础上对POR电路的选通控制模块的优化结构进行详细描述。

具体地，请参见图2，图2为本发明实施例提供的一种选通控制模块电路结构示意图，所述选通控制模块103可以包括二选一选择器I14；其中，所述二选一选择器I14的第一输入端D1电连接所述第一延迟模块101的第一输出端，所述二选一选择器I14的第二输入端D0电连接所述第二延迟模块102的输出端；所述二选一选择器I14的输出端Z电连接所述输出模块104。

进一步地，所述选通控制模块103还包括与门I20；其中，所述与门I20的第一输入端电连接外部振荡器接到电路中的线网时钟信号clk，所述与门I20的第二输入端电连接所述二选一选择器I14的输出端，所述与门I20的输出端电连接所述第二延迟模块102的第一输入端。

优选地，所述二选一选择器I14的控制端SD电连接delay_sel信号。其中，该delay_sel信号可以是芯片外部pad引脚直接接高、低电平选择，或者通过内部电路赋值选择。

本实施例提供的多模式POR电路通过在二选一选择器控制端SD的delay_sel信号灵活控制POR电路从微妙级到几百毫秒级别的延时，增强了电路应用的灵活性，可以有效控制电路在各种延时模式下均稳定可靠；同时通过与门将二选一选择器的输出信号返回至第二延迟模块，利用二选一选择器的输出信号对clk信号起屏蔽作用，使所有D触发器不再动作，从而降低了电路的动态功耗。

实施例三

为了便于理解本发明的工作原理，本实施例在上述实施例的基础上对POR电路的第一延迟模块的优化结构进行详细描述。

具体地，请参见图3，图3为本发明实施例提供的第一延迟模块电路结构示意图，包括：第一反相器I9、第一延迟单元Id1、第二反相器I8、第一或非门I11及第二延迟单元Id2；其中，

所述第一反相器I9、所述第一延迟单元Id1、所述第二反相器I8依次串接于所述第一或非门I11的一个输入端，所述第一或非门I11的另一个输入端与所述第一反相器I9均电连接所述多模式POR电路的输入端，所述第一或非门I11的输出端分别电连接所述第二延迟单元Id2和所述输出模块104；所述第二延迟单元Id2分别电连接所述第二延迟模块102和所述选通控制模块103。

具体地，所述第一延迟单元Id1和所述第二延迟单元Id2分别包括一个或多个延迟电路delay；延迟电路delay的个数由所需延时长度决定。

优选地，请参见图4，图4为本发明实施例提供的一种延迟电路的内部原理图，请参见图5，图5为本发明实施例提供的一种延迟电路的工作时序图，所述延迟电路delay可以包括：第一MOS管M1、第二MOS管M2、第三MOS管M3、第四MOS管M4、第五MOS管M5、第六MOS管M6、第七MOS管M7、第八MOS管M8、第九MOS管M9、电容C、电流源I5、电源端VDD以及接地端GND；其中，

所述电流源I5与所述第七MOS管M7、所述第三MOS管M3与所述第六MOS管M6以及所述第五MOS管M5与所述第四MOS管M4分别串接于所述电源端VDD和所述接地端GND之间；所述第二MOS管M2、所述第九MOS管M9、所述第一MOS管M1与所述第八MOS管M8串接于所述电源端VDD和所述接地端GND之间；所述第七MOS管M7的栅极、所述第六MOS管M6的栅极和所述第八MOS管M8的栅极均电连接至所述电流源I5与所述第七MOS管M7串接形成的节点A处；所述第二MOS管M2的栅极和所述第三MOS管M3的栅极均电连接至所述第三MOS管M3与所述第六MOS管M6串接形成的节点B处；所述第四MOS管M4的栅极和第五MOS管M5的栅极均电连接至所述第九MOS管M9与所述第一MOS管M1串接形成的节点C处；所述电容C的两端分别电连接所述节点C和所述接地端GND；

所述第九MOS管M9的栅极与所述第一MOS管M1的栅极串接后电连接所述延迟电路delay的输入端in；所述延迟电路delay的输出端out电连接所述第五MOS管M5与所述第四MOS管M4串接形成的节点处。

本实施例，通过在第一延迟模块中灵活配置延迟电路delay的个数来实现不同的延时长度需求，解决单一延迟电路中无法制作大容量的电容使POR电路不能灵活延时的问题。

实施例四

请参见图6，图6为本发明实施例提供的一种用于FPGA的多模式POR电路结构示意图，本实施例在上述实施例的基础上对POR电路的其他优化结构进行详细描述。具体地，该POR电路可以包括：迟滞比较器X3、第一延迟模块101、第二延迟模块102、选通控制模块103、第三反相器I19以及输出模块104；其中，所述第一延迟模块101分别电连接所述迟滞比较器X3、所述选通控制模块103、所述第三反相器I19以及所述输出模块104；所述第二延迟模块102分别电连接所述选通控制模块103和所述第三反相器。

具体地，所述第二延迟模块102可以包括：前级D触发器I16、D触发器组I17以及后级D触发器I18；其中，所述前级D触发器I16、所述D触发器组I17以及所述后级D触发器I18依次串行电连接。

优选地，所述D触发器组17包括一个或多个触发器。

进一步地，所述第三反相器I19的输入端电连接所述第一延迟模块101的第一输出端，所述第三反相器I19的输出端电连接所述第二延迟模块102的第二输入端。

具体地，所述第三反相器I19的输出端分别电连接所述前级D触发器I16、所述D触发器组I17以及所述后级D触发器I18的清零输入端CLR。

优选地，所述输出模块104为第二或非门I12；其中，所述第二或非门I12的第一输入端电连接所述第一延迟模块101的第二输出端，所述第二或非门I12的第二输入端电连接所述二选一选择器I14的输出端Z，所述第二或非门I12的输出端电连接所述多模式POR电路的输出端。

本实施例提供的多模式POR电路设计了微秒级别DLY延时电路和毫秒级别D触发器延时电路的同时，通过第三反相器I1和选择器的输出来控制D触发器的时钟，可以在各种模式下按需屏蔽clk信号，或强制保持D触发器复位状态，使D触发器不再动作，从而降低了电路的动态功耗。

实施例五

为了便于理解本发明的工作原理，本实施例在上述实施例的基础上对用于FPGA的多模式POR电路的原理进行详细说明。

具体地，请再次参见图6，V_det信号与参考电平VTH经过迟滞比较器X3比较后生成por_det信号。por_det信号经过第一延迟模块101进入选择器I14的D1端且信号名为por_enb。信号por_enb经过第三反相器I19反相后生成信号por_en，信号por_en作为第二延迟模块102的CLR信号。

进一步地，外部的振荡器接到电路中的线网clk上；clk信号与选择器I14的输出信号por_delay通过与门I20做“与运算”，与门I20做“与运算”的结果作为第二延迟模块102的时钟信号，且后级D触发器I18的反相输出端QN接入选择器I14的D0端。选择器I14在片外电平delay_sel信号控制下选择输出一路与信号net1通过第二或非门I12做“或非运算”并输出POR电路的最终输出信号Por_out。

当电路需要选微秒级别延时：上电过程未结束时por_enb为高电平，por_en为低电平，所有D触发器的CLR被第三反相器I19输出屏蔽，所有D触发器没有时钟，分频电路不动作，降低电路动态功耗。同时，最终输出信号Por_out受por_delay控制，即受第一延迟模块101控制。上电结束后，por_enb信号变低。所有D触发器的时钟因为与门I20被por_delay屏蔽，无法动作，D触发器没有动态功耗。

当电路需要选毫秒级别延时：上电过程未结束时por_enb为高电平。por_en的低电平控制D触发器的CLR端口使所有D触发器保持重置状态，不能动作，D触发器无动态功耗且后级D触发器I18输出QN重置为高电平。上电结束后，por_enb为低电平，por_delay为低电平，所有D触发器的时钟被与门I20屏蔽，无法动作，D触发器没有动态功耗。

本实施例提供的多模式POR电路，通过在二选一选择器的控制端引入delay_sel控制信号，增强了电路应用的灵活性，可以有效控制电路在各种延时模式下均稳定可靠；同时，二选一选择器的输出信号对clk信号起屏蔽作用，使所有D触发器不再动作，降低了电路的动态功耗。

实施例六

请参见图7，图7为本发明实施例提供的另一种多模式POR电路逻辑示意图，包括：

第一延迟通路201，用于产生第一时间延迟；

第二延迟通路202，用于产生第二时间延迟；

选通模块203，用于控制输出所述第一时间延迟或者所述第二时间延迟；

其中，所述第二时间延迟大于所述第一时间延迟。

具体地，所述选通模块203可以包括选通控制电路和输出电路。

本实施例提供的多模式POR电路通过选通模块控制一个POR电路从短延时通路到长延时通路的灵活变换，解决了现有POR电路不能满足不同工作场景下灵活的延时需求；实现了一个POR电路可以同时满足从短延时和长延时的需求，使用户在应用时更加的灵活。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (10)

1.一种用于FPGA的多模式POR电路，其特征在于，包括：第一延迟模块(101)、第二延迟模块(102)、选通控制模块(103)和输出模块(104)；其中，

所述第一延迟模块(101)的第一输出端分别电连接所述第二延迟模块(102)和所述选通控制模块(103)，所述第一延迟模块(101)的第二输出端电连接所述输出模块(104)；所述第二延迟模块(102)电连接所述选通控制模块(103)；所述选通控制模块(103)电连接所述输出模块(104)；其中，

所述第一延迟模块包括：第一反相器(I9)、第一延迟单元(Id1)、第二反相器(I8)、第一或非门(I11)和第二延迟单元(Id2)；其中，所述第一反相器(I9)、所述第一延迟单元(Id1)、所述第二反相器(I8)依次串接于所述第一或非门(I11)的一个输入端，所述第一或非门(I11)的另一个输入端与所述第一反相器(I9)均电连接所述多模式POR电路的输入端，所述第一或非门(I11)的输出端分别电连接所述第二延迟单元(Id2)和所述输出模块(104)；所述第二延迟单元(Id2)分别电连接所述第二延迟模块(102)和所述选通控制模块(103)。

2.根据权利要求1所述的多模式POR电路，其特征在于，所述选通控制模块(103)包括二选一选择器(I14)；其中，所述二选一选择器(I14)的第一输入端电连接所述第一延迟模块(101)的第一输出端，所述二选一选择器(I14)的第二输入端电连接所述第二延迟模块(102)的输出端；所述二选一选择器(I14)的输出端电连接所述输出模块(104)。

3.根据权利要求2所述的多模式POR电路，其特征在于，所述选通控制模块(103)还包括与门(I20)；其中，所述与门(I20)的第一输入端电连接时钟信号(clk)，所述与门(I20)的第二输入端电连接所述二选一选择器(I14)的输出端，所述与门(I20)的输出端电连接所述第二延迟模块(102)的第一输入端。

4.根据权利要求2所述的多模式POR电路，其特征在于，所述输出模块(104)为第二或非门(I12)；其中，所述第二或非门(I12)的第一输入端电连接所述第一延迟模块(101)的第二输出端，所述第二或非门(I12)的第二输入端电连接所述二选一选择器(I14)的输出端，所述第二或非门(I12)的输出端电连接所述多模式POR电路的输出端。

5.根据权利要求1所述的多模式POR电路，其特征在于，所述第一延迟单元(Id1)和所述第二延迟单元(Id2)分别包括一个或多个延迟电路(delay)。

6.根据权利要求5所述的多模式POR电路，其特征在于，所述延迟电路(delay)包括：第一MOS管(M1)、第二MOS管(M2)、第三MOS管(M3)、第四MOS管(M4)、第五MOS管(M5)、第六MOS管(M6)、第七MOS管(M7)、第八MOS管(M8)、第九MOS管(M9)、电容(C)、电流源(I5)、电源端(VDD)以及接地端(GND)；其中，

所述电流源(I5)与所述第七MOS管(M7)、所述第三MOS管(M3)与所述第六MOS管(M6)以及所述第五MOS管(M5)与所述第四MOS管(M4)分别串接于所述电源端(VDD)和所述接地端(GND)之间；所述第二MOS管(M2)、所述第九MOS管(M9)、所述第一MOS管(M1)与所述第八MOS管(M8)串接于所述电源端(VDD)和所述接地端(GND)之间；所述第七MOS管(M7)的栅极、所述第六MOS管(M6)的栅极和所述第八MOS管(M8)的栅极均电连接至所述电流源(I5)与所述第七MOS管(M7)串接形成的节点A处；所述第二MOS管(M2)的栅极和所述第三MOS管(M3)的栅极均电连接至所述第三MOS管(M3)与所述第六MOS管(M6)串接形成的节点B处；所述第四MOS管(M4)的栅极和第五MOS管(M5)的栅极均电连接至所述第九MOS管(M9)与所述第一MOS管(M1)串接形成的节点C处；所述电容(C)的两端分别电连接所述节点C和所述接地端(GND)；所述第九MOS管(M9)的栅极与所述第一MOS管(M1)的栅极串接后电连接所述延迟电路(delay)的输入端(in)；所述延迟电路(delay)的输出端(out)电连接所述第五MOS管(M5)与所述第四MOS管(M4)串接形成的节点处。

7.根据权利要求1所述的多模式POR电路，其特征在于，所述第二延迟模块(102)包括：前级触发器(I16)、触发器组(I17)以及后级触发器(I18)；其中，所述前级触发器(I16)、所述触发器组(I17)以及所述后级触发器(I18)依次串行电连接。

8.根据权利要求7所述的多模式POR电路，其特征在于，所述触发器组(I17)包括一个或多个触发器。

9.根据权利要求1所述的多模式POR电路，其特征在于，所述第一延迟模块(101)与所述第二延迟模块(102)之间设置有第三反相器(I19)；其中，所述第三反相器(I19)的输入端电连接所述第一延迟模块(101)的第一输出端，所述第三反相器(I19)的输出端电连接所述第二延迟模块(102)的第二输入端。

10.根据权利要求1~9任一所述的多模式POR电路，其特征在于，包括：

第一延迟通路(201)，包括第一延迟模块(101)，用于产生第一时间延迟；

第二延迟通路(202)，包括第二延迟模块(102)，用于产生第二时间延迟；

选通模块(203)，包括选通控制模块(103)和输出模块(104)，用于控制输出所述第一时间延迟或者所述第二时间延迟；其中，所述第二时间延迟大于所述第一时间延迟。

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