KR102512835B1 - 도미노 인에이블 선택을 구비한 저 전력 통합 클럭 게이팅 셀 - Google Patents

도미노 인에이블 선택을 구비한 저 전력 통합 클럭 게이팅 셀 Download PDF

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Abstract

저-전력 저-셋업 통합 클럭 게이팅(ICG) 셀이 개시된다. 상기 ICG 셀은 인에이블(E) 신호 및 테스트 인에이블(SE) 신호를 수신하고, EN 신호를 출력하도록 구성된 NOR 게이트를 포함한다. 상기 ICG 셀은 상기 EN 신호 및 클럭(CK) 신호를 수신하고, 래치된 인에이블(ELAT) 신호를 출력하도록 구성된 복합 게이트를 포함할 수 있다. 상기 ICG 셀은 상기 ELAT 신호 및 상기 CK 신호를 수신하고, 반전 인에이블 클럭(ECKN) 신호를 출력하도록 구성된 NAND 게이트를 더 포함할 수 있다. 상기 ICG 셀은 상기 NAND 게이트로부터의 상기 ECKN 신호를 수신하고, 인에이블 클럭(ECK) 신호를 출력하도록 구성된 인버터를 더 포함할 수 있다.

Description

도미노 인에이블 선택을 구비한 저 전력 통합 클럭 게이팅 셀{LOW POWER INTEGRATED CLOCK GATING CELL WITH DOMINO ENABLE SELECTION}
본 발명은 집적 회로들에 관한 것으로, 좀 더 상세하게는 복합 인에이블 선택을 구비한 향상된 저-전력 저-셋업 통합 클럭 게이팅 셀에 관한 것이다.
최근 컴퓨팅 기기들은 수백만 개의 트랜지스터들, 로직 게이트들, 메모리 유닛들, 프로세서 코어들 등으로 구성된다. 상대적으로 고정된 위치의 개인용 컴퓨터들로부터 다용도 및 모바일 개인용 컴퓨팅 장치들로 대규모로 전환됨에 따라, 보다 효율적인 컴퓨팅에 대한 필요성이 극심해졌다. 배터리 기술은 몇 년에 걸쳐 어느 정도 향상되었으나, 모바일 장치들의 사용자에게 여전히 도전과 불편으로 남아있다. 기존의 통합 클럭 게이팅(ICG; integrated clock gating) 셀들은 일반적으로 클럭 신호를 사용하여 래치를 제어하고, 이는 상당한 양의 클럭 스위칭 전력을 소비한다. 보다 효율적인 게이팅 셀 기술이 필요로 된다.
본 발명은 상술된 기술적 과제를 해결하기 위한 것으로써, 클럭 게이팅 셀의 내부 클럭 스위칭 전력을 절약할 수 있는 저-전력 저-셋업 통합 클럭 게이팅 셀을 제공할 수 있다.
본 발명의 실시 예들은 저-전력 저-셋업 통합 클럭 게이팅(ICG) 셀을 포함한다. 상기 ICG 셀은 인에이블(E) 신호 및 테스트 인에이블(SE) 신호를 수신하고, EN 신호를 출력하도록 구성된 NOR 게이트를 포함한다. 상기 ICG 셀은 상기 EN 신호 및 클럭(CK) 신호를 수신하고, 래치된 인에이블(ELAT) 신호를 출력하도록 구성된 복합 게이트를 포함할 수 있다. 상기 ICG 셀은 상기 ELAT 신호 및 상기 CK 신호를 수신하고, 반전 인에이블 클럭(ECKN) 신호를 출력하도록 구성된 NAND 게이트를 더 포함할 수 있다. 상기 ICG 셀은 상기 NAND 게이트로부터의 상기 ECKN 신호를 수신하고, 인에이블 클럭(ECK) 신호를 출력하도록 구성된 인버터를 더 포함할 수 있다.
본 발명의 실시 예들은 인에이블(E) 신호 및 테스트 인에이블(SE) 신호를 수신하고, EN 신호를 출력하도록 구성된 NOR 게이트를 포함할 수 있는 저-전력 저-셋업 ICG 셀을 포함한다. 상기 ICG 셀은 상기 EN 신호에 의해 게이트되고, 제1 노드에 연결된 제1 P-형 트랜지스터(P1)를 더 포함할 수 있다. 상기 ICG 셀은 상기 제1 P-형 트랜지스터(P1)에 직렬로 연결되고, 상기 CK 신호에 의해 게이트되는 제2 P-형 트랜지스터(P2), 반전 인에이블 클럭(ECKN) 신호에 의해 게이트되는 제3 P-형 트랜지스터(P3), 및 논리-로우 전압 소스와 제2 노드에 연결되고, 상기 EN 신호에 의해 게이트되는 제1 N-형 트랜지스터(N1)를 더 포함할 수 있다. 상기 ICG 셀은 상기 제1 N-형 트랜지스터(N1)에 직렬로 연결되고, 상기 제1 노드에 연결되고, 상기 ECKN 신호에 의해 게이트되는 제2 N-형 트랜지스터(N2), 및 상기 제2 노드에 연결되고, 논리-하이 전압 소스에 의해 게이트되는 제3 N-형 트랜지스터(N3)를 더 포함할 수 있다.
본 발명의 특정 기술적 특징은 그래픽 처리 장치(GPU), 또는 ARM 프로세서 코어 내에서 구현함으로써 가장 잘 달성될 수 있다. 다른 유형의 프로세서들 또는 응용 주문형 집적 회로들(ASICs; Application Specific Integrated Circuits)은 본 명세서에서 개시된 발명의 원리들을 구현할 수 있다. 본 발명은 스마트 폰들, 태블릿들, 노트북 컴퓨터들 등과 같은 다양한 모바일 장치들의 프로세서들 및/또는 메모리 모듈들 내에서, 또는 데스크톱 컴퓨터들, 라우터들 등과 같은 다양한 스테이셔너리(stationary) 장치들에서 구현될 수 있다.
본 발명에 따른 저-전력 저-셋업 통합 클럭 게이팅 셀은 클럭 스위칭 전력을 감소시키고 인에이블 셋업 시간을 향상시킬 수 있다.
도 1은 본 발명의 실시 예들에 따른 저-전력 저-셋업 통합 클럭 게이팅 셀을 포함하는 마이크로프로세서의 예시적인 블록도를 보여준다.
도 2는 본 발명의 실시 예들에 따른 저-전력 저-셋업 통합 클럭 게이팅 셀의 다른 예시적인 회로도를 보여준다.
도 3은 본 발명의 실시 예들에 따른 저-전력 저-셋업 통합 클럭 게이팅 셀의 예시적인 파형도를 보여준다.
도 4는 본 발명의 실시 예들에 따른 저-전력 저-셋업 통합 클럭 게이팅 셀의 다른 예시적인 파형도를 보여준다.
도 5는 본 발명의 실시 예들에 따른 저-전력 저-셋업 통합 클럭 게이팅 셀을 포함하는 컴퓨팅 시스템의 예시적인 블록도이다.
본 발명의 실시 예들에 대한 참조가 상세하게 기재될 것이고, 첨부된 도면들에서 참조의 예시들이 도시된다. 후술되는 상세한 설명에서, 본 발명의 완벽한 이해를 가능하게 하기 위해 다양한 특정 세부 사항들이 기재된다. 그러나, 본 기술 분야에서의 통상의 기술자가 이러한 특정 세부 사항들 없이 발명을 실시할 수 있음은 자명할 것이다. 다른 경우들에서, 잘 알려진 방법들, 절차들, 구성 요소들, 회로들, 그리고 네트워크들은 실시 예들을 불필요하게 모호하게 하지 않도록 하기 위해 상세하게 설명되지 않는다.
제1, 제2 등의 용어들은 본 명세서에서 다양한 요소들을 설명하기 위해 사용 되더라도, 이러한 요소들은 이러한 용어들에 의해 제한되지 않는 것으로 이해될 것이다. 이러한 용어들은 오직 하나의 요소를 다른 요소와 구별하기 위해 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서, 제1 게이팅 셀은 제2 게이팅 셀로 칭해질 수 있고, 유사하게, 제2 게이팅 셀은 제1 게이팅 셀로 칭해질 수 있다.
본 명세서에서 발명의 설명에서 사용되는 용어는 오직 특정 실시 예들을 설명하기 위한 목적이고 본 발명을 제한하려는 의도는 아니다. 발명의 설명과 첨부된 청구항들에서 사용된 바와 같이, 문맥이 명백하게 다른 것을 가리키지 않으면, 단수 형태의 용어는 복수 형태를 포함하도록 의도된다. 본 명세서에서 "그리고/또는" 용어는 열거된 항목들과 관련된 하나 이상의 가능한 조합들을 모두 지칭하는 것으로 이해될 것이다. "포함하다" 그리고/또는 "포함하는" 용어는 본 명세서에서 사용되는 경우, 기술된 특징, 정수들, 단계들, 동작들, 요소들, 그리고/또는 구성 요소들의 존재를 명시하는 것으로 이해될 것이다. 그러나 하나 이상의 다른 특징들, 정수들, 단계들, 동작들, 요소들, 구성 요소들, 그리고/또는 그것의 그룹들의 추가 또는 존재를 제외시키는 것은 아니다. 도면들의 구성 요소들 및 특징들은 반드시 축적에 맞춰져 있지 않다.
본 발명의 실시 예들은 래치 제어 신호들이 내부 제어 신호들로 대체되는 통합 클럭 게이팅(ICG) 셀을 포함하고, 이는 덜 빈번한 스위칭 활동을 야기하고 인에이블된 오프 클럭 전력을 절약할 수 있다. 이러한 내부 제어 신호들은 래치 상태들, 인에이블 입력들, 및 클럭 신호를 사용하여 생성된다. 클럭이 로우(low)인 동안 이전 인에이블 상태가 하이(high)였거나 인에이블이 하이인 경우 래치는 입력을 읽는다. 클럭 신호가 로우인 동안 현재 인에이블 신호가 0이고 이전 인에이블 상태가 0인 경우, 제어 신호는 내부 클럭 스위칭을 비활성화한다. 이는 클럭 게이팅 셀이 비활성화된 경우 클럭 스위칭 활동 전력을 절약한다. 제어 신호 생성 로직 회로는 기존의 NAND 게이트로 구현되고 공유된다. 이 방법은 클럭 스위칭 전력을 감소시키고 복합 인에이블 선택 로직을 통해 인에이블 셋업 시간을 향상시킨다.
본 발명의 ICG 셀의 실시 예들은 이전 인에이블 상태가 하이였거나 또는 현재 인에이블 입력 신호가 하이인 경우 래치를 “트랜스페런트(transparent)”로 만드는 제어 로직을 포함한다. 인에이블 상태가 로우였고 현재 인에이블 신호 또한 로우인 경우에만 래치는 “트랜스페런트”가 아니다. 새로운 제어 로직은 제1 상태가 로우이고 제2 상태가 로우인 경우에만 관심이 있다. 즉, 본 발명의 ICG 셀은 인에이블이 오프인 경우 클럭 게이팅 셀의 내부 클럭 스위칭 전력을 절약하는데 초점을 둔다.
기존의 표준 셀들은 로직 게이트(일반적으로 NAND 게이트)를 이용하여 클럭 게이팅 인에이블 상태(ELAT) 신호와 클럭(CK) 신호와 결합하여 반전 출력(ECKN) 신호를 생성한다. 래치 제어 로직 게이트를 별도로 만드는 대신에, 본 명세서에서 개시된 실시 예들에 따른 NAND 게이트로 구현되고 공유된다. 본 발명의 ICG 셀의 제어 로직은 래치 제어 신호와 ECKN 신호 모두 생성한다. 게이트를 공유하는 것은 면적을 절약하고 클럭 신호가 연결된 트랜지스터들의 개수를 감소시킨다.
본 발명의 실시 예들의 장점은 i) 클럭 게이팅 셀이 비활성화되는 경우 상당한 전력을 절약하는 것, ii) 나중에 인에이블을 래치하는 복합 인에이블 선택 로직에 의해 인에이블 신호의 셋업 시간을 향상시키는 것을 포함한다.
도 1은 본 발명의 실시 예들에 따른 저-전력 저-셋업 통합 클럭 게이팅(ICG) 셀(200)을 포함하는 마이크로프로세서(100)의 예시적인 블록도를 보여준다. 마이크로프로세서(100)는 ARM 프로세서, RISC 프로세서, x86 프로세서 등과 같은 임의의 적합한 마이크로프로세서일 수 있다. 몇몇 실시 예들에서, 마이크로프로세서(100)는 ASIC이다. ICG 셀(200)은 아래에서 상세하게 설명된다.
도 2는 본 발명의 실시 예들에 따른 저-전력 저-셋업 통합 클럭 게이팅 셀의 다른 예시적인 회로도를 보여준다. ICG 셀(200)은 활성화된 경우에만 클럭(CK) 신호를 통과시킴으로써 클럭 전력을 감소시킨다. ICG 셀(200)은 인에이블(E) 신호 및 테스트 인에이블(SE) 신호를 수신하고 EN 신호를 출력하도록 구성된 NOR 게이트(205)를 포함할 수 있다. ICG 셀(200)은 EN 신호, 반전 인에이블 클럭(ECKN) 신호, 및 클럭(CK) 신호를 수신하고 래치된 인에이블(ELAT) 신호를 출력하도록 구성된 복합 게이트(210)를 더 포함할 수 있다. ICG 셀(200)은 ELAT 신호 및 CK 신호를 수신하고 반전 인에이블 클럭(ECKN) 신호를 출력하도록 구성된 NAND 게이트(215)를 더 포함할 수 있다. ICG 셀(200)은 ECKN 신호를 수신하고 인에이블 클럭(ECK) 신호를 출력하도록 구성된 인버터(220)를 더 포함할 수 있다.
복합 게이트(210)는 NOR 게이트(205)로부터 수신된 EN 신호에 의해 게이트되는 제1 P-형 트랜지스터(P1)를 포함할 수 있다. 트랜지스터(P1)는 CK 신호에 의해 게이트되는 제2 P-형 트랜지스터(P2)에 직렬로 연결될 수 있다. 트랜지스터(P2)는 논리-하이 전압 소스에 연결될 수 있다. 트랜지스터(P1)는 제1 노드(Z1)에 연결될 수 있다. 복합 게이트(210)는 ECKN 신호에 의해 게이트되는 제3 P-형 트랜지스터(P3)를 더 포함할 수 있다. 트랜지스터(P3)는 논리-하이 전압 소스 및 노드(Z1)에 연결될 수 있다. 복합 게이트(210)는 논리-로우 전압 소스 및 제2 노드(Z2)에 연결되는 제1 N-형 트랜지스터(N1)를 더 포함할 수 있다. 트랜지스터(N1)는 EN 신호에 의해 게이트될 수 있다. 복합 게이트(210)는 트랜지스터(N1)에 직렬로 연결되는 제2 N-형 트랜지스터(N2)를 더 포함할 수 있다. 트랜지스터(N2)는 노드들(Z1, Z2)에 연결될 수 있고, ECKN 신호에 의해 게이트될 수 있다. 복합 게이트(210)는 논리-하이 전압 소스(VDD)에 의해 게이트되는 제3 올웨이즈-온(always-on) N-형 트랜지스터(N3)를 더 포함할 수 있다. 트랜지스터(N3)는 노드(Z2)에 연결될 수 있다.
ICG 셀(200)은 제4 N-형 트랜지스터(N4)를 더 포함할 수 있다. 트랜지스터(N4)는 복합 게이트(210)의 트랜지스터(N3)에 직렬로 연결될 수 있다. 트랜지스터(N4)는 CK 신호에 의해 게이트될 수 있다. 트랜지스터(N4)는 논리-로우 전압 소스에 연결될 수 있다.
NAND 게이트(215)는 ELAT 신호에 의해 게이트되는 제4 P-형 트랜지스터(P4)를 포함할 수 있다. 트랜지스터(P4)는 논리-하이 전압 소스에 연결될 수 있다. NAND 게이트(215)는 CK 신호에 의해 게이트되는 제5 P-형 트랜지스터(P5)를 더 포함할 수 있다. 트랜지스터(P5)는 논리-하이 전압 소스에 연결될 수 있다. NAND 게이트(215)는 CK 신호에 의해 게이트되는 제5 N-형 트랜지스터(N5)를 더 포함할 수 있다. NAND 게이트(215)는 트랜지스터(N5)에 직렬로 연결되고, ELAT 신호에 의해 게이트되는 제6 N-형 트랜지스터(N6)를 더 포함할 수 있다. 인버터(220)는 NAND 게이트(215)에 연결될 수 있다.
CK 신호가 논리-로우 값을 가지는 경우, 그리고 EN 신호가 논리-로우 값으로 천이되는 경우, EN 신호 및 트랜지스터(P2)는 ELAT 신호를 논리-하이 값으로 변경(pull)시킨다. CK 신호가 논리-하이 값으로 천이하는 경우, ECKN 신호는 ELAT 신호 및 트랜지스터(N6)에 의해 논리-로우 값으로 변경된다. CK 신호가 논리-하이 값으로 천이되는 즉시 어떤 것도 ELAT 신호를 논리-하이 값으로 유지시키지 않더라도 ELAT 신호가 방전되기 위한 명확한 경로가 없으므로, ECKN 신호는 논리-로우 값으로 변경된다. ECKN 신호가 논리-로우 값으로 변경되면, 트랜지스터(P3)는 ELAT 신호를 논리-하이 값으로 유지시킨다. CK 신호가 논리-로우 값을 가지는 경우, 그리고 EN 신호가 논리-하이 값으로 천이되는 경우, ELAT 신호는 ECKN 신호(ECKN 신호는 트랜지스터(N5)의 게이트에서 CK 논리-로우 신호로 인해 논리-하이 값으로 변경됨) 및 EN NMOS 스택(stack)(예를 들어, 트랜지스터들(N1, N2))에 의해 논리-로우 값으로 변경된다. CK 신호가 논리-하이 값인 경우, 그리고 EN 신호가 논리-로우 값으로 천이되는 경우, ECKN 신호 및 EN NMOS 스택(예를 들어, 트랜지스터들(N1, N2))은 더 이상 ELAT 신호를 논리-로우 값으로 유지시키지 않는다. 올웨이즈-온 NMOS 트랜지스터(N3)는 ECKN 신호 및 트랜지스터(N4)를 이용하여 ELAT 신호가 논리-로우 값을 유지하게 할 수 있다.
ICG 셀(200)은 래치 트랜지스터로서 복합 게이트를 사용하는 도미노식 게이트이고, 이에 따라 트랜지스터 기능들을 공유한다. ICG 셀(200)은 복합 인에이블 샘플링 멀티플렉서의 유형을 포함하고, 이는 임계 인에이블(E) 신호가 감소된 셋업 시간을 가지도록 한다. 샘플링 멀티플렉서는 CK 신호 및 ECKN 신호를 입력으로서 가지고, EN 신호를 선택 신호로서 가지는 것으로 간주될 수 있다. ICG 셀(200)은 상보적인 클럭 신호를 요구하지 않는다. 오히려, 본 발명의 실시 예는 인에이블 샘플링 멀티플렉서를 제어하는데 요구되는 클럭 신호들의 개수를 감소시킨다. 따라서, ICG 셀(200)은 클럭 핀 캡(cap) 및 클럭 스위칭 전력을 절약한다.
도 3은 본 발명의 실시 예들에 따른 저-전력 저-셋업 통합 클럭 게이팅 셀의 예시적인 파형도(300)를 보여준다. 파형도(300)는 CK 신호가 논리-하이 값으로 천이되기 전에 E 신호가 논리-하이 값으로 천이되는 예시를 보여준다.
305에 도시된 바와 같이, CK 신호가 논리-로우 값을 가지는 경우, 그리고 310에 도시된 바와 같이, EN 신호가 논리-로우 값으로 천이되는 경우, 315에 도시된 바와 같이, ELAT 신호가 논리-하이 값으로 변경된다. 320에 도시된 바와 같이, CK 신호가 논리-하이 값으로 천이되는 경우, 325에 도시된 바와 같이, ECKN 신호는 논리-로우 값으로 변경된다. 320에서 CK 신호가 논리-하이 값으로 천이되는 즉시 어떤 것도 ELAT 신호를 논리-하이 값으로 유지시키지 않더라도, ELAT 신호가 방전되기 위한 명확한 경로가 없으므로, 325에서 ECKN 신호는 논리-로우 값으로 변경될 수 있다. 325에서 ECKN 신호가 논리-로우 값으로 변경된다면, 330에 도시된 바와 같이 ELAT 신호는 논리-하이 값으로 유지된다.
도 4는 본 발명의 실시 예들에 따른 저-전력 저-셋업 통합 클럭 게이팅 셀의 다른 예시적인 파형도(400)를 보여준다. 파형도(400)는 CK 신호가 논리-하이 값으로 천이된 후 E 신호가 논리-하이 값으로 천이되는 예시를 보여준다.
405에 도시된 바와 같이, CK 신호가 논리-하이 값을 가지는 경우, 그리고 410에 도시된 바와 같이, EN 신호가 논리-로우 값으로 천이되는 경우, 415에 도시된 바와 같이, ELAT 신호가 논리-하이 값으로 변경된다. 420에 도시된 바와 같이, CK 신호가 논리-하이 값으로 천이되는 경우, 425에 도시된 바와 같이, ECKN 신호는 논리-로우 값으로 변경된다. 420에서 CK 신호가 논리-하이 값으로 천이되는 즉시 어떤 것도 ELAT 신호를 논리-하이 값으로 유지시키지 않더라도, ELAT 신호가 방전되기 위한 명확한 경로가 없으므로, 425에서 ECKN 신호는 논리-로우 값으로 변경될 수 있다. 425에서 ECKN 신호가 논리-로우 값으로 변경된다면, 430에 도시된 바와 같이 ELAT 신호는 논리-하이 값으로 유지된다.
도 5는 본 발명의 실시 예들에 따른 저-전력 통합 클럭 게이팅 셀(200)을 포함하는 컴퓨팅 시스템(500)의 예시적인 블록도이다. 저-전력 통합 클럭 게이팅 셀(200)은 본 명세서에서 설명된 바와 같이 저-전력 저-셋업 통합 클럭 게이팅 셀(200)과 동일할 수 있고, 시스템 버스(505)에 전기적으로 연결될 수 있다. 컴퓨팅 시스템(500)은 클럭(510), 랜덤 액세스 메모리(RAM) 및/또는 플래시 메모리(515), 메모리 컨트롤러(545), 사용자 인터페이스(520), 베이스밴드 칩셋과 같은 모뎀(525), 및/또는 자동화 테스트 장비(ATE)(535)를 또한 포함할 수 있고, 그 중 어느 것이나 시스템 버스(505)에 전기적으로 연결될 수 있다.
컴퓨팅 시스템(500)이 모바일 기기이면, 컴퓨팅 시스템(500)은 컴퓨팅 시스템(500)에 전원을 공급하는 배터리(540)를 더 포함할 수 있다. 도 5에 도시되지 않았으나, 컴퓨팅 시스템(500)은 애플리케이션 칩셋, 카메라 이미지 프로세서(CIS), 모바일 DRAM 등을 더 포함할 수 있다. 메모리 컨트롤러(545) 및 플래시 메모리(515)는 데이터를 저장하기 위해 불휘발성 메모리를 이용하는 솔리드 스테이트 드라이브/디스크(SSD)를 구성할 수 있다.
예시적인 실시 예들에 있어서, 컴퓨팅 시스템(500)은 컴퓨터, 휴대용 컴퓨터, 울트라 모바일 PC(UMPC), 워크스테이션, 넷-북, PDA, 웹 태블릿, 무선 전화, 모바일 폰, 스마트 폰, e-북, 휴대 멀티미디어 플레이어(PMP), 디지털 카메라, 디지털 오디오 레코더/플레이어, 디지털 사진/비디오 레코더/플레이어, 휴대용 게임 기기, 네비게이션 시스템, 블랙박스, 3-차원 텔레비전, 무선 환경에서 정보를 송수신할 수 있는 기기, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID, 또는 컴퓨팅 시스템을 구성하는 다양한 전자 장치들 중 하나로 이용될 수 있다.
위에서 설명된 방법들의 다양한 동작들은 다양한 하드웨어 및/또는 소프트웨어 구성 요소(들), 회로들, 및/또는 모듈(들)과 같은 동작들을 수행할 수 있는 임의의 적절한 방법에 의해 수행될 수 있다.
실시 예들은 저-전력 저-셋업 ICG 셀을 포함할 수 있다. 본 발명의 ICG 셀은 인에이블(E) 신호 및 테스트 인에이블(SE) 신호를 수신하고, EN 신호를 출력하도록 구성된 NOR 게이트를 포함한다. ICG 셀은 EN 신호 및 클럭(CK) 신호를 수신하고, 래치된 인에이블(ELAT) 신호를 출력하도록 구성된 복합 게이트를 포함할 수 있다. ICG 셀은 ELAT 신호 및 CK 신호를 수신하고, 반전 인에이블 클럭(ECKN) 신호를 출력하도록 구성된 NAND 게이트를 더 포함할 수 있다. ICG 셀은 NAND 게이트로부터의 ECKN 신호를 수신하고, 인에이블 클럭(ECK) 신호를 출력하도록 구성된 인버터를 더 포함할 수 있다.
복합 게이트는 NOR 게이트로부터 수신된 EN 신호에 의해 게이트되는 제1 P-형 트랜지스터(P1)를 포함할 수 있다. 복합 게이트는 제1 P-형 트랜지스터(P1)에 직렬로 연결된 제2 P-형 트랜지스터(P2), 및 ECKN 신호에 의해 게이트되는 제3 P-형 트랜지스터(P3)를 더 포함할 수 있다. 제2 트랜지스터(P2)는 CK 신호에 의해 게이트될 수 있다. 제1 트랜지스터(P1)는 노드(Z1)에 연결될 수 있다. 제3 트랜지스터(P3)는 논리-하이 전압 소스 및 노드(Z1)에 연결될 수 있다. 제2 트랜지스터(P2)는 논리-하이 전압 소스에 연결될 수 있다. 노드(Z1)는 제1 노드(Z1)로 지칭될 수 있다.
복합 게이트는 논리-로우 전압 소스 및 제2 노드(Z2)에 연결된 제1 N-형 트랜지스터(N1)를 더 포함할 수 있다. 복합 게이트는 제1 트랜지스터(N1)에 직렬로 연결된 제2 N-형 트랜지스터(N2)를 더 포함할 수 있다. 복합 게이트는 논리-하이 전압 소스에 의해 게이트되는 제3 N-형 트랜지스터(N3)를 더 포함할 수 있다. 제1 트랜지스터(N1)는 EN 신호에 의해 게이트될 수 있다. 제2 트랜지스터(N2)는 제1 노드(Z1)에 연결될 수 있다. 제3 트랜지스터(N3)는 제2 노드(Z2)에 연결될 수 있다.
제2 트랜지스터(N2)는 ECKN 신호에 의해 게이트될 수 있다. ICG 셀은 제3 트랜지스터(N3)에 직렬로 연결된 제4 N-형 트랜지스터(N4)를 더 포함할 수 있다. 제4 트랜지스터(N4)는 논리-로우 전압 소스에 연결될 수 있고, CK 신호에 의해 게이트될 수 있다.
NAND 게이트는 논리-하이 전압 소스에 연결되고, ELAT 신호에 의해 게이트되는 제4 P-형 트랜지스터(P4)를 포함할 수 있다. NAND 게이트는 논리-하이 전압 소스에 연결되고, CK 신호에 의해 게이트되는 제5 P-형 트랜지스터(P5)를 더 포함할 수 있다. NAND 게이트는 CK 신호에 의해 게이트되는 제5 N-형 트랜지스터(N5) 및 제5 트랜지스터(N5)에 직렬로 연결되고, ELAT 신호에 의해 게이트되는 제6 N-형 트랜지스터(N6)를 더 포함할 수 있다.
CK 신호가 논리-로우 값을 가지는 경우, 그리고 EN 신호가 논리-로우 값으로 천이되는 경우, 제2 트랜지스터(P2)는 ELAT 신호를 논리-하이 값으로 변경하도록 구성된다. CK 신호가 논리-하이 값으로 천이되는 경우, 제6 트랜지스터(N6)는 ECKN 신호를 논리-로우 값으로 변경하도록 구성된다.
ECKN 신호가 논리-로우 값으로 변경되는 경우, 제3 트랜지스터(P3)는 ELAT 신호를 논리-하이 값으로 유지하도록 구성된다. CK 신호가 논리-로우 값을 가지는 경우, 그리고 EN 신호가 논리-하이 값으로 변경되는 경우, 제1 트랜지스터(N1) 및 제2 트랜지스터(N2)는 ELAT 신호를 논리-로우 값으로 변경하도록 구성된다. EN 신호가 논리-로우 값으로 변경되고 CN 신호가 논리-하이 값인 경우, 제3 트랜지스터(N3)는 제4 트랜지스터(N4)를 통해 ELAT 신호를 논리-로우 값으로 유지하도록 구성된다.
ICG 셀은 E 신호 및 SE 신호를 수신하고, EN 신호를 출력하도록 구성된 NOR 게이트를 포함할 수 있다. ICG 셀은 EN 신호에 의해 게이트되고 제1 노드(Z1)에 연결된 제1 P-형 트랜지스터(P1)를 포함할 수 있다. ICG 셀은 제1 P-형 트랜지스터(P1)에 직렬로 연결된 제2 P-형 트랜지스터(P2)를 더 포함할 수 있다. ICG 셀은 반전 인에이블 클럭(ECKN) 신호에 의해 게이트되는 제3 P-형 트랜지스터(P3)를 더 포함할 수 있다. ICG 셀은 논리-로우 전압 소스 및 제2 노드(Z2)에 연결된 제1 N-형 트랜지스터(N1)를 더 포함할 수 있다. ICG 셀은 제1 트랜지스터(N1) 및 제1 노드(Z1)에 직렬로 연결된 제2 N-형 트랜지스터(N2)를 더 포함할 수 있다. ICG 셀은 제2 노드(Z2)에 연결되고, 논리-하이 전압 소스에 의해 게이트되는 제3 N-형 트랜지스터(N3)를 더 포함할 수 있다.
ICG 셀은 제3 트랜지스터(N3)에 직렬로 연결된 제4 N-형 트랜지스터(N4)를 더 포함할 수 있다. 제4 트랜지스터(N4)는 논리-로우 전압 소스에 연결될 수 있고, 클럭(CK) 신호에 의해 게이트된다. ICG 셀은 논리-하이 전압 소스에 연결되고 래치된 인에이블(ELAT) 신호에 의해 게이트되는 제4 P-형 트랜지스터(P4)를 더 포함할 수 있다. ICG 셀은 논리-하이 전압 소스에 연결되고 CK 신호에 의해 게이트되는 제5 P-형 트랜지스터(P5)를 더 포함할 수 있다. ICG 셀은 CK 신호에 의해 게이트되는 제5 N-형 트랜지스터(N5) 및 제5 트랜지스터(N5)에 직렬로 연결되고 ELAT 신호에 의해 게이트되는 제6 N-형 트랜지스터(N6)를 더 포함할 수 있다.
제2 트랜지스터(P2)는 CK 신호에 의히 게이트될 수 있다. 제3 트랜지스터(P3)는 논리-하이 전압 소스 및 제1 노드에 연결될 수 있다. 제2 트랜지스터(P2)는 논리-하이 전압 소스에 연결될 수 있다. 제1 트랜지스터(N1)는 EN 신호에 의해 게이트될 수 있다. 제2 트랜지스터(N2)는 ECKN 신호에 의해 게이트될 수 있다.
본 발명의 실시 예들과 관련하여 설명된 블록들 또는, 방법 또는 알고리즘 및 기능들의 단계들은 하드웨어, 프로세서에 의해 실행되는 소프트웨어 모듈, 또는 이 두 가지의 조합으로 직접 구현될 수 있다. 소프트웨어로 구현된다면, 기능들은 유형의 비-일시적 컴퓨터-판독 가능한 매체에 하나 이상의 명령어들 또는 코드로서 저장되거나 전송될 수 있다. 소프트웨어 모듈은 랜덤 액세스 메모리(RAM), 플래시 메모리, 읽기 전용 메모리(ROM), EPROM(Electrically Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 레지스터들, 하드 디스크, 분리성 디스크, CD ROM, 또는 기술 분야에서 알려진 저장 매체의 임의의 다른 형태에 있을 수 있다.
아래의 내용은 본 발명의 특정 실시 예들이 구현될 수 있는 적합한 장치 또는 장치들의 간략하고 일반적인 설명을 제공하기 위한 것이다. 일반적으로, 장치 또는 장치들은 프로세서들, 메모리(예를 들어, RAM, ROM, 또는 다른 상태 보존 매체), 스토리지 장치들, 비디오 인터페이스, 및 입력/출력 인터페이스 포트들이 부착된 시스템 버스를 포함한다. 장치 또는 장치들은 다른 장치들로부터 수신된 지시들, 가상 현실(VR; virtual reality) 환경과의 상호 작용, 생체 피드백, 또는 다른 입력 신호에 의한 것뿐만 아니라 키보드들, 마우스 등과 같은 종래의 입력 장치들로부터의 입력에 의해, 적어도 어느 정도는 제어될 수 있다. 본 명세서에서 사용된 바와 같이, 용어 "장치"는 단일 장치, 가상 머신, 또는 장치들과 통신으로 연결된 시스템, 가상 머신들, 또는 함께 동작하는 장치들을 포괄적으로 포함하는 것을 의미한다. 예시적인 장치들은 예를 들어, 자동차들, 기차들, 택시들 등과 같은 사적 또는 공적 운송 수단과 같은 운송 장치들뿐만 아니라, 개인용 컴퓨터들, 워크스테이션들, 서버들, 휴대용 컴퓨터들, 휴대용 장치들, 전화기들, 테블릿들 등과 같은 컴퓨팅 장치들을 포함한다.
장치 또는 장치들은 프로그램 가능하거나 프로그램 가능하지 않은 로직 장치들 또는 로직 어레이들, 응용 주문형 집적 회로들(ASICs; Application Specific Integrated Circuits), 임베디드 컴퓨터들, 스마트 카드들 등과 같은 임베디드 컨트롤러들을 포함할 수 있다. 장치 또는 장치들은 네트워크 인터페이스, 모뎀, 또는 다른 통신 연결을 통해 하나 이상의 원격 장치들에 하나 이상의 연결을 활용할 수 있다. 장치들은 인트라넷, 인터넷, 근거리 네트워크들, 광역 네트워크들 등과 같은 물리적 및/또는 논리적 네트워크를 이용하여 상호 연결될 수 있다. 통상의 기술자는 네트워크 통신이 라디오 주파수(RF), 위성, 마이크로웨이브(microwave), IEEE(Institute of Electrical and Electronics Engineers) 545.11, 블루투스(bluetooth), 광, 적외선, 케이블, 레이저 등을 포함하는 다양한 유선 및/또는 무선 근거리 또는 원거리 운반체(carrier)들 및 프로토콜(protocol)들을 활용할 수 있다는 것을 이해할 것이다.
본 발명의 실시 예들은 기능들, 절차들, 데이터 구조들, 애플리케이션 프로그램들 등을 포함하는 관련 데이터와 같이 또는 관련 데이터를 참조함으로써 설명될 수 있다. 관련 데이터는 장치에 의해 접근된 경우 장치가 작업들을 수행하거나 추상적 데이터 유형들 또는 하위 레벨 하드웨어 컨텍스트들(contexts)을 정의하게 한다. 관련 데이터는, 예를 들어, RAM, ROM 등과 같은 휘발성 및/또는 불휘발성 메모리, 또는 하드 드라이브들, 플로피 디스크들, 광학 스토리지, 테이프들, 플래시 메모리, 메모리 스틱들, 디지털 비디오 디스크들, 생물학적 스토리지 등을 포함하는 다른 스토리지 장치들 및 관련된 스토리지 미디어에 저장될 수 있다. 관련 데이터는 패킷들(packets), 직렬 테이터, 병렬 데이터, 전파된 신호들 등의 형태로 물리적 및/또는 논리적 네트워크를 포함하는 전송 환경들을 통해 전달될 수 있고, 압축되거나 암호화되어 이용될 수 있다. 관련 데이터는 분산 환경에서 이용될 수 있고, 장치 접근을 위해 로컬(local)로 및/또는 원격으로 저장될 수 있다.
설명된 실시 예들을 참조하여 본 발명의 원리들을 설명한 바와 같이, 설명된 실시 예들은 이러한 원리들로부터 벗어나지 않고 배치 및 세부 사항에 있어서 변형될 수 있고, 임의의 방식으로 결합될 수 있다. 그리고, 상술한 내용은 특정 실시 예들에 초점이 맞춰졌을 지라도, 다른 구성들이 고려될 수 있다. 특히, "본 발명의 하나의 실시 예에 따라"와 같은 표현들 또는 본 명세서에서 사용된 이와 같은 표현들이라도, 이러한 문구들은 일반적으로 가능한 실시 예를 참조하기 위한 의미이고, 본 발명을 특정 실시 예의 구성으로 한정하려는 것은 아니다. 본 명세서에서 사용된 바와 같이, 이러한 용어들은 다른 실시 예들로 결합할 수 있는 동일한 또는 다른 실시 예들을 참조할 수 있다.
본 발명의 실시 예들은 하나 이상의 프로세서들에 의해 실행될 수 있는 명령어들을 포함하는 비-일시적인 장치 판독 가능한 기록 매체를 포함할 수 있다. 명령어들은 본 명세서에서 설명된 대로 본 발명의 요소들을 수행하는 명령들을 포함한다.
앞에서 설명한 실시 예들은 본 발명을 제한하는 것으로 해석되지 않는다. 비록 몇몇 실시 예들이 설명되었지만, 통상의 기술자들은 본 발명의 새로운 개시들 및 이점들로부터 벗어나지 않는 실시 예들에 대해 다양한 변형을 쉽게 할 수 있을 것이다. 이에 따라, 이러한 변형들은 청구항들에서 정의된 바와 같이 본 발명의 권리 범위 내에 포함된 것으로 의도된다.

Claims (20)

  1. 인에이블(E) 신호 및 테스트 인에이블(SE) 신호를 수신하고, EN 신호를 출력하도록 구성된 NOR 게이트;
    상기 EN 신호, 클럭(CK) 신호 및 반전 인에이블 클럭(ECKN) 신호를 수신하고, 래치된 인에이블(ELAT) 신호를 출력하도록 구성된 복합 게이트;
    상기 ELAT 신호 및 상기 CK 신호를 수신하고, 상기 ECKN 신호를 출력하도록 구성된 NAND 게이트; 및
    상기 NAND 게이트로부터의 상기 ECKN 신호를 수신하고, 인에이블 클럭(ECK) 신호를 출력하도록 구성된 인버터를 포함하되,
    상기 복합 게이트는:
    상기 NOR 게이트로부터 수신된 상기 EN 신호에 의해 게이트되는 제1 P-형 트랜지스터(P1);
    상기 제1 P-형 트랜지스터(P1)에 직렬로 연결된 제2 P-형 트랜지스터(P2); 및
    상기 ECKN 신호에 의해 게이트되는 제3 P-형 트랜지스터(P3)를 포함하고,
    상기 제2 P-형 트랜지스터(P2)는 상기 CK 신호에 의해 게이트되고,
    상기 제1 P-형 트랜지스터(P1)는 제1 노드에 연결되고,
    상기 제3 P-형 트랜지스터(P3)는 논리-하이 전압 소스 및 상기 제1 노드에 연결되고,
    상기 복합 게이트는:
    논리-로우 전압 소스 및 제2 노드에 연결된 제1 N-형 트랜지스터(N1);
    상기 제1 N-형 트랜지스터(N1)에 직렬로 연결된 제2 N-형 트랜지스터(N2); 및
    상기 논리-하이 전압 소스에 의해 게이트되는 제3 N-형 트랜지스터(N3)를 더 포함하고,
    상기 제1 N-형 트랜지스터(N1)는 상기 EN 신호에 의해 게이트되고,
    상기 제2 N-형 트랜지스터(N2)는 상기 제1 노드에 연결되고,
    상기 제3 N-형 트랜지스터(N3)는 상기 제2 노드에 연결되는 저-전력 저-셋업 통합 클럭 게이팅 셀.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제2 P-형 트랜지스터(P2)는 상기 논리-하이 전압 소스에 연결되는 저-전력 저-셋업 통합 클럭 게이팅 셀.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 제2 N-형 트랜지스터(N2)는 상기 ECKN 신호에 의해 게이트되는 저-전력 저-셋업 통합 클럭 게이팅 셀.
  6. 제 1 항에 있어서,
    상기 제3 N-형 트랜지스터(N3)에 직렬로 연결된 제4 N-형 트랜지스터(N4)를 더 포함하는 저-전력 저-셋업 통합 클럭 게이팅 셀.
  7. 제 6 항에 있어서,
    상기 제4 N-형 트랜지스터(N4)는 상기 논리-로우 전압 소스에 연결되고, 상기 CK 신호에 의해 게이트되는 저-전력 저-셋업 통합 클럭 게이팅 셀.
  8. 제 1 항에 있어서,
    상기 NAND 게이트는:
    상기 논리-하이 전압 소스에 연결되고, 상기 ELAT 신호에 의해 게이트되는 제4 P-형 트랜지스터(P4); 및
    상기 논리-하이 전압 소스에 연결되고, 상기 CK 신호에 의해 게이트되는 제5 P-형 트랜지스터(P5)를 포함하는 저-전력 저-셋업 통합 클럭 게이팅 셀.
  9. 제 1 항에 있어서,
    상기 NAND 게이트는:
    상기 논리-하이 전압 소스에 연결되고, 상기 ELAT 신호에 의해 게이트되는 제4 P-형 트랜지스터(P4);
    상기 논리-하이 전압 소스에 연결되고, 상기 CK 신호에 의해 게이트되는 제5 P-형 트랜지스터(P5);
    상기 CK 신호에 의해 게이트되는 제5 N-형 트랜지스터(N5); 및
    상기 제5 N-형 트랜지스터(N5)에 직렬로 연결되고, 상기 ELAT 신호에 의해 게이트되는 제6 N-형 트랜지스터(N6)를 포함하는 저-전력 저-셋업 통합 클럭 게이팅 셀.
  10. 제 9 항에 있어서,
    상기 CK 신호가 상기 논리-로우 값을 가지고, 상기 EN 신호가 상기 논리-로우 값으로 천이되는 경우, 상기 제2 P-형 트랜지스터(P2)는 상기 ELAT 신호를 상기 논리-하이 값으로 변경하도록 구성되고,
    상기 CK 신호가 상기 논리-하이 값으로 천이되는 경우, 상기 제6 N-형 트랜지스터(N6)는 상기 ECKN 신호를 상기 논리-로우 값으로 변경하도록 구성되는 저-전력 저-셋업 통합 클럭 게이팅 셀.
  11. 제 10 항에 있어서,
    상기 ECKN 신호가 상기 논리-로우 값으로 변경되는 경우, 상기 제3 P-형 트랜지스터(P3)는 상기 ELAT 신호를 상기 논리-하이 값으로 유지하도록 구성되는 저-전력 저-셋업 통합 클럭 게이팅 셀.
  12. 제 9 항에 있어서,
    상기 CK 신호가 상기 논리-로우 값을 가지고, 상기 EN 신호가 상기 논리-하이 값으로 천이되는 경우, 상기 제1 N-형 트랜지스터(N1) 및 상기 제2 N-형 트랜지스터(N2)는 상기 ELAT 신호를 상기 논리-로우 값으로 변경하도록 구성되는 저-전력 저-셋업 통합 클럭 게이팅 셀.
  13. 제 9 항에 있어서,
    상기 EN 신호가 상기 논리-로우 값으로 천이되고 상기 CK 신호가 상기 논리-하이 값인 경우, 상기 제3 N-형 트랜지스터(N3)는 제4 N-형 트랜지스터(N4)를 통해 상기 ELAT 신호를 상기 논리-로우 값으로 유지하도록 구성되는 저-전력 저-셋업 통합 클럭 게이팅 셀.
  14. 인에이블(E) 신호 및 테스트 인에이블(SE) 신호를 수신하고, EN 신호를 출력하도록 구성된 NOR 게이트;
    상기 EN 신호에 의해 게이트되고, 제1 노드에 연결된 제1 P-형 트랜지스터(P1);
    상기 제1 P-형 트랜지스터(P1)에 직렬로 연결된 제2 P-형 트랜지스터(P2);
    반전 인에이블 클럭(ECKN) 신호에 의해 게이트되는 제3 P-형 트랜지스터(P3);
    논리-로우 전압 소스 및 제2 노드에 연결되는 제1 N-형 트랜지스터(N1);
    상기 제1 N-형 트랜지스터(N1)에 직렬로 연결되고, 상기 제1 노드에 연결되는 제2 N-형 트랜지스터(N2); 및
    상기 제2 노드에 연결되고, 논리-하이 전압 소스에 의해 게이트되는 제3 N-형 트랜지스터(N3)를 포함하는 저-전력 저-셋업 통합 클럭 게이팅 셀.
  15. 제 14 항에 있어서,
    상기 제3 N-형 트랜지스터(N3)에 직렬로 연결되는 제4 N-형 트랜지스터(N4)를 더 포함하는 저-전력 저-셋업 통합 클럭 게이팅 셀.
  16. 제 15 항에 있어서,
    상기 제4 N-형 트랜지스터(N4)는 상기 논리-로우 전압 소스에 연결되고, 클럭(CK) 신호에 의해 게이트되는 저-전력 저-셋업 통합 클럭 게이팅 셀.
  17. 제 16 항에 있어서,
    상기 논리-하이 전압 소스에 연결되고, 래치된 인에이블(ELAT) 신호에 의해 게이트되는 제4 P-형 트랜지스터(P4);
    상기 논리-하이 전압 소스에 연결되고, 상기 CK 신호에 의해 게이트되는 제5 P-형 트랜지스터(P5);
    상기 CK 신호에 의해 게이트되는 제5 N-형 트랜지스터(N5); 및
    상기 제5 N-형 트랜지스터(N5)에 직렬로 연결되고, 상기 ELAT 신호에 의해 게이트되는 제6 N-형 트랜지스터(N6)를 더 포함하는 저-전력 저-셋업 통합 클럭 게이팅 셀.
  18. 제 16 항에 있어서,
    상기 제2 P-형 트랜지스터(P2)는 상기 CK 신호에 의해 게이트되고,
    상기 제3 P-형 트랜지스터(P3)는 상기 논리-하이 전압 소스 및 상기 제1 노드에 연결되고,
    상기 제2 P-형 트랜지스터(P2)는 상기 논리-하이 전압 소스에 연결되고,
    상기 제1 N-형 트랜지스터(N1)는 상기 EN 신호에 의해 게이트되고,
    상기 제2 N-형 트랜지스터(N2)는 상기 ECKN 신호에 의해 게이트되는 저-전력 저-셋업 통합 클럭 게이팅 셀.
  19. 제 17 항에 있어서,
    상기 CK 신호가 상기 논리-로우 값을 가지고, 상기 EN 신호가 상기 논리-로우 값으로 천이되는 경우, 상기 제2 P-형 트랜지스터(P2)는 상기 ELAT 신호를 상기 논리-하이 값으로 변경하도록 구성되고,
    상기 CK 신호가 상기 논리-하이 값으로 천이되는 경우, 상기 제6 N-형 트랜지스터(N6)는 상기 ECKN 신호를 상기 논리-로우 값으로 변경하도록 구성되고,
    상기 ECKN 신호가 상기 논리-로우 값으로 변경되는 경우, 상기 제3 P-형 트랜지스터(P3)는 상기 ELAT 신호를 상기 논리-하이 값으로 유지하도록 구성되는 저-전력 저-셋업 통합 클럭 게이팅 셀.
  20. 제 19 항에 있어서,
    상기 CK 신호가 상기 논리-로우 값을 가지고, 상기 EN 신호가 상기 논리-하이 값으로 천이되는 경우, 상기 제1 N-형 트랜지스터(N1) 및 상기 제2 N-형 트랜지스터(N2)는 상기 ELAT 신호를 상기 논리-로우 값으로 변경하도록 구성되고,
    상기 EN 신호가 상기 논리-로우 값으로 천이되고 상기 CK 신호가 상기 논리-하이 값인 경우, 상기 제3 N-형 트랜지스터(N3)는 상기 제4 N-형 트랜지스터(N4)를 통해 상기 ELAT 신호를 상기 논리-로우 값으로 유지하도록 구성되는 저-전력 저-셋업 통합 클럭 게이팅 셀.
KR1020190145574A 2018-12-20 2019-11-14 도미노 인에이블 선택을 구비한 저 전력 통합 클럭 게이팅 셀 KR102512835B1 (ko)

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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210057875A (ko) * 2019-11-12 2021-05-24 삼성전자주식회사 집적 클럭 게이팅 회로
US11190186B2 (en) * 2020-04-08 2021-11-30 Samsung Electronics Co., Ltd. Clock gating cell with low power and integrated circuit including the same
US11658656B2 (en) 2020-11-26 2023-05-23 Samsung Electronics Co., Ltd. Low power clock gating cell and an integrated circuit including the same

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5892373A (en) * 1997-01-29 1999-04-06 Advanced Micro Devices, Inc. Distributed gated clock driver
US6529044B2 (en) * 2001-07-31 2003-03-04 Compaq Information Technologies Group, L.P. Conditional clock gate that reduces data dependent loading on a clock network
JP3842691B2 (ja) * 2002-05-13 2006-11-08 株式会社東芝 半導体集積回路
JP4950458B2 (ja) * 2005-08-19 2012-06-13 株式会社東芝 半導体集積回路装置
US7639057B1 (en) * 2006-12-07 2009-12-29 Marvell International Ltd. Clock gater system
US8030982B2 (en) 2008-10-30 2011-10-04 Qualcomm Incorporated Systems and methods using improved clock gating cells
US7808279B2 (en) 2008-11-03 2010-10-05 Freescale Semiconductor, Inc. Low power, self-gated, pulse triggered clock gating cell
KR101252698B1 (ko) * 2009-04-29 2013-04-09 퀄컴 인코포레이티드 클록 게이팅 시스템 및 방법
GB2486003B (en) 2010-12-01 2016-09-14 Advanced Risc Mach Ltd Intergrated circuit, clock gating circuit, and method
JP5779376B2 (ja) 2011-03-29 2015-09-16 Ｊｘ日鉱日石エネルギー株式会社 潤滑油組成物
US8643411B1 (en) 2012-10-31 2014-02-04 Freescale Semiconductor, Inc. System for generating gated clock signals
US9362910B2 (en) * 2012-12-28 2016-06-07 Texas Instruments Incorporated Low clock-power integrated clock gating cell
US9246489B1 (en) * 2014-09-29 2016-01-26 Texas Instruments Incorporated Integrated clock gating cell using a low area and a low power latch
US9577635B2 (en) * 2015-01-15 2017-02-21 Qualcomm Incorporated Clock-gating cell with low area, low power, and low setup time
US10230373B2 (en) 2015-04-27 2019-03-12 Samsung Electronics Co., Ltd. Clock gating circuit
KR102441781B1 (ko) * 2015-04-27 2022-09-08 삼성전자주식회사 반도체 회로
US9564897B1 (en) * 2015-10-06 2017-02-07 Samsung Electronics Co., Ltd Apparatus for low power high speed integrated clock gating cell
US9887698B2 (en) 2015-12-14 2018-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Internal clock gated cell
US9768756B2 (en) * 2016-01-08 2017-09-19 Samsung Electronics Co., Ltd. Low power integrated clock gating cell with internal control signal
US20180167058A1 (en) 2016-12-08 2018-06-14 Qualcomm Incorporated Clock gating cell for low setup time for high frequency designs

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