CN111355482A - 低功率低建立时间的集成时钟门控单元 - Google Patents

低功率低建立时间的集成时钟门控单元 Download PDF

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CN111355482A CN201911134475.9A CN201911134475A CN111355482A CN 111355482 A CN111355482 A CN 111355482A CN 201911134475 A CN201911134475 A CN 201911134475A CN 111355482 A CN111355482 A CN 111355482A
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Abstract

公开了一种低功率低建立时间的集成时钟门控(ICG)单元。公开的ICG单元包括：NOR门，被配置为接收使能(E)信号和测试使能(SE)信号，并且输出EN信号。ICG单元可包括：复合门，被配置为接收EN信号和时钟(CK)信号，并且输出锁存使能(ELAT)信号。ICG单元还可包括：NAND门，被配置为接收ELAT信号和CK信号，并且输出反相使能时钟(ECKN)信号。ICG单元还可包括：反相器，被配置为从NAND门接收ECKN信号，并且输出使能时钟(ECK)信号。

Description

低功率低建立时间的集成时钟门控单元
本申请要求于2018年12月20日提交的第62/783,171号美国申请和于2019年3月13日提交的第16/352,816号美国申请的权益，所述美国申请的内容通过引用全部合并于此。
技术领域
本公开涉及集成电路，更具体地，涉及具有复合的使能选择的改进的低功率低建立时间的集成时钟门控单元。
背景技术
现今的计算机器由数百万的晶体管、逻辑门、存储器单元、处理器核等组成。随着从相对固定位置的个人计算机向多功能移动个人计算装置的大规模过渡，针对更有效计算的需求变得严重。虽然电池技术多年来在一定程度上被改进，但是针对移动装置的用户仍然留有挑战和痛点。传统的集成时钟门控单元(ICG)通常使用时钟信号来控制锁存器，这消耗大量的时钟切换功率。需要的是更有效的门控单元技术。
发明内容
发明的方面包括一种低功率低建立时间的集成时钟门控(ICG)单元。公开的ICG单元包括：NOR门，被配置为接收使能(E)信号和测试使能(SE)信号，并且输出EN信号。ICG单元可包括：复合门，被配置为接收EN信号和时钟(CK)信号，并且输出锁存使能(ELAT)信号。ICG单元还可包括：NAND门，被配置为接收ELAT信号和CK信号，并且输出反相使能时钟(ECKN)信号。ICG单元还可包括：反相器，被配置为从NAND门接收ECKN信号，并且输出使能时钟(ECK)信号。
实施例包括低功率低建立时间的ICG单元，所述低功率低建立时间的ICG单元可包括：NOR门，被配置为接收使能(E)信号和测试使能(SE)信号，并且输出EN信号。ICG单元还可包括：由EN信号进行门控并且连接到第一节点的第一P型晶体管P1。ICG单元还可包括：由CK信号门控的串联连接到第一P型晶体管P1的第二P型晶体管P2；由反相使能时钟(ECKN)信号门控的第三P型晶体管P3；以及由EN信号门控的连接到逻辑低电压源并连接到第二节点的第一N型晶体管N1。ICG单元还可包括：由ECKN信号门控的串联连接到第一N型晶体管N1并且连接到第一节点的第二N型晶体管N2；以及连接到第二节点并由逻辑高电压源门控的第三N型晶体管N3。
通过在图形处理单元(GPU)中或在ARM处理器核内实现某些发明特征，可最好地实现它们。其他类型的处理器或专用集成电路(ASIC)可实现在此公开的发明原理。发明构思可在各种移动装置(诸如，智能电话、平板、笔记本计算机等)的处理器和/或存储器模块内实现，或者在各种固定装置(诸如，台式计算机、路由器等)中实现。
附图说明
从下面的参照附图作出的具体实施方式，本发明原理的前述的以及附加的特征和优点将变得更容易清楚，其中：
图1示出根据在此公开的实施例的包括低功率低建立时间的集成时钟门控单元的微处理器的示例框图。
图2示出根据在此公开的实施例的低功率低建立时间的集成时钟门控单元的另一示例电路图。
图3示出根据在此公开的实施例的低功率低建立时间的集成时钟门控单元的示例波形图。
图4示出根据在此公开的实施例的低功率低建立时间的集成时钟门控单元的另一示例波形图。
图5是根据在此公开的实施例的包括低功率低建立时间的集成时钟门控单元的计算系统的示例框图。
具体实施方式
现在将详细参照发明构思的实施例，发明构思的实施例的示例在附图中示出。在下面的具体实施方式中，阐述了许多具体细节以能够彻底理解发明构思。然而，应理解，本领域具有普通技术的人员可在没有这些具体细节的情况下实践发明构思。在其它实例中，未详细描述公知的方法、过程、组件、电路和网络，以免不必要地模糊实施例的方面。
将理解，尽管可在此使用术语第一、第二等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件与另一元件区分开。例如，在不脱离发明构思的范围的情况下，第一门控单元可被称为第二门控单元，类似地，第二门控单元可被称为第一门控单元。
在此在发明构思的描述中所使用的术语仅用于描述特定实施例的目的，而不意图限制发明构思。如在发明构思和所附权利要求的描述中使用的，除非上下文另有明确指示，否则单数形式也意图包括复数形式。还将理解，如在此使用的术语“和/或”指示并包括相关所列项目的一个或多个的任何和所有可能的组合。还将理解，当在这个说明书中使用时，术语“包括”和/或“包含”指定存在陈述的特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。附图的组件和特征不一定按比例绘制。
本公开的实施例包括集成时钟门控(ICG)单元，其中，锁存控制信号被内部控制信号代替，这导致频繁的切换活动较少并且节省低使能关断时钟功率。这些内部控制信号通过使用锁存状态、使能输入以及时钟信号生成。当当前使能状态为高或者先前使能状态为高而时钟信号为低时，锁存器读取输入。当先前使能状态为零并且当前使能信号为零而时钟信号为低时，控制信号禁用内部时钟切换。当时钟门控单元禁用时，这节省时钟切换活动功率。控制信号生成逻辑电路被建立并且与传统的与非(NAND)门共享。这种方法通过复合的使能选择逻辑来降低时钟切换功率并且改善使能建立时间。
当前公开的ICG单元的实施例包括：当先前使能状态为高或者当前使能输入信号为高时使锁存器“透明(transparent)”的控制逻辑。仅当先前使能状态为低并且当前使能信号也为低时，锁存器不“透明”。新的控制逻辑仅关注：第一状态为低并且第二状态为低。换言之，当前公开的ICG单元关注于当使能关闭时节省时钟门控单元的内部时钟切换功率。
传统的标准单元使用逻辑门(通常为NAND门)将时钟门控使能状态(ELAT)信号与时钟(CK)信号组合，以生成反相输出(ECKN)信号。根据在此公开的实施例，不使锁存器控制逻辑门分离，它被建立并且与这NAND门共享。当前公开的ICG单元的控制逻辑产生锁存控制信号和ECKN信号。共享门节省面积并且减少时钟信号连接到的晶体管的数量。
当前公开的实施例的优点包括：i)当时钟门控单元被禁用时节省大量功率；以及ii)通过之后锁存使能的复合的使能选择逻辑来改善使能信号的建立时间。
图1示出根据在此公开的实施例的包括低功率低建立时间的集成时钟门控(ICG)单元200的微处理器100的示例框图。微处理器100可以是任何合适的微处理器，诸如ARM处理器、RISC处理器、x86处理器等。在一些实施例中，微处理器100是ASIC。ICG单元200在以下详细描述。
图2示出根据在此公开的实施例的低功率低建立时间的集成时钟门控单元的另一示例电路图。ICG单元200通过仅在时钟(CK)信号被使能时才使时钟(CK)信号通过来降低时钟功率。ICG单元200可包括或非(NOR)门205，NOR门205被配置为接收使能(E)信号和测试使能(SE)信号，并且输出门控使能(EN)信号。ICG单元200还可包括复合门(complex gate)210，复合门210被配置为接收EN信号、反相使能时钟(ECKN)信号和时钟(CK)信号，并且输出锁存使能(ELAT)信号。ICG单元200还可包括NAND门215，NAND门215被配置为接收ELAT信号和CK信号，并且输出反相使能时钟(ECKN)信号。ICG单元200还可包括反相器220，反相器220被配置为接收ECKN信号，并且输出使能时钟(ECK)信号。
复合门210可包括由从NOR门205接收的EN信号门控的第一P型晶体管P1。晶体管P1可串联连接到由CK信号门控的第二P型晶体管P2。晶体管P2可连接到逻辑高电压源。晶体管P1可连接到第一节点Z1。复合门210还可包括由ECKN信号门控的第三P型晶体管P3。晶体管P3可连接到逻辑高电压源并连接到节点Z1。复合门210还可包括连接到逻辑低电压源并连接到第二节点Z2的第一N型晶体管N1。晶体管N1可由EN信号进行门控。复合门210还可包括串联连接到晶体管N1的第二N型晶体管N2。晶体管N2可连接到节点Z1和Z2，并且可由ECKN信号进行门控。复合门210还可包括由逻辑高电压源VDD门控的始终导通的第三N型晶体管N3。晶体管N3可连接到节点Z2。
ICG单元200还可包括第四N型晶体管N4。晶体管N4可串联连接到复合门210的晶体管N3。晶体管N4可由CK信号进行门控。晶体管N4可连接到逻辑低电压源。
NAND门215可包括由ELAT信号门控的第四P型晶体管P4。晶体管P4可连接到逻辑高电压源。NAND门215还可包括由CK信号门控的第五P型晶体管P5。晶体管P5可连接到逻辑高电压源。NAND门215还可包括由CK信号门控的第五N型晶体管N5。NAND门215还可包括串联连接到晶体管N5并且由ELAT信号门控的第六N型晶体管N6。反相器220可连接到NAND门215。
当CK信号具有逻辑低值时，并且当EN信号转换到逻辑低值时，则EN信号和晶体管P2将ELAT信号拉到逻辑高值。当CK信号转换到逻辑高值时，ELAT信号和晶体管N6将ECKN信号拉到逻辑低值。尽管CK信号一转换到逻辑高值就没有什么将ELAT信号保持为逻辑高值，但是没有用于ELAT信号放电的清晰路径，因此，ECKN信号可被拉到逻辑低值。一旦ECKN信号被拉到逻辑低值，晶体管P3就将ELAT信号保持在逻辑高值。当CK信号具有逻辑低值时，并且当EN信号转换到逻辑高值时，ELAT信号被ECKN信号(由于晶体管N5的栅极处的CK逻辑低信号而被拉到逻辑高值)和被EN NMOS堆叠(stack)(例如，晶体管N1和N2)拉到逻辑低值。当在CK信号处于逻辑高值时EN信号转换到逻辑低值时，ECKN信号和EN NMOS堆叠(例如，晶体管N1和N2)不再能将ELAT信号保持在逻辑低值。始终导通的NMOS晶体管N3通过ECKN信号和晶体管N4帮助将ELAT信号保持在逻辑低值。
ICG单元200是使用复合门作为锁存晶体管的多米诺(domino)型门，从而共享晶体管功能。ICG单元200包括一种复合使能采样复用器，其允许临界使能(E)信号具有减少的建立时间。采样复用器可被认为以CK信号和ECKN信号作为输入，并且以EN信号作为选择信号。ICG单元200不需要互补时钟信号。相反，公开的实施例减少了控制使能采样复用器需要的时钟信号的数量。因此，节省了时钟引脚帽(pin cap)和时钟转换功率。
图3示出根据在此公开的实施例的低功率低建立时间的集成时钟门控单元的示例波形图300。波形图300示出在CK信号转换到逻辑高值之前E信号转换到逻辑高值的示例。
当CK信号具有如在305所示的逻辑低值时，并且当EN信号转换到如在310所示的逻辑低值时，则ELAT信号被拉到如在315所示的逻辑高值。当CK信号转换到如在320所示的逻辑高值时，ECKN信号被拉到如在325所示的逻辑低值。尽管CK信号一转换到如在320所示的逻辑高值，就没有什么将ELAT信号保持为逻辑高值，但是没有用于ELAT信号放电的清晰路径，因此，ECKN信号能够被拉到如在325所示的逻辑低值。一旦ECKN信号被拉到如在325所示的逻辑低值，则ELAT信号被保持在如在330所示的逻辑高值。
图4示出根据在此公开的实施例的低功率低建立时间的集成时钟门控单元的另一示例波形图400。波形图400示出在CK信号转换到逻辑高值之后E信号转换到逻辑高值的示例。
当CK信号具有如在405所示的逻辑高值时，并且当EN信号转换到如在410所示的逻辑低值时，则ELAT信号被拉到如在415所示的逻辑高值。当CK信号转换到如在420所示的逻辑高值时，ECKN信号被拉到如在425所示的逻辑低值。尽管CK信号一转换到如在420所示的逻辑高值，就没有什么将ELAT信号保持为逻辑高值，但是没有用于ELAT信号放电的清晰路径，因此，ECKN信号能够被拉到如在425所示的逻辑低值。一旦ECKN信号被拉到如在425所示的逻辑低值，则ELAT信号被保持在如在430所示的逻辑高值。
图5是根据在此公开的实施例的包括低功率的集成时钟门控单元200的计算系统500的示例框图。低功率的集成时钟门控单元200可与在此描述的低功率低建立时间的集成时钟门控单元200相同，并且可电连接到系统总线505。计算系统500还可包括：时钟510、随机存取存储器(RAM)和/或闪存515、存储器控制器545、用户接口520、调制解调器525(诸如，基带芯片组)和/或自动测试设备(ATE)535，它们中的任何一个或全部可电连接到系统总线505。
如果计算系统500是移动装置，则它还可包括为计算系统500供电的电池540。尽管未在图5中示出，但是计算系统500还可包括应用芯片组、相机图像处理器(CIS)、移动DRAM等。存储器控制器545和闪存515可构成使用非易失性存储器来存储数据的固态驱动器/盘(SSD)。
在示例实施例中，计算系统500可被用作计算机、便携式计算机、超移动PC(UMPC)、工作站、上网本、PDA、网络平板、无线电话、移动电话、智能电话、电子书、PMP(便携式多媒体播放器)、数码相机、数字音频记录器/播放器、数字图像/视频记录器/播放器、便携式游戏机、导航系统、黑匣子、三维电视、能够在无线环境发送和接收信息的装置、构成家庭网络的各种电子装置之一、构成计算网络的各种电子装置之一、构成远程信息处理网络的各种电子装置之一、RFID或构成计算系统的各种电子装置之一。
以上描述的方法的各种操作可通过能够执行所述操作的任何合适的手段(诸如，各种硬件和/或软件组件、电路和/或模块)来执行。
实施例可包括低功率低建立时间的ICG单元。公开的ICG单元包括NOR门，NOR门被配置为接收使能(E)信号和测试使能(SE)信号，并且输出EN信号。ICG单元可包括复合门，复合门被配置为接收EN信号和时钟(CK)信号，并且输出锁存使能(ELAT)信号。ICG单元还可包括NAND门，NAND门被配置为接收ELAT信号和CK信号，并且输出反相使能时钟(ECKN)信号。ICG单元还可包括反相器，反相器被配置为从NAND门接收ECKN信号，并且输出使能时钟(ECK)信号。
复合门可包括由从NOR门接收的EN信号门控的第一P型晶体管P1。复合门还可包括串联连接到第一P型晶体管P1的第二P型晶体管P2，以及由ECKN信号门控的第三P型晶体管P3。第二晶体管P2可由CK信号进行门控。第一晶体管P1可连接到第一节点Z1。第三晶体管P3可连接到逻辑高电压源并连接到节点Z1。第二晶体管P2可连接到逻辑高电压源。节点Z1可被称为第一节点Z1。
复合门还可包括连接到逻辑低电压源并连接到第二节点Z2的第一N型晶体管N1。复合门还可包括串联连接到第一晶体管N1的第二N型晶体管N2。复合门还可包括由逻辑高电压源门控的第三N型晶体管N3。第一晶体管N1可由EN信号进行门控。第二晶体管N2可连接到第一节点Z1。第三晶体管N3可连接到第二节点Z2。
第二晶体管N2可由ECKN信号进行门控。ICG单元还可包括串联连接到第三晶体管N3的第四N型晶体管N4。第四晶体管N4可连接到逻辑低电压源，并且可由CK信号进行门控。
NAND门可包括连接到逻辑高电压源并且由ELAT信号门控的第四P型晶体管P4。NAND门还可包括连接到逻辑高电压源并且由CK信号门控的第五P型晶体管P5。NAND门还可包括由CK信号门控的第五N型晶体管N5，以及串联连接到第五晶体管N5并且由ELAT信号门控的第六N型晶体管N6。
当CK信号具有逻辑低值时，并且当EN信号转换到逻辑低值时，则第二晶体管P2被配置为将ELAT信号拉到逻辑高值。当CK信号转换到逻辑高值时，则第六晶体管N6被配置为将ECKN信号拉到逻辑低值。
当ECKN信号被拉到逻辑低值时，则第三晶体管P3被配置为将ELAT信号保持在逻辑高值。当CK信号具有逻辑低值，并且当EN信号转换到逻辑高值时，则第一晶体管N1和第二晶体管N2被配置为将ELAT信号拉到逻辑低值。当在CK信号处于逻辑高值时EN信号转换到逻辑低值时，则第三晶体管N3被配置为通过第四晶体管N4将ELAT信号保持在逻辑低值。
ICG单元可包括NOR门，NOR门被配置为接收E信号和SE信号，并且输出EN信号。ICG单元可包括第一P型晶体管P1，第一P型晶体管P1由EN信号进行门控，并且连接到第一节点Z1。ICG单元还可包括串联连接到第一P型晶体管P1的第二P型晶体管P2。ICG单元还可包括由反相使能时钟(ECKN)信号进行门控的第三P型晶体管P3。ICG单元还可包括连接到逻辑低电压源并连接到第二节点Z2的第一N型晶体管N1。ICG单元还可包括串联连接到第一晶体管N1并连接到第一节点Z1的第二N型晶体管N2。ICG单元还可包括连接到第二节点Z2并且由逻辑高电压源门控的第三N型晶体管N3。
ICG单元还可包括串联连接到第三晶体管N3的第四N型晶体管N4。第四晶体管N4可连接到逻辑低电压源，并且由时钟(CK)信号进行门控。ICG单元还可包括第四P型晶体管P4，第四P型晶体管P4连接到逻辑高电压源，并且由锁存使能(ELAT)信号进行门控。ICG单元还可包括连接到逻辑高电压源并且由CK信号门控的第五P型晶体管P5。ICG单元还可包括由CK信号门控的第五N型晶体管N5，以及串联连接到第五晶体管N5并且由ELAT信号门控的第六N型晶体管N6。
第二晶体管P2可由CK信号进行门控。第三晶体管P3可连接到逻辑高电压源并连接到第一节点。第二晶体管P2可连接到逻辑高电压源。第一晶体管N1可由EN信号进行门控。第二晶体管N2可由ECKN信号进行门控。
结合在此公开的实施例描述的方法或算法和功能的块或步骤可直接以硬件、以由处理器执行的软件模块或以二者的组合来实现。如果以软件实现，则功能可作为一个或多个指令或代码存储在有形的、非暂时性的计算机可读介质上，或者作为一个或多个指令或代码在有形的、非暂时性计算机可读介质上传输。软件模块可驻留在随机存取存储器(RAM)、闪存、只读存储器(ROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、寄存器、硬盘、可移动盘、CD ROM或本领域已知的任何其它形式的存储介质中。
下面的讨论意图提供其中可实现发明构思的某些方面的一个或多个合适的机器的简要、一般描述。通常，一个或多个机器包括系统总线，处理器、存储器(例如，RAM、ROM或其它状态保存介质)、存储装置、视频接口和输入/输出接口端口连接到系统总线。一个或多个机器可至少部分地通过来自传统输入装置(诸如，键盘、鼠标等)的输入以及通过从另外的机器接收的指令、与虚拟现实(VR)环境的交互、生物特征反馈或其它输入信号来控制。如在此使用的，术语“机器”意图广义地包括单个机器、虚拟机、或者具有通信连接的机器、虚拟机或一起操作的装置的系统。示例性机器包括计算装置(诸如，个人计算机、工作站、服务器、便携式计算机、手持装置、电话、平板电脑等)以及运输装置(诸如，私人或公共交通工具(例如，汽车、火车、出租车等))。
一个或多个机器可包括嵌入式控制器(诸如，可编程或不可编程逻辑装置或阵列、专用集成电路(ASIC)、嵌入式计算机、智能卡等)。一个或多个机器可诸如通过网络接口、调制解调器或其它通信连接利用到一个或多个远程机器的一个或多个连接。机器可通过物理和/或逻辑网络(诸如，内联网、因特网、局域网、广域网等)互连。本领域技术人员将理解，网络通信可利用各种有线和/或无线短程或远程载波和协议(包括射频(RF)、卫星、微波、电气和电子工程师学会(IEEE)545.11、蓝牙、光学、红外、线缆、激光等)。
本发明构思的实施例可通过参照或结合包括函数、过程、数据结构、应用程序等的相关联的数据来描述，当相关联的数据由机器访问时导致机器执行任务或定义抽象数据类型或低级别硬件上下文。例如，相关联的数据可存储在易失性存储器和/或非易失性存储器(例如，RAM、ROM等)中，或者存储在其它存储装置及其相关联的存储介质(包括硬盘驱动器、软盘、光存储装置、磁带、闪存、存储棒、数字视频盘、生物存储装置等)中。相关联的数据可以以包、串行数据、并行数据、传播信号等的形式在包括物理和/或逻辑网络的传输环境上传输，并且可以以压缩或加密的格式使用。相关联的数据可在分布式环境中使用，并且本地和/或远程地被存储以用于机器访问。
已参照示出的实施例描述和示出了发明构思的原理，将认识到，在不脱离这样的原理的情况下，示出的实施例可在布置和细节上被修改，并且可以以任何期望的方式组合。并且，尽管前述的讨论集中于特定实施例，但是也可考虑其它配置。具体地讲，即使在此使用诸如“根据发明构思的实施例”等的表达，这些短语也意味着总体地指代实施例可能性，并且不意图将发明构思限制到特定实施例配置。如在此使用的，这些术语可指代可组合到其它实施例中的相同或不同实施例。
发明构思的实施例可包括非暂时性机器可读介质，非暂时性机器可读介质包括可由一个或多个处理器执行的指令，所述指令包括用于执行在此描述的发明构思的元素的指令。
前述的说明性实施例不应被解释为限制其发明构思。尽管已经描述了一些实施例，但是本领域技术人员将容易理解，在实质上不脱离本公开的新颖教导和优点的情况下，可对那些实施例进行许多修改。因此，所有这些修改意图包括在如权利要求中限定的这个发明构思的范围内。

Claims (20)

1.一种低功率低建立时间的集成时钟门控单元，包括：
NOR门，被配置为接收使能E信号和测试使能SE信号，并且输出门控使能EN信号；
复合门，被配置为接收EN信号、时钟CK信号和反相使能时钟ECKN信号，并且输出锁存使能ELAT信号；
NAND门，被配置为接收ELAT信号和CK信号，并且输出ECKN信号；以及
反相器，被配置为从NAND门接收ECKN信号，并且输出使能时钟ECK信号。
2.根据权利要求1所述的低功率低建立时间的集成时钟门控单元，其中，复合门包括：
第一P型晶体管P1，由从NOR门接收的EN信号进行门控；
第二P型晶体管P2，串联连接到第一P型晶体管P1；以及
第三P型晶体管P3，由ECKN信号进行门控，
其中：
第二P型晶体管P2由CK信号进行门控；
第一P型晶体管P1连接到节点；并且
第三P型晶体管P3连接到逻辑高电压源并连接到所述节点。
3.根据权利要求2所述的低功率低建立时间的集成时钟门控单元，其中，第二P型晶体管P2连接到逻辑高电压源。
4.根据权利要求2所述的低功率低建立时间的集成时钟门控单元，其中，所述节点被称为第一节点，并且其中，复合门还包括：
第一N型晶体管N1，连接到逻辑低电压源，并且连接到第二节点；
第二N型晶体管N2，串联连接到第一N型晶体管N1；以及
第三N型晶体管N3，由逻辑高电压源进行门控，
其中：
第一N型晶体管N1由EN信号进行门控；
第二N型晶体管N2连接到第一节点；并且
第三N型晶体管N3连接到第二节点。
5.根据权利要求4所述的低功率低建立时间的集成时钟门控单元，其中，第二N型晶体管N2由ECKN信号进行门控。
6.根据权利要求4所述的低功率低建立时间的集成时钟门控单元，还包括：串联连接到第三N型晶体管N3的第四N型晶体管N4。
7.根据权利要求6所述的低功率低建立时间的集成时钟门控单元，其中，第四N型晶体管N4连接到逻辑低电压源，并且由CK信号进行门控。
8.根据权利要求2所述的低功率低建立时间的集成时钟门控单元，其中，NAND门包括：
第四P型晶体管P4，连接到逻辑高电压源，并且由ELAT信号进行门控；以及
第五P型晶体管P5，连接到逻辑高电压源，并且由CK信号进行门控。
9.根据权利要求4所述的低功率低建立时间的集成时钟门控单元，其中，NAND门包括：
第四P型晶体管P4，连接到逻辑高电压源，并且由ELAT信号进行门控；
第五P型晶体管P5，连接到逻辑高电压源，并且由CK信号进行门控；
第五N型晶体管N5，由CK信号进行门控；以及
第六N型晶体管N6，串联连接到第五N型晶体管N5，并且由ELAT信号进行门控。
10.根据权利要求9所述的低功率低建立时间的集成时钟门控单元，其中：
当CK信号具有逻辑低值时，并且当EN信号转换到逻辑低值时，则第二P型晶体管P2被配置为将ELAT信号拉到逻辑高值；并且
当CK信号转换到逻辑高值时，则第六N型晶体管N6被配置为将ECKN信号拉到逻辑低值。
11.根据权利要求10所述的低功率低建立时间的集成时钟门控单元，其中，当ECKN信号被拉到逻辑低值时，则第三P型晶体管P3被配置为将ELAT信号保持在逻辑高值。
12.根据权利要求9所述的低功率低建立时间的集成时钟门控单元，其中，当CK信号具有逻辑低值时，并且当EN信号转换到逻辑高值时，则第一N型晶体管N1和第二N型晶体管N2被配置为将ELAT信号拉到逻辑低值。
13.根据权利要求9所述的低功率低建立时间的集成时钟门控单元，其中，当在CK信号处于逻辑高值时EN信号转换到逻辑低值时，则第三N型晶体管N3被配置为通过第四N型晶体管N4将ELAT信号保持在逻辑低值。
14.一种低功率低建立时间的集成时钟门控单元，包括：
NOR门，被配置为接收使能E信号和测试使能SE信号，并且输出门控使能EN信号；
第一P型晶体管P1，由EN信号进行门控，并且连接到第一节点；
第二P型晶体管P2，串联连接到第一P型晶体管P1；
第三P型晶体管P3，由反相使能时钟ECKN信号进行门控，
第一N型晶体管N1，连接到逻辑低电压源，并且连接到第二节点；
第二N型晶体管N2，串联连接到第一N型晶体管N1，并且连接到第一节点；以及
第三N型晶体管N3，连接到第二节点，并且由逻辑高电压源进行门控。
15.根据权利要求14所述的低功率低建立时间的集成时钟门控单元，还包括：串联连接到第三N型晶体管N3的第四N型晶体管N4。
16.根据权利要求15所述的低功率低建立时间的集成时钟门控单元，其中，第四N型晶体管N4连接到逻辑低电压源，并且由时钟CK信号进行门控。
17.根据权利要求16所述的低功率低建立时间的集成时钟门控单元，还包括：
第四P型晶体管P4，连接到逻辑高电压源，并且由锁存使能ELAT信号进行门控；
第五P型晶体管P5，连接到逻辑高电压源，并且由CK信号进行门控；
第五N型晶体管N5，由CK信号进行门控；以及
第六N型晶体管N6，串联连接到第五N型晶体管N5，并且由ELAT信号进行门控。
18.根据权利要求16所述的低功率低建立时间的集成时钟门控单元，其中，
第二P型晶体管P2由CK信号进行门控；
第三P型晶体管P3连接到逻辑高电压源，并且连接到第一节点；
第二P型晶体管P2连接到逻辑高电压源；
第一N型晶体管N1由EN信号进行门控；并且
第二N型晶体管N2由ECKN信号进行门控。
19.根据权利要求16所述的低功率低建立时间的集成时钟门控单元，其中：
当CK信号具有逻辑低值时，并且当EN信号转换到逻辑低值时，则第二P型晶体管P2被配置为将ELAT信号拉到逻辑高值；
当CK信号转换到逻辑高值时，则第六N型晶体管N6被配置为将ECKN信号拉到逻辑低值；并且
当ECKN信号被拉到逻辑低值时，则第三P型晶体管P3被配置为将ELAT信号保持在逻辑高值。
20.根据权利要求19所述的低功率低建立时间的集成时钟门控单元，其中：
当CK信号具有逻辑低值时，并且当EN信号转换到逻辑高值时，第一N型晶体管N1和第二N型晶体管N2被配置为将ELAT信号拉到逻辑低值；并且
当在CK信号处于逻辑高值时EN信号转换到逻辑低值时，则第三N型晶体管N3被配置为通过第四N型晶体管N4将ELAT信号保持在逻辑低值。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210057875A (ko) * 2019-11-12 2021-05-24 삼성전자주식회사 집적 클럭 게이팅 회로
US11190186B2 (en) * 2020-04-08 2021-11-30 Samsung Electronics Co., Ltd. Clock gating cell with low power and integrated circuit including the same
US11658656B2 (en) 2020-11-26 2023-05-23 Samsung Electronics Co., Ltd. Low power clock gating cell and an integrated circuit including the same

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5892373A (en) * 1997-01-29 1999-04-06 Advanced Micro Devices, Inc. Distributed gated clock driver
US20030210075A1 (en) * 2002-05-13 2003-11-13 Yasuhito Itaka Semiconductor integrated circuit capable of high-speed circuit operation
JP2007053680A (ja) * 2005-08-19 2007-03-01 Toshiba Corp 半導体集積回路装置
US7639057B1 (en) * 2006-12-07 2009-12-29 Marvell International Ltd. Clock gater system
CN102016749A (zh) * 2009-04-29 2011-04-13 高通股份有限公司 时钟门控系统和方法
CN105471412A (zh) * 2014-09-29 2016-04-06 德克萨斯仪器股份有限公司 使用低面积和低功率锁存器的集成时钟门控单元
KR20160127621A (ko) * 2015-04-27 2016-11-04 삼성전자주식회사 반도체 회로
US20170201241A1 (en) * 2016-01-08 2017-07-13 James Jung Lim Low power integrated clock gating cell with internal control signal

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6529044B2 (en) * 2001-07-31 2003-03-04 Compaq Information Technologies Group, L.P. Conditional clock gate that reduces data dependent loading on a clock network
US8030982B2 (en) 2008-10-30 2011-10-04 Qualcomm Incorporated Systems and methods using improved clock gating cells
US7808279B2 (en) 2008-11-03 2010-10-05 Freescale Semiconductor, Inc. Low power, self-gated, pulse triggered clock gating cell
GB2486003B (en) 2010-12-01 2016-09-14 Advanced Risc Mach Ltd Intergrated circuit, clock gating circuit, and method
JP5779376B2 (ja) 2011-03-29 2015-09-16 Ｊｘ日鉱日石エネルギー株式会社 潤滑油組成物
US8643411B1 (en) 2012-10-31 2014-02-04 Freescale Semiconductor, Inc. System for generating gated clock signals
US9362910B2 (en) * 2012-12-28 2016-06-07 Texas Instruments Incorporated Low clock-power integrated clock gating cell
US9577635B2 (en) * 2015-01-15 2017-02-21 Qualcomm Incorporated Clock-gating cell with low area, low power, and low setup time
US10230373B2 (en) 2015-04-27 2019-03-12 Samsung Electronics Co., Ltd. Clock gating circuit
US9564897B1 (en) * 2015-10-06 2017-02-07 Samsung Electronics Co., Ltd Apparatus for low power high speed integrated clock gating cell
US9887698B2 (en) 2015-12-14 2018-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Internal clock gated cell
US20180167058A1 (en) 2016-12-08 2018-06-14 Qualcomm Incorporated Clock gating cell for low setup time for high frequency designs

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5892373A (en) * 1997-01-29 1999-04-06 Advanced Micro Devices, Inc. Distributed gated clock driver
US20030210075A1 (en) * 2002-05-13 2003-11-13 Yasuhito Itaka Semiconductor integrated circuit capable of high-speed circuit operation
JP2007053680A (ja) * 2005-08-19 2007-03-01 Toshiba Corp 半導体集積回路装置
US7639057B1 (en) * 2006-12-07 2009-12-29 Marvell International Ltd. Clock gater system
CN102016749A (zh) * 2009-04-29 2011-04-13 高通股份有限公司 时钟门控系统和方法
CN105471412A (zh) * 2014-09-29 2016-04-06 德克萨斯仪器股份有限公司 使用低面积和低功率锁存器的集成时钟门控单元
KR20160127621A (ko) * 2015-04-27 2016-11-04 삼성전자주식회사 반도체 회로
US20170201241A1 (en) * 2016-01-08 2017-07-13 James Jung Lim Low power integrated clock gating cell with internal control signal

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