TWI648953B

TWI648953B - 正反器與半導體電路

Info

Publication number: TWI648953B
Application number: TW103135433A
Authority: TW
Inventors: 拉胡爾辛區; Rahul Singh; 金珉修; Min-Su Kim; 金正熙; Chung-Hee Kim
Original assignee: 三星電子股份有限公司; Samsung Electronics Co., Ltd.
Priority date: 2013-10-16
Filing date: 2014-10-14
Publication date: 2019-01-21
Also published as: US20150102847A1; KR102116722B1; CN104579298A; TW201517519A; CN104579298B; KR20150044247A; JP2015080202A; US9503062B2

Abstract

一範例實施例揭示一種正反器包括第一反相器用以反相第一資料，第一以及第二電晶體彼此串接，並用以分別地接收所述反相的第一資料以及第一時脈，第三電晶體以及第一閘用以基於第一資料與第一時脈執行邏輯運算，所述第三電晶體用以接收邏輯運算的輸出。第二電晶體以及第三電晶體連接至第一節點。

Description

正反器與半導體電路

【相關申請案之交叉參考】

本申請案為基於並主張於2013年10月16日向韓國智慧財產局申請的韓國專利申請案第10-2013-0123398號的優先權，此等專利申請案的全部內容是以引用方式併入本文中。

本發明是有關於一種半導體電路以及半導體系統。

作為半導體裝置的其中之一，正反器(flip-flop)響應於時脈訊號(clock signal)而操作以儲存輸入資料並依序地傳遞該儲存的資料。多個正反器可用以傳遞資料。

另一方面，隨著高速電子產品的趨勢，提供至正反器的時脈訊號的速度已經逐漸地被提升。為了在此環境下可靠地操作多個正反器，不論高速時脈訊號皆要求在正反器的操作時不能發生時序錯誤(timing fail)。

本發明概念提供一種取樣視窗為小尺寸且對稱的半導體電路，也因此改善成品的可靠性。

此外，本發明概念提供一種取樣視窗為小尺寸且對稱的半導體系統，也因此改善成品可靠性。

本發明概念的其他優點、主題以及特色將會於部分的說明書中提出，且所述內容對於本領域具有通常知識者在參閱完接下來的內容可明白或是可學習到本發明概念的實踐。

在本發明構想的一範例實施例中，提供一種正反器，所述正反器包括第一反相器(inverter)，用以反相第一資料；第一以及第二電晶體，彼此串接並用以分別地接收反相的第一資料以及第一時脈；第三電晶體；以及第一閘(gate)，用以對第一資料以及第一時脈執行邏輯運算(logic operation)，第三電晶體用以接收邏輯運算的輸出，其中第二電晶體以及第三電晶體連接至第一節點。

在本發明構想的一範例實施例中，提供一種半導體電路，所述半導體電路包括主級以及從級，分別用以接收第一時脈以及第二時脈，第一時脈以及第二時脈彼此具有不同的相位，其中主級包括第一電晶體、第二電晶體以及第三電晶體串接介於第一電壓端與第二電壓端之間，以及第一反相器用以反相輸入資料並閘控(gating)第一電晶體，以及第一閘用以閘控第三電晶體，所述第一閘用以對於輸入資料與該第一時脈執行邏輯運算，其中所述第二電晶體用以接收所述第一時脈。

至少一範例實施例揭示時脈產生電路，用以產生第一時脈以及第二時脈，主級用以接收第一資料、對於第一時脈與第一資料執行邏輯運算，以及基於邏輯運算產生第一輸出資料且從級用以基於第一輸出資料與第二時脈產生第二輸出資料。

ID‧‧‧第一資料

IDB‧‧‧反相的資料

OD1‧‧‧第二資料

OD2‧‧‧第三資料

CK‧‧‧參考時脈

CK1‧‧‧第一時脈

CK2‧‧‧第二時脈

CK2-1‧‧‧第一子時脈

CK2-2‧‧‧第二子時脈

MCK1、MCK2‧‧‧邏輯運算訊號

G11‧‧‧第一閘

G31‧‧‧第二閘

G12‧‧‧第三閘

G32‧‧‧第四閘

IN11‧‧‧第一反相器

IN12‧‧‧第二反相器

IN21‧‧‧第三反相器

IN22‧‧‧第四反相器

IN23‧‧‧第五反相器

IN31‧‧‧第六反相器

IN32‧‧‧第七反相器

IN33、IN34‧‧‧反相器

IN35、IN36‧‧‧反相器

IN37‧‧‧第八反相器

IN38‧‧‧第九反相器

MP11‧‧‧第一電晶體

MP12‧‧‧第二電晶體

MN11‧‧‧第三電晶體

MN21‧‧‧第四電晶體

MP21‧‧‧第五電晶體

N1‧‧‧第一節點

N2‧‧‧第二節點

N3‧‧‧第三節點

T1‧‧‧時間點

T2‧‧‧時間點

Thf‧‧‧資料維持下降時間

Thr‧‧‧資料維持上升時間

Tsr‧‧‧資料準備上升時間

Tsf‧‧‧資料準備下降時間

A‧‧‧固定值

B‧‧‧固定值

C‧‧‧固定值

D‧‧‧固定值

W1‧‧‧第一長度

1‧‧‧半導體電路

20‧‧‧傳送器

30‧‧‧接收器

41‧‧‧第一維持器

42‧‧‧第二維持器

51‧‧‧第一延遲單元

53‧‧‧第二延遲單元

100‧‧‧主級

101‧‧‧第一電路

103‧‧‧第二電路

105‧‧‧第三電路

107‧‧‧第四電路

120‧‧‧主從裝置

200‧‧‧從級

300、310、320、330、340、350‧‧‧時脈產生單元

500‧‧‧中央處理單元

501‧‧‧運算系統

510‧‧‧圖形加速埠裝置

520‧‧‧北橋

530‧‧‧南橋

540‧‧‧儲存器

550‧‧‧列印機控制器

560‧‧‧鍵盤控制器

600‧‧‧主記憶體

900‧‧‧電子系統

902‧‧‧記憶體系統

904‧‧‧處理器

906‧‧‧RAM

908‧‧‧使用者界面

910‧‧‧匯流排

1000‧‧‧智慧型手機

上述以及本發明概念的其他物件、特色及優點將以下詳細描述結合附圖而變得更顯而易見，其中：圖1為根據本發明概念的一範例實施例的半導體電路的方塊圖。

圖2為根據本發明概念的一範例實施例的半導體電路的電路圖。

圖3與圖4為根據本發明概念的一範例實施例的用以解釋半導體電路的操作的示意圖。

圖5為根據本發明概念的另一範例實施例的半導體電路的電路圖。

圖6為圖5的半導體電路的操作時間的示意圖。

圖7為根據本發明概念的更另一範例實施例的半導體電路的電路圖。

圖8為圖7的第一以及第二時脈的時序圖。

圖9為根據本發明概念的更另一範例實施例的半導體電路的電路圖。

圖10為根據本發明概念的更另一範例實施例的半導體電路的電路圖。

圖11為根據本發明概念的更另一範例實施例的半導體電路的電路圖。

圖12為根據本發明概念的更另一範例實施例的半導體電路的電路圖。

圖13為根據本發明概念的更另一範例實施例的半導體電路的電路圖。

圖14為根據本發明概念的一些範例實施例包括半導體電路的半導體系統的方塊圖。

圖15為根據本發明概念的一些範例實施例繪示的可採用半導體電路的運算系統的配置的方塊圖。

圖16為根據本發明概念的一些範例實施例繪示的可採用半導體電路的運算系統的配置的方塊圖。

圖17為繪示圖16的智慧型手機的應用範例的視圖。

本發明概念現將參考本發明概念的範例實施例所示之附圖做更全面的描述。然而，體現在不同的形式並且不應被解釋為僅限於本文所闡述的範例實施例。相反而言，提供示例實施例將使得本揭露為徹底和完整，並且將完整地傳達本發明概念的範圍給本領域具有通常知識者。在整個說明書中相同的參考數字表示相同的部件。在附圖中，為了清楚起見，而誇示層和區域的厚度。

使用的術語“一”和“一個”在描述本發明的概念(特別是在以下申請專利範圍的上下文中)的上下文中“該”和類似的參照物被解釋為既包括單數和複數，除非在此另有說明或與上下文明顯矛盾。述語“包含”、“具有”、“包括”和“含有”都應當被解釋為開放式術語(例如，表示“包括，但不限於此”)，除非另有說明。

除非另有定義，本文使用的所有技術和科學術語具有相同於本領域具有通常知識者的通常理解對於發明概念所屬的含義。應注意的是本文所提供的任何和所有實施例，或術語的使用僅在於更好地闡明本發明的概念，而不是對本發明的概念的範圍的限制，除非另有規定。此外，除非另有定義，在通常使用的字典中定義的所有術語不可過分地解釋。

本發明的概念將參照本發明概念的實施例的透視圖，剖視圖和/或平面圖進行說明。因此，一個示例性視圖的輪廓可以根據製造技術和/或容忍(allowances)進行修改。也就是說，本發明概念的實施例並不意圖限制本發明的概念的範圍，而是包括可由於在製造過程中的變化所引起的所有變化和修改。因此，在附圖所示的區域中為繪示示意性的形式和區域的形狀藉由繪示方式簡單地的呈現而不是作為限制。

於下文中，將參照圖1及2描述根據本發明概念的範例實施例的半導體電路1。

圖1為根據本發明概念的一範例實施例的半導體電路1的方塊圖，而圖2為根據本發明概念的一範例實施例的半導體電路1的電路圖。

參照圖1，半導體電路1包括主級(master stage)100、從級(slave stage)200，以及時脈產生單元(clock generating unit)300。

舉例而言，半導體電路1可接收輸入資料並對接收的資料執行取樣。然而，本發明概念不限於此。於下文中，列舉出的半導體電路1為主從正反器。然而，本發明概念不限於此，而所述發明構思的技術思想可以進行修改且並無限制其應用到其他的半導體電路。

主級100接收第一資料ID以及第一時脈CK1。主級100可基於第一時脈CK1接收第一資料ID並輸出第二資料OD1。第一時脈CK1可由時脈產生單元300所提供。

從級200接收第二時脈CK2以及第二資料OD1。從級200可基於第二時脈CK2接收第二資料OD1並輸出第三資料OD2。在此範例實施例中，第二時脈CK2也可由時脈產生單元300所提供。於此，第一資料ID可為輸入至半導體電路1的輸入資料，第二資料OD1可為從主級100輸出的第一輸出資料，以及第三資料 OD2可為自從級200輸出的第二輸出資料。

換句話說，提供至從級200的第二時脈CK2可包括第一子時脈CK2-1以及第二子時脈CK2-2。主級100可使用第一時脈CK1以及藉由對於第一時脈CK1與第一資料ID的邏輯運算得到的邏輯運算訊號MCK1，而此將在後面做描述。於下文中，將描述劃分第二時脈CK2為多個子時脈並提供劃分的子時脈至從級200的配置，然而本發明概念不限於此。

參照圖2，主級100可包括，例如第一電路101、第二電路103、第一反相器IN11、第一閘G11、第二反相器IN12以及第一維持器(keeper)41。

第一電路101與第二電路103串聯圍繞第一節點N1。第一電路101連接至第一電壓端，而第二電路103連接至第二電壓端。舉例而言，第一電壓可為電源供應電壓(power supply voltage)，而第二電壓可為接地電壓(ground voltage)，但不以此為限。

第一電路101可由第一電晶體MP11以及第二電晶體MP12串接而成。第二電路103可包括第三電晶體MN11。舉例而言，第一電晶體MP11可為PMOS電晶體，第二電晶體MP12可為P型金屬氧化半導體(以下稱PMOS)電晶體，而第三電晶體MN11可為N型金屬氧化半導體(以下稱NMOS)電晶體。第一電路101可接收第一資料ID以及第一時脈CK1，並透過接收的資料改變第二資料OD1。第二電路103可透過第一閘G11接收邏輯運算訊號以進行運算，並改變第二資料OD1。具體而言，第一電路101可改變第二資料OD1至第一準位，而第二電路103可改變第二資料OD1至第二準位。舉例而言，第一準位可為邏輯低準位，而第二準位可為邏輯高準位。其詳細內容將於下文進行描述。

第一反相器IN11反相第一資料ID並產生反相的資料IDB。第一資料ID可為，例如主級100接收的輸入資料。第一反相器IN11可連接至第一電晶體MP11，而第一資料ID的反相的資料IDB可提供至第一電晶體MP11。反相的資料IDB可控制第一電晶體MP11。

第二電晶體MP12可接收第一時脈CK1並藉由第一時脈CK1進行控制。

第一閘G11接收第一資料ID以及第一時脈CK1。第一閘G11藉由對於接收的第一資料ID與第一時脈CK1執行邏輯運算以產生的邏輯運算訊號MCK1，並提供所產生的邏輯運算訊號MCK1至第三電晶體MN11。第一閘G11可以是，例如NOR閘。因此，第一邏輯運算可為NOR邏輯運算。邏輯運算訊號MCK1可控制第三電晶體MN11。

第二反相器IN12可連接介於第一節點N1與第二節點N2之間。第二反相器IN12可反相第一節點N1的訊號並輸出反相的訊號至第二節點N2，而所述輸出訊號可為第二資料OD1。

第一維持器41可連接介於第一節點N1以及第二節點N2之間。第一維持器41可與第二反相器IN12並聯。第一維持器 41可使用第一時脈CK1以及邏輯運算訊號MCK1進行運算。第一維持器41可鎖存第二資料OD1。因此，第二資料OD1可保持恆定而不被外部干擾。

從級200可包括第四電晶體MN21、第五電晶體MP21、第二維持器42以及第三反相器IN21。

第四電晶體MN21以及第五電晶體MP21可並聯介於第二節點N2與第三節點N3之間。舉例而言，第四電晶體MN21可為NMOS電晶體，而第五電晶體MP21可為PMOS電晶體。第四電晶體MN21可由第二子時脈CK2-2所控制，而第五電晶體MP21可由第二子時脈CK2-1所控制。第四電晶體MN21與第五電晶體MP21可判斷是否傳送第二資料OD1至第三節點N3。

第三反相器IN21連接至第三節點N3並反相傳送至第三節點N3的訊號。藉由第三反相器IN21所反相的訊號可為第三資料OD2。

第二維持器42可連接至第三節點N3。第二維持器42可包括第四反相器IN22以及第五反相器IN23。第四反相器IN22以及第五反相器IN23可以彼此串聯，而第四反相器IN22可接收第一子時脈CK2-1以及第二子時脈CK2-2以進行運算。第二維持器42可鎖存提供至第三節點N3的訊號。

再次參照圖1，時脈產生單元300可接收參考時脈CK，並從參考時脈CK產生第一時脈CK1以及第二時脈CK2。第二時脈CK2可包括第一子時脈CK2-1以及第二子時脈CK2-2。

在本範例實施例中，第一時脈CK1與第二時脈CK2可彼此不相同。換句話說，第一時脈CK1的相位可不同於第二時脈CK2的相位。具體而言，可產生第一時脈CK1與第二時脈CK2以致於第一時脈CK1與第二時脈CK2的至少一邊界為非重疊邊界。更具體來說，可產生第一時脈CK1與第二時脈CK2以致於第一時脈CK1的第一邊界不會重疊第二時脈CK2的第一邊界，而第一時脈CK1的第二邊界的至少一部份重疊至第二時脈CK2的第二邊界。舉例而言，第一邊界可為上升邊界RE而第二邊界可為下降邊界FE，但不以此為限。第一邊界可為下降邊界而第二邊界可為上升邊界。

參照圖2，時脈產生單元300可包括第六反相器IN31以及第七反相器IN32。

在圖2的半導體電路1中，第一時脈CK1可相同於參考時脈CK。因此，時脈產生單元300可提供參考時脈CK至主級100。

第一子時脈CK2-1可藉由第六反相器IN31透過反相參考時脈CK而產生。此外，第二子時脈CK2-2可藉由第七反相器IN32透過反相第一子時脈CK2-1而產生。

參照圖3以及圖4，將描述根據本發明概念的半導體電路1的操作。

圖3以及圖4為解釋半導體電路1的操作的示意圖。圖3為繪示半導體電路1的操作時間的示意圖，而圖4為繪示第一閘G11根據其輸入的輸出的示意圖。

在詳細說明半導體電路1的操作之前，將描述幾個可以指出正反器電路的特性的用詞。

首先，取樣窗(sampling window)Tsw表示輸入訊號應保持的時間，以供正反器電路來讀取輸入訊號的資料值。此取樣窗可表示為以下公式1。

[公式1]取樣窗(Tsw)=資料準備時間(Tsetup)+資料保持時間(Thold)

於此，資料準備時間Tsetup表示須預先提供的時間，以供正反器電路準確地從輸入訊號讀取資料值。也就是說，資料準備時間Tsetup為指出正反器電路在提供時脈訊號之前，用以準備讀取操作所需的時間的索引，以致於正反器電路可準確地從輸入訊號讀取資料值。

在本發明概念中，資料準備時間Tsetup表示為了準確地讀取第一資料ID的數值，當第二資料OD1被第一資料ID改變時所應預先提供的時間。資料準備時間Tsetup可包括資料準備上升時間(data setup rising time)Tsr以及資料準備下降時間(data setup falling time)Tsf。資料準備上升時間Tsr表示為了準確地讀取第一資料ID的上升邊界RE所應提供的時間，也就是說，為了準確地讀取邏輯高準位，而資料準備下降時間Tsf表示為了讀取第一資料ID的下降邊界FE所應提供的時間，也就是說，為了準確地讀取邏輯低準位。

參照圖3，可看到在資料準備上升時間Tsr以及資料準備下降時間Tsf中，當第一資料ID改變至邏輯高準位或邏輯低準位時，則第二資料OD1會改變。

舉例而言，對於資料準備上升時間Tsr來說，當提供第一時脈CK1時，應讀取第一資料ID的邏輯高準位。當第一時脈CK1具有固定值C或是以上時，則第一資料ID的上升邊界RE應具有固定值D足以讀取邏輯高準位。因此，於圖3中，介於C與D之間的時間應視為資料準備上升時間Tsr。由於資料準備下降間Tsf可以類推自資料準備上升時間Tsr，則其解釋將省略。

另一方面，資料維持時間Thold表示應維持輸入訊號以使正反器電路準確地讀取自輸入訊號的資料值的時間。也就是說，在提供時脈訊號後指示應維持輸入訊號的時間的索引，以致於正反器電路可準確地讀取自輸入訊號的資料值。

在本發明概念中，資料維持時間Thold表示第一資料ID應維持的時間，為了準確地讀取第一資料ID的值以維持第二資料OD1固定。資料維持時間Thold可包括資料維持上升時間(data hold rising time)Thr以及資料維持下降時間(data hold falling time)Thf。資料維持上升時間Thr表示第一資料ID應維持的時間，為了在產生第一資料ID的上升邊界RE之前準確地讀取邏輯低準位，而資料維持下降時間Thf表示第一資料ID應維持的時間，為了在產生第一資料ID的下降邊界FE之前準確地讀取邏輯高準位。

參照圖3，可看到即使繪示資料維持上升時間Thr以及資料維持下降時間Thf的第一資料，其改變至邏輯高準位或是邏輯低準位，第二資料OD1維持固定。

舉例而言，對於資料維持下降時間Thf而言，當提供第一時脈CK1時，則應讀取第一資料ID的邏輯高準位。當第一時脈CK1具有固定值A或是以上時，第一資料ID的下降邊界FE應保持固定值B或是足以讀取邏輯高準位。因此，在圖3中，介於A與B之間的時間視為資料維持下降時間Thf。由於資料維持上升時間Thr可以類推自資料維持下降時間Thf，則其解釋將被省略。

根據本發明概念的範例實施例的半導體電路1中，可以從資料準備上升時間Tsr與資料維持下降時間Thf的總和得到高取樣窗Tsw_high，以及可以從資料準備下降時間Tsf以及資料維持上升時間Thr的總和得到低取樣窗Tsw_low。換句話說，高取樣窗Tsw_high表示應提供以讀取第一資料ID的準位為邏輯高準位的時間的總和，以及第一資料ID的準位應維持在邏輯高準位的時間。

換句話說，低取樣窗Tsw_low表示應提供以讀取第一資料ID的準位為邏輯低準位的時間的總和以及第一資料ID的準位應維持在邏輯低準位的時間.

在一般的正反器電路中，取樣窗的大小變得越來越小，而正反器電路可操作在更高的速度下

參照圖3以及圖4，假使提供第一資料ID至主級100，則第一資料ID直接輸出作為第二資料OD1通過主級100(操作 (1))。具體而言，由於當第一資料ID的準位為邏輯低準位，而第一時脈CK1的準位變為邏輯高準位，則第一電晶體MP11以及第二電晶體MP12全部導通。然而，第三電晶體MN11維持關斷(turn off)狀態。因此，第一節點N1維持在高準位，則第二資料OD1為在第一準位(邏輯低準位)(操作(2))。

由於第一時脈CK1的準位為邏輯高準位，第一子時脈CK2-1的準位變為邏輯低準位，且第二子時脈CK2-2的準位變為邏輯高準位。由於第一子時脈CK2-1是由第六反相器IN31所產生，故第一子時脈CK2-1的相位相較於第一時脈CK1的相位延遲一段時間。由於第二子時脈CK2-2為由第七反相器IN32所產生，第二子時脈CK2-2的相位相較於第一子時脈CK2-1的相位延遲一段時間。由於此種介於參考時脈CK與第一子時脈CK2-1及第二子時脈CK2-2之間的關係可以類推自如上所述的時脈產生單元300的配置，其詳細解釋將被省略。

另一方面，假使第一子時脈CK2-1為邏輯高準位，而第二子時脈CK2-2為邏輯低準位，如上所述，則第四電晶體MN21以及第五電晶體MP21會關斷，而從級200為失能狀態(disable state)。因此，第一資料ID不能夠被從級200鎖存。

接著，假使形成第一時脈CK1的上升邊界RE，則第二電晶體關斷。然而，由第一閘G11所產生的邏輯運算訊號MCK1的準位維持在邏輯低準位。因此，第三電晶體MN11仍在關斷狀態，第一節點N1維持在邏輯高準位。

由於形成第一時脈CK1的上升邊界RE，第一及第二子時脈CK2-1及CK2-2分別具有下降邊界FE以及上升邊界RE。因此，從級200被賦能(Enable)。因此，提供第二資料OD1至從級200，而第三反相器IN21反相第二資料OD1以輸出第三資料OD2。第三資料OD2可位於邏輯高準位。

然後，假使形成第一資料ID的下降邊界FE，則形成藉由透過第一反相器IN11延遲第一資料ID一段時間所產生的反相的資料IDB的上升邊界RE(操作(3))。反相的資料IDB維持在邏輯高準位以關斷第一電晶體MP11。然而，由於邏輯運算訊號MCK1仍位於邏輯低準位，則第三電晶體MN11為關斷狀態，也因此第二資料OD1維持在邏輯低準位。

另一方面，由於第一時脈CK1的上升邊界RE與第一資料ID的下降邊界FE彼此部分地重疊，則邏輯運算訊號MCK1中發生部分修改M1。然而，此種部分修改不會對第三電晶體NM11產生影響。此外，部分修改M1不會發生。

接著，假使形成第一時脈CK1的下降邊界FE，則會形成邏輯運算訊號MCK1的上升邊界RE(操作(4))。透過邏輯運算訊號MCK1，第三電晶體MN11導通，而第一節點N1改變至邏輯低準位(操作(5))。因此，第二資料OD1藉由第二反相器IN12延遲一段時間，並被改變至邏輯高準位(操作(6))。因此，第一資料ID會輸出作為於第一時脈CK1的下降邊界FE的第一資料ID。

假使形成第一時脈CK1的下降邊界FE，則從級200為失能(disable)，而不能夠鎖存第二資料OD1。因此，第三資料OD2維持在邏輯高準位。

另一方面，參照圖4，可瞭解到僅當第一時脈CK1以及第一資料ID皆位於邏輯低準位時，則邏輯運算訊號MCK1位於邏輯高準位。

再次參照圖3，假使在第一資料ID維持在邏輯低準位的狀態下形成第一時脈CK1的上升邊界RE，則第一電晶體MP11、第二電晶體MP12以及第三電晶體MN11全部關斷，且主級100為失能。因此，第二資料OD1維持在邏輯高準位。此外，假使形成第一時脈CK1的上升邊界RE，則從級200為賦能(Enable)。從級200接收邏輯高準位的第二資料OD1，並形成第三資料OD2的下降邊界FE。因此，在第一時脈CK1的上升邊界RE下，從級200讀取第一資料ID並輸出讀取的第一資料ID作為第三資料OD2(操作(7))。

然而，假使形成第一資料ID的上升邊界RE，則第一電晶體MP11導通，但第二電晶體MP12以及第三電晶體MN11仍為關斷狀態。因此，主級100為失能狀態，而第二資料OD1維持固定(操作(8))。由於第一時脈CK1為位於邏輯高準位，從級200被賦能(Enable)，而第三反相器IN21反相第二資料OD1並輸出反相的第二資料作為第三資料OD2。

接著，假使第一時脈CK1為邏輯低準位而第一資料ID為邏輯低準位，則第一電晶體MP11關斷。此時，由於邏輯運算訊號MCK1為邏輯高準位，第三電晶體MN11為開啟(turn on)，而第一節點N1位於邏輯低準位。因此，第二資料OD1位於邏輯高準位。然而，由於第一時脈CK1為邏輯低準位，從級200為失能，也因此從級200不能夠鎖存第二資料OD1。

假使形成第一資料ID的上升邊界RE，則第一電晶體MP11以及第二電晶體MP12導通，而形成第一節點N1的上升邊界RE(操作(9))。此時，形成邏輯運算訊號MCK1的下降邊界FE，而第三電晶體MN11關斷(操作(10))。假使形成第一節點N1的上升邊界RE，則第二資料OD1藉由第二反相器IN12延遲一段時間，而形成第二資料OD1的下降邊界FE。此時，第一時脈CK1位於邏輯低準位，從級200為位於失能狀態。

假使形成第一時脈CK1的上升邊界RE，第二電晶體MP12以及第三電晶體MN11關斷，而主級100為失能。因此，第二資料OD1維持在邏輯低準位(操作(11))。在第一時脈CK1的上升邊界RE，從級200為賦能，並接收與反相第二資料OD1以輸出反相的第二資料OD1作為第三資料OD2。由於半導體電路1依據的操作可足以透過上述內容所預料，其解釋將被省略。

根據上述此實施例的半導體電路1的操作總結於下文中。

首先，在形成第一子時脈CK2-1的上升邊界RE之後，則形成第一子時脈Ck2-1的下降邊界FE。因此，主級100基於圖3中的時間點T1而失能，而從級200基於圖3中的時間點T2為賦能。

也就是說，由於第一子時脈CK2-1的下降邊界FE不能夠形成重疊第一時脈CK1的上升邊界RE，則主級100以及從級200的賦能/失能操作依序地執行。

假使主級100以及從級200的賦能/失能操作沒有依序地執行，則第一資料ID不輸出作為第三資料OD2以符合時脈訊號，但已經儲存在主級100或從級200的資料則輸出作為第三資料OD2而非第一資料ID。此種故障造成半導體電路1的取樣界面增加(例如是正反器)，也因此裝置操作的可靠性會惡化。

然而，在半導體電路1中，任何故障透過上述配置提前截取，也因此半導體電路1的操作的可靠性可以被改善。

此外，取樣窗的大小與對稱性大大地受到主級100的時序偏差所影響。然而，根據半導體電路1的電路配置，主級100的時序偏差可以減少，也因此能夠以小尺寸來對稱地形成取樣界面。

在如上所配置的半導體電路1中，低取樣窗Tsw_low以及高取樣窗Tsw_high已分別量測約為2至5ps以及3至7ps。因此，可以確認介於低取樣窗Tsw_low與高取樣窗Tsw_high之間幾乎沒有時間差，也因此對稱地形成取樣窗Tsw。當取樣窗對稱地形成時，半導體1的可靠性可以被改善。

另一方面，主級100以及從級200可具有不同的臨界電壓(threshold voltage)Vt。舉例而言，主級100的臨界電壓可低於從級200的臨界電壓。假若主級100的臨界電壓為低於從級200 的臨界電壓，則取樣窗Tsw可以製作為較小的尺寸。表1如下指出在臨界電壓彼此不同的情況下取樣窗Tsw與功耗的比例。

參照表1，若假設在主級100以及從級200皆具有高臨界電壓時，半導體電路1的取樣窗(sampling window)Tsw為1以及半導體電路的功耗(power loss)為1，在主級100以及從級200皆具有低臨界電壓時，取樣窗Tsw增加為0.76倍而功耗增加為5.789倍。由於電路在低的臨界電壓時可操作在高速，則取樣窗會減少。然而，由於漏電流增加至那種程度時，功耗增加5.78倍。

藉由使主級100與從級200的臨界電壓彼此不相同，上述問題可以被解決。舉例而言，主級100的臨界電壓可低於從級200的臨界電壓。如此一來，與半導體電路1具有高臨界電壓的情況相比，取樣窗增加0.82倍，而功耗增加2.3倍。

將主級100與從級200具有低臨界電壓的情況相比，可確認以類似的方式減少取樣窗，而功耗減少低於其一半。因此，假若主級100的臨界電壓低於從級200的臨界電壓，功耗最小化，且取樣窗減少。

於此，主級100的臨界電壓可表示用於主級100中主動裝置的臨界電壓，舉例而言，第一至第三電晶體MP11、MP12以及MN11的臨界電壓，而從級200的臨界電壓可表示用於從級200 中主動裝置的臨界電壓，舉例而言，第四與第五電晶體MN21、MP21以及第二維持器42的臨界電壓。

參照圖5與圖6，將描述根據另一實施例的半導體電路2。如以上所描述的重複內容的說明將被省略，並且將針對實施例之間的不同點進行說明。

圖5為半導體電路2的電路圖，而圖6為繪示圖5中的半導體電路2的操作時序的示意圖。

參照圖5，根據半導體電路2，不同於圖2中的半導體電路1，時脈產生單元310額外包括第一延遲單元51。具體而言，第一延遲單元51接收參考時脈CK並透過延遲參考時脈CK一段時間產生第一時脈CK1。為了延遲參考時脈CK，第一延遲單元51可包括兩個串聯在一起的反相器IN33以及IN34。第一延遲單元51可透過兩次反相參考時脈Ck產生第一時脈CK1。在圖2的時脈產生單元300使用第一時脈CK1可產生第二時脈CK2。

由於時脈產生單元310包括第一延遲單元51，提供至主級100的第一時脈CK1的相位可以被延遲，如圖6所示。假若第一時脈CK1的相位延遲，第一資料ID的上升邊界RE與下降邊界FE以及第一時脈CK1可以被準確地辨別，也因此可以預防半導體電路2的錯誤。由於第一時脈CK1的相位延遲高達第一長度W1，組成第二時脈CK2的第一子時脈CK2-1以及第二子時脈CK2-2的相位延遲高達第一長度W1。

參照圖7以及圖8，將描述根據本發明概念的更另一範例實施例的半導體電路3。如以上所描述的重複內容的說明將被省略，並且將針對實施例之間的不同點進行說明。

圖7為半導體電路3的電路圖，而圖8為圖7的第一與第二時脈的時序圖。

參照圖7，半導體電路3在不同於圖5中的半導體電路2的點在於，時脈產生單元320具有不同的配置。具體而言，在圖5中的半導體電路2的相同方式下，第一時脈CK1藉由第一延遲單元51透過延遲參考時脈CK的相位高達第一長度W1。然而，在使用第一時脈CK1產生第一子時脈CK2-1的情況下，使用第二閘G31而非第六反相器IN31。第二閘G31可以是，例如是反及(以下稱NAND)閘。第二閘G31透過對於第一時脈CK1以及參考時脈CK執行NAND邏輯運算以產生第一子時脈CK2-1。如圖8所示，相較於第一時脈CK1，第一子時脈CK2-1可縮短邏輯低準位的時間。當第一子時脈Ck2-1位於邏輯低準位且第二子時脈CK2-2位於邏輯高準位，並使用第二閘G31時，則從級200為賦能，當從級200維持在賦能狀態時則可縮短時間。假若從級200的賦能時間縮短，則可防止主級100以及從級200同時賦能或失能。第二子時脈CK2-2可透過反相的第一子時脈CK2-1所產生。

參照圖9，將描述根據本發明概念的更另一範例實施例的半導體電路4。如以上所描述的重複內容的說明將被省略，並且將針對實施例之間的不同點進行說明。

圖9為半導體電路4的電路圖。

參照圖9，圖9的半導體電路4不同於圖2中的半導體電路1的點在於，時脈產生單元330包括第二延遲單元53。第二延遲單元53可與第六反相器IN31串聯。第二延遲單元53可透過連接兩個串聯的反相器IN35以及IN36來提供。

第一時脈CK1相同於參考時脈CK。第一子時脈CK2-1為透過第二延遲單元53藉由延遲第一時脈CK1的相位高達第一長度W1所產生，並透過第二延遲單元53反相延遲的第一時脈CK1。第二子時脈CK2-2透過反相第一子時脈CK2-1所產生。

參照圖10，將描述根據本發明概念的更另一範例實施例的半導體電路5。如上所述的重複內容的說明將被省略。

圖10為半導體電路5的電路圖。

參照圖10，圖10的半導體電路5不同於圖9中的半導體電路4的點在於，第二閘G31可替代在時脈產生單元340中的第六反相器IN31。第二閘G31可以是，例如是NAND閘。第一時脈CK1可以相同於參考時脈CK。第一子時脈CK2-1為透過第二延遲單元53藉由延遲第一時脈CK1所產生，並對於延遲的第一時脈CK1與第一時脈CK1執行NAND邏輯運算。第二子時脈CK2-2為透過反相第一子時脈CK2-1所產生。

參照圖11，將描述根據本發明概念的更另一範例實施例的半導體電路6。如上所述之重複內容的說明將被省略。

圖11為半導體電路6的電路圖。

參照圖11，圖11的半導體電路6不同於圖2的半導體電路1的點在於，主從裝置120以及時脈產生單元350。

具體而言，圖11的半導體電路6包括第一反相器IN11、第三閘G12、第三電路105、第四電路107、第一維持器41以及第二反相器IN12。第三電路105可連接至第三電壓，而可包括第六電晶體MP13。第六電晶體MP13可為，例如是PMOS電晶體。第六電晶體MP13可被第三閘所產生的邏輯運算訊號MCK2所控制。第三電壓可以是，例如是電源供應電壓。第三電路105可改變第一節點N1的準位至邏輯高準位。也就是說，第三電路105可改變第二資料OD1的準位至邏輯低準位。

第四電路107可連接至第四電壓，並可包括第七電晶體MN12以及第八電晶體MN13。第七電晶體MN12與第八電晶體MN13可彼此串聯，並可以是，例如NMOS電晶體。舉例而言，第四電壓可為接地電壓。第四電路107可改變第一節點N1的準位至邏輯低準位。也就是說，第四電路107可改變第二資料OD1的準位至邏輯高準位。

第七電晶體MN12藉由第一資料ID的被第一反相器IN1反相的資料IDB所控制。第八電晶體MN13被第一時脈CK1所控制。

第三閘G12可對於第一資料ID以及第一時脈CK1執行邏輯運算，並可提供邏輯運算訊號MCK2至第三電路105。第三閘G12可以是，例如NAND閘，並可對於第一資料ID以及第一時脈CK1執行NAND邏輯運算。

第三電路105與第四電路107串聯，並可連接至第一節點N1。第二反相器IN12連接至第一節點N1，並反相第一節點N1的訊號以產生第二資料OD1。第一維持器41連接至第一節點N1，並與第二反相器IN12並聯。

時脈產生單元350可包括第七反相器IN32以及第八反相器IN37。第八反相器IN37透過反相參考時脈CK以產生第一時脈CK1。第一子時脈CK2-1可相同於第一時脈CK1，而第二子時脈CK2-2為藉由第七反相器IN32反相第一子時脈CK2-1所產生。

圖11的半導體電路6的從級200相同於其圖1的半導體電路1。

圖11的半導體電路6為透過圖1的半導體電路1的反相所形成的電路。換句話說，圖1的半導體電路1與圖11的半導體電路6操作於相同的方式，但其電路配置與圖11的半導體電路6相反。具體而言，第三閘G12為NAND閘而非NOR閘，而第三電路105為藉由連接至電源供應電壓的第三閘G12所控制，並包括PMOS電晶體。第四電路107包括兩個NMOS電晶體並連接至接地電壓。此外，透過反相參考時脈CK所產生的第一時脈CK1提供至主從裝置120。

由於可以簡單地類推上述內容，圖11的半導體電路6的電路配置不同於圖1的半導體電路1的電路配置，但相同於圖1的半導體電路的操作方式，圖11中的半導體電路6的操作說明將被省略。

參照圖12，將描述根據本發明概念的更另一範例實施例的半導體電路7。如上所述的重複內容的說明將被省略。

圖12為半導體電路7的電路圖。

圖12的半導體電路7不同於圖11的半導體電路6的點在於時脈產生單元360。

參照圖12，時脈產生單元360包括第二延遲單元53。也就是說，第一時脈CK1為透過反相參考時脈CK所產生，而第一子時脈CK2-1藉由第二延遲單元53透過延遲第一時脈Ck1的相位所產生。第二子時脈CK2-2可透過反相第一子時脈CK2-1所產生。第二延遲單元53透過兩個反相器IN35以及IN36串聯所形成。

參照圖13，將描述根據本發明概念的更另一範例實施例的半導體電路8。如上所述的重複內容的說明將被省略。

圖13為半導體電路8的電路圖。

圖13的半導體電路8不同於圖11的半導體電路6的點在於時脈產生單元360。具體而言，參照圖13，時脈產生單元360可包括第三延遲單元55。第三延遲單元55可包括第九反相器IN38以及第四閘G32。

第一時脈CK1藉由第八反相器IN37透過反相參考時脈CK所產生。此外，第一子時脈CK2-1為透過對於參考時脈CK與透過第四閘G32反相第一時脈CK1所得到的值執行邏輯運算所產生。第二子時脈CK2-2藉由第七反相器IN32透過反相第一子時脈CK2-1所產生。舉例而言，第四閘G32可為NAND閘，並可透過對於參考時脈CK與反相第一時脈CK1所得到的值進行NAND邏輯運算以產生第一子時脈CK2-1。

參照圖14，將描述根據本發明概念的一些範例實施例的包括半導體電路的半導體系統10。

圖14為半導體系統10的方塊圖。

半導體系統10可包括傳送器20以及接收器30。傳送器20可使用參考時脈CK傳送第一資料ID至接收器30。接收器30可接收第一資料ID，並可使用參考時脈CK處理或執行取樣第一資料ID。如上所述的半導體電路1至8的其中之一可於形成於接收器30的輸入端。接收器30的輸入端可接收第一資料ID以及參考時脈CK並提供第三資料OD2至接收器30。

於此，半導體系統10可以是，例如是處理器，但不以此為限。半導體系統10可提供至用於傳遞資料的半導體裝置。

參照圖15，將描述可採用如上所述的半導體電路1至8的運算系統。

圖15為繪示運算系統504的配置的方塊圖。

參照圖15，運算系統501包括中央處理單元(central processing unit，CPU)500、圖形加速埠裝置(Accelerated Graphics Port，AGP)510、主記憶體600、儲存器(例如是固態驅動器(Solid State Drive，SSD)或硬碟機(Hard Disk Drive，HDD))540、北橋520、南橋530、鍵盤控制器560以及列印機控制器550。

圖15中繪示的運算系統501可以是個人電腦或是筆記型電腦。然而，本發明概念不以此為限，且運算系統501的範例可以進行修改而沒有限制。

在運算系統501中，CPU 500、AGP裝置510以及主記憶體530可連接至北橋520。然而，本發明概念不以此為限，而北橋520可修改為包括於CPU 500中。

AGP可以是匯流排標準，致使迅速實現三維(three-dimensional，3D)圖形表達，而AGP裝置510可包括再現螢幕畫面的顯示卡。

CPU 500可執行多種的邏輯運算以驅動運算系統101，並可執行操作系統(operating system，OS)以及應用程式。半導體電路1至8的至少其中之一可被採用為CPU 500的一部份。

主記憶體600可讀取CPU 500的儲存器540所需執行的操作的資料，以儲存讀取的資料。

儲存器540、鍵盤控制器560、列印機控制器550以及多種周邊裝置(未繪示)可以連接至南橋530。

儲存器540為儲存文件資料等的大容量的資料儲存器，舉例而言，HDD或是SSD。然而，本發明概念不限於此種範例。

此外，運算系統501具有儲存器540連接至南橋530的架構，但本發明概念不限於此。此架構可以以如下方式進行修改，儲存器540連接至北橋520或是直接連接至CPU 500。

接著，參照圖16，採用半導體電路1至8的電子系統900。

圖16為繪示可採用半導體電路1至8的電子裝置900的配置的方塊圖。

參照圖16，電子系統900可包括記憶體系統902、處理器904、隨機存取記憶體(以下稱RAM)906以及使用者界面908。

記憶體系統902、處理器904、RAM 906以及使用者界面908可使用匯流排910彼此執行資料通訊。

處理器904可用以執行程式並控制電子系統900，而RAM 906可作為處理器904的運算記憶體。處理器904可包括半導體電路1至8的至少其中之一作為組成要件的一部份。處理器904以及RAM 906可實現被包裝成一個半導體裝置或半導體封裝。

使用者介面908可用來輸入/輸出資料至/從電子系統900。

記憶體系統902可儲存處理器904用於操作的編碼、由處理器904處理的資料、或是由外部輸入的資料。記憶體系統902可包括其用於操作的單獨控制器，以及可經配置以額外包括誤差校正方塊。誤差校正方塊可使用錯誤校正碼(error correction code，ECC)以感測並校正儲存於記憶體系統902的資料的錯誤。

記憶體系統902可被整合到一半導體裝置中。在一範例中，記憶體系統902可被整合到一半導體裝置以配置記憶卡。舉例而言，記憶體系統902可被整合至一半導體裝置以配置記憶卡，例如是PC卡(筆記型電腦上個人電腦記憶卡國際協會(Personal Computer Memory Card International Association，PCMCIA))、壓縮快閃(compact flash，CF)卡、智慧型媒體卡(smart media card， SM或SMC)、記憶棒、多媒體卡(MMC、RS-MMC、MMC micro)、安全數位(Secure Digital，SD)卡(SD、miniSD、microSD或是SDHC)、通用快閃記憶裝置(universal flash storage device，UFS)等等。

圖16中繪示的電子系統900可應用於各種電子設備的控制裝置。圖17為繪示圖16的電子系統900的應用範例的智慧型手機的視圖。在電子系統900應用於(在圖16中)智慧型手機1000的情況下，半導體電路1至8的至少其中之一可被採用於應用處理器(Application Processor，AP)的部分組成元件。

此外，電子系統900(在圖16中)可作為電子裝置的多種組成元件的其中之一，例如是電腦、超級移動電腦(Ultra-MobilePC,UMPC)、工作站、迷你筆記型電腦(net-book)、個人數位助理(Personal Digital Assistants，PDA)、可攜式電腦、平板電腦、無線電話、行動電話、智慧型手機、電子書(e-book)、可攜帶型多媒體播放器(Portable Multimedia Player，PMP)、可攜式遊樂器、導航裝置(navigation device)、黑盒子(black box)、數位相機、3D電視接收器、數位語音記錄器、數位語音播放器、數位圖像記錄器、數位圖像播放器、輸位影像記錄器、數位影像播放器、可於無線環境下傳送及接收資訊的裝置、構成家庭網路的多個電子裝置之一、構成電腦網路的多個電子裝置之一、構成遠程通訊網路的多個電子裝置之一、射頻識別(radio-frequency identification，RFID)裝置、或是組成電腦系統的多個組成元件的其中之一。

雖然本發明概念以範例實施例基於說明的目的揭露如上，任何所屬技術領域中具有通常知識者，在不脫離本發明概念的申請專利範圍中所揭示的精神和範圍內，當可作不同的修改、新增與替代之可能。

Claims

一種正反器，包括：第一反相器，用以反相第一資料；第一以及第二電晶體，彼此串接並分別地用以接收反相的第一資料以及第一時脈；第一閘，用以基於該第一資料以及該第一時脈執行邏輯運算；第三電晶體，用以接收該邏輯運算的輸出，其中第二電晶體以及第三電晶體連接至第一節點；以及時脈產生單元，用以接收參考時脈並產生該第一時脈以及第二時脈，其中該第二時脈包括第一以及第二子時脈，且所述第二子時脈為所述第一子時脈的反相，其中該時脈產生單元藉由對於該參考時脈以及該第一時脈執行反及(以下稱NAND)邏輯運算以產生該第一子時脈。
如申請專利範圍第1項所述的正反器，其中該時脈產生單元藉由反相該第一時脈以產生該第一子時脈。
如申請專利範圍第1項所述的正反器，其中該時脈產生單元包括：第一延遲單元，用以延遲該第一時脈的相位，並使用該延遲的第一時脈產生該第二時脈。
如申請專利範圍第1項所述的正反器，更包括：維持器，連接至該第一節點。
一種正反器，包括：第一反相器，用以反相第一資料；第一以及第二電晶體，彼此串接並分別地用以接收反相的第一資料以及第一時脈；第一閘，用以基於該第一資料以及該第一時脈執行邏輯運算；第三電晶體，用以接收該邏輯運算的輸出，其中第二電晶體以及第三電晶體連接至第一節點；以及時脈產生單元，用以接收參考時脈並產生該第一時脈以及第二時脈，其中該第二時脈包括第一以及第二子時脈，且所述第二子時脈為所述第一子時脈的反相，其中該時脈產生單元包括第一延遲單元，用以延遲該第一時脈的相位，並使用該延遲的第一時脈產生該第二時脈，其中該時脈產生單元對於該參考時脈以及該延遲的第一時脈執行NAND邏輯運算以產生該第一子時脈。
一種正反器，包括：第一反相器，用以反相第一資料；第一以及第二電晶體，彼此串接並分別地用以接收反相的第一資料以及第一時脈；第一閘，用以基於該第一資料以及該第一時脈執行邏輯運算；第三電晶體，用以接收該邏輯運算的輸出，其中第二電晶體以及第三電晶體連接至第一節點；以及時脈產生單元，用以接收參考時脈並產生該第一時脈以及第二時脈，其中該第二時脈包括第一以及第二子時脈，且所述第二子時脈為所述第一子時脈的反相，其中該時脈產生單元藉由反相該參考時脈以產生該第一時脈，並藉由反相該第一子時脈以產生該第二子時脈，其中該時脈產生單元藉由對於該第一時脈的反相訊號以及該參考時脈執行NAND邏輯運算以產生該第一子時脈。
一種半導體電路，包括：主級以及從級，用以分別地接收第一時脈以及第二時脈，該第一時脈與該第二時脈具有不同的相位，其中該主級包括：第一電晶體、第二電晶體以及第三電晶體，彼此串接介於第一電壓端以及第二電壓端之間，第一反相器，用以反相輸入資料以及閘控該第一電晶體，以及第一閘，用以閘控該第三電晶體，該第一閘用以對於該輸入資料與該第一時脈執行邏輯運算，以及該第二電晶體用以接收該第一時脈，其中該第一電晶體連接至該第一電壓端，該第三電晶體連接至該第二電壓端，且該第二電晶體介於該第一電晶體與該第三電晶體之間。
如申請專利範圍第7項所述的半導體電路，其中該主級的臨界電壓低於該從級的臨界電壓。
如申請專利範圍第7項所述的半導體電路，其中該第一電晶體與該第二電晶體用以改變該輸入資料至第一準位，且該第三電晶體用以改變該輸入資料至第二準位。
如申請專利範圍第7項所述的半導體電路，更包括：維持器，連接於該第二電晶體與該第三電晶體之間。
如申請專利範圍第7項所述的半導體電路，其中該邏輯運算為反或(以下稱NOR)邏輯運算。
如申請專利範圍第7項所述的半導體電路，其中該第一電壓端的第一電壓為電源供應電壓，且該第二電壓端的第二電壓為接地電壓。
一種半導體電路，包括：主級以及從級，用以分別地接收第一時脈以及第二時脈，該第一時脈與該第二時脈具有不同的相位，其中該主級包括：第一電晶體、第二電晶體以及第三電晶體，彼此串接介於第一電壓端以及第二電壓端之間，第一反相器，用以反相輸入資料以及閘控該第一電晶體，以及第一閘，用以閘控該第三電晶體，該第一閘用以對於該輸入資料與該第一時脈執行邏輯運算，以及該第二電晶體用以接收該第一時脈，其中該邏輯運算為反或(以下稱NOR)邏輯運算，其中該第一電晶體與該第二電晶體為P型金屬氧化半導體(以下稱PMOS)電晶體，且該第三電晶體為N型金屬氧化半導體(以下稱NMOS)電晶體。