TWI701904B - 半導體電路 - Google Patents

Abstract

一種半導體電路，包括：第一邏輯閘，接收第一輸入訊號、時脈訊號及回饋訊號的輸入，並執行第一邏輯運算以輸出第一輸出訊號；以及第二邏輯閘，接收所述第一邏輯閘的所述第一輸出訊號、所述時脈訊號、及所述第一輸入訊號的反相輸出訊號的輸入，並執行第二邏輯運算以輸出所述回饋訊號。

Description

半導體電路

本發明是有關於一種半導體電路。

[相關申請案的交叉參考]

本申請案主張於2015年9月1日在韓國智慧財產局提出申請的韓國專利申請案第10-2015-0123745號的優先權及於2016年2月11日在韓國智慧財產局提出申請的韓國專利申請案第10-2016-0015527號的優先權，所述韓國專利申請案的內容全文併入本案供參考。

為設計高速運作的晶片，高速正反器(flip-flop)及高速時脈閘控電路(或時脈閘)的設計至關重要。儘管已有的基於D鎖存器的正反器及時脈閘控電路佔據小的區域且消耗相對小的功率，然而由於資料至輸出潛時(data-to-output latency)(DQ潛時)相對過慢以至於無法被施加至高速晶片而存在限制。

本發明的態樣提供一種高速運作的半導體電路。

然而，本發明的態樣並非受限於本文所述的該些態樣。藉由參照以下所給出的本發明的詳細說明，對於本發明所屬技術中具有通常知識者而言，未被提及的本發明的上述及其他態樣將變得更加顯而易見。

根據本發明的態樣，提供一種半導體電路，包括：第一邏輯閘，接收第一輸入訊號、時脈訊號及回饋訊號的輸入，並執行第一邏輯運算以輸出第一輸出訊號；以及第二邏輯閘，接收所述第一邏輯閘的所述第一輸出訊號、所述時脈訊號、及所述第一輸入訊號的反相輸出訊號的輸入，並執行第二邏輯運算以輸出所述回饋訊號。

根據本發明的另一態樣，提供一種半導體電路，包括：第一邏輯閘，接收第一輸入訊號、時脈訊號及回饋訊號的輸入，並執行第一邏輯運算以輸出第一輸出訊號；第二邏輯閘，接收所述第一輸入訊號及所述回饋訊號的輸入，並執行第二邏輯運算；以及第三邏輯閘，接收所述第一邏輯閘的所述第一輸出訊號、所述時脈訊號及所述第二邏輯閘的輸出訊號的輸入，並執行第三邏輯運算以輸出所述回饋訊號。

根據本發明的又一態樣，提供一種半導體電路，包括：第一邏輯閘，接收第二輸入訊號、時脈訊號及回饋訊號的輸入並執行第二邏輯運算以輸出第一輸出訊號，其中所述第二輸入訊號是藉由對所述第一輸出訊號的反相訊號及第一輸入訊號執行第一 子邏輯運算而產生；第二邏輯閘，接收所述第一輸入訊號及所述回饋訊號的輸入以執行第一邏輯運算；以及第三邏輯閘，接收所述第一邏輯閘的所述第一輸出訊號、所述時脈訊號及所述第二邏輯閘的輸出訊號的輸入，並執行第二邏輯運算以輸出所述回饋訊號。

根據本發明的又一態樣，提供一種半導體電路，所述半導體電路具有邏輯電路，所述邏輯電路接收D訊號及時脈訊號並基於所接收的D訊號及時脈訊號產生回饋訊號及輸出訊號。當所述D訊號具有高數位狀態時，所述輸出訊號是所述時脈訊號的反相數位表示；且當所述D訊號具有低數位狀態時，所述回饋訊號是所述時脈訊號的反相數位表示。

在閱讀本發明的以下詳細說明及申請專利範圍之後，對於在此項技術中具有通常知識者而言本發明的該些及其他態樣、實施例及優點將立即變得顯而易見。

20a、20b、20c、30a、30b:浮動狀態

100、110、120、130、140、150、160、200、210、220、230、 300、310、320、330:半導體電路

112、132、134、142、144、152、154、162、164、166、212、216、232、234、236、312、316、332、334、336:複合邏輯閘

128、138、158、168、228、238、328、338:鎖存器

148:電路

302:邏輯閘/複合邏輯閘

1000:系統晶片系統

1001:應用處理器

1010:中央處理單元

1020:多媒體系統

1030:匯流排

1040:記憶體系統

1050:週邊電路

1060:動態隨機存取記憶體

1100:電子系統

1110:控制器

1120:輸入/輸出裝置

1130:記憶體裝置

1140:介面

1150:匯流排

1200:平板個人電腦

1300:筆記型電腦

1400:智慧型電話

B、ECK、LAT1、LAT2、Q:輸出訊號

CK:時脈訊號

D、D0、D1:輸入訊號

E:賦能訊號

FB:回饋訊號

G1、G2:反相器

G3、G5:邏輯閘/閘

G4、G7、GF、GL1、GL2、GL2B:邏輯閘

G6:邏輯閘/閘/反或閘

G8:反相器/反相器閘/邏輯閘

GL3:反相器閘

SE:掃描賦能訊號

SI:掃描輸入訊號

SIE:掃描輸入賦能訊號

t1~t12:時間點

:輸入訊號的反相訊號

:輸出訊號的反相訊號

:掃描輸入訊號的反相訊號

藉由參照附圖詳細闡述本發明的示例性實施例，本發明的上述及其他態樣及特徵將變得更加顯而易見，其中：圖1是說明根據本發明的實施例的半導體電路的電路圖。

圖2是解釋圖1所示半導體電路的運作的時序圖。

圖3是說明根據本發明的另一實施例的半導體電路的電路圖。

圖4是說明根據本發明的又一實施例的半導體電路的電路圖。

圖5是說明根據本發明的又一實施例的半導體電路的電路圖。

圖6是說明根據本發明的又一實施例的半導體電路的電路圖。

圖7是說明根據本發明的又一實施例的半導體電路的電路圖。

圖8是說明根據本發明的又一實施例的半導體電路的電路圖。

圖9是說明根據本發明的又一實施例的半導體電路的電路圖。

圖10是解釋圖9所示的半導體電路的運作的時序圖。

圖11是說明根據本發明的又一實施例的半導體電路的電路圖。

圖12是說明根據本發明的又一實施例的半導體電路的電路圖。

圖13是說明根據本發明的又一實施例的半導體電路的電路圖。

圖14是說明根據本發明的又一實施例的半導體電路的電路圖。

圖15是解釋圖14所示半導體電路的運作的時序圖。

圖16是說明根據本發明的又一實施例的半導體電路的電路圖。

圖17是說明根據本發明的又一實施例的半導體電路的電路圖。

圖18是說明根據本發明的又一實施例的半導體電路的電路圖。

圖19是包括根據本發明實施例的半導體電路的系統晶片系統 (SoC system)的方塊圖。

圖20是包括根據本發明實施例的半導體電路的電子系統的方塊圖。

圖21至圖23是根據本發明的某些實施例的半導體電路所適用於的示例性半導體系統。

將參照附圖詳細闡述實施例。然而，本發明可實施為諸多不同形式，而不應被視為僅限於所示實施例。確切而言，提供該些實施例作為實例以使本發明透徹及完整並向熟習此項技術者充分傳達本發明的概念。因此，對於本發明實施例中的某些實施例，未闡述習知的製程、元件及技術。除非另外註明，否則附圖及書面說明通篇中相同的參考編號指示相同的元件，且因此將不再予以贅述。在圖式中，為清晰起見，可誇大各層及區域的大小及相對大小。

藉由參照對較佳實施例的以下詳細說明及附圖，可更易於理解本發明的優點及特徵以及其達成方法。

圖1是說明根據本發明實施例的半導體電路的電路圖。

參照圖1，根據本發明的實施例的半導體電路100包括邏輯閘GL1及邏輯閘GF。

邏輯閘GL1接收輸入訊號D、時脈訊號CK及回饋訊號FB的輸入並執行第一邏輯運算以輸出輸出訊號LAT1。

在本實施例中，邏輯閘GL1可包括3輸入反及(NAND)邏輯閘。在此種情形中，所述第一邏輯運算可為反及邏輯運算。此處，所述3輸入反及邏輯閘是接收三個輸入訊號、僅當所述三個輸入訊號皆對應於邏輯「1」值時方輸出邏輯「0」值、且在所有其他情形中皆輸出邏輯「1」值的邏輯閘。

邏輯閘GF接收邏輯閘GL1的輸出訊號LAT1、時脈訊號CK、及輸入訊號D的反相輸出訊號並執行所述第二邏輯運算以輸出回饋訊號FB。

在本實施例中，邏輯閘GF可包括3輸入反及邏輯閘。在此種情形中，所述第二邏輯運算可為反及邏輯運算。

以下闡述的根據本發明各種實施例的半導體電路可亦相依於實際達成目的而利用執行相同運算的不同邏輯閘來進行修改。舉例而言，在本實施例中，如上所述，儘管邏輯閘GL1、邏輯閘GF二者可被設置為執行所述反及邏輯運算的反及邏輯閘，然而邏輯閘GL1、邏輯閘GF二者可亦被設置為執行反或邏輯運算的反或(NOR)邏輯閘。在此種情形中，輸入至邏輯閘GL1、邏輯閘GF的輸入訊號或自邏輯閘GL1、邏輯閘GF輸出的輸出訊號可根據需要而具有不同於上述配置的反相邏輯值。舉例而言，當被設置為反及邏輯閘時，若邏輯閘GL1設定(邏輯「1」、邏輯「0」、及邏輯「1」)為輸入且設定邏輯「0」為輸出，則當被設置為反或邏輯閘時，邏輯閘GL1可設定(邏輯「0」、邏輯「1」、及邏輯「0」)為輸入且可設定邏輯「1」為輸出。

亦即，在本發明的某些實施例中，邏輯閘GL1可包括所述3輸入反或邏輯閘。在此種情形中，第一邏輯運算可為反或邏輯運算。此處，所述3輸入反或邏輯閘是接收三個輸入訊號、僅當所述三個輸入訊號皆對應於邏輯「0」值時方輸出邏輯「1」值、且在所有其他情形中皆輸出邏輯「0」值的邏輯閘。同時，邏輯閘GF可包括3輸入反或邏輯閘。在此種情形中，第二邏輯運算可為反或邏輯運算。

此種替代關係適用於以下所闡述的本發明的所有各種實施例，及(AND)邏輯運算可由或(OR)邏輯運算替代，所述或邏輯運算可由所述及邏輯運算替代，所述反及邏輯運算可由反或邏輯運算替代，且所述反或邏輯運算可由反及邏輯運算替代。亦即，儘管以下所闡述的各種電路主要由反及邏輯閘表示，然而對熟習半導體電路技術者而言顯而易見的是，可相依於達成方法而使用具有相同功能的反或邏輯閘。在此種情形中，為執行所述邏輯運算中的每一者而輸入至邏輯閘的輸入訊號的值及自所述邏輯閘輸出的輸出訊號的值可根據需要被改變為反相邏輯值。

同時，以下，邏輯「1」值將由「H」來表示，且邏輯「0」值將由「L」來表示。

同時，在本發明的某些實施例中，半導體電路100可更包括反相器G1。反相器G1接收輸入訊號D的輸入並執行反相邏輯運算以輸出輸入訊號D的反相訊號。所述反相訊號變為邏輯閘GF的輸入訊號。

圖2是解釋圖1所示半導體電路的運作的時序圖。

將參照圖2闡述圖1所示半導體電路100的運作。

在時間區段t1至t3及t10至t12中，輸入訊號D的值為L。在此種情形中，由於邏輯閘GL1的所述三個輸入訊號中的一個輸入訊號的值為L，因此，根據反及邏輯運算的結果，邏輯閘GL1的輸出訊號LAT1的值變為H。具體而言，由於輸入訊號D的值L始終被輸入至邏輯閘GL1，因此無論時脈訊號CK的值如何，輸出訊號LAT1的值皆為常數H。

同時，在此種情形中，由於邏輯閘GF的所述三個輸入訊號中的輸入訊號D的反相訊號及邏輯閘GL1的輸出訊號LAT1為H，因此，根據反及邏輯運算的結果，回饋訊號FB(即，邏輯閘GF的輸出訊號)具有時脈訊號CK的反相訊號的值。亦即，當時脈訊號為L時，回饋訊號FB為H，且當時脈訊號CK為H時，回饋訊號FB為L。

在時間區段t3至t10中，輸入訊號D的值為H。

首先，當審視其中時脈訊號CK為L的情形時，由於邏輯閘GL1的所述三個輸入訊號中的一個輸入訊號的值為L(即，時脈訊號CK的值為L)，因此根據反及邏輯運算的結果，邏輯閘GL1的輸出訊號LAT1的值變為H。

同時，在此種情形中，由於邏輯閘GF的所述三個輸入訊號中的一個輸入訊號的值為L(即，輸入訊號D的反相訊號的值為L)，因此根據反及邏輯運算的結果，回饋訊號FB(即，邏輯閘 GF的輸出訊號)的值亦變為H。具體而言，由於輸入訊號D的反相訊號的值L始終被輸入至邏輯閘GF，因此無論時脈訊號CK的值如何，回饋訊號FB的值皆為常數H。

當再次審視邏輯閘GL1時，由於輸入訊號D的值及回饋訊號FB的值二者均為H，因此根據反及邏輯運算的結果，邏輯閘GL1的輸出訊號LAT1具有時脈訊號CK的反相訊號的值。亦即，當時脈訊號CK為L時，輸出訊號LAT1為H，且當時脈訊號CK為H時，輸出訊號LAT1為L。

此種半導體電路100可被應用為時脈閘控電路，所述時脈閘控電路相依於輸入訊號D的值而選擇性地輸出時脈訊號CK。

圖3是說明根據本發明的另一實施例的半導體電路的電路圖。

參照圖3，根據本發明的另一實施例的半導體電路110在以下方面不同於圖1所示的半導體電路100：前者具有賦能訊號E及掃描賦能訊號SE作為輸入訊號。

在以下方面存在另一差異：圖1所示的邏輯閘GL1由複合邏輯閘112替代，複合邏輯閘112接收賦能訊號E、掃描賦能訊號SE、時脈訊號CK及回饋訊號FB的輸入以執行第一子邏輯運算及第二子邏輯運算。具體而言，複合邏輯閘112可對賦能訊號E及掃描賦能訊號SE執行第一子邏輯運算以產生第一中間訊號，且可對所述第一中間訊號、時脈訊號CK及回饋訊號FB執行第二子邏輯運算以輸出第一輸出訊號LAT1。在本實施例中，所述第一子 邏輯運算及所述第二子邏輯運算中的每一者可分別為或邏輯運算和反及邏輯運算。因此，複合邏輯閘112可為或-反及(OR-NAND)複合邏輯閘。

進一步，在以下方面存在另一差異：半導體電路110包括邏輯閘G3而並非圖1所示的反相器G1，邏輯閘G3接收賦能訊號E及掃描賦能訊號SE的輸入以執行反或邏輯運算。

在以下方面存在又一差異：半導體電路110更包括反相器G2，反相器G2接收輸出訊號LAT1的輸入並執行反相邏輯運算以輸出輸出訊號ECK。

因此，半導體電路110可作為高速時脈閘控電路運作，所述高速時脈閘控電路接收賦能訊號E及掃描賦能訊號SE作為輸入。

同時，在本發明的某些其他實施例中，複合邏輯閘112可亦被設置為及-反或(AND-NOR)複合邏輯閘，所述及-反或複合邏輯閘執行及邏輯運算和反或邏輯運算中的每一者來分別作為所述第一子邏輯運算及所述第二子邏輯運算。在此種情形中，邏輯閘GF及邏輯閘G3中的每一者可分別被設置為3輸入反或邏輯閘和反及邏輯閘以執行與上述本實施例的半導體電路相同的運算。

圖4是說明根據本發明的又一實施例的半導體電路的電路圖。

參照圖4，根據本發明的又一實施例的半導體電路120 在以下方面不同於圖1所示的半導體電路100：前者更包括鎖存器128。鎖存器128接收輸出訊號LAT1及時脈訊號CK的反相訊號以輸出輸出訊號Q。儘管為便於解釋，鎖存器128在圖4中由D鎖存器表示，然而本發明的範圍並非僅限於此。在本發明的某些實施例中，鎖存器128可被設置為R-S鎖存器。

因此，半導體電路120可作為正反器運作，所述正反器將輸入訊號D在時脈訊號CK的為H的區段中傳播至輸出，並在時脈訊號CK為L的區段中儲存輸入訊號D的值。

圖5是說明根據本發明的又一實施例的半導體電路的電路圖。

參照圖5，根據本發明又一實施例的半導體電路130在以下方面不同於圖1所示的半導體電路100：圖1所示的邏輯閘GL1由複合邏輯閘132替代，複合邏輯閘132接收輸入訊號D、掃描賦能訊號SE、時脈訊號CK及回饋訊號FB的輸入以執行所述第一子邏輯運算及所述第二子邏輯運算。具體而言，複合邏輯閘132可對輸入訊號D及掃描賦能訊號SE執行所述第一子邏輯運算以產生第一中間訊號，且可對所述第一中間訊號、時脈訊號CK及回饋訊號FB執行所述第二子邏輯運算以輸出第一輸出訊號LAT1。在本實施例中，所述第一子邏輯運算及所述第二子邏輯運算中的每一者可分別為或邏輯運算和反及邏輯運算。因此，複合邏輯閘132可為或-反及複合邏輯閘。

在以下方面存在另一差異：半導體電路130更包括邏輯 閘G3而並非圖1所示的反相器G1，邏輯閘G3接收輸入訊號D及掃描賦能訊號SE的輸入以執行反或邏輯運算。

在以下方面仍存在另一差異：圖1所示的邏輯閘GF由複合邏輯閘134替代，複合邏輯閘134接收邏輯閘G3的輸出訊號、時脈訊號CK、掃描賦能訊號SE、掃描輸入訊號SI的反相形式及輸出訊號LAT1的輸入以執行第三子邏輯運算、第四子邏輯運算、第五子邏輯運算及第六子邏輯運算。具體而言，複合邏輯閘134對時脈訊號CK和反或邏輯閘G3的輸出訊號執行所述第三子邏輯運算以產生第二中間訊號，對掃描賦能訊號SE及掃描輸入訊號SI的反相訊號執行所述第四子邏輯運算以產生第三中間訊號，對所述第二中間訊號及所述第三中間訊號執行所述第五子邏輯運算以產生第四中間訊號，且對輸出訊號LAT1及所述第四中間訊號執行所述第六子邏輯運算以輸出回饋訊號FB。在本實施例中，所述第三子邏輯運算至所述第六子邏輯運算中的每一者可分別為及邏輯運算、及邏輯運算、或邏輯運算和反及邏輯運算。因此，複合邏輯閘134可為2及-或-反及(2AND-OR-NAND)複合邏輯閘。

在以下方面存在又一差異：半導體電路130更包括鎖存器138。鎖存器138接收輸出訊號LAT1及時脈訊號CK的反相訊號以輸出輸出訊號Q。在圖5中，儘管為便於解釋，鎖存器138由D鎖存器表示，然而本發明的範圍並非僅限於此。在本發明的某些實施例中，鎖存器138可被設置為R-S鎖存器。

因此，半導體電路130可作為多工器(multiplexer)型掃 描正反器運作，所述多工器型掃描正反器使用掃描賦能訊號SE作為選擇訊號。舉例而言，當掃描賦能訊號SE為L時，輸入訊號D的值被儲存於所述正反器中，且當掃描賦能訊號SE為H時，掃描輸入訊號SI被儲存於所述正反器中。具體指出的是，相對簡單的複合邏輯閘132安置於輸入訊號D的路徑上，且相對複雜的複合邏輯閘134安置於掃描輸入訊號SI的路徑上。

同時，在本發明的某些其他實施例中，複合邏輯閘132可被設置為及-反或複合邏輯閘，所述及-反或複合邏輯閘執行及邏輯運算和反或邏輯運算來分別作為所述第一子邏輯運算及所述第二子邏輯運算，且複合邏輯閘134可被設置為2或-及-反或(2OR-AND-NOR)複合邏輯閘，所述2或-及-反或複合邏輯閘執行或邏輯運算、或邏輯運算、及邏輯運算和反或邏輯運算中的每一者來分別作為所述第三子邏輯運算至所述第六子邏輯運算。在此種情形中，閘G3被設置為反及邏輯閘且可執行與上述本實施例的半導體電路相同的運算。

圖6是說明根據本發明的又一實施例的半導體電路的電路圖。

參照圖6，根據又一實施例的半導體電路140在以下方面不同於圖5所示的半導體電路130：圖5所示的複合邏輯閘134由複合邏輯閘144替代，複合邏輯閘144接收反或邏輯閘G3的輸出訊號、時脈訊號CK、掃描輸入賦能訊號SIE的反相形式及輸出訊號LAT1的輸入以執行所述第三子邏輯運算、所述第四子邏輯運 算及所述第五子邏輯運算。具體而言，複合邏輯閘144對時脈訊號CK和反或邏輯閘G3的輸出訊號執行所述第三子邏輯運算以產生第二中間訊號，對所述第二中間訊號及掃描輸入賦能訊號SIE的反相訊號執行所述第四子邏輯運算以產生第三中間訊號，且對輸出訊號LAT1及所述第三中間訊號執行所述第五子邏輯運算以輸出回饋訊號FB。在本實施例中，所述第三子邏輯運算至所述第五子邏輯運算可分別為及邏輯運算，或邏輯運算和反及邏輯運算。因此，複合邏輯閘114可為及-或-反及(AND-OR-NAND)複合邏輯閘。

此處，掃描輸入賦能訊號SIE的反相訊號可藉由利用邏輯閘G5及邏輯閘G4對掃描賦能訊號SE及掃描輸入訊號SI的反相訊號依序地執行反及邏輯運算和反相邏輯運算來產生。

在以下方面存在另一差異：半導體電路140包括電路148，電路148包括對經反相器閘GL3反相的時脈訊號CK的反相形式、及輸出訊號LAT2執行反及邏輯運算的邏輯閘GL2B、及對邏輯閘GL2B的輸出訊號B及輸出訊號LAT1執行反及邏輯運算的邏輯閘GL2，所述電路148替代圖5所示的鎖存器138來形成輸出訊號Q的反相形式。

因此，半導體電路140可作為多工器型掃描正反器運作，所述多工器型掃描正反器使用掃描賦能訊號SE作為選擇訊號。

同時，在本發明的某些其他實施例中，複合邏輯閘142可被設置為及-反或複合邏輯閘，所述及-反或複合邏輯閘執行及邏 輯運算和反或邏輯運算中的每一者來分別作為所述第一子邏輯運算及所述第二子邏輯運算，且複合邏輯閘144可被設置為或-及-反或複合邏輯閘，所述或-及-反或複合邏輯閘執行或邏輯運算、及邏輯運算和反或邏輯運算中的每一者來作為所述第三子邏輯運算至所述第五子邏輯運算。在此種情形中，閘G3及閘G5中的每一者可分別被設置為反及邏輯閘和反或邏輯閘以執行與上述本實施例的半導體電路相同的運算。

圖7是說明根據本發明的又一實施例的半導體電路的電路圖。

參照圖7，根據本發明的又一實施例的半導體電路150在以下方面不同於圖1所示的半導體電路100：圖1所示的邏輯閘GL1由複合邏輯閘152替代，複合邏輯閘152接收輸入訊號D0、輸入訊號D1、掃描賦能訊號SE、時脈訊號CK及回饋訊號FB的輸入以執行所述第一子邏輯運算及所述第二子邏輯運算。具體而言，複合邏輯閘152對輸入訊號D0、輸入訊號D1及掃描賦能訊號SE執行所述第一子邏輯運算以產生第一中間訊號，且對所述第一中間訊號、時脈訊號CK及回饋訊號FB執行所述第二子邏輯運算以輸出第一輸出訊號LAT1。在本實施例中，所述第一子邏輯運算及所述第二子邏輯運算中的每一者可分別為或邏輯運算和反及邏輯運算。因此，複合邏輯閘152可為或-反及複合邏輯閘。

在以下方面存在另一差異：半導體電路150更包括邏輯閘G6而並非圖1所示的反相器G1，邏輯閘G6接收輸入訊號D0、 輸入訊號D1及掃描賦能訊號SE的輸入以執行所述反或邏輯運算。在本發明的某些實施例中，邏輯閘G6可被設置為3輸入反或邏輯閘。

在以下方面存在又一差異：圖1所示的邏輯閘GF由複合邏輯閘154替代，複合邏輯閘154接收反或邏輯閘G6的輸出訊號、時脈訊號CK、掃描賦能訊號SE、掃描輸入訊號SI的反相訊號及輸出訊號LAT1的輸入以執行所述第三子邏輯運算、所述第四子邏輯運算、所述第五子邏輯運算及所述第六子邏輯運算。具體而言，複合邏輯閘154對時脈訊號CK及邏輯閘G6的輸出訊號執行所述第三子邏輯運算以產生第二中間訊號，對掃描賦能訊號SE及掃描輸入訊號SI的反相訊號執行所述第四子邏輯運算以產生第三中間訊號，對所述第二中間訊號及所述第三中間訊號執行所述第五子邏輯運算以產生第四中間訊號，且對第一輸出訊號LAT1及所述第四中間訊號執行所述第六子邏輯運算以輸出回饋訊號FB。在本實施例中，所述第三子邏輯運算至所述第六子邏輯運算可分別為及邏輯運算、及邏輯運算、或邏輯運算和反及邏輯運算中的每一者。因此，複合邏輯閘154可為2及-或-反及複合邏輯閘。

因此，半導體電路150可作為多工器型掃描正反器運作，所述多工器型掃描正反器使用包括輸入訊號D0與輸入訊號D1的或邏輯的掃描賦能訊號SE作為選擇訊號。

同時，在本發明的某些其他實施例中，複合邏輯閘152可被設置為及-反或複合邏輯閘，所述及-反或複合邏輯閘執行及邏 輯運算和反或邏輯運算中的每一者來分別作為所述第一子邏輯運算及所述第二子邏輯運算，且複合邏輯閘154可被設置為2或-及-反或複合邏輯閘，所述2或-及-反或複合邏輯閘執行或邏輯運算、或邏輯運算、及邏輯運算和反或邏輯運算中的每一者來分別作為所述第三子邏輯運算至所述第六子邏輯運算。在此種情形中，閘G6可被設置為3輸入反及邏輯閘以執行與上述本實施例的半導體電路相同的運算。

此外，半導體電路150可包括與以上結合圖4所闡述的鎖存器128相似地運作的鎖存器158。

圖8是說明根據本發明的又一實施例的半導體電路的電路圖。

參照圖8，根據本發明又一實施例的半導體電路160在以下方面不同於圖1所示的半導體電路100：圖1所示的邏輯閘GL1由複合邏輯閘162替代，複合邏輯閘162接收輸入訊號D0、輸入訊號D1、掃描賦能訊號SE、時脈訊號CK及回饋訊號FB的輸入以執行所述第一子邏輯運算、所述第二子邏輯運算、及所述第三子邏輯運算。具體而言，複合邏輯閘162對輸入訊號D0及輸入訊號D1執行所述第一子邏輯運算以產生第一中間訊號，對所述第一中間訊號及掃描賦能訊號SE執行所述第二子邏輯運算以產生第二中間訊號，且對所述第二中間訊號、時脈訊號CK及回饋訊號FB執行所述第三子邏輯運算以輸出第一輸出訊號LAT1。在本實施例中，所述第一子邏輯運算至所述第三子邏輯運算中的每一者 可分別為及邏輯運算、或邏輯運算和反及邏輯運算。因此，複合邏輯閘162可為及-或-反及複合邏輯閘。

在以下方面存在另一差異：半導體電路160包括複合邏輯閘166而並非圖1所示的反相器G1，複合邏輯閘166接收輸入訊號D0、輸入訊號D1及掃描賦能訊號SE的輸入以執行所述第四子邏輯運算及所述第五子邏輯運算。複合邏輯閘166對輸入訊號D0及輸入訊號D1執行所述第四子邏輯運算以產生第三中間訊號，且對所述第三中間訊號及掃描賦能訊號SE執行所述第五子邏輯運算。在本實施例中，所述第四子邏輯運算及所述第五子邏輯運算中的每一者可分別為及邏輯運算及由反或閘G6提供的反或邏輯運算。因此，複合邏輯閘166可為及-反或複合邏輯閘。

在以下方面存在又一差異：圖1所示的邏輯閘GF由複合邏輯閘164替代，複合邏輯閘164接收複合邏輯閘166的輸出訊號、時脈訊號CK、掃描賦能訊號SE、掃描輸入訊號SI的反相訊號及第一輸出訊號LAT1的輸入以執行所述第六子邏輯運算、所述第七子邏輯運算、所述第八子邏輯運算及所述第九子邏輯運算。具體而言，複合邏輯閘164對時脈訊號CK及複合邏輯閘166的輸出訊號執行所述第六子邏輯運算以產生第四中間訊號，對掃描賦能訊號SE及掃描輸入訊號SI的反相訊號執行所述第七子邏輯運算以產生第五中間訊號，對所述第四中間訊號及所述第五中間訊號執行所述第八子邏輯運算以產生第六中間訊號，並對第一輸出訊號LAT1及所述第六中間訊號執行第九子邏輯運算以輸出回饋 訊號FB。在本實施例中，所述第六子邏輯運算至所述第九子邏輯運算中的每一者可分別為及邏輯運算、及邏輯運算、或邏輯運算和反及邏輯運算。因此，複合邏輯閘164可為2及-或-反及複合邏輯閘。

此外，半導體電路160可包括與以上結合圖4所闡述的鎖存器128相似地運作的鎖存器168。

因此，半導體電路160可作為多工器型掃描正反器運作，所述多工器型掃描正反器使用包括輸入訊號D0與輸入訊號D1的及邏輯的掃描賦能訊號SE作為選擇訊號。

同時，在本發明的某些其他實施例中，複合邏輯閘162被設置為或-及-反或複合邏輯閘，所述或-及-反或複合邏輯閘執行或邏輯運算、及邏輯運算和反或邏輯運算中的每一者來分別作為所述第一子邏輯運算至所述第三子邏輯運算。複合邏輯閘166被設置為或-反及複合邏輯閘，所述或-反及複合邏輯閘執行或邏輯運算和反及邏輯運算中的每一者來分別作為所述第四子邏輯運算及所述第五子邏輯運算。複合邏輯閘164被設置為2或-及-反或複合邏輯閘，所述2或-及-反或複合邏輯閘執行或邏輯運算、或邏輯運算、及邏輯運算和反或邏輯運算來分別作為所述第六子邏輯運算至所述第九子邏輯運算。因此，所述半導體電路可執行與上述本實施例的半導體電路相同的運算。

圖9是說明根據本發明的又一實施例的半導體電路的電路圖。

參照圖9，根據本發明的另一實施例的半導體電路200包括邏輯閘GL1、邏輯閘G7及邏輯閘GF。

邏輯閘GL1接收輸入訊號D、時脈訊號CK及回饋訊號FB的輸入並執行所述第一邏輯運算以輸出輸出訊號LAT1。

在本實施例中，邏輯閘GL1可包括3輸入反及邏輯閘。在此種情形中，所述第一邏輯運算可為反及邏輯運算。

邏輯閘G7接收輸入訊號D及回饋訊號FB的輸入以執行第二邏輯運算。

在本實施例中，邏輯閘G7可包括反及邏輯閘。在此種情形中，所述第二邏輯運算可為反及邏輯運算。

邏輯閘GF接收邏輯閘GL1的輸出訊號LAT1、時脈訊號CK及邏輯閘G7的輸出的輸入並執行所述第三邏輯運算以輸出回饋訊號FB。

在本實施例中，邏輯閘GF可包括3輸入反及邏輯閘。在此種情形中，所述第三邏輯運算可為反及邏輯運算。

如以上結合圖1所闡述，根據本發明的各種實施例的半導體電路可亦相依於實際達成目的而利用執行相同運算的不同邏輯閘來進行修改。

舉例而言，在本發明的某些其他實施例中，邏輯閘GL1被設置為3輸入反或邏輯閘，所述3輸入反或邏輯閘執行反或邏輯運算作為所述第一邏輯運算；且邏輯閘G7被設置為反或邏輯閘，所述反或邏輯閘執行反或邏輯運算作為所述第二邏輯運算； 且邏輯閘GF被設置為3輸入反或邏輯閘，所述3輸入反或邏輯閘執行反或邏輯運算作為所述第三邏輯運算。因此，所述半導體電路可執行與上述本實施例的半導體電路相同的運算。

圖10是解釋圖9所示的半導體電路的運作的時序圖。

輸入訊號D的值在時間區段t1至t3及t10至t12中為L。

在此種情形中，由於邏輯閘GL1的三個輸入訊號中的一個輸入訊號的值為L，因此，根據反及邏輯運算的結果，邏輯閘GL1的輸出訊號LAT1的值變為H。具體而言，由於輸入訊號D的值L始終被輸入至邏輯閘GL1，因此無論時脈訊號CK的值如何，輸出訊號LAT1的值皆為常數H。

同時，邏輯閘G7的兩個輸入訊號中的輸入訊號D的值為L，根據反及邏輯運算的結果，無論回饋訊號FB如何，邏輯閘G7的輸出訊號皆為常數H。

接下來，由於邏輯閘GF的所述三個輸入訊號中的邏輯閘G7的輸出訊號及邏輯閘GL1的輸出訊號LAT1二者均為H，因此，根據反及邏輯運算的結果，回饋訊號FB(即，邏輯閘GF的輸出訊號)具有時脈訊號CK的反相訊號的值。亦即，當時脈訊號CK為H時，回饋訊號FB變為L，且當時脈訊號CK為L時，回饋訊號FB變為H。

在時間區段t3至t10中，輸入訊號D的值為H。

首先，當審視其中時脈訊號CK為L的情形時，由於邏輯閘GL1的所述三個輸入訊號中的一個輸入訊號的值為L(即， 時脈訊號CK的值為L)，因此根據反及邏輯運算的結果，邏輯閘GL1的輸出訊號LAT1的值變為H。

同時，由於邏輯閘GF的所述三個輸入訊號中的一個輸入訊號的值為L(即，時脈訊號CK的值為L)，因此根據反及邏輯運算的結果，回饋訊號FB(即，邏輯閘GF的輸出訊號)的值變為H。

接下來，由於邏輯閘G7的所述兩個輸入訊號中的輸入訊號D的值為H，因此，根據反及邏輯運算的結果，邏輯閘G7的輸出訊號具有回饋訊號FB的反相訊號的值。當時脈訊號CK的值為L時，邏輯閘G7的輸出訊號為L，乃因回饋訊號FB的值為H。

同時，當審視其中時脈訊號CK轉變為H的情形時，在轉變的時間點處，在邏輯閘GL1的所述三個輸入訊號中，輸入訊號D及回饋訊號FB為H，且時脈訊號CK自L轉變為H。因此，輸出訊號LAT1自H轉變為L。

此時，由於作為邏輯閘GF的所述三個輸入訊號中的一者的輸出訊號LAT1自H轉變為L，因此回饋訊號FB仍維持為H。進一步，由於作為邏輯閘G7的兩個輸入訊號中的一者的回饋訊號FB維持為H，因此邏輯閘G7的輸出訊號維持為L。

儘管根據本實施例的半導體電路200的運作實質上相同於圖1中所闡述的半導體電路100的運作，然而，可防止回饋訊號FB在輸入訊號D為H且時脈訊號CK自L轉變為H時的時間點t4、t6及t8處進入浮動狀態(floating state)20a、20b及20c。

圖11是說明根據本發明的又一實施例的半導體電路的電路圖。

參照圖11，根據本發明的另一實施例的半導體電路210在以下方面不同於圖9所示的半導體電路200：前者具有賦能訊號E及掃描賦能訊號SE作為輸入訊號。

在以下方面存在另一差異：圖9所示的邏輯閘GL1由複合邏輯閘212替代，複合邏輯閘212接收賦能訊號E、掃描賦能訊號SE、時脈訊號CK及回饋訊號FB的輸入以執行所述第一子邏輯運算及所述第二子邏輯運算。具體而言，複合邏輯閘212可對賦能訊號E及掃描賦能訊號SE執行所述第一子邏輯運算以產生第一中間訊號，且可對所述第一中間訊號、時脈訊號CK及回饋訊號FB執行所述第二子邏輯運算以輸出輸出訊號LAT1。在本實施例中，所述第一子邏輯運算及所述第二子邏輯運算中的每一者可分別為或邏輯運算和反及邏輯運算。因此，複合邏輯閘212可為或-反及複合邏輯閘。

在以下方面存在又一差異：半導體電路210包括複合邏輯閘216而並非圖9所示的邏輯閘G7，複合邏輯閘216接收賦能訊號E、掃描賦能訊號SE及回饋訊號FB的輸入以執行所述第三子邏輯運算及所述第四子邏輯運算。複合邏輯閘216對賦能訊號E及掃描賦能訊號SE執行所述第三子邏輯運算以產生第二中間訊號，且對所述第二中間訊號及回饋訊號FB執行所述第四子邏輯運算。在本實施例中，所述第三子邏輯運算及所述第四子邏輯運算 中的每一者可分別為或邏輯運算和反及邏輯運算。因此，複合邏輯閘216可為或-反及複合邏輯閘。

在以下方面存在又一差異：半導體電路210更包括反相器G2，反相器G2接收輸出訊號LAT1的輸入並執行反相邏輯運算以輸出輸出訊號ECK。

因此，半導體電路210可作為高速時脈閘控電路運作，所述高速時脈閘控電路接收賦能訊號E及掃描賦能訊號SE的輸入。

同時，在本發明的某些其他實施例中，複合邏輯閘212可被設置為及-反或複合邏輯閘，所述及-反或複合邏輯閘執行及邏輯運算和反或邏輯運算中的每一者來分別作為所述第一子邏輯運算及所述第二子邏輯運算，複合邏輯閘216可被設置為及-反或複合邏輯閘，所述及-反或複合邏輯閘執行及邏輯運算和反或邏輯運算中的每一者來分別作為所述第三子邏輯運算及所述第四子邏輯運算。在此種情形中，邏輯閘GF可被設置為3輸入反或邏輯閘以執行與上述本實施例的半導體電路相同的運算。

圖12是說明根據本發明的又一實施例的半導體電路的電路圖。

參照圖12，根據本發明的又一實施例的半導體電路220在以下方面不同於圖9所示的半導體電路200：前者更包括鎖存器228。鎖存器228接收輸出訊號LAT1及時脈訊號CK的反相訊號以輸出輸出訊號Q。儘管為便於解釋，鎖存器228在圖12中由D 鎖存器表示，然而本發明的範圍並非僅限於此。在本發明的某些實施例中，鎖存器228可被設置為R-S鎖存器。

因此，半導體電路220可作為正反器運作，所述正反器將輸入訊號D在時脈訊號CK為H的區段中傳播至輸出，並在時脈訊號CK為L的區段中儲存所述值。

圖13是說明根據本發明的又一實施例的半導體電路的電路圖。

參照圖13，根據本發明的另一實施例的半導體電路230在以下方面不同於圖9所示的半導體電路200：圖9所示的邏輯閘GL1由複合邏輯閘232替代，複合邏輯閘232接收輸入訊號D、掃描賦能訊號SE、時脈訊號CK及回饋訊號FB的輸入以執行所述第一子邏輯運算及所述第二子邏輯運算。具體而言，複合邏輯閘232可對輸入訊號D及掃描賦能訊號SE執行所述第一子邏輯運算以產生第一中間訊號，且可對所述第一中間訊號、時脈訊號CK及回饋訊號FB執行所述第二子邏輯運算以輸出輸出訊號LAT1。在本實施例中，所述第一子邏輯運算及所述第二子邏輯運算中的每一者可分別為或邏輯運算和反及邏輯運算。因此，複合邏輯閘232可為或-反及複合邏輯閘。

在以下方面存在又一差異：半導體電路230包括複合邏輯閘236而並非圖9所示的邏輯閘G7，複合邏輯閘236接收輸入訊號D、掃描賦能訊號SE及回饋訊號FB的輸入以執行所述第三子邏輯運算及所述第四子邏輯運算。複合邏輯閘236對輸入訊號D 及掃描賦能訊號SE執行所述第三子邏輯運算以產生第二中間訊號，且對所述第二中間訊號及回饋訊號FB執行所述第四子邏輯運算。在本實施例中，所述第三子邏輯運算及所述第四子邏輯運算中的每一者可分別為或邏輯運算和反及邏輯運算。因此，複合邏輯閘236可為或-反及複合邏輯閘。

在以下方面存在又一差異：圖9所示的邏輯閘GF由複合邏輯閘234替代，複合邏輯閘234接收複合邏輯閘236的輸出訊號、時脈訊號CK、掃描賦能訊號SE、掃描輸入訊號SI的反相形式及輸出訊號LAT1的輸入以執行所述第五子邏輯運算、所述第六子邏輯運算、所述第七子邏輯運算及所述第八子邏輯運算。具體而言，複合邏輯閘234對時脈訊號CK及複合邏輯閘236的輸出訊號執行所述第五子邏輯運算以產生第三中間訊號，對掃描賦能訊號SE及掃描輸入訊號SI的反相訊號執行所述第六子邏輯運算以產生第四中間訊號，對所述第三中間訊號及所述第四中間訊號執行所述第七子邏輯運算以產生第五中間訊號，且對第一輸出訊號LAT1及所述第五中間訊號執行所述第八子邏輯運算以輸出回饋訊號FB。在本實施例中，所述第五子邏輯運算至所述第八子邏輯運算中的每一者可分別為及邏輯運算、及邏輯運算、或邏輯運算和反及邏輯運算。因此，複合邏輯閘234可為2及-或-反及複合邏輯閘。

在以下方面存在另一差異：半導體電路230更包括鎖存器238。鎖存器238接收輸出訊號LAT1及時脈訊號CK的反相訊 號的輸入以輸出輸出訊號Q。儘管為便於解釋，鎖存器238在圖13中由D鎖存器表示，然而本發明的範圍並非僅限於此。在本發明的某些實施例中，鎖存器238可被設置為R-S鎖存器。

因此，半導體電路230可作為多工器型掃描正反器運作，所述多工器型掃描正反器使用掃描賦能訊號SE作為選擇訊號。

同時，在本發明的某些其他實施例中，複合邏輯閘232被設置為及-反或複合邏輯閘，所述及-反或複合邏輯閘執行及邏輯運算和反或邏輯運算中的每一者來分別作為所述第一子邏輯運算及所述第二子邏輯運算。複合邏輯閘236被設置為及-反或複合邏輯閘，所述及-反或複合邏輯閘執行及邏輯運算和反或邏輯運算中的每一者來分別作為所述第三子邏輯運算及所述第四子邏輯運算。複合邏輯閘234被設置為2或-及-反或複合邏輯閘，所述2或-及-反或複合邏輯閘執行或邏輯運算、或邏輯運算、及邏輯運算和反或邏輯運算中的每一者來分別作為所述第五子邏輯運算至所述第八子邏輯運算。因此，半導體電路230可執行與上述本實施例的半導體電路相同的運算。

圖14是說明根據本發明的又一實施例的半導體電路的電路圖。

參照圖14，根據本發明的又一實施例的半導體電路300包括邏輯閘302、邏輯閘G7及邏輯閘GF。

邏輯閘302包括複合邏輯閘，所述複合邏輯閘接收輸出訊號LAT1的反相訊號、輸入訊號D、時脈訊號CK及回饋訊號 FB的輸入以執行所述第一子邏輯運算及所述第二子邏輯運算。具體而言，邏輯閘302可對輸出訊號LAT1的反相訊號及輸入訊號D執行所述第一子邏輯運算以產生中間訊號，且可對所述中間訊號及時脈訊號CK執行所述第二子邏輯運算以輸出輸出訊號LAT1。為此，半導體電路300更包括反相器G8，反相器G8接收輸出訊號LAT1的輸入並執行反相邏輯運算以輸出輸出訊號LAT1的反相訊號。在本實施例中，所述第一子邏輯運算及所述第二子邏輯運算中的每一者可分別為或邏輯運算和反及邏輯運算。因此，邏輯閘302可為或-反及複合邏輯閘。

邏輯閘G7接收輸入訊號D及回饋訊號FB的輸入以執行第一邏輯運算。

在本實施例中，邏輯閘G7可包括反及邏輯閘。在此種情形中，所述第一邏輯運算可為反及邏輯運算。

邏輯閘GF接收邏輯閘GL1的輸出訊號LAT1、時脈訊號CK及邏輯閘G7的輸出訊號的輸入並執行第二邏輯運算以輸出回饋訊號FB。

在本實施例中，邏輯閘GF可包括3輸入反及邏輯閘。在此種情形中，所述第二邏輯運算可為反及邏輯運算。

如以上結合圖1所闡述，根據本發明的各種實施例的半導體電路可亦相依於實際實作目的而利用執行相同運算的不同邏輯閘來進行修改。

舉例而言，在本發明的某些其他實施例中，邏輯閘GL1 被設置為及-反或複合邏輯閘，所述及-反或複合邏輯閘執行及邏輯運算和反或邏輯運算中的每一者來分別作為所述第一子邏輯運算及所述第二子邏輯運算。邏輯閘G7被設置為反或邏輯閘，所述反或邏輯閘執行反或邏輯運算作為所述第一邏輯運算。邏輯閘GF被設置為3輸入反或邏輯閘，所述3輸入反或邏輯閘執行反或邏輯運算作為所謂第二邏輯運算。因此，所述半導體電路可執行與上述本實施例的半導體電路相同的運算。

圖15是解釋圖14所示的半導體電路的運作的時序圖。

在時間區段t1至t3及t10至t12中，輸入訊號D的值為L。

首先，當審視其中時脈訊號CK為L的情形時，由於邏輯閘GL1的所述三個輸入訊號中的一個輸入訊號的值(即，時脈訊號CK的值)為L，因此根據反及邏輯運算的結果，邏輯閘GL1的輸出訊號LAT1的值變為H。因此，輸入至複合邏輯閘302的輸出訊號LAT1的反相訊號變為L。

同時，由於邏輯閘GF的三個輸入訊號中的一個輸入訊號的值為L(即，時脈訊號CK的值為L)，因此根據反及邏輯運算的結果，回饋訊號FB(即，邏輯閘GF的輸出訊號)的值變為H。

接下來，由於邏輯閘G7的兩個輸入訊號中的輸入訊號D的值為L，因此，根據反及邏輯運算的結果，邏輯閘G7的輸出訊號變為H。

同時，當審視其中時脈訊號CK轉變為H的情形時，在 轉變的時間點處，在邏輯閘GF的所述三個輸入訊號中，輸出訊號LAT1及邏輯閘G7的輸出訊號為H，且時脈訊號CK自L轉變為H。因此，回饋訊號FB自H轉變為L。

此時，由於作為複合邏輯閘302的三個輸入訊號中的一者的回饋訊號FB自H轉變為L，因此輸出訊號LAT1仍維持為H。

儘管根據本實施例的半導體電路300的運作實質上相同於圖9中所闡述的半導體電路200的運作，然而，可防止輸出訊號LAT1在輸入訊號D為L且時脈訊號CK自L轉變為H時的時間點t1及t11處進入浮動狀態30a及30b。

圖16是說明根據本發明的又一實施例的半導體電路的電路圖。

參照圖16，根據本發明實施例的另一實施例的半導體電路310在以下方面不同於圖14所示的半導體電路300：前者具有賦能訊號E及掃描賦能訊號SE作為輸入訊號。

在以下方面存在另一差異：圖14所示的複合邏輯閘302由複合邏輯閘312替代，複合邏輯閘312接收輸出訊號LAT1的反相訊號、賦能訊號E、掃描賦能訊號SE、時脈訊號CK及回饋訊號FB的輸入以執行所述第三子邏輯運算及所述第四子邏輯運算。具體而言，複合邏輯閘312可對輸出訊號LAT1的反相訊號、賦能訊號E及掃描賦能訊號SE執行所述第三子邏輯運算以產生第一中間訊號，且可對所述第一中間訊號、時脈訊號CK及回饋訊號FB執行所述第四子邏輯運算以輸出輸出訊號LAT1。在本實施例 中，所述第三子邏輯運算及所述第四子邏輯運算中的每一者可分別為或邏輯運算和反及邏輯運算。因此，複合邏輯閘312可為或-反及複合邏輯閘。輸出訊號LAT1的反相可由反相器閘G8來執行。

在以下方面存在另一差異：半導體電路310包括複合邏輯閘316而並非圖14所示的邏輯閘G7，複合邏輯閘316接收賦能訊號E、掃描賦能訊號SE及回饋訊號FB的輸入以執行所述第五子邏輯運算及所述第六子邏輯運算。複合邏輯閘316對賦能訊號E及掃描賦能訊號SE執行所述第五子邏輯運算以產生第二中間訊號，且對所述第二中間訊號及回饋訊號FB執行所述第六子邏輯運算。在本實施例中，所述第五子邏輯運算及所述第六子邏輯運算中的每一者可分別為或邏輯運算和反及邏輯運算。因此，複合邏輯閘316可為或-反及複合邏輯閘。

在以下方面存在又一差異：半導體電路310更包括反相器G2，反相器G2接收輸出訊號LAT1並執行反相邏輯運算以輸出輸出訊號ECK。

因此，半導體電路310可作為高速時脈閘控電路運作，所述高速時脈閘控電路接收賦能訊號E及掃描賦能訊號SE。

同時，在本發明的某些其他實施例中，複合邏輯閘312可設置為及-反或複合邏輯閘，所述及-反或複合邏輯閘執行及邏輯運算和反或邏輯運算中的每一者來分別作為所述第一子邏輯運算及所述第二子邏輯運算，且複合邏輯閘316可被設置為及-反或複合邏輯閘，所述及-反或複合邏輯閘執行及邏輯運算和反或邏輯運 算來作為所述第五子邏輯運算及所述第六子邏輯運算。在此種情形中，邏輯閘GF可被設置為3輸入反或邏輯閘以執行與上述本實施例的半導體電路相同的運算。

圖17是說明根據本發明的又一實施例的半導體電路的電路圖。

參照圖17，根據本發明的又一實施例的半導體電路320在以下方面不同於圖14所示的半導體電路300：前者更包括鎖存器328。鎖存器328接收輸出訊號LAT1及時脈訊號CK的反相訊號的輸入以輸出輸出訊號Q。儘管為便於解釋，鎖存器328在圖17中由D鎖存器表示，然而本發明的範圍並非僅限於此。在本發明的某些實施例中，鎖存器328可被設置為R-S鎖存器。

因此，半導體電路320可作為正反器運作，所述正反器將輸入訊號D在時脈訊號CK為H的區段中傳播至輸出，並在時脈訊號CK為L的區段中儲存所述值。

圖18是說明根據本發明的又一實施例的半導體電路的電路圖。

參照圖18，根據本發明的另一實施例的半導體電路330在以下方面不同於圖14所示的半導體電路300：圖14所示的邏輯閘302由複合邏輯閘332替代，複合邏輯閘332接收輸出訊號LAT1的反相訊號、輸入訊號D、掃描賦能訊號SE、時脈訊號CK及回饋訊號FB的輸入以執行所述第三子邏輯運算及所述第四子邏輯運算。複合邏輯閘332可對輸出訊號LAT1的反相訊號、輸入訊號 D及掃描賦能訊號SE執行所述第三子邏輯運算以產生第一中間訊號，且可對所述第一中間訊號、時脈訊號CK及回饋訊號FB執行所述第四子邏輯運算以輸出輸出訊號LAT1。在本實施例中，所述第三子邏輯運算及所述第四子邏輯運算中的每一者可分別為或邏輯運算和反及邏輯運算。輸出訊號LAT1可由邏輯閘G8反相。因此，複合邏輯閘332可為或-反及複合邏輯閘。

在以下方面存在另一差異：半導體電路330包括複合邏輯閘336而並非圖14所示的邏輯閘G7，複合邏輯閘336接收輸入訊號D、掃描賦能訊號SE及回饋訊號FB的輸入以執行所述第五子邏輯運算及所述第六子邏輯運算。複合邏輯閘336對輸入訊號D及掃描賦能訊號SE執行所述第五子邏輯運算以產生第二中間訊號，且對所述第二中間訊號及回饋訊號FB執行所述第六子邏輯運算。在本實施例中，所述第五子邏輯運算及所述第六子邏輯運算中的每一者可分別為或邏輯運算和反及邏輯運算。因此，複合邏輯閘336可為或-反及複合邏輯閘。

在以下方面存在又一差異：圖14所示的邏輯閘GF由複合邏輯閘334替代，複合邏輯閘334接收複合邏輯閘336的輸出訊號、時脈訊號CK、掃描賦能訊號SE、掃描輸入訊號SI的反相形式及輸出訊號LAT1的輸入以執行所述第七子邏輯運算、所述第八子邏輯運算、所述第九子邏輯運算及所述第十子邏輯運算。具體而言，複合邏輯閘334對時脈訊號CK及複合邏輯閘336的輸出訊號執行所述第七子邏輯運算以產生第三中間訊號，對掃描賦能 訊號SE及掃描輸入訊號SI的反相訊號執行所述第八子邏輯運算以產生第四中間訊號，對所述第三中間訊號及所述第四中間訊號執行所述第九子邏輯運算以產生第五中間訊號，且對輸出訊號LAT1及所述第五中間訊號執行所述第十子邏輯運算以輸出回饋訊號FB。在本實施例中，所述第七子邏輯運算至所述第十子邏輯運算中的每一者可分別為及邏輯運算、及邏輯運算、或邏輯運算和反及邏輯運算。因此，複合邏輯閘334可為2及-或-反及複合邏輯閘。

在以下方面存在又一差異：半導體電路330更包括鎖存器338。鎖存器338接收輸出訊號LAT1及時脈訊號CK的反相訊號的輸入以輸出輸出訊號Q。儘管為便於解釋，鎖存器在圖18中由D鎖存器表示，然而本發明的範圍並非僅限於此。在本發明的某些實施例中，鎖存器338可被設置為R-S鎖存器。

因此，半導體電路330可作為多工器型掃描正反器運作，所述多工器型掃描正反器使用掃描賦能訊號SE作為選擇訊號。

同時，在本發明的某些其他實施例中，複合邏輯閘332被設置為及-反或複合邏輯閘，所述及-反或複合邏輯閘執行及邏輯運算和反或邏輯運算中的每一者來分別作為所述第三子邏輯運算及所述第四子邏輯運算。複合邏輯閘336被設置為及-反或複合邏輯閘，所述及-反或複合邏輯閘執行及邏輯運算和反或邏輯運算來作為所述第五子邏輯運算及所述第六子邏輯運算。複合邏輯閘334被設置為2或-及-反或複合邏輯閘，所述2或-及-反或複合邏輯閘 執行或邏輯運算、或邏輯運算、及邏輯運算和反或邏輯運算中的每一者來分別作為所述第七子邏輯運算至所述第十子邏輯運算。因此，半導體電路230可執行與上述本實施例的半導體電路相同的運算。

圖19是包括根據本發明實施例的半導體電路的系統晶片系統的方塊圖。

參照圖19，系統晶片系統1000包括應用處理器(application processor)1001及動態隨機存取記憶體(dynamic random access memory，DRAM)1060。

應用處理器1001可包括中央處理單元(central processing unit)1010、多媒體系統(multimedia system)1020、匯流排1030、記憶體系統(memory system)1040及週邊電路1050。

中央處理單元1010可執行驅動系統晶片系統1000所需的操作。在本發明的某些實施例中，中央處理單元1010可由包括多個核心的多核心環境構成。

多媒體系統1020可用於執行系統晶片系統1000中的各種多媒體功能。多媒體系統1020可包括3D引擎模組(3D engine module)、視訊編解碼器(video codec)、顯示系統、相機系統、後處理機(post-processor)等。

匯流排1030可用於執行中央處理單元1010、多媒體系統1020、記憶體系統1040及週邊電路1050的雙向資料通訊。在本發明的某些實施例中，匯流排1030可具有多層結構。具體而言， 作為匯流排1030的實例，可使用但不限於多層進階高效能匯流排(advanced high-performance bus，AHB)或多層進階可擴展介面(advanced extensible interface，AXI)。

記憶體系統1040可提供使應用處理器1001連接至外部記憶體(例如，動態隨機存取記憶體1060)並高速運作所需的環境。在本發明的某些實施例中，記憶體系統1040可包括控制所述外部記憶體(例如，動態隨機存取記憶體1060)所需的單獨的控制器(例如，動態隨機存取記憶體控制器)。

週邊電路1050可提供使系統晶片系統1000平滑地連接至外部裝置(例如，主板)所需的環境。因此，週邊電路1050可包括使連接至系統晶片系統1000的外部裝置能夠與系統晶片系統1000相容的各種介面。

動態隨機存取記憶體1060可起到應用處理器1001的運作所需的運作記憶體的功能。在本發明的某些實施例中，動態隨機存取記憶體1060可安置於所說明的應用處理器1001之外。具體而言，動態隨機存取記憶體1060可以堆疊式封裝(package on package，PoP)的形式與應用處理器1001封裝於一起。

此種系統晶片系統1000的構成元件中的至少一者可採用根據本發明上述實施例的各半導體電路中的任一者。

圖20是包括根據本發明實施例的半導體電路的電子系統的方塊圖。

參照圖20，包括根據本發明實施例的半導體電路的電子 系統1100可包括控制器1110、輸入/輸出(I/O)裝置1120、記憶體裝置1130、介面1140及匯流排1150。控制器1110、輸入/輸出裝置1120、記憶體裝置1130及/或介面1140可藉由匯流排1150耦合至彼此。匯流排1150對應於資料移動所經由的路徑。

控制器1110可包括微處理器、數位訊號處理器、微控制器及能夠執行與該些裝置相似的功能的邏輯裝置中的至少一者。輸入/輸出裝置1120可包括小鍵盤、鍵盤、顯示裝置等。記憶體裝置1130可儲存資料及/或命令。介面1140可用於將資料傳輸至通訊網路或自通訊網路接收資料。介面1140可為有線介面或無線介面。舉例而言，介面1140可包括天線(antenna)或者無線收發器或有線收發器。

儘管未說明，然而電子系統1100可亦包括高速動態隨機存取記憶體或高速靜態隨機存取記憶體作為運作記憶體以改良控制器1110的運作。

電子系統1100可應用於個人數位助理(personal digital assistant，PDA)、可攜式電腦、網路平板(web tablet)、無線電話、行動電話、數位音樂播放器、記憶體卡或能夠在無線環境中傳輸或接收資訊的所有類型的電子產品中。

電子系統1100的構成元件中的至少一者可採用根據本發明的上述實施例的各半導體電路中的任一者。

圖21至圖23是說明根據本發明某些實施例的半導體電路可應用於的半導體系統的實例的圖式。

圖21說明平板個人電腦(personal computer，PC)1200，圖22說明筆記型電腦1300，且圖23說明智慧型電話1400。根據本發明實施例的各半導體電路中的至少一者可用於平板個人電腦1200、筆記型電腦1300、智慧型電話1400等。

進一步，對熟習此項技術者顯而易見的是，根據本發明的某些實施例的半導體電路亦可應用於除本文所述裝置之外的其他積體電路(integrated circuit，IC)裝置。亦即，儘管以上僅闡述了平板個人電腦1200、筆記型電腦1300及智慧型電話1400作為根據此實施例的半導體系統的實例，然而根據本實施例的半導體系統的實例並非僅限於此。在本發明的某些實施例中，所述半導體系統可被設置為電腦、超行動個人電腦(Ultra Mobile PC，UMPC)、工作站、隨身型易網機電腦、個人數位助理(personal digital assistant，PDA)、可攜式電腦、無線電話、行動電話、電子書、可攜式多媒體播放器(portable multimedia player，PMP)、可攜式遊戲機(portable game console)、導航裝置、黑盒子(black box)、數位相機、立體電視機、數位音訊記錄器(digital audio recorder)、數位音訊播放器(digital audio player)、數位圖像記錄器(digital picture recorder)、數位圖像播放器(digital picture player)、數位視訊記錄器(digital video recorder)、數位視訊播放器(digital video player)等。

按照所述領域中的傳統，可以施行一或多個所述功能的區塊來闡述並說明實施例。該些區塊一其在本文中可被稱為單元 或模組等一是藉由例如邏輯閘、積體電路、微處理器、微控制器、記憶體電路、被動電子組件、主動電子組件、光學組件、固線式電路(hardwired circuit)等類比及/或數位電路來實體實作，且可視需要由韌體及/或軟體驅動。所述電路可例如被實施於一或多個半導體晶片中、或被實施於例如印刷電路板等基板支撐件上。構成區塊的電路可由專用硬體、或由處理器(例如，一或多個經程式化微處理器及相關聯電路系統)、抑或由用於執行所述區塊的某些功能的專用硬體與用於執行所述區塊的其他功能的處理器的組合來實作。所述實施例中的每一區塊可在不背離本發明的範圍的條件下被物理地分離成兩個或更多個交互作用的且分立的區塊。相同地，所述實施例的區塊可在不背離本發明的範圍的條件下被物理地組合成更複雜的區塊。

儘管已參照本發明的示例性實施例而具體說明並闡述了本發明，然而此項技術中具有通常知識者將理解，可對本發明作出形式及細節上的各種變化，而此並不背離由以下申請專利範圍所界定的本發明的精神及範圍。所述示例性實施例應僅被視為闡述性意義而並非用以限制目的。

100‧‧‧半導體電路

CK‧‧‧時脈訊號

D‧‧‧輸入訊號

FB‧‧‧回饋訊號

G1‧‧‧反相器

GF、GL1‧‧‧邏輯閘

LAT1‧‧‧輸出訊號

Claims (19)

1. 一種半導體電路，包括：第一邏輯閘，接收第一輸入訊號、時脈訊號及回饋訊號的輸入，並執行第一邏輯運算以輸出第一輸出訊號；以及第二邏輯閘，接收所述第一邏輯閘的所述第一輸出訊號、所述時脈訊號、及所述第一輸入訊號的反相輸出訊號的輸入，並執行第二邏輯運算以輸出所述回饋訊號，其中，所述第一輸入訊號包括賦能訊號及掃描賦能訊號，且所述第一邏輯閘包括複合邏輯閘，所述複合邏輯閘對所述賦能訊號及所述掃描賦能訊號執行第一子邏輯運算以產生第一中間訊號，並對所述第一中間訊號、所述時脈訊號及所述回饋訊號執行第二子邏輯運算以輸出所述第一輸出訊號。
2. 如申請專利範圍第1項所述的半導體電路，更包括反相器，所述反相器接收所述第一輸入訊號的輸入並執行反相邏輯運算以輸出所述反相輸出訊號。
3. 如申請專利範圍第1項所述的半導體電路，其中：所述第一邏輯閘包括3輸入反及邏輯閘、或-反及複合邏輯閘、和及-或-反及複合邏輯閘中的至少一者，且所述第二邏輯閘包括3輸入反及邏輯閘、2及-或-反及複合邏輯閘、和及-或-反及複合邏輯閘中的至少一者。
4. 如申請專利範圍第1項所述的半導體電路，其中：所述第一邏輯閘包括3輸入反或邏輯閘、及-反或複合邏輯 閘、及或-及-反或複合邏輯閘中的至少一者，且所述第二邏輯閘包括3輸入反或邏輯閘、2或-及-反或複合邏輯閘、及或-及-反或複合邏輯閘中的至少一者。
5. 如申請專利範圍第1項所述的半導體電路，更包括反相器，所述反相器接收所述第一輸入訊號的輸入並執行反相邏輯運算以輸出第二輸出訊號。
6. 如申請專利範圍第1項所述的半導體電路，更包括鎖存器，所述鎖存器接收所述第一輸出訊號、及所述時脈訊號的反相訊號的輸入以輸出第二輸出訊號。
7. 如申請專利範圍第1項所述的半導體電路，其中：所述第一輸入訊號更包括第二輸入訊號及掃描賦能訊號，且所述第一邏輯閘包括複合邏輯閘，所述複合邏輯閘對所述第二輸入訊號及所述掃描賦能訊號執行第一子邏輯運算以產生第一中間訊號，並對所述第一中間訊號、所述時脈訊號及所述回饋訊號執行第二子邏輯運算以輸出所述第一輸出訊號。
8. 如申請專利範圍第1項所述的半導體電路，其中：所述第一輸入訊號包括第三輸入訊號、第四輸入訊號及掃描賦能訊號，且所述第一邏輯閘包括複合邏輯閘，所述複合邏輯閘對所述第三輸入訊號、所述第四輸入訊號及所述掃描賦能訊號執行第一子邏輯運算以產生第一中間訊號，並對所述第一中間訊號、所述時脈訊號及所述回饋訊號執行第二子邏輯運算以輸出所述第一輸出 訊號。
9. 如申請專利範圍第1項所述的半導體電路，其中：所述第一輸入訊號包括第三輸入訊號、第四輸入訊號及掃描賦能訊號，且所述第一邏輯閘包括複合邏輯閘，所述複合邏輯閘對所述第三輸入訊號及所述第四輸入訊號執行第一子邏輯運算以產生第一中間訊號，對所述第一中間訊號及所述掃描賦能訊號執行第二子邏輯運算以產生第二中間訊號，並對所述第二中間訊號、所述時脈訊號及所述回饋訊號執行第三子邏輯運算以輸出所述第一輸出訊號。
10. 一種半導體電路，包括：第一邏輯閘，直接接收第一輸入訊號、時脈訊號及回饋訊號的輸入，並執行第一邏輯運算以輸出第一輸出訊號；第二邏輯閘，直接接收所述第一輸入訊號及所述回饋訊號的輸入，並執行第二邏輯運算；以及第三邏輯閘，接收所述第一邏輯閘的所述第一輸出訊號、所述時脈訊號及所述第二邏輯閘的輸出訊號的輸入，並執行第三邏輯運算以輸出所述回饋訊號。
11. 如申請專利範圍第10項所述的半導體電路，其中：所述第一邏輯閘包括3輸入反及邏輯閘與或-反及複合邏輯閘中的至少一者，且所述第三邏輯閘包括3輸入反及邏輯閘與2及-或-反及複合 邏輯閘中的至少一者。
12. 如申請專利範圍第10項所述的半導體電路，其中：所述第一邏輯閘包括3輸入反或邏輯閘與及-反或複合邏輯閘中的至少一者，且所述第三邏輯閘包括3輸入反或邏輯閘與2或-及-反或複合邏輯閘中的至少一者。
13. 如申請專利範圍第10項所述的半導體電路，其中：所述第一輸入訊號包括賦能訊號及掃描賦能訊號，且所述第一邏輯閘包括複合邏輯閘，所述複合邏輯閘對所述賦能訊號及所述掃描賦能訊號執行第一子邏輯運算以產生第一中間訊號，並對所述第一中間訊號、所述時脈訊號及所述回饋訊號執行第二子邏輯運算以輸出所述第一輸出訊號。
14. 如申請專利範圍第10項所述的半導體電路，更包括反相器，所述反相器接收所述第一輸出訊號的輸入並執行反相邏輯運算以輸出第二輸出訊號。
15. 如申請專利範圍第10項所述的半導體電路，更包括鎖存器，所述鎖存器接收所述第一輸出訊號、及所述時脈訊號的反相訊號的輸入以輸出第二輸出訊號。
16. 如申請專利範圍第10項所述的半導體電路，其中：所述第一輸入訊號包括第二輸入訊號及掃描賦能訊號，且所述第一邏輯閘包括複合邏輯閘，所述複合邏輯閘對所述第二輸入訊號及所述掃描賦能訊號執行第一子邏輯運算以產生第一 中間訊號，並對所述第一中間訊號、所述時脈訊號及所述回饋訊號執行第二子邏輯運算以輸出所述第一輸出訊號。
17. 一種半導體電路，包括：第一邏輯閘，接收第二輸入訊號、時脈訊號及回饋訊號的輸入並執行第二子邏輯運算以輸出第一輸出訊號，所述第二輸入訊號是藉由對所述第一輸出訊號的反相訊號及第一輸入訊號執行第一子邏輯運算而產生；第二邏輯閘，接收所述第一輸入訊號及所述回饋訊號的輸入以執行第一邏輯運算；以及第三邏輯閘，接收所述第一邏輯閘的所述第一輸出訊號、所述時脈訊號及所述第二邏輯閘的輸出訊號的輸入，並執行第二邏輯運算以輸出所述回饋訊號。
18. 如申請專利範圍第17項所述的半導體電路，更包括反相器，所述反相器接收所述第一輸出訊號的輸入並執行反相邏輯運算以輸出所述第一輸出訊號的所述反相訊號。
19. 如申請專利範圍第17項所述的半導體電路，其中：所述第一邏輯閘包括或-反及複合邏輯閘，所述第二邏輯閘包括反及邏輯閘與或-反及複合邏輯閘中的至少一者，且所述第三邏輯閘包括3輸入反及邏輯閘與2及-或-反及複合邏輯閘中的至少一者。

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