JPH04303219A - クロック切換回路 - Google Patents
クロック切換回路Info
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- JPH04303219A JPH04303219A JP3121967A JP12196791A JPH04303219A JP H04303219 A JPH04303219 A JP H04303219A JP 3121967 A JP3121967 A JP 3121967A JP 12196791 A JP12196791 A JP 12196791A JP H04303219 A JPH04303219 A JP H04303219A
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- 101100048260 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) UBX2 gene Proteins 0.000 abstract 2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はクロック切換回路に関す
るものである。
るものである。
【０００２】
【従来の技術】図５は従来のクロック切換回路の第１例
の構成図、図６は従来のクロック切換回路の第１例のタ
イミングチャート、図７は従来のクロック切換回路の第
２例の構成図、図８は従来のクロック切換回路の第２例
のタイミングチャート、図９は従来のクロック切換回路
の第３例の構成図である。
の構成図、図６は従来のクロック切換回路の第１例のタ
イミングチャート、図７は従来のクロック切換回路の第
２例の構成図、図８は従来のクロック切換回路の第２例
のタイミングチャート、図９は従来のクロック切換回路
の第３例の構成図である。
【０００３】図５に示す従来のクロック切換回路は一種
のマルチプレクサであって、切換制御信号ＣＮＴ のＬ
レベル状態と第１のクロック信号ＣＬＫ１との論理積を
とる第１のゲートＧ１と、切換制御信号ＣＮＴ のＨレ
ベル状態と第２のクロック信号ＣＬＫ２との論理積をと
る第２のゲートＧ２と、第１のゲートＧ１と第２のゲー
トＧ２との各論理積出力の論理和をとる第３のゲートＧ
３とによって構成される。
のマルチプレクサであって、切換制御信号ＣＮＴ のＬ
レベル状態と第１のクロック信号ＣＬＫ１との論理積を
とる第１のゲートＧ１と、切換制御信号ＣＮＴ のＨレ
ベル状態と第２のクロック信号ＣＬＫ２との論理積をと
る第２のゲートＧ２と、第１のゲートＧ１と第２のゲー
トＧ２との各論理積出力の論理和をとる第３のゲートＧ
３とによって構成される。
【０００４】その動作は図６に示すように、切換制御信
号ＣＮＴ（同図（Ｃ）に図示）がＬレベル状態のときは
第１のクロック信号ＣＬＫ１（同図（Ａ）に図示）が選
択出力され、切換制御信号ＣＮＴ がＨレベル状態のと
きは第２のクロック信号ＣＬＫ２（同図（Ｂ）に図示）
が選択出力される。ＣＬＫ３は選択出力された第３のク
ロック信号を示す（同図（Ｄ）に図示）。
号ＣＮＴ（同図（Ｃ）に図示）がＬレベル状態のときは
第１のクロック信号ＣＬＫ１（同図（Ａ）に図示）が選
択出力され、切換制御信号ＣＮＴ がＨレベル状態のと
きは第２のクロック信号ＣＬＫ２（同図（Ｂ）に図示）
が選択出力される。ＣＬＫ３は選択出力された第３のク
ロック信号を示す（同図（Ｄ）に図示）。
【０００５】また、図７に示す従来のクロック切換回路
は、互いに独立して発生された第１，第２のクロック信
号ＣＬＫ１，ＣＬＫ２ を切換制御信号ＣＮＴ によっ
て、任意に切換え選択するものであり、第１，第２のＤ
型フリップフロップ回路Ｆ１，Ｆ２ 、第１，第２，第
３のゲートＧ１，Ｇ２，Ｇ３、インバータＩＶ１ 、遅
延回路ＤＹ１，ＤＹ２ によって構成される。
は、互いに独立して発生された第１，第２のクロック信
号ＣＬＫ１，ＣＬＫ２ を切換制御信号ＣＮＴ によっ
て、任意に切換え選択するものであり、第１，第２のＤ
型フリップフロップ回路Ｆ１，Ｆ２ 、第１，第２，第
３のゲートＧ１，Ｇ２，Ｇ３、インバータＩＶ１ 、遅
延回路ＤＹ１，ＤＹ２ によって構成される。
【０００６】その動作は図８に示すように、切換制御信
号ＣＮＴ（同図（Ｃ）に図示）がＨレベル状態のときは
第２のフリップフロップ回路Ｆ２の保持出力Ｑ２（同図
（Ｅ）に図示）がＨレベル状態となることにより、第２
のクロック信号ＣＬＫ２（同図（Ｂ）に図示）が選択出
力される。このとき、第１のフリップフロップ回路Ｆ１
の保持出力Ｑ１（同図（Ｄ）に図示）は第２のクロック
信号ＣＬＫ２の保持出力Ｑ２によってＬレベル状態とな
る。従って、第１のクロック信号ＣＬＫ１の出力は禁止
される。また、切換制御信号ＣＮＴ がＬレベル状態の
ときは第１のフリップフロップ回路Ｆ１の保持出力Ｑ１
がＨレベル状態となることにより、第１のクロック信号
ＣＬＫ１が選択出力される。このとき、第２のフリップ
フロップ回路Ｆ２の保持出力Ｑ２は第１のフリップフロ
ップ回路クロックＦ１の保持出力Ｑ１によってＬレベル
状態となる。従って、第２のクロック信号ＣＬＫ２の出
力は禁止される。
号ＣＮＴ（同図（Ｃ）に図示）がＨレベル状態のときは
第２のフリップフロップ回路Ｆ２の保持出力Ｑ２（同図
（Ｅ）に図示）がＨレベル状態となることにより、第２
のクロック信号ＣＬＫ２（同図（Ｂ）に図示）が選択出
力される。このとき、第１のフリップフロップ回路Ｆ１
の保持出力Ｑ１（同図（Ｄ）に図示）は第２のクロック
信号ＣＬＫ２の保持出力Ｑ２によってＬレベル状態とな
る。従って、第１のクロック信号ＣＬＫ１の出力は禁止
される。また、切換制御信号ＣＮＴ がＬレベル状態の
ときは第１のフリップフロップ回路Ｆ１の保持出力Ｑ１
がＨレベル状態となることにより、第１のクロック信号
ＣＬＫ１が選択出力される。このとき、第２のフリップ
フロップ回路Ｆ２の保持出力Ｑ２は第１のフリップフロ
ップ回路クロックＦ１の保持出力Ｑ１によってＬレベル
状態となる。従って、第２のクロック信号ＣＬＫ２の出
力は禁止される。
【０００７】さらに、図９に示す従来のクロック切換回
路は、上記の図７に示した従来のクロック切換回路の構
成に第４，第５のゲートＧ４，Ｇ５ を付加し、第１，
第２のＤ型フリップフロップ回路Ｆ１，Ｆ２ の代りに
リセット端子のない２つのフリップフロップ回路を用い
たものである。
路は、上記の図７に示した従来のクロック切換回路の構
成に第４，第５のゲートＧ４，Ｇ５ を付加し、第１，
第２のＤ型フリップフロップ回路Ｆ１，Ｆ２ の代りに
リセット端子のない２つのフリップフロップ回路を用い
たものである。
【０００８】
【発明が解決しようとする課題】上記した図５に示す従
来のクロック切換回路は、第１のクロック信号ＣＬＫ１
と第２のクロック信号ＣＬＫ２とを切換制御信号ＣＮＴ
により切換時、図６（Ｄ）に示す通り、選択後の第３
のクロック信号ＣＬＫ３のパルス幅は第１のクロック信
号ＣＬＫ１のパルス幅と第２のクロック信号ＣＬＫ２の
パルス幅とを加えたものより短い不要なパルス幅ＰＸが
生じてしまう。
来のクロック切換回路は、第１のクロック信号ＣＬＫ１
と第２のクロック信号ＣＬＫ２とを切換制御信号ＣＮＴ
により切換時、図６（Ｄ）に示す通り、選択後の第３
のクロック信号ＣＬＫ３のパルス幅は第１のクロック信
号ＣＬＫ１のパルス幅と第２のクロック信号ＣＬＫ２の
パルス幅とを加えたものより短い不要なパルス幅ＰＸが
生じてしまう。
【０００９】このため、入力クロック信号よりも短い周
期のクロック信号が出力される状態が発生するから、第
３のクロック信号ＣＬＫ３を回路のクロックとして用い
ることができないという課題があった。
期のクロック信号が出力される状態が発生するから、第
３のクロック信号ＣＬＫ３を回路のクロックとして用い
ることができないという課題があった。
【００１０】また、このことを防止するために、上記し
た図７、図９に示すクロック切換回路があるが、いずれ
のものにもハザードを防止するためのディレイ素子を用
いた遅延回路ＤＹ１，ＤＹ２ が使用されているため、
これを論理ＩＣ化する場合に遅延回路ＤＹ１，ＤＹ２
のディレイ量を一定の値に保持することが保証できず、
これらのクロック切換回路の論理ＩＣ化が困難であると
いう課題があった。
た図７、図９に示すクロック切換回路があるが、いずれ
のものにもハザードを防止するためのディレイ素子を用
いた遅延回路ＤＹ１，ＤＹ２ が使用されているため、
これを論理ＩＣ化する場合に遅延回路ＤＹ１，ＤＹ２
のディレイ量を一定の値に保持することが保証できず、
これらのクロック切換回路の論理ＩＣ化が困難であると
いう課題があった。
【００１１】
【課題を解決するための手段】上記した課題を解決する
ために、本発明は下記の構成になるクロック切換回路を
提供する。
ために、本発明は下記の構成になるクロック切換回路を
提供する。
【００１２】第１，第２のクロック信号（ＣＬＫ１，Ｃ
ＬＫ２） を切換制御信号（ＣＮＴ） によって切換選
択するクロック切換回路であって、第１，第２の選択回
路（ＳＥＬ１，ＳＥＬ２）と、第１，第２，第３の保持
回路（ＦＦ１，ＦＦ２，ＦＦ３） と、第１，第２，第
３のゲート回路（Ｇ１，Ｇ２，Ｇ３）とから構成され、
上記第１の選択回路（ＳＥＬ１）は上記切換制御信号（
ＣＮＴ） と上記第２の保持回路（ＦＦ２） の出力信
号とを上記第３の保持回路（ＦＦ３） の出力信号によ
って選択し、上記第１の保持回路（ＦＦ１） は上記第
１の選択回路（ＳＥＬ１）で選択された信号を上記第１
のクロック信号（ＣＬＫ１）に同期して保持し、上記第
２の選択回路（ＳＥＬ１）は上記切換制御信号（ＣＮＴ
） を反転して得た反転切換制御信号と上記第１の保持
回路（ＦＦ１） の出力信号とを上記第３の保持回路（
ＦＦ３）の出力信号によって選択し、上記第２の保持回
路（ＦＦ２） は上記第２の選択回路（ＳＥＬ２）で選
択された信号を上記第２のクロック信号（ＣＬＫ２）に
同期して保持し、上記第１のゲート回路（Ｇ１）は上記
第１の保持回路（ＦＦ１） の出力信号に応じて上記第
１のクロック信号（ＣＬＫ１） を出力し、上記第２の
ゲート回路（Ｇ２）は上記第２の保持回路（ＦＦ２）
の出力信号に応じて上記第２のクロック信号（ＣＬＫ２
）を伝達し、上記第３のゲート回路（Ｇ３）は上記第１
のゲート回路（Ｇ１）の出力信号と上記第２のゲート回
路（Ｇ２）の出力信号との論理和を出力し、上記第３の
保持回路（ＦＦ３） は上記第３のゲート回路（Ｇ３）
の出力信号に同期して上記切換制御信号（ＣＮＴ） を
保持することを特徴とするクロック切換回路。
ＬＫ２） を切換制御信号（ＣＮＴ） によって切換選
択するクロック切換回路であって、第１，第２の選択回
路（ＳＥＬ１，ＳＥＬ２）と、第１，第２，第３の保持
回路（ＦＦ１，ＦＦ２，ＦＦ３） と、第１，第２，第
３のゲート回路（Ｇ１，Ｇ２，Ｇ３）とから構成され、
上記第１の選択回路（ＳＥＬ１）は上記切換制御信号（
ＣＮＴ） と上記第２の保持回路（ＦＦ２） の出力信
号とを上記第３の保持回路（ＦＦ３） の出力信号によ
って選択し、上記第１の保持回路（ＦＦ１） は上記第
１の選択回路（ＳＥＬ１）で選択された信号を上記第１
のクロック信号（ＣＬＫ１）に同期して保持し、上記第
２の選択回路（ＳＥＬ１）は上記切換制御信号（ＣＮＴ
） を反転して得た反転切換制御信号と上記第１の保持
回路（ＦＦ１） の出力信号とを上記第３の保持回路（
ＦＦ３）の出力信号によって選択し、上記第２の保持回
路（ＦＦ２） は上記第２の選択回路（ＳＥＬ２）で選
択された信号を上記第２のクロック信号（ＣＬＫ２）に
同期して保持し、上記第１のゲート回路（Ｇ１）は上記
第１の保持回路（ＦＦ１） の出力信号に応じて上記第
１のクロック信号（ＣＬＫ１） を出力し、上記第２の
ゲート回路（Ｇ２）は上記第２の保持回路（ＦＦ２）
の出力信号に応じて上記第２のクロック信号（ＣＬＫ２
）を伝達し、上記第３のゲート回路（Ｇ３）は上記第１
のゲート回路（Ｇ１）の出力信号と上記第２のゲート回
路（Ｇ２）の出力信号との論理和を出力し、上記第３の
保持回路（ＦＦ３） は上記第３のゲート回路（Ｇ３）
の出力信号に同期して上記切換制御信号（ＣＮＴ） を
保持することを特徴とするクロック切換回路。
【００１３】
【実施例】図１，図４は本発明になるクロック切換回路
の第１，第２実施例構成図、図２，図３は本発明実施例
の第１，第２の状態を示すタイミングチャートである。
の第１，第２実施例構成図、図２，図３は本発明実施例
の第１，第２の状態を示すタイミングチャートである。
【００１４】ＦＦ１，ＦＦ２，ＦＦ３ は第１，第２，
第３のフリップフロップ回路（保持回路） Ｇ１，Ｇ２
，Ｇ３ は第１，第２，第３のゲート回路、ＩＮＶ は
インバータ回路、ＳＥＬ１，ＳＥＬ２ は第１，第２の
選択回路、ＣＬＫ１，ＣＬＫ２，ＣＬＫ３は第１，第２
，第３のクロック信号、ＣＮＴは切換制御信号である。
第３のフリップフロップ回路（保持回路） Ｇ１，Ｇ２
，Ｇ３ は第１，第２，第３のゲート回路、ＩＮＶ は
インバータ回路、ＳＥＬ１，ＳＥＬ２ は第１，第２の
選択回路、ＣＬＫ１，ＣＬＫ２，ＣＬＫ３は第１，第２
，第３のクロック信号、ＣＮＴは切換制御信号である。
【００１５】図１に示すように、本発明の第１実施例は
第１，第２のクロック信号ＣＬＫ１，ＣＬＫ２ を切換
制御信号ＣＮＴ によって切換選択するクロック切換回
路であり、第１，第２の選択回路ＳＥＬ１， ＳＥＬ２
と、第１，第２，第３のフリップフロップ回路ＦＦ１，
ＦＦ２，ＦＦ３ と、第１，第２，第３のゲート回路Ｇ
１，Ｇ２，Ｇ３と、インバータ回路ＩＮＶから構成され
る。
第１，第２のクロック信号ＣＬＫ１，ＣＬＫ２ を切換
制御信号ＣＮＴ によって切換選択するクロック切換回
路であり、第１，第２の選択回路ＳＥＬ１， ＳＥＬ２
と、第１，第２，第３のフリップフロップ回路ＦＦ１，
ＦＦ２，ＦＦ３ と、第１，第２，第３のゲート回路Ｇ
１，Ｇ２，Ｇ３と、インバータ回路ＩＮＶから構成され
る。
【００１６】第１，第２の選択回路ＳＥＬ１， ＳＥＬ
２は２つの論理積回路と論理和回路から構成され、第３
のフリップフロップ回路ＦＦ３ は３つのＤ型フリップ
フロップ回路を縦続接続したもの、第１，第２のゲート
Ｇ１，Ｇ２ は論理積ゲート、第３のゲートＧ３は論理
和ゲートから構成される。
２は２つの論理積回路と論理和回路から構成され、第３
のフリップフロップ回路ＦＦ３ は３つのＤ型フリップ
フロップ回路を縦続接続したもの、第１，第２のゲート
Ｇ１，Ｇ２ は論理積ゲート、第３のゲートＧ３は論理
和ゲートから構成される。
【００１７】第１の選択回路ＳＥＬ１は切換制御信号Ｃ
ＮＴ と第２のフリップフロップ回路ＦＦ２ の出力信
号とを第３のフリップフロップ回路ＦＦ３ の出力信号
に応じて選択し、後述する図２に示すように、第１のク
ロック信号ＣＬＫ１から第２のクロック信号ＣＬＫ２に
切換えたとき（即ち、切換制御信号ＣＮＴ がＨレベル
状態からＬレベル状態へ変化したとき）、この変化を検
出出力する。
ＮＴ と第２のフリップフロップ回路ＦＦ２ の出力信
号とを第３のフリップフロップ回路ＦＦ３ の出力信号
に応じて選択し、後述する図２に示すように、第１のク
ロック信号ＣＬＫ１から第２のクロック信号ＣＬＫ２に
切換えたとき（即ち、切換制御信号ＣＮＴ がＨレベル
状態からＬレベル状態へ変化したとき）、この変化を検
出出力する。
【００１８】第１のフリップフロップ回路ＦＦ１ は第
１の選択回路ＳＥＬ１からの出力信号を第１のクロック
信号ＣＬＫ１に同期して保持する。
１の選択回路ＳＥＬ１からの出力信号を第１のクロック
信号ＣＬＫ１に同期して保持する。
【００１９】第２の選択回路ＳＥＬ１は切換制御信号Ｃ
ＮＴ をインバータ回路ＩＮＶ で反転して得た反転切
換制御信号と第１のフリップフロップ回路ＦＦ１ の出
力信号とを第３のフリップフロップ回路ＦＦ３ の出力
信号に応じて選択し、後述する図３に示すように、第２
のクロック信号ＣＬＫ２から第１のクロック信号ＣＬＫ
１に切換えたとき（即ち、切換制御信号ＣＮＴ がＬレ
ベル状態からＨレベル状態へ変化したとき）、この変化
を検出出力する。
ＮＴ をインバータ回路ＩＮＶ で反転して得た反転切
換制御信号と第１のフリップフロップ回路ＦＦ１ の出
力信号とを第３のフリップフロップ回路ＦＦ３ の出力
信号に応じて選択し、後述する図３に示すように、第２
のクロック信号ＣＬＫ２から第１のクロック信号ＣＬＫ
１に切換えたとき（即ち、切換制御信号ＣＮＴ がＬレ
ベル状態からＨレベル状態へ変化したとき）、この変化
を検出出力する。
【００２０】第２のフリップフロップ回路ＦＦ２ は第
２の選択回路ＳＥＬ２からの出力信号を第２のクロック
信号ＣＬＫ２に同期して保持する。
２の選択回路ＳＥＬ２からの出力信号を第２のクロック
信号ＣＬＫ２に同期して保持する。
【００２１】第１のゲート回路Ｇ１は第１のフリップフ
ロップ回路ＦＦ１の出力信号に応じて第１のクロック信
号ＣＬＫ１を出力する。
ロップ回路ＦＦ１の出力信号に応じて第１のクロック信
号ＣＬＫ１を出力する。
【００２２】第２のゲート回路Ｇ２は第２のフリップフ
ロップ回路ＦＦ２の出力信号に応じて第２のクロック信
号ＣＬＫ２を伝達する。
ロップ回路ＦＦ２の出力信号に応じて第２のクロック信
号ＣＬＫ２を伝達する。
【００２３】第３のゲート回路Ｇ３は第１のゲート回路
Ｇ１の出力信号と第２のゲート回路Ｇ２の出力信号との
論理和を出力する。
Ｇ１の出力信号と第２のゲート回路Ｇ２の出力信号との
論理和を出力する。
【００２４】第３のフリップフロップ回路ＦＦ３ は第
３のゲート回路Ｇ３の出力信号に同期して切換制御信号
ＣＮＴ を保持する。
３のゲート回路Ｇ３の出力信号に同期して切換制御信号
ＣＮＴ を保持する。
【００２５】図２に示すタイミングチャートは、切換制
御信号ＣＮＴ をＨレベル状態からＬレベル状態へ変化
させることによって、第１，第２のクロック信号ＣＬＫ
１，ＣＬＫ２ のうち、第１のクロック信号ＣＬＫ１が
選択されている状態から第２のクロック信号ＣＬＫ２が
選択される状態の切換え過程を示したものである。
御信号ＣＮＴ をＨレベル状態からＬレベル状態へ変化
させることによって、第１，第２のクロック信号ＣＬＫ
１，ＣＬＫ２ のうち、第１のクロック信号ＣＬＫ１が
選択されている状態から第２のクロック信号ＣＬＫ２が
選択される状態の切換え過程を示したものである。
【００２６】同図（Ａ）は切換制御信号ＣＮＴ のレベ
ル変化状態を示し、以下同様に、同図（Ｂ）は第１のク
ロック信号ＣＬＫ１、同図（Ｃ）は第２のクロック信号
ＣＬＫ２、同図（Ｄ）は第１の選択回路ＳＥＬ１の出力
、同図（Ｅ）は第２の選択回路ＳＥＬ２の出力、同図（
Ｆ）は第１のフリップフロップ回路ＦＦ１ の出力、同
図（Ｇ）は第２のフリップフロップ回路ＦＦ２ の出力
、同図（Ｈ）は第１のゲート回路Ｇ１の出力、同図（Ｉ
）は第２のゲート回路Ｇ２の出力、同図（Ｊ）は第３の
ゲート回路Ｇ３の出力、同図（Ｋ）は第３のフリップフ
ロップ回路ＦＦ３ のレベル変化状態をそれぞれ示す。 ・切換制御信号ＣＮＴ がＨレベル状態のとき切換制御
信号ＣＮＴ は第３のクロック信号ＣＬＫ３（即ち第１
のクロック信号ＣＬＫ１）に同期して、第３のフリップ
フロップ回路ＦＦ３ で所定時間保持（第３のフリップ
フロップ回路ＦＦ３ を構成する３つのフリップフロッ
プ回路を通過したことによって遅延）された後、第３の
フリップフロップ回路ＦＦ３ の出力として第１の選択
回路ＳＥＬ１および第２の選択回路ＳＥＬ２にそれぞれ
供給される。
ル変化状態を示し、以下同様に、同図（Ｂ）は第１のク
ロック信号ＣＬＫ１、同図（Ｃ）は第２のクロック信号
ＣＬＫ２、同図（Ｄ）は第１の選択回路ＳＥＬ１の出力
、同図（Ｅ）は第２の選択回路ＳＥＬ２の出力、同図（
Ｆ）は第１のフリップフロップ回路ＦＦ１ の出力、同
図（Ｇ）は第２のフリップフロップ回路ＦＦ２ の出力
、同図（Ｈ）は第１のゲート回路Ｇ１の出力、同図（Ｉ
）は第２のゲート回路Ｇ２の出力、同図（Ｊ）は第３の
ゲート回路Ｇ３の出力、同図（Ｋ）は第３のフリップフ
ロップ回路ＦＦ３ のレベル変化状態をそれぞれ示す。 ・切換制御信号ＣＮＴ がＨレベル状態のとき切換制御
信号ＣＮＴ は第３のクロック信号ＣＬＫ３（即ち第１
のクロック信号ＣＬＫ１）に同期して、第３のフリップ
フロップ回路ＦＦ３ で所定時間保持（第３のフリップ
フロップ回路ＦＦ３ を構成する３つのフリップフロッ
プ回路を通過したことによって遅延）された後、第３の
フリップフロップ回路ＦＦ３ の出力として第１の選択
回路ＳＥＬ１および第２の選択回路ＳＥＬ２にそれぞれ
供給される。
【００２７】切換制御信号ＣＮＴ とＨレベル状態であ
る第２のフリップフロップ回路ＦＦ２ の出力とが供給
される第１の選択回路ＳＥＬ１は切換制御信号ＣＮＴ
をＬレベル状態で出力する。
る第２のフリップフロップ回路ＦＦ２ の出力とが供給
される第１の選択回路ＳＥＬ１は切換制御信号ＣＮＴ
をＬレベル状態で出力する。
【００２８】切換制御信号ＣＮＴ をインバータ回路Ｉ
ＮＶ にて反転して得た反転切換制御信号とＬレベル状
態である第１のフリップフロップ回路ＦＦ１ の出力と
が供給されている第２の選択回路ＳＥＬ２は、第１のフ
リップフロップ回路ＦＦ１ のＱ出力をＨレベル状態で
出力する。 ・切換制御信号ＣＮＴ がＨレベル状態からＬレベル状
態へ変化したとき そのＤ端子に第１の選択回路ＳＥＬ１の出力が供給され
る第１のフリップフロップ回路ＦＦ１ は、第１のクロ
ック信号ＣＬＫ１の立上がりに同期して第１の選択回路
ＳＥＬ１の選択出力（Ｈレベル状態）を取り込みこれを
保持する。
ＮＶ にて反転して得た反転切換制御信号とＬレベル状
態である第１のフリップフロップ回路ＦＦ１ の出力と
が供給されている第２の選択回路ＳＥＬ２は、第１のフ
リップフロップ回路ＦＦ１ のＱ出力をＨレベル状態で
出力する。 ・切換制御信号ＣＮＴ がＨレベル状態からＬレベル状
態へ変化したとき そのＤ端子に第１の選択回路ＳＥＬ１の出力が供給され
る第１のフリップフロップ回路ＦＦ１ は、第１のクロ
ック信号ＣＬＫ１の立上がりに同期して第１の選択回路
ＳＥＬ１の選択出力（Ｈレベル状態）を取り込みこれを
保持する。
【００２９】この結果、第１のフリップフロップ回路Ｆ
Ｆ１ のＱ出力が供給されていた第２の選択回路ＳＥＬ
２は、第１のフリップフロップ回路ＦＦ１ のＱ出力の
変化に同期してＬレベル状態に変化する。
Ｆ１ のＱ出力が供給されていた第２の選択回路ＳＥＬ
２は、第１のフリップフロップ回路ＦＦ１ のＱ出力の
変化に同期してＬレベル状態に変化する。
【００３０】ここで、第１，第２のクロック信号ＣＬＫ
１，ＣＬＫ２ の流れに着目すると、第１のフリップフ
ロップ回路ＦＦ１ のＱ出力がＬレベル状態のとき、第
１のクロック信号ＣＬＫ１は第１のゲート回路Ｇ１を介
して第３のゲート回路Ｇ３へ出力されていた。この後、
上記したように第１のフリップフロップ回路ＦＦ１ の
Ｑ出力がＬレベル状態からＨレベル状態になると、第１
のクロック信号ＣＬＫ１は第３のゲート回路Ｇ３から出
力されなくなる。
１，ＣＬＫ２ の流れに着目すると、第１のフリップフ
ロップ回路ＦＦ１ のＱ出力がＬレベル状態のとき、第
１のクロック信号ＣＬＫ１は第１のゲート回路Ｇ１を介
して第３のゲート回路Ｇ３へ出力されていた。この後、
上記したように第１のフリップフロップ回路ＦＦ１ の
Ｑ出力がＬレベル状態からＨレベル状態になると、第１
のクロック信号ＣＬＫ１は第３のゲート回路Ｇ３から出
力されなくなる。
【００３１】そして、今までＬレベル状態であった第２
のゲート回路Ｇ２は位相反転された第２のクロック信号
ＣＬＫ２を出力し、これにより、第１のクロック信号Ｃ
ＬＫ１に代わって第２のクロック信号ＣＬＫ２が第３の
ゲート回路Ｇ３から出力される。
のゲート回路Ｇ２は位相反転された第２のクロック信号
ＣＬＫ２を出力し、これにより、第１のクロック信号Ｃ
ＬＫ１に代わって第２のクロック信号ＣＬＫ２が第３の
ゲート回路Ｇ３から出力される。
【００３２】このクロック切換の際、第１のゲート回路
Ｇ１から出力される第１のクロック信号ＣＬＫ１と第２
のゲート回路Ｇ２から出力される第２のクロック信号Ｃ
ＬＫ２とは、第３のゲート回路Ｇ３から同時に出力され
ることはないため、第３のゲート回路Ｇ３から第１，第
２のクロック信号ＣＬＫ１，ＣＬＫ２ 以外の不要なパ
ルスの出力を防止できる（第１のクロック信号ＣＬＫ１
の出力阻止期間と、第２のクロック信号ＣＬＫ２の出力
阻止期間とがオーバーラップするため、第３の論理ゲー
トＧ３の出力はこの期間、Ｌレベル状態となる。
Ｇ１から出力される第１のクロック信号ＣＬＫ１と第２
のゲート回路Ｇ２から出力される第２のクロック信号Ｃ
ＬＫ２とは、第３のゲート回路Ｇ３から同時に出力され
ることはないため、第３のゲート回路Ｇ３から第１，第
２のクロック信号ＣＬＫ１，ＣＬＫ２ 以外の不要なパ
ルスの出力を防止できる（第１のクロック信号ＣＬＫ１
の出力阻止期間と、第２のクロック信号ＣＬＫ２の出力
阻止期間とがオーバーラップするため、第３の論理ゲー
トＧ３の出力はこの期間、Ｌレベル状態となる。
【００３３】このクロック切換えが済んだ後、切換制御
信号ＣＮＴ は第３のクロック信号ＣＬＫ３（即ち第２
のクロック信号ＣＬＫ２）に同期して、第３のフリップ
フロップ回路ＦＦ３で所定時間保持（第３のフリップフ
ロップ回路ＦＦ３ を構成する３つのフリップフロップ
回路を通過したことによって遅延）された後、第３のフ
リップフロップ回路ＦＦ３ の出力として第１の選択回
路ＳＥＬ１および第２の選択回路ＳＥＬ２にそれぞれ供
給される。この切換制御信号ＣＮＴ は第１，第２のク
ロック信号ＣＬＫ１，ＣＬＫ２ に比べてはるかに長い
周期（変化間隔）の信号であるから、この様に切換えて
も回路動作に支障を与えない。
信号ＣＮＴ は第３のクロック信号ＣＬＫ３（即ち第２
のクロック信号ＣＬＫ２）に同期して、第３のフリップ
フロップ回路ＦＦ３で所定時間保持（第３のフリップフ
ロップ回路ＦＦ３ を構成する３つのフリップフロップ
回路を通過したことによって遅延）された後、第３のフ
リップフロップ回路ＦＦ３ の出力として第１の選択回
路ＳＥＬ１および第２の選択回路ＳＥＬ２にそれぞれ供
給される。この切換制御信号ＣＮＴ は第１，第２のク
ロック信号ＣＬＫ１，ＣＬＫ２ に比べてはるかに長い
周期（変化間隔）の信号であるから、この様に切換えて
も回路動作に支障を与えない。
【００３４】図３に示すタイミングチャートは、切換制
御信号ＣＮＴ をＬレベル状態からＨレベル状態へ変化
させることによって、第１，第２のクロック信号ＣＬＫ
１，ＣＬＫ２ のうち第２のクロック信号ＣＬＫ２が選
択されている状態から第１のクロック信号ＣＬＫ１が選
択される状態の切換え過程を示したものである。
御信号ＣＮＴ をＬレベル状態からＨレベル状態へ変化
させることによって、第１，第２のクロック信号ＣＬＫ
１，ＣＬＫ２ のうち第２のクロック信号ＣＬＫ２が選
択されている状態から第１のクロック信号ＣＬＫ１が選
択される状態の切換え過程を示したものである。
【００３５】同図（Ａ）は切換制御信号ＣＮＴ のレベ
ル変化状態を示し、以下同様に、同図（Ｂ）は第１のク
ロック信号ＣＬＫ１、同図（Ｃ）は第２のクロック信号
ＣＬＫ２、同図（Ｄ）は第１の選択回路ＳＥＬ１の出力
、同図（Ｅ）は第２の選択回路ＳＥＬ２の出力、同図（
Ｆ）は第１のフリップフロップ回路ＦＦ１ の出力、同
図（Ｇ）は第２のフリップフロップ回路ＦＦ２ の出力
、同図（Ｈ）は第１のゲート回路Ｇ１の出力、同図（Ｉ
）は第２のゲート回路Ｇ２の出力、同図（Ｊ）は第３の
ゲート回路Ｇ３の出力、同図（Ｋ）は第３のフリップフ
ロップ回路ＦＦ３ のレベル変化状態をそれぞれ示す。 ・切換制御信号ＣＮＴ がＬレベル状態のとき切換制御
信号ＣＮＴ は第３のクロック信号ＣＬＫ３（即ち第２
のクロック信号ＣＬＫ２）に同期して、第３のフリップ
フロップ回路ＦＦ３ で所定時間保持された後、第３の
フリップフロップ回路ＦＦ３ の出力として第１の選択
回路ＳＥＬ１および第２の選択回路ＳＥＬ２にそれぞれ
供給される。
ル変化状態を示し、以下同様に、同図（Ｂ）は第１のク
ロック信号ＣＬＫ１、同図（Ｃ）は第２のクロック信号
ＣＬＫ２、同図（Ｄ）は第１の選択回路ＳＥＬ１の出力
、同図（Ｅ）は第２の選択回路ＳＥＬ２の出力、同図（
Ｆ）は第１のフリップフロップ回路ＦＦ１ の出力、同
図（Ｇ）は第２のフリップフロップ回路ＦＦ２ の出力
、同図（Ｈ）は第１のゲート回路Ｇ１の出力、同図（Ｉ
）は第２のゲート回路Ｇ２の出力、同図（Ｊ）は第３の
ゲート回路Ｇ３の出力、同図（Ｋ）は第３のフリップフ
ロップ回路ＦＦ３ のレベル変化状態をそれぞれ示す。 ・切換制御信号ＣＮＴ がＬレベル状態のとき切換制御
信号ＣＮＴ は第３のクロック信号ＣＬＫ３（即ち第２
のクロック信号ＣＬＫ２）に同期して、第３のフリップ
フロップ回路ＦＦ３ で所定時間保持された後、第３の
フリップフロップ回路ＦＦ３ の出力として第１の選択
回路ＳＥＬ１および第２の選択回路ＳＥＬ２にそれぞれ
供給される。
【００３６】第１の選択回路ＳＥＬ１はＬレベル状態で
ある第２のフリップフロップ回路ＦＦ２ のＱ出力をＨ
レベル状態で出力し、また、第２の選択回路ＳＥＬ２は
切換制御信号ＣＮＴを出力する。 ・切換制御信号ＣＮＴ がＬレベル状態からＨレベル状
態へ変化したとき 第２のフリップフロップ回路ＦＦ２ は、第２のクロッ
ク信号ＣＬＫ２の立上がりに同期して第２の選択回路Ｓ
ＥＬ２の選択出力（Ｈレベル状態）を取り込みこれを保
持する。
ある第２のフリップフロップ回路ＦＦ２ のＱ出力をＨ
レベル状態で出力し、また、第２の選択回路ＳＥＬ２は
切換制御信号ＣＮＴを出力する。 ・切換制御信号ＣＮＴ がＬレベル状態からＨレベル状
態へ変化したとき 第２のフリップフロップ回路ＦＦ２ は、第２のクロッ
ク信号ＣＬＫ２の立上がりに同期して第２の選択回路Ｓ
ＥＬ２の選択出力（Ｈレベル状態）を取り込みこれを保
持する。
【００３７】この結果、第２のフリップフロップ回路Ｆ
Ｆ２ のＱが供給されていた第１の選択回路ＳＥＬ１は
、第２のフリップフロップ回路ＦＦ２のＱ出力の変化に
同期してＬレベル状態に変化する。
Ｆ２ のＱが供給されていた第１の選択回路ＳＥＬ１は
、第２のフリップフロップ回路ＦＦ２のＱ出力の変化に
同期してＬレベル状態に変化する。
【００３８】ここで、第１，第２のクロック信号ＣＬＫ
１，ＣＬＫ２ の流れに着目すると、第２のフリップフ
ロップ回路ＦＦ２ のＱ出力がＬレベル状態のとき、第
２のクロック信号ＣＬＫ２は第２のゲート回路Ｇ２を介
して第３のゲート回路Ｇ３へ出力されていた。この後、
上記したように第２のフリップフロップ回路ＦＦ２ の
Ｑ出力がＬレベル状態からＨレベル状態になると、第２
のクロック信号ＣＬＫ２は第３のゲート回路Ｇ３から出
力されなくなる。
１，ＣＬＫ２ の流れに着目すると、第２のフリップフ
ロップ回路ＦＦ２ のＱ出力がＬレベル状態のとき、第
２のクロック信号ＣＬＫ２は第２のゲート回路Ｇ２を介
して第３のゲート回路Ｇ３へ出力されていた。この後、
上記したように第２のフリップフロップ回路ＦＦ２ の
Ｑ出力がＬレベル状態からＨレベル状態になると、第２
のクロック信号ＣＬＫ２は第３のゲート回路Ｇ３から出
力されなくなる。
【００３９】そして、今までＬレベル状態であった第１
のゲート回路Ｇ１は位相反転された第１のクロック信号
ＣＬＫ２を出力し、これにより、第２のクロック信号Ｃ
ＬＫ２に代わって第１のクロック信号ＣＬＫ１が第３の
ゲート回路Ｇ３から出力される。
のゲート回路Ｇ１は位相反転された第１のクロック信号
ＣＬＫ２を出力し、これにより、第２のクロック信号Ｃ
ＬＫ２に代わって第１のクロック信号ＣＬＫ１が第３の
ゲート回路Ｇ３から出力される。
【００４０】このクロック切換の際、第２のゲート回路
Ｇ２から出力される第２のクロック信号ＣＬＫ２と第１
のゲート回路Ｇ１から出力される第１のクロック信号Ｃ
ＬＫ１とは、第３のゲート回路Ｇ３から同時に出力され
ることはないため、第３のゲート回路Ｇ３から第１，第
２のクロック信号ＣＬＫ１，ＣＬＫ２ 以外の不要なパ
ルスの出力を防止できる（第１のクロック信号ＣＬＫ１
の出力阻止期間と、第２のクロック信号ＣＬＫ２の出力
阻止期間とがオーバーラップするため、第３の論理ゲー
トＧ３の出力はこの期間、Ｌレベル状態となる。
Ｇ２から出力される第２のクロック信号ＣＬＫ２と第１
のゲート回路Ｇ１から出力される第１のクロック信号Ｃ
ＬＫ１とは、第３のゲート回路Ｇ３から同時に出力され
ることはないため、第３のゲート回路Ｇ３から第１，第
２のクロック信号ＣＬＫ１，ＣＬＫ２ 以外の不要なパ
ルスの出力を防止できる（第１のクロック信号ＣＬＫ１
の出力阻止期間と、第２のクロック信号ＣＬＫ２の出力
阻止期間とがオーバーラップするため、第３の論理ゲー
トＧ３の出力はこの期間、Ｌレベル状態となる。
【００４１】このクロック切換えが済んだ後、切換制御
信号ＣＮＴ は第３のクロック信号ＣＬＫ３（即ち第１
のクロック信号ＣＬＫ１）に同期して、第３のフリップ
フロップ回路ＦＦ３で所定時間保持（第３のフリップフ
ロップ回路ＦＦ３ を構成する３つのフリップフロップ
回路を通過したことによって遅延）された後、第３のフ
リップフロップ回路ＦＦ３ の出力として第１の選択回
路ＳＥＬ１および第２の選択回路ＳＥＬ２にそれぞれ供
給される。この切換制御信号ＣＮＴ は第１，第２のク
ロック信号ＣＬＫ１，ＣＬＫ２ に比べてはるかに長い
周期（変化間隔）の信号であるから、この様に切換えて
も回路動作に支障を与えない。
信号ＣＮＴ は第３のクロック信号ＣＬＫ３（即ち第１
のクロック信号ＣＬＫ１）に同期して、第３のフリップ
フロップ回路ＦＦ３で所定時間保持（第３のフリップフ
ロップ回路ＦＦ３ を構成する３つのフリップフロップ
回路を通過したことによって遅延）された後、第３のフ
リップフロップ回路ＦＦ３ の出力として第１の選択回
路ＳＥＬ１および第２の選択回路ＳＥＬ２にそれぞれ供
給される。この切換制御信号ＣＮＴ は第１，第２のク
ロック信号ＣＬＫ１，ＣＬＫ２ に比べてはるかに長い
周期（変化間隔）の信号であるから、この様に切換えて
も回路動作に支障を与えない。
【００４２】上述した図２、図３の動作で示される通り
、第１，第２の論理ゲートＧ１， Ｇ２のクロック信号
のマスク動作はグリッジを発生しないため、前述した第
１，第２の論理ゲートＧ１， Ｇ２のクロック信号マス
ク期間のオーバーラップと併せて本発明回路の後段に接
続される回路にとって、本発明回路は安全なクロック周
期を与えるクロック切換回路となっている。
、第１，第２の論理ゲートＧ１， Ｇ２のクロック信号
のマスク動作はグリッジを発生しないため、前述した第
１，第２の論理ゲートＧ１， Ｇ２のクロック信号マス
ク期間のオーバーラップと併せて本発明回路の後段に接
続される回路にとって、本発明回路は安全なクロック周
期を与えるクロック切換回路となっている。
【００４３】図４に示すように、本発明の第２実施例は
上記した第１実施例の構成を一部変更したものであり、
第１，第２のフリップフロップ回路ＦＦ１，ＦＦ２ は
２つのＤ型フリップフロップ回路からそれぞれ構成され
、第３のフリップフロップ回路ＦＦ３ は４つのＤ型フ
リップフロップ回路から構成されるものであり、上記し
た第１，第２のフリップフロップ回路ＦＦ１，ＦＦ２
に対し、Ｄこの入力とクロック入力との同時変化時に出
力不定期間が長くなる、いわゆるメタステーブル状態の
発生を防止する対策として変更を加えたものである。こ
の変更に合わせて第３のフリップフロップ回路ＦＦ３
の段数を増やしたものである。そして、この動作は、図
１に示す本発明の第１実施例のものと同様である。
上記した第１実施例の構成を一部変更したものであり、
第１，第２のフリップフロップ回路ＦＦ１，ＦＦ２ は
２つのＤ型フリップフロップ回路からそれぞれ構成され
、第３のフリップフロップ回路ＦＦ３ は４つのＤ型フ
リップフロップ回路から構成されるものであり、上記し
た第１，第２のフリップフロップ回路ＦＦ１，ＦＦ２
に対し、Ｄこの入力とクロック入力との同時変化時に出
力不定期間が長くなる、いわゆるメタステーブル状態の
発生を防止する対策として変更を加えたものである。こ
の変更に合わせて第３のフリップフロップ回路ＦＦ３
の段数を増やしたものである。そして、この動作は、図
１に示す本発明の第１実施例のものと同様である。
【００４４】以上の例に限らず、第１〜第３のフリップ
フロップ回路ＦＦ１ 〜ＦＦ３ を構成するフリップフ
ロップ回路の段数を適宜可変できることはいうまでもな
い。
フロップ回路ＦＦ１ 〜ＦＦ３ を構成するフリップフ
ロップ回路の段数を適宜可変できることはいうまでもな
い。
【００４５】また、上記したものの回路構成中には、管
理すべきディレイ特性を有するディレイ素子を含まない
ため、論理ＩＣ化が容易である。
理すべきディレイ特性を有するディレイ素子を含まない
ため、論理ＩＣ化が容易である。
【００４６】
【発明の効果】本発明になるクロック切換回路は、上記
した構成によって、第１，第２のクロック信号を切換制
御信号によって切換選択出力する際、第１，第２のクロ
ック信号以外の不要パルスの発生を防止できるから、例
えば、本発明になるクロック切換回路からのクロック信
号で作動する後段の回路にとりきわめて安全なクロック
周期を与えるクロック切換回路として提供できる。
した構成によって、第１，第２のクロック信号を切換制
御信号によって切換選択出力する際、第１，第２のクロ
ック信号以外の不要パルスの発生を防止できるから、例
えば、本発明になるクロック切換回路からのクロック信
号で作動する後段の回路にとりきわめて安全なクロック
周期を与えるクロック切換回路として提供できる。
【図１】本発明になるクロック切換回路の第１実施例構
成図である。
成図である。
【図２】本発明実施例の第１の状態を示すタイミングチ
ャートである。
ャートである。
【図３】本発明実施例の第２の状態を示すタイミングチ
ャートである。
ャートである。
【図４】本発明になるクロック切換回路の第２実施例構
成図である。
成図である。
【図５】従来のクロック切換回路の第１例の構成図であ
る。
る。
【図６】従来のクロック切換回路の第１例のタイミング
チャートである。
チャートである。
【図７】従来のクロック切換回路の第２例の構成図であ
る。
る。
【図８】従来のクロック切換回路の第２例のタイミング
チャートである。
チャートである。
【図９】従来のクロック切換回路の第３例の構成図であ
る。
る。
ＣＬＫ１，ＣＬＫ２ 第１，第２のクロック信号Ｃ
ＮＴ 切換制御信号
ＮＴ 切換制御信号
Claims (1)
- 【請求項１】第１，第２のクロック信号を切換制御信号
によって切換選択するクロック切換回路であって、第１
，第２の選択回路と、第１，第２，第３の保持回路と、
第１，第２，第３のゲート回路とから構成され、上記第
１の選択回路は上記切換制御信号と上記第２の保持回路
の出力信号とを上記第３の保持回路の出力信号によって
選択し、上記第１の保持回路は上記第１の選択回路で選
択された信号を上記第１のクロック信号に同期して保持
し、上記第２の選択回路は上記切換制御信号を反転して
得た反転切換制御信号と上記第１の保持回路の出力信号
とを上記第３の保持回路の出力信号によって選択し、
上記第２の保持回路は上記第２の選択回路で選択され
た信号を上記第２のクロック信号に同期して保持し、上
記第１のゲート回路は上記第１の保持回路の出力信号に
応じて上記第１のクロック信号を出力し、上記第２のゲ
ート回路は上記第２の保持回路の出力信号に応じて上記
第２のクロック信号を伝達し、上記第３のゲート回路は
上記第１のゲート回路の出力信号と上記第２のゲート回
路の出力信号との論理和を出力し、上記第３の保持回路
は上記第３のゲート回路の出力信号に同期して上記切換
制御信号を保持することを特徴とするクロック切換回路
。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3121967A JPH04303219A (ja) | 1991-03-29 | 1991-03-29 | クロック切換回路 |
| KR1019920005044A KR950015047B1 (ko) | 1991-03-29 | 1992-03-27 | 클럭 전환 회로 |
| US08/068,570 US5289050A (en) | 1991-03-29 | 1993-05-28 | Clock signal selection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3121967A JPH04303219A (ja) | 1991-03-29 | 1991-03-29 | クロック切換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04303219A true JPH04303219A (ja) | 1992-10-27 |
Family
ID=14824314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3121967A Pending JPH04303219A (ja) | 1991-03-29 | 1991-03-29 | クロック切換回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH04303219A (ja) |
| KR (1) | KR950015047B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0639812A2 (en) * | 1993-08-20 | 1995-02-22 | Advanced Micro Devices, Inc. | Synchronizing asynchronous circuits for testing operations |
| JP2012217175A (ja) * | 2006-06-14 | 2012-11-08 | Qualcomm Inc | グリッチフリークロック信号マルチプレクサ回路および動作の方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102509743B1 (ko) * | 2015-09-01 | 2023-03-14 | 삼성전자주식회사 | 반도체 회로 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62192815A (ja) * | 1986-02-20 | 1987-08-24 | Fujitsu Ltd | クロツク切替回路 |
| JPS63282820A (ja) * | 1987-05-15 | 1988-11-18 | Nec Corp | クロック信号切換え方式 |
-
1991
- 1991-03-29 JP JP3121967A patent/JPH04303219A/ja active Pending
-
1992
- 1992-03-27 KR KR1019920005044A patent/KR950015047B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62192815A (ja) * | 1986-02-20 | 1987-08-24 | Fujitsu Ltd | クロツク切替回路 |
| JPS63282820A (ja) * | 1987-05-15 | 1988-11-18 | Nec Corp | クロック信号切換え方式 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0639812A2 (en) * | 1993-08-20 | 1995-02-22 | Advanced Micro Devices, Inc. | Synchronizing asynchronous circuits for testing operations |
| EP0639812A3 (en) * | 1993-08-20 | 1997-02-05 | Advanced Micro Devices Inc | Synchronization of asynchronous circuits for verification operations. |
| JP2012217175A (ja) * | 2006-06-14 | 2012-11-08 | Qualcomm Inc | グリッチフリークロック信号マルチプレクサ回路および動作の方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR920019082A (ko) | 1992-10-22 |
| KR950015047B1 (ko) | 1995-12-21 |
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