JPH01155711A - 論理回路 - Google Patents

論理回路

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JPH01155711A
JPH01155711A JP62313583A JP31358387A JPH01155711A JP H01155711 A JPH01155711 A JP H01155711A JP 62313583 A JP62313583 A JP 62313583A JP 31358387 A JP31358387 A JP 31358387A JP H01155711 A JPH01155711 A JP H01155711A
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clock
selection signal
nand gate
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signal
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操 萩原
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は同期式制御回路などに用いられるクロック信号
を複数の周期の異なった原発振信号から選択する制御回
路に関し、特にマイク四コンピュータのシステムクーツ
クを複数の周波数に切換えるための論理回路に関する。
〔従来の技術〕
従来、複数の信号を選択して１つの信号を出力する回路
の一例を第３図に示す、この第３図は４人力ｌ出力切り
換え回路の一実施例を示すものである。
り田ツク信号φ。、φ２．φ２．φ３及びその選択信号
Ｓｏ、Ｓｌ−Ｓｌｅ　Ｓｓにおいてφ。及びＳ、はＮＡ
ＮＤゲート１４へ、φ１及びＳｌはＮＡＮＤゲート１５
へ、φ２及びＳｌ）家ＮＡＮＤゲート１６へ、φ３及び
ＳｓはＮＡＮＤゲート１７へそれぞれ入力する。ＮＡＮ
Ｄゲート１４．１５，１６，１７はＮＡＮＤゲート１８
へ入力され、ＮＡＮＤゲート１８の出力が選択信号φで
ある。またラッチ回路１９及び２６は制御人力Ｃに入力
される信号の立ち上がりエッヂでデータをサンプリング
し出力し、次に制御入力ＣがＬよりＨに変化するまでの
期間、サンプリングしたデータを保持する。ラッチ回路
２６のデータ入力としてＤｏ、Ｄ＋を制御入力としてφ
を入力し、その出力Ｄ　Ｌ　ｏ　、　Ｄ　Ｌ　ｔはイン
バータ２４，２５及びＡＮＤゲー）２０〜２３によって
構成されるデコーダ回路に入力される。ラッチ回路１９
にはデータ入力としてＡＮＤゲート２０〜２３の出力を
入力し、その制御信号としてφの反転信号Ｔを入力し、
その出力信号が選択信号Ｓａ〜Ｓ、である。
第４図において時刻ｔ０において％　Ｄ　Ｏ＃　Ｄ　１
はＤ　ｏ　”　Ｌ　、　Ｄ　ｒ　＝　ＬよりＤＯ−Ｈ，
Ｄ、＝Ｌに変化する。
時刻ｔ１において制御人力φがＬよりＨへ変化し、Ｄ、
＝Ｈ，ＤＩ＝Ｌの値をラッチし、Ｄ　Ｌ　ｏ　＝Ｈ，Ｄ
Ｌ、＝Ｌを出力する。このためＡＮＤゲー）２０〜２３
はＡＮＤゲート２０がＨ１ＡＮＤゲート２１〜２３がＬ
の状態よりＡＮＤゲート２１がＨ％ＡＮＤゲート２０，
２２，２３がＬの状態へ変化する。時刻ｔ２において、
う、子回路１９はＡＮＤゲート２０〜２３の値をラッチ
し、その出力Ｓ０〜Ｓ、はＳ　ｏ　”　Ｈ、Ｓ　ｒ〜Ｓ
　ｓ　＝　ＬよりＳ　６　、　Ｓ　！　、　Ｓ　ｓ　＝
　Ｈに変化する。
したがって時刻ｔ２においてり四ツクの選択信号が変化
しφのクロックが選択されるため、時刻ｔ、においてク
ロックの選択出力信号はＬよりＨへと変化する。
〔発明が解決しようとする問題点〕
上述した従来のクロックの切り換え回路においては、時
刻ｔ、のタイミングにおいてクロックの゛選択信号Ｓ０
〜Ｓ３が変化し、次に選択されるクロックの状態とは無
関係にそのクロックの出力をはじめるために、時刻ｔ、
においてすぐにクロックの選択出力はＬよりＨへと変化
し、幅のせまいパルスを発生するという欠点がある。
〔問題点を解決するための手段〕
本発明の論理回路は２に以上のクロック信号を入力し選
択入力信号により選択切り換えて、入力されるクロック
の何れか１つを選択出力する選択切換え回路において入
力されるクロック毎にそのクロックをアクデイプにする
かどうかの制御信号を持ちその制御信号の変化を制御さ
れるクロックに同期しておこなうようにしたものである
。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例、第２図はその動作を説明す
るためのタイミング図である。
第１図においてり、及びり、はどのクロックを選択する
かのデータ信号、ラッチ回路１３は制御信号としてφＳ
ＹＳを入力しφＳＹ８の立ち上がりエッヂにおいてり、
及びり、をサンプリングし出力する。
そして次の立ち上がりエッヂまでの期間、このサンプリ
ングした値を保持する。ラッチ回路１３の出力ＤＬ、、
ＤＬ、はインバータ１１．１２及びＡＮＤゲート７．８
，９，１０によって構成されるデコーダ回路に入力され
、ラッチ回路６に入力される。ラッチ回路６の制御信号
としてφｓｙｓの反転信号Ｔ；が入力されＳ　Ｄ　、　
、　Ｓ　Ｄ　ｂ　、　Ｓ　Ｄ　、　。
ＳＤ、を出力する。ＵＮＩＴＡにはφ１とＳＤいＵＮＩ
ＴＢにはφｂ、ＳＤｂ％ＵＮＩＴＣにはφ。とＳＤ、、
ＵＮＩＴ’Ｄニはφ６とＳ　Ｄ　ａを入力する。ＵｖＩ
ＴＡ〜ＵＮＩＴＤはすべて同一構成であるから代表して
ｔｌＶＩＴＡについてその構成を説明する。ＵＶＩＴＡ
におけるＳＤ、及びφ、の入力について、ラッチ回路ａ
１にはデータ入力としてＳＤ、制御入力としてφ１を入
力する。次にラッチ回路ａ２にはラッチ回路ａの出力及
び制御信号としてφ、のインバータａ、を介した信号を
入力する。ラッチ回路ａ　Ｉ　ｒａ２は制御信号の立ち
上がりエッヂにおいてデータ入力をサンプリングし、出
力し、次に制御信号がＬよりＨへ変化するまでの期間、
その値を保持する。ラッチ回路ａ、の出力はＮＡＮＤゲ
ートａ、へ入力され、ＮＡＮＤゲートａ３のもう一方の
入力としてＨＡＮＤゲートａ４が入力される。ＮＡＮＤ
ゲート＆４にはＮＡＮＤゲートａ、及びＳＤ、が入力さ
れる。ＮＡＮＤゲー）ａＳにはラッチ回路ａ２の出力及
びＮＡＮＤゲー）ａ３が入力される。ＮＡＮＤゲートａ
６にはＮＡＮＤゲートａ、とＮＡＮＤゲートａ、が入力
される。ＮＡＮＤゲートａ、にはＮＡＮＤゲートａｍ及
びＳＤ＝が入力される。ＮＡＮＤゲートａ６の出力をク
ロック信号φ、を制御する選択信号Ｓ、とする。クロッ
ク選択信号Ｓ、はＵＶＩＴＡより、Ｓ、はＵＮＩＴＢよ
り、Ｓ４はＵＮＩＴＣより、ＳｄはＵＮＩＴＤより出力
される。
クロックφ、及びその選択信号Ｓ、はＮＡＮＤゲート１
へ、クロックφ、及びその選択信号Ｓ、はＮＡＮＤゲー
ト２へ、クロックφ。及びその選択信号Ｓ６はＮＡＮＤ
ゲート３へ、クロックφｄ及びその選択信号Ｓ−はＮＡ
ＮＤゲート４へ入力される。
ＮＡＮＤゲート５にはＨＡＮＤゲート１〜４の出力を入
力する。ＮＡＮＤゲート５の出力は、選択出力クロック
信号φＳＹＩとして出力される。
本発明の動作を第２図タイミング図を用いて説明する。
時刻Ｔ０以前において、クロックφ、を選択出力してい
る。また各ゲートの状態はＤ　、　＝Ｌ　、　Ｄ　ｂ　
＝Ｌであるから、ラッチ回路１３の出力はＤＬ、ＦＬ　
、　Ｄ　Ｌ　ｂ　＝Ｌ　、　Ａ　Ｎ　Ｄゲート７〜１ｏ
はＡＮＤゲート７がＨ％ＡＮＤゲート８〜１０はＬであ
る。
またラッチ回路６はＳ、＝ＨでＳ　ｂ　＝　８−　＝　
Ｓ　ａ　＝Ｌである。ＵＶＩＴＡはラッチ回路ＪＬｌｅ
＆２はＨでありＮＡＮＤゲートａ３及びＮＡＮＤゲート
ａ４より構成されるフリップフｏ、プはＮＡＮＤゲート
＆、が■でＨＡＮＤゲートａ４がＬの状態な保持してい
る。ＮＡＮＤゲート５はＬであり、ＮＡＮＤゲートａ６
及びＮＡＮＤゲートａ、はＮＡＮＤゲートａ６はＮＡＮ
Ｄゲートａ、がＬであるからＨであり、ＮＡＮＤゲー）
ａｒはＮ’ＡＮＤゲートａＴへの入力ＳＤ、及びＮＡＮ
Ｄゲートａ６がともにＨであるからＨである。つぎにＵ
ＮＩＴＢについてラッチ回路１）Ｉｓ　ｂｔはその出力
値はＬである。ＮＡＮＤゲートｂ、及びＮＡＮＤゲート
ｂ４はラッチ回路すより出力がＬであり、Ｓ　Ｄ　ｂの
入力もＬであるからともにＨとなる。ＮＡＮＤゲートｂ
、はしたがってＨ％ＮＡＮＤゲー）ｂｓ及びす、より構
成されるフリップフロップはＳＤ、がＬであるからＨＡ
ＮＤゲートｂアがＨｌよってＮＡＮＤゲートｂ　＠　ｉ
ｔ　Ｌ　テあル、　ＵＮＩＴＣ及びＵＮＩＴＤ１７）状
態はＵＮＩＴＢと同じ状態にある。
時刻Ｔ、においてり四ツク選択のためのデータ信号線り
、及びり、がり、＝Ｌ、Ｄ、＝Ｌよりり、＝Ｈ，Ｄ、＝
Ｌへと変化する。時刻Ｔ＋においてラッチ回路１３はり
、及びり、の値をサンプリングし、ＤＬ、＝Ｈ，ＤＬｈ
＝Ｌとなる。またＡＮＤゲート７〜１０はその出力をＡ
ＮＤゲート７がＨ，ＡＮＤゲート８，９．１０がＬより
ＡＮＤゲート８がＨでＡＮＤゲー）７，９，１０がＬへ
と変化する。
時刻Ｔ、においてＡＮＤゲート７〜１ｏの値をラッチ回
路６はサブリングし、出力し、ラッチ回路の出力Ｓ　Ｄ
　、　〜Ｓ　Ｄ　ａ　ｋｔ、　Ｓ　Ｄ　−＝　Ｈ−Ｓ　
Ｄ　ｂ　＝Ｓ　Ｄ　、　−Ｓ　Ｄ　ａ　＝　ＬよりＳ　
Ｄ　、＝　Ｓ　Ｄ　、　＝　Ｓ　Ｄ　ａ　＝Ｌ、ＳＤ、
＝Ｈへと変化する。ラッチ回路５の出力ＳＤ、〜ＳＤ、
が変化したことによりＵＶＩＴＡ〜υＮＩＴＣは次のよ
うに変化する。
まずＵＶＩＴＡに・ついてＳＤ、がＨよりＬへと変化し
ことによりＮＡＮＤゲー）ａ４はＬよりＨへＮＡＮＤゲ
ートａ、はラッチ回路ａ２の出力をこの時にはまだＨで
あるからＮＡＮＤゲー）ａ３はＨよりＬへ、したがって
ＨＡＮＤゲートａ、は第２図タイミング図のようにＬよ
りＨへと変化する。またＮＡＮＤゲート＆７はＳＤ、が
ＨよりＬへと変化したためにＮＡＮＤゲートａ、はＬよ
りＨへと変化し、したがってＮＡＮＤゲートａ６はＨよ
りＬへと変化する。すなわち、クロ、りφ１の選択信号
Ｓ１がＬになるためφ、のクロック信号がφ８、へ出力
されなくなる。また時刻Ｔ、においてう。
子回路ａ、が、時刻Ｔ、においてラッチ回路ａ、が出力
をＨよりＬへとそれぞｈ変化し、ＵＶＩＴＡの状態はク
ロックの選択信号Ｓ、がＬで安定する。
次にＵＮＩＴＨについて説明する。ＳＤ、が時刻Ｔ２に
おいてＬより■へと変化するためＮＡＮＤゲー　　゛）
ｂｓ・、ｂａより構成されるフリップフａ、プはラッチ
回路ｂ！の出力がり、５Ｄｂ＝Ｈであるからｂｓの出力
がＨ−ｂ４の出力がＨよりＬへ変化、ＮＡＮＤゲートｂ
、はこの時にはまだＨである。ＮＡＮＤゲートｂ６及び
す、より構成されるフリ、プフロップはＮＡＮＤゲート
ｂ、がＨ，ＳＤｂがＬよりＨに変化したため、の出力が
Ｌ−ｂｔの出力がＨの値を保持する。Ｓ　Ｄ　ｂの信号
はラッチ回路１）　ｌ　ｍｂ２によりクロックφ１に同
期がされ時刻Ｔ、においてラッチ回路ｂ１がＬよりＨへ
時刻Ｔ、においてラッチ回路す、がＬよりＨへと変化す
る。時刻Ｔｓにおいてラッチ回路ｂ２がＬよりＨへと変
化しＮＡＮＤゲー）ｂｓはＨよりＬへと変化しＮＡＮＤ
ゲートｂ、はＬよりＨへと変化しクロックφ１を選択す
る選択信号線ＳｂがＨとなるためクロックφ、が出力さ
れる。またＵＮＩＴＣ及びＵＮＩＴＤはＳＤ。
及びＳ　Ｄ　ａが変化しないため状態は変化しない。
〔発明の効果〕
以上説明したように本発明はり四ツクφ、。
φ１．φ。、φ、及びそれぞれのクロック選択信号ｓ、
、Ｓｂ、ｓ。、ＳａにおいてＳ、の変化はφ１に同期し
てｓｓｂはφ、に同期してＳｃはφ。に同期してＳ、は
φｄに同期して変化しかつ現在選択されているクロック
の選択信号線がＨよりＬへと変化してから次のクロック
が選択され選択出力の状態が変化するまで新しく選択さ
れるクロックの一周期分のデイレイがあるため選択出力
されるり四ツクには細いパルスが発生しないという効果
がある。
またクロックの選択信号Ｓ、〜Ｓ４を生成するＵＶＩＴ
Ａ〜ＵＮＩＴＤはすべて同一の構成であること、選択す
るクロックφ、〜φ、の関係に対する制限をもたないこ
と、及び選択されるクロックは同一構成によって数の制
限なくふやすことができるという利点を持つ。
【図面の簡単な説明】
第１図は本発明の一実施例、第２図はそのタイミング図
、第３図は従来のクロック切換回路、第４図はそのタイ
ミング図である。 第１図において １．２，３，４．５・・・・・・ＮＡＮＤゲート、６・
・・・・・ラッチ回路、７，８，９，１０・・・・・・
ＡＮＤゲート、１１．１２・・・・・・インバータ、１
３・・団・ラッチ回路、Ｄ　−、Ｄ　ｂ・・・・・・デ
ータ信号、ＤＬ、。 ＤＬ、・・・・・・ラッチ回路１３の出力、■了＝・・
・・・・ＤＬの反転信号、■ゴー・・・・・・ＤＬ、の
反転信号、ＳＤ、。 ＳＤｂ、ＳＤ、、ＳＤａ・・・・・・ラッチ回路６の出
力、ａ　ｌ　ｊ　＆　＊・・””ラッチ回路、ＩＬ！ｓ
　＆４ａ　＆Ｓｍ　＆＠ｓａ７・・・・・・ＮＡＮＤゲ
ート、ａｌ・・・・・インバータ、１）Ｉｓ　ｂｔ・・
・・・・ラッチ回路、ｂ　ｓ　ｐ　ｂ　ａ　＃　ｂ’ｍ
　ａ　ｂ　ｓ　ｐｂ７・・・・・・ＮＡＮＤゲート、ｂ
、・・・・・・インバータ、Ｓ、、Ｓｂ、Ｓ−、Ｓａ・
・・・・・クロック選択信号、φ、。 φ５．φ。、φ、・・・・・・クロック、φＩＹＩ・・
・・・・選択出力クロック、 第２図にタイミング図において 第３図において １４．１５，１８，１７，１８・・団・ＮＡＮＤゲート
、１９・・・・・・ラッチ回路、２０，２１゜２２．２
３・・・・・・ＡＮＤゲート、２４，２５・・・・・・
インバータ、２６・・・・・・ラッチ回路％　Ｄ１＃　
Ｉｈ・旧・・データ信号、Ｓｏ、ＳＩ＊　８１　Ｓｓ・
旧・・ラッチ１９の出力、φ。、φ１．φ２．φ８・・
・・・・クロック、φ・・・・・・選択出力クロック。 代理人　弁理士　　内　原　　　音 と買だ１　　　へつ 第２図 第３図 ミ　　ミ

Claims (1)

    【特許請求の範囲】
  1. ２つ以上のクロック信号を入力し、選択制御入力信号に
    より選択切換えて前記クロックのいづれか一つを選択出
    力する選択切換回路において入力されるクロック毎にそ
    のクロックをアクティブするかどうかの選択信号を有し
    前記選択信号は制御されるクロックに同期してその状態
    を変化させる手段を持つことを特徴とする論理回路。
JP62313583A 1987-12-11 1987-12-11 論理回路 Expired - Lifetime JPH07114348B2 (ja)

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US07/283,143 US4970405A (en) 1987-12-11 1988-12-12 Clock selection circuit for selecting one of a plurality of clock pulse signals

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