JPH09148907A - 同期式半導体論理装置 - Google Patents
同期式半導体論理装置Info
- Publication number
- JPH09148907A JPH09148907A JP7328071A JP32807195A JPH09148907A JP H09148907 A JPH09148907 A JP H09148907A JP 7328071 A JP7328071 A JP 7328071A JP 32807195 A JP32807195 A JP 32807195A JP H09148907 A JPH09148907 A JP H09148907A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- output
- input
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Dram (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】同期式論理回路において、出力信号に対し次段
の論理回路の入力として同期をとるクロック信号に対す
る動作余裕時間を十分確保でき、回路設計においてクロ
ック信号の入力タイミングの制限をなくし、動作速度を
高速化する。 【解決手段】論理回路の出力信号を受け、動作周期（ｔ
ｃｙｃ）の倍の周期（２×ｔｃｙｃ）毎に出力信号を同
期し１サイクル動作周期の位相時間差毎に交互に出力信
号を同期する２つの出力信号端子を持つ出力制御回路
と、２つの入力端子をもち前記の出力信号を受け、動作
周期毎に同期をとり次段の論理回路へ２つの入力信号か
ら１つを選択して伝達する入力制御回路と、同期クロッ
ク信号を受け出力制御回路および入力制御回路を駆動す
る分周された同期クロック信号を発生するクロック制御
回路を有する。
の論理回路の入力として同期をとるクロック信号に対す
る動作余裕時間を十分確保でき、回路設計においてクロ
ック信号の入力タイミングの制限をなくし、動作速度を
高速化する。 【解決手段】論理回路の出力信号を受け、動作周期（ｔ
ｃｙｃ）の倍の周期（２×ｔｃｙｃ）毎に出力信号を同
期し１サイクル動作周期の位相時間差毎に交互に出力信
号を同期する２つの出力信号端子を持つ出力制御回路
と、２つの入力端子をもち前記の出力信号を受け、動作
周期毎に同期をとり次段の論理回路へ２つの入力信号か
ら１つを選択して伝達する入力制御回路と、同期クロッ
ク信号を受け出力制御回路および入力制御回路を駆動す
る分周された同期クロック信号を発生するクロック制御
回路を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積論理回
路に関し、特に高速で動作させる外部クロック信号に同
期動作する論理回路に関する。
路に関し、特に高速で動作させる外部クロック信号に同
期動作する論理回路に関する。
【０００２】
【従来の技術】外部クロック信号（以下「クロック信
号」と略記する）同期式論理回路の従来の構成例を図４
に示す。
号」と略記する）同期式論理回路の従来の構成例を図４
に示す。
【０００３】図６は、従来のクロック信号同期式論理回
路において、入力信号（Ｄ）と出力信号（Ｑ）が一つの
場合の回路構成を示す図である。
路において、入力信号（Ｄ）と出力信号（Ｑ）が一つの
場合の回路構成を示す図である。
【０００４】図６を参照して、この従来の同期式論理回
路は、クロック信号に同期動作しない非同期動作型の論
理回路の入力および出力をクロック信号により同期動作
させる回路で構成されている。すなわち、入力同期回路
は入力信号（Ｄ）とクロック信号（ＣＬＫ）を受けるＤ
型フリップ・フロップ回路（以下「Ｄ−Ｆ／Ｆ」とい
う）61で構成され、Ｄ−Ｆ／Ｆ61の出力（ＱＩ）は非同
期動作型の論理回路62に入力される。
路は、クロック信号に同期動作しない非同期動作型の論
理回路の入力および出力をクロック信号により同期動作
させる回路で構成されている。すなわち、入力同期回路
は入力信号（Ｄ）とクロック信号（ＣＬＫ）を受けるＤ
型フリップ・フロップ回路（以下「Ｄ−Ｆ／Ｆ」とい
う）61で構成され、Ｄ−Ｆ／Ｆ61の出力（ＱＩ）は非同
期動作型の論理回路62に入力される。
【０００５】出力同期回路はＤ−Ｆ／Ｆ63で構成され、
Ｄ−Ｆ／Ｆ63は、論理回路62の出力信号（ＱＬ）をデー
タ入力とし、クロック信号（ＣＬＫ）を入力としてクロ
ック信号（ＣＬＫ）の遅延時間の調整をするクロック制
御回路64の出力クロック信号（ＣＬＫ′）を受け、出力
信号（Ｑ）を出力する。
Ｄ−Ｆ／Ｆ63は、論理回路62の出力信号（ＱＬ）をデー
タ入力とし、クロック信号（ＣＬＫ）を入力としてクロ
ック信号（ＣＬＫ）の遅延時間の調整をするクロック制
御回路64の出力クロック信号（ＣＬＫ′）を受け、出力
信号（Ｑ）を出力する。
【０００６】図８に、図６に示した従来の同期式論理回
路の動作タイミング・チャートを示す。クロック信号
（ＣＬＫ）のＬｏｗレベルからＨｉｇｈレベルへの遷移
時間に同期して、動作周期（ｔｃｙｃ）毎に、入力同期
回路は入力信号（Ｄｎ）を論理回路62へ入力し、出力同
期回路は信号（Ｄｎ）の論理出力（Ｑｎ）を、クロック
信号（ＣＬＫ′）のＬｏｗレベルからＨｉｇｈレベルへ
の遷移に同期して出力する。
路の動作タイミング・チャートを示す。クロック信号
（ＣＬＫ）のＬｏｗレベルからＨｉｇｈレベルへの遷移
時間に同期して、動作周期（ｔｃｙｃ）毎に、入力同期
回路は入力信号（Ｄｎ）を論理回路62へ入力し、出力同
期回路は信号（Ｄｎ）の論理出力（Ｑｎ）を、クロック
信号（ＣＬＫ′）のＬｏｗレベルからＨｉｇｈレベルへ
の遷移に同期して出力する。
【０００７】出力信号（Ｑｎ）の出力時間ｔＡＡは、電
源電圧、温度および製造プロセスのバラツキ／変動によ
り影響され、バラツキが生じる。
源電圧、温度および製造プロセスのバラツキ／変動によ
り影響され、バラツキが生じる。
【０００８】出力信号（Ｑｎ）の最小出力時間をｔAmi
n、最大出力時間をｔAmaxとすると、いかなる動作周期
（「サイクル」ともいう、ｔｃｙｃ）について考えた場
合でも、出力信号（Ｑｎ）が有効となる時間ｔ（ｖａ
ｌ）は、次式（１）のようになる。
n、最大出力時間をｔAmaxとすると、いかなる動作周期
（「サイクル」ともいう、ｔｃｙｃ）について考えた場
合でも、出力信号（Ｑｎ）が有効となる時間ｔ（ｖａ
ｌ）は、次式（１）のようになる。
【０００９】 ｔ(val)＝ｔcyc−(ｔAmax−ｔAmin) …（１）
【００１０】図７は、図６を基本構成とする同期式論理
回路を組み合わせて、クロック信号（ＣＬＫ）に同期し
てパイプライン動作するように構成された回路の一例を
示している。
回路を組み合わせて、クロック信号（ＣＬＫ）に同期し
てパイプライン動作するように構成された回路の一例を
示している。
【００１１】図７を参照して、複数の論理回路（ＬＣＦ
ｍ、ＬＣＮｍ）の複数の入力信号（Ｄｍ−ｎ）および出
力信号（Ｑｍ−ｎ）（但し、ｍ，ｎ＝１，２，…）をク
ロック信号により同期動作するＤ−Ｆ／Ｆを通して接続
している。
ｍ、ＬＣＮｍ）の複数の入力信号（Ｄｍ−ｎ）および出
力信号（Ｑｍ−ｎ）（但し、ｍ，ｎ＝１，２，…）をク
ロック信号により同期動作するＤ−Ｆ／Ｆを通して接続
している。
【００１２】クロック信号（ＣＬＫ）はクロック信号制
御回路76へ入力されて、遅延時間が調整されたクロック
信号（ＣＬＫ′）が生成出力され、クロック信号（ＣＬ
Ｋ′）はクロック信号制御回路77へ入力されて、遅延時
間が調整されたクロック信号（ＣＬＫ″）が生成出力さ
れる。クロック信号制御回路76、77は、論理回路の遅延
時間に対応してクロック信号（ＣＬＫ）の遅延時間の調
整を行う回路である。
御回路76へ入力されて、遅延時間が調整されたクロック
信号（ＣＬＫ′）が生成出力され、クロック信号（ＣＬ
Ｋ′）はクロック信号制御回路77へ入力されて、遅延時
間が調整されたクロック信号（ＣＬＫ″）が生成出力さ
れる。クロック信号制御回路76、77は、論理回路の遅延
時間に対応してクロック信号（ＣＬＫ）の遅延時間の調
整を行う回路である。
【００１３】クロック信号（ＣＬＫ）が入力されるＤ−
Ｆ／Ｆ71、78は、論理信号（Ｄｍ−１、Ｄｍ−ｎ）を入
力として受け、クロック信号（ＣＬＫ）に同期してこれ
らの入力信号を論理回路（ＬＣＦ１、ＬＣＦｍ）72、79
へそれぞれ伝達し、論理回路（ＬＣＦ１、ＬＣＦｍ）7
2、79はクロック信号（ＣＬＫ）に同期した信号を入力
し所定の論理動作を行い、出力信号をクロック信号（Ｃ
ＬＫ′）が接続されたＤ−Ｆ／Ｆ75、82に出力する。
Ｆ／Ｆ71、78は、論理信号（Ｄｍ−１、Ｄｍ−ｎ）を入
力として受け、クロック信号（ＣＬＫ）に同期してこれ
らの入力信号を論理回路（ＬＣＦ１、ＬＣＦｍ）72、79
へそれぞれ伝達し、論理回路（ＬＣＦ１、ＬＣＦｍ）7
2、79はクロック信号（ＣＬＫ）に同期した信号を入力
し所定の論理動作を行い、出力信号をクロック信号（Ｃ
ＬＫ′）が接続されたＤ−Ｆ／Ｆ75、82に出力する。
【００１４】クロック信号（ＣＬＫ′）が接続されるＤ
−Ｆ／Ｆ73、80は、クロック信号（ＣＬＫ）により同期
動作する前段の論理回路（ＬＣＦ１、ＬＣＦｍ）72、79
の出力を受け、次段の論理回路（ＬＣＮ１、ＬＣＮｍ）
74、81への入力信号の伝達を行う。
−Ｆ／Ｆ73、80は、クロック信号（ＣＬＫ）により同期
動作する前段の論理回路（ＬＣＦ１、ＬＣＦｍ）72、79
の出力を受け、次段の論理回路（ＬＣＮ１、ＬＣＮｍ）
74、81への入力信号の伝達を行う。
【００１５】論理回路（ＬＣＮ１、ＬＣＮｍ）74、81
は、クロック信号（ＣＬＫ′）により同期された入力信
号をうけ、論理出力をクロック信号（ＣＬＫ″）が接続
されたＤ−Ｆ／Ｆ75、82に出力する。
は、クロック信号（ＣＬＫ′）により同期された入力信
号をうけ、論理出力をクロック信号（ＣＬＫ″）が接続
されたＤ−Ｆ／Ｆ75、82に出力する。
【００１６】クロック信号（ＣＬＫ″）が接続されたＤ
−Ｆ／Ｆ75、82は、論理回路（ＬＣＮ１、ＬＣＮｍ）7
4、81の出力信号をクロック信号（ＣＬＫ″）に同期し
て不図示の次段の論理回路へ伝達する。
−Ｆ／Ｆ75、82は、論理回路（ＬＣＮ１、ＬＣＮｍ）7
4、81の出力信号をクロック信号（ＣＬＫ″）に同期し
て不図示の次段の論理回路へ伝達する。
【００１７】図９に、図７に示した回路の動作タイミン
グ・チャートを示す。入力同期回路（Ｄ−Ｆ／Ｆ）から
論理回路の信号伝達遅延時間ｔＡＡは、電源電圧、温度
および製造プロセスのバラツキ／変動、さらに論理回路
の論理構成により、遅延時間差や時間バラツキが生じ
る。
グ・チャートを示す。入力同期回路（Ｄ−Ｆ／Ｆ）から
論理回路の信号伝達遅延時間ｔＡＡは、電源電圧、温度
および製造プロセスのバラツキ／変動、さらに論理回路
の論理構成により、遅延時間差や時間バラツキが生じ
る。
【００１８】この遅延時間の差は、図６に示した回路の
場合と同様に、最小出力時間をｔAmin、最大出力時間を
ｔAmaxとし、さらにクロック信号ＣＬＫ、またはＣＬ
Ｋ′、ＣＬＫ″からそれぞれ対応するＤ−Ｆ／Ｆへの信
号配線の長さについては、論理回路のレイアウト配置に
よりそれぞれの配線長の間に差が生じる。
場合と同様に、最小出力時間をｔAmin、最大出力時間を
ｔAmaxとし、さらにクロック信号ＣＬＫ、またはＣＬ
Ｋ′、ＣＬＫ″からそれぞれ対応するＤ−Ｆ／Ｆへの信
号配線の長さについては、論理回路のレイアウト配置に
よりそれぞれの配線長の間に差が生じる。
【００１９】この配線長の差は、信号伝達遅延時間に時
間差を発生する。
間差を発生する。
【００２０】この遅延時間の差をｔｄｍとする。図７に
示した回路のクロック信号（ＣＬＫ）により同期動作す
る論理回路の出力信号の有効時間ｔ（ｖａｌ）は、次式
（２）で与えられる。
示した回路のクロック信号（ＣＬＫ）により同期動作す
る論理回路の出力信号の有効時間ｔ（ｖａｌ）は、次式
（２）で与えられる。
【００２１】
【数１】
【００２２】
【発明が解決しようとする課題】上記した従来の同期式
論理回路の構成では、以下の理由により、動作速度（動
作周期またはサイクル時間）に制限があり、動作速度が
遅くなるという問題がある。以下にその理由を説明す
る。
論理回路の構成では、以下の理由により、動作速度（動
作周期またはサイクル時間）に制限があり、動作速度が
遅くなるという問題がある。以下にその理由を説明す
る。
【００２３】図７に示す論理回路構成において、クロッ
ク信号（ＣＬＫ）に同期して動作する論理回路（ＬＣＦ
ｍ）（ｍ＝１，２，…）の出力信号の有効時間ｔ（ｖａ
ｌ）は上式（２）で与えられる。
ク信号（ＣＬＫ）に同期して動作する論理回路（ＬＣＦ
ｍ）（ｍ＝１，２，…）の出力信号の有効時間ｔ（ｖａ
ｌ）は上式（２）で与えられる。
【００２４】この前段の論理回路の出力信号は、クロッ
ク信号（ＣＬＫ′）により同期動作するＤ−Ｆ／Ｆ73、
80に入力され、次段の論理回路（ＬＣＮ１、ＬＣＮｍ）
74、81へ伝達される。
ク信号（ＣＬＫ′）により同期動作するＤ−Ｆ／Ｆ73、
80に入力され、次段の論理回路（ＬＣＮ１、ＬＣＮｍ）
74、81へ伝達される。
【００２５】Ｄ−Ｆ／Ｆを安定動作させるためには、ク
ロック信号に対し、入力信号は、信号セットアップ時間
（ｔset）および信号ホールド時間（ｔhold）の規格を
満たす必要がある。
ロック信号に対し、入力信号は、信号セットアップ時間
（ｔset）および信号ホールド時間（ｔhold）の規格を
満たす必要がある。
【００２６】さらに、それぞれのＤ−Ｆ／Ｆへのクロッ
ク信号（ＣＬＫ′）の配線長においても、論理回路のレ
イアウト配置により配線長に差が有り、このためクロッ
ク信号（ＣＬＫ′）の伝達時間に差が発生する。
ク信号（ＣＬＫ′）の配線長においても、論理回路のレ
イアウト配置により配線長に差が有り、このためクロッ
ク信号（ＣＬＫ′）の伝達時間に差が発生する。
【００２７】このクロック信号（ＣＬＫ′）の伝達遅延
時間をｔｄ′とし、最小遅延時間をｔｄ′min、最大遅
延時間をｔｄ′maxとする。
時間をｔｄ′とし、最小遅延時間をｔｄ′min、最大遅
延時間をｔｄ′maxとする。
【００２８】クロック信号（ＣＬＫ）により同期した入
力信号を受けた論理回路（ＬＣＦｍ）の出力信号は、ク
ロック信号（ＣＬＫ′）に対する信号セットアップ時間
と信号ホールド時間において、次式（３）を満足する必
要がある。
力信号を受けた論理回路（ＬＣＦｍ）の出力信号は、ク
ロック信号（ＣＬＫ′）に対する信号セットアップ時間
と信号ホールド時間において、次式（３）を満足する必
要がある。
【００２９】
【数２】
【００３０】そして、上式（２）、（３）より次式
（４）が成り立つ。
（４）が成り立つ。
【００３１】
【数３】
【００３２】同期式論理回路の動作速度（動作周期、ｔ
ｃｙｃ）の高速化においては、上式（４）の示す通り、
論理回路の遅延時間のバラツキ・変動（ｔAmax−ｔAmi
n）、クロック伝達時間の差((ｔｄmax−ｔｄmin)、およ
び(ｔｄ′max−ｔｄ′min))、Ｄ−Ｆ／Ｆのセットアッ
プ時間（ｔset）、ホールド時間（ｔhold）により制限
をうける。
ｃｙｃ）の高速化においては、上式（４）の示す通り、
論理回路の遅延時間のバラツキ・変動（ｔAmax−ｔAmi
n）、クロック伝達時間の差((ｔｄmax−ｔｄmin)、およ
び(ｔｄ′max−ｔｄ′min))、Ｄ−Ｆ／Ｆのセットアッ
プ時間（ｔset）、ホールド時間（ｔhold）により制限
をうける。
【００３３】すなわち、動作速度（ｔｃｙｃ）を高速化
する場合（サイクルｔｃｙｃが小）、出力信号の有効時
間ｔ（ｖａｌ）が短くなり、次段の論理回路での同期ク
ロック信号（ＣＬＫ′）に対する動作余裕（セットアッ
プ時間ｔset、ホールド時間ｔhold）が確保できなくな
る。
する場合（サイクルｔｃｙｃが小）、出力信号の有効時
間ｔ（ｖａｌ）が短くなり、次段の論理回路での同期ク
ロック信号（ＣＬＫ′）に対する動作余裕（セットアッ
プ時間ｔset、ホールド時間ｔhold）が確保できなくな
る。
【００３４】また、クロック信号の伝達時間の差((ｔｄ
max−ｔｄmin)、および(ｔｄ′max−ｔｄ′min))の影響
が現状の論理回路では大きく、動作速度（ｔｃｙｃ）の
高速化を妨げている。これについて以下に説明する。
max−ｔｄmin)、および(ｔｄ′max−ｔｄ′min))の影響
が現状の論理回路では大きく、動作速度（ｔｃｙｃ）の
高速化を妨げている。これについて以下に説明する。
【００３５】さらに、論理回路の規模の増大に従うレイ
アウト面積の増大は、クロック信号（ＣＬＫ、ＣＬ
Ｋ′）の配線長の増加となり、クロック信号の伝達遅延
時間の差((ｔｄmax−ｔｄmin)および(ｔｄ′max−ｔ
ｄ′min))はより大きくなる。
アウト面積の増大は、クロック信号（ＣＬＫ、ＣＬ
Ｋ′）の配線長の増加となり、クロック信号の伝達遅延
時間の差((ｔｄmax−ｔｄmin)および(ｔｄ′max−ｔ
ｄ′min))はより大きくなる。
【００３６】従って、同期式論理回路の動作速度（ｔｃ
ｙｃ）も大きくなり、このため高速化ができない。
ｙｃ）も大きくなり、このため高速化ができない。
【００３７】また、それぞれのクロック信号（ＣＬＫ、
ＣＬＫ′）において伝達遅延時間が速い信号線に遅延回
路を挿入することにより、伝達遅延時間の差((ｔｄmax
−ｔｄmin）および(ｔｄ′max−ｔｄ′min))を小さく
し、セットアップ時間及びホールド時間を確保すること
もできるが、この場合、クロック信号の伝達時間を遅い
伝達時間に合わせることが必要とされ、同期式論理回路
の遅延時間の増大、すなわち同期動作周期（ｔｃｙｃ）
の増加になり、高速化に相反することになる。
ＣＬＫ′）において伝達遅延時間が速い信号線に遅延回
路を挿入することにより、伝達遅延時間の差((ｔｄmax
−ｔｄmin）および(ｔｄ′max−ｔｄ′min))を小さく
し、セットアップ時間及びホールド時間を確保すること
もできるが、この場合、クロック信号の伝達時間を遅い
伝達時間に合わせることが必要とされ、同期式論理回路
の遅延時間の増大、すなわち同期動作周期（ｔｃｙｃ）
の増加になり、高速化に相反することになる。
【００３８】以上、説明したように従来の同期式の論理
回路の構成においては、動作速度（ｔｃｙｃ）を高速化
することは、出力信号の有効時間（ｔ(ｖａｌ))を短く
することになり、動作余裕を減少させる。
回路の構成においては、動作速度（ｔｃｙｃ）を高速化
することは、出力信号の有効時間（ｔ(ｖａｌ))を短く
することになり、動作余裕を減少させる。
【００３９】また、クロック伝達信号の遅延時間の差に
より高速化に制限を受け、動作速度（ｔｃｙｃ）の高速
化ができないという問題点がある。
より高速化に制限を受け、動作速度（ｔｃｙｃ）の高速
化ができないという問題点がある。
【００４０】従って、本発明は上記従来技術の問題点を
解消し、動作速度を高速化を可能とすると共に、出力信
号に対し次段の論理回路の入力として同期をとるクロッ
ク信号に対する動作余裕時間を十分確保できると共に、
回路設計においてクロック信号の入力タイミングの制限
をなくすことを可能とする同期式論理回路を提供するこ
とを目的とする。
解消し、動作速度を高速化を可能とすると共に、出力信
号に対し次段の論理回路の入力として同期をとるクロッ
ク信号に対する動作余裕時間を十分確保できると共に、
回路設計においてクロック信号の入力タイミングの制限
をなくすことを可能とする同期式論理回路を提供するこ
とを目的とする。
【００４１】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、入力クロック信号を少なくとも２倍の周
期に分周してなる第１のクロック信号を生成するクロッ
ク制御回路と、前記入力クロック信号に同期して論理信
号を入力する入力同期回路と、前記入力同期回路の出力
を入力し所定の論理出力信号を出力する論理回路と、前
記論理回路から論理出力信号を入力し前記第１のクロッ
ク信号に同期した第１の信号を出力すると共に、次の入
力クロック信号に対応して入力される論理信号の前記論
理回路からの論理出力信号を入力し前記第１のクロック
信号の反転信号に同期した第２の信号を出力する出力制
御回路と、を含むことを特徴とする同期式半導体論理装
置を提供する。
め、本発明は、入力クロック信号を少なくとも２倍の周
期に分周してなる第１のクロック信号を生成するクロッ
ク制御回路と、前記入力クロック信号に同期して論理信
号を入力する入力同期回路と、前記入力同期回路の出力
を入力し所定の論理出力信号を出力する論理回路と、前
記論理回路から論理出力信号を入力し前記第１のクロッ
ク信号に同期した第１の信号を出力すると共に、次の入
力クロック信号に対応して入力される論理信号の前記論
理回路からの論理出力信号を入力し前記第１のクロック
信号の反転信号に同期した第２の信号を出力する出力制
御回路と、を含むことを特徴とする同期式半導体論理装
置を提供する。
【００４２】本発明においては、好ましくは、前記入力
同期回路の出力を入力し所定の論理出力信号を出力する
前記論理回路がクロック信号に同期動作しない非同期型
の回路から構成されたことを特徴とする。
同期回路の出力を入力し所定の論理出力信号を出力する
前記論理回路がクロック信号に同期動作しない非同期型
の回路から構成されたことを特徴とする。
【００４３】本発明においては、好ましくは、前記出力
制御回路からの前記第１及び第２の信号を入力して入力
クロックの周期に対応した周期で交互に前記第１の信号
と第２の信号を切換えて出力する回路手段を含むことを
特徴とする。
制御回路からの前記第１及び第２の信号を入力して入力
クロックの周期に対応した周期で交互に前記第１の信号
と第２の信号を切換えて出力する回路手段を含むことを
特徴とする。
【００４４】また、本発明は、第１の論理回路の第１の
出力信号を受け、動作周期の倍の周期毎に該第１の出力
信号を同期し、かつ１サイクル動作周期の位相時間差毎
に交互に該第１の出力信号を同期する第２および第３の
出力信号端子を持つ第１の出力制御回路と、前記第１の
出力制御回路の該第２および第３の出力信号を第１およ
び第２の入力端へ入力し、動作周期毎に同期をとり第２
の論理回路の入力端へ、該第１と該第２の入力端の信号
のうちから１つを選択して伝達する第１の入力制御回路
と、同期クロック信号を受け前記第１の出力制御回路を
駆動する動作周期の２倍の周期に分周された第１および
第２の差動同期クロック信号を発生する第１のクロック
制御回路と、前記第１および第２の差動同期クロック信
号を受け、前記第１および第２の差動同期クロック信号
を遅延した第３及び第４のクロック信号を発生し、前記
第１の入力制御回路を駆動する第２のクロック制御回路
と、を含む同期式論理回路を有することを特徴とする同
期式半導体論理装置を提供する。
出力信号を受け、動作周期の倍の周期毎に該第１の出力
信号を同期し、かつ１サイクル動作周期の位相時間差毎
に交互に該第１の出力信号を同期する第２および第３の
出力信号端子を持つ第１の出力制御回路と、前記第１の
出力制御回路の該第２および第３の出力信号を第１およ
び第２の入力端へ入力し、動作周期毎に同期をとり第２
の論理回路の入力端へ、該第１と該第２の入力端の信号
のうちから１つを選択して伝達する第１の入力制御回路
と、同期クロック信号を受け前記第１の出力制御回路を
駆動する動作周期の２倍の周期に分周された第１および
第２の差動同期クロック信号を発生する第１のクロック
制御回路と、前記第１および第２の差動同期クロック信
号を受け、前記第１および第２の差動同期クロック信号
を遅延した第３及び第４のクロック信号を発生し、前記
第１の入力制御回路を駆動する第２のクロック制御回路
と、を含む同期式論理回路を有することを特徴とする同
期式半導体論理装置を提供する。
【００４５】本発明は、論理回路の出力信号を受け、動
作周期（ｔｃｙｃ）の倍の周期（２×ｔｃｙｃ）毎に出
力信号を同期し、かつ１サイクル動作周期の位相時間差
毎に交互に出力信号を同期する２つの出力信号端子を持
つ出力制御回路と、２つの入力端子をもち前記の出力信
号を受け、動作周期毎に同期をとり次段の論理回路へ２
つの入力信号から１つを選択し、伝達する入力制御回路
と、同期クロック信号を受け出力制御回路および入力制
御回路を駆動する分周された同期クロック信号を発生す
るクロック制御回路を有したものであり、クロック信号
に同期動作する出力信号の信号有効時間を従来の回路の
約２倍とし、次段の論理回路の入力として信号を同期す
る際の動作余裕時間を十分に確保することが可能とさ
れ、同期式回路のタイミング設計を容易化するとともに
高速化に対応できるようにしたものである。
作周期（ｔｃｙｃ）の倍の周期（２×ｔｃｙｃ）毎に出
力信号を同期し、かつ１サイクル動作周期の位相時間差
毎に交互に出力信号を同期する２つの出力信号端子を持
つ出力制御回路と、２つの入力端子をもち前記の出力信
号を受け、動作周期毎に同期をとり次段の論理回路へ２
つの入力信号から１つを選択し、伝達する入力制御回路
と、同期クロック信号を受け出力制御回路および入力制
御回路を駆動する分周された同期クロック信号を発生す
るクロック制御回路を有したものであり、クロック信号
に同期動作する出力信号の信号有効時間を従来の回路の
約２倍とし、次段の論理回路の入力として信号を同期す
る際の動作余裕時間を十分に確保することが可能とさ
れ、同期式回路のタイミング設計を容易化するとともに
高速化に対応できるようにしたものである。
【００４６】
【発明の実施の形態】本発明の実施の形態を図面を参照
して以下に説明する。
して以下に説明する。
【００４７】
【実施形態１】図１及び図２に、本発明の一実施形態に
係る同期式論理回路の構成を示す。図１は、本発明の一
実施形態に係る同期式論理回路をブロック線図にて示
し、また図２は、図１に示す構成を具体的な回路構成で
示している。なお、図１及び図２において同一要素には
同一の参照符号が付されている。
係る同期式論理回路の構成を示す。図１は、本発明の一
実施形態に係る同期式論理回路をブロック線図にて示
し、また図２は、図１に示す構成を具体的な回路構成で
示している。なお、図１及び図２において同一要素には
同一の参照符号が付されている。
【００４８】図１を参照して、論理信号（Ｄ１）と同期
クロック信号（ＣＬＫ）は第１の入力同期回路（Ｄ−Ｆ
／Ｆ）12に入力され、第１の入力同期回路（Ｄ−Ｆ／
Ｆ）12は、同期された信号（Ｄ１′）を第１の論理回路
（ＬＣ１）13へ入力し、第１の論理回路（ＬＣ１）13は
入力信号に応じた所定の論理出力信号（Ｑ１）を、第２
のＤ−Ｆ／Ｆおよび第３のＤ−Ｆ／Ｆ（図２の第２、第
３のＤ−Ｆ／Ｆ14-1、14-2参照）からなる出力制御回路
14の入力端へ出力する。
クロック信号（ＣＬＫ）は第１の入力同期回路（Ｄ−Ｆ
／Ｆ）12に入力され、第１の入力同期回路（Ｄ−Ｆ／
Ｆ）12は、同期された信号（Ｄ１′）を第１の論理回路
（ＬＣ１）13へ入力し、第１の論理回路（ＬＣ１）13は
入力信号に応じた所定の論理出力信号（Ｑ１）を、第２
のＤ−Ｆ／Ｆおよび第３のＤ−Ｆ／Ｆ（図２の第２、第
３のＤ−Ｆ／Ｆ14-1、14-2参照）からなる出力制御回路
14の入力端へ出力する。
【００４９】出力制御回路14における第２のＤ−Ｆ／Ｆ
14-1および第３のＤ−Ｆ／Ｆ14-2の同期クロック信号に
は、第１の同期クロック信号（ＣＬＫ）を入力とする第
１のクロック信号制御回路17の出力信号である差動出力
信号（ＣＬＫ１、ＣＬＫ２）が入力される。
14-1および第３のＤ−Ｆ／Ｆ14-2の同期クロック信号に
は、第１の同期クロック信号（ＣＬＫ）を入力とする第
１のクロック信号制御回路17の出力信号である差動出力
信号（ＣＬＫ１、ＣＬＫ２）が入力される。
【００５０】図２を参照して、第１のクロック信号制御
回路17は、第１のクロック信号（ＣＬＫ）を入力とする
第１の遅延回路17-1と、第１の遅延回路17-1の出力をク
ロック入力とする第４のＤ−Ｆ／Ｆ17-2と、を備え、第
４のＤ−Ｆ／Ｆ17-2の出力として、第１のクロック信号
（ＣＬＫ）を分周した差動出力信号（ＣＬＫ１、ＣＬＫ
２）を出力する。
回路17は、第１のクロック信号（ＣＬＫ）を入力とする
第１の遅延回路17-1と、第１の遅延回路17-1の出力をク
ロック入力とする第４のＤ−Ｆ／Ｆ17-2と、を備え、第
４のＤ−Ｆ／Ｆ17-2の出力として、第１のクロック信号
（ＣＬＫ）を分周した差動出力信号（ＣＬＫ１、ＣＬＫ
２）を出力する。
【００５１】出力制御回路14を構成する第２および第３
のＤ−Ｆ／Ｆ14-1、14-2の出力信号（Ｑ２、Ｑ３）は、
第１のクロック信号制御回路17の差動出力信号（ＣＬＫ
１、ＣＬＫ２）が入力される第２の遅延回路18-1、18-2
の出力信号（ＣＬＫ１′、ＣＬＫ２′）と共に、セレク
タ回路15-1からなる入力制御回路15に入力される。
のＤ−Ｆ／Ｆ14-1、14-2の出力信号（Ｑ２、Ｑ３）は、
第１のクロック信号制御回路17の差動出力信号（ＣＬＫ
１、ＣＬＫ２）が入力される第２の遅延回路18-1、18-2
の出力信号（ＣＬＫ１′、ＣＬＫ２′）と共に、セレク
タ回路15-1からなる入力制御回路15に入力される。
【００５２】入力制御回路15のセレクタ回路15-1はクロ
ック信号（ＣＬＫ１′、ＣＬＫ２′）により同期された
出力信号（Ｄ２）を、第２の論理回路（ＬＣ２）16の入
力端へ出力する。
ック信号（ＣＬＫ１′、ＣＬＫ２′）により同期された
出力信号（Ｄ２）を、第２の論理回路（ＬＣ２）16の入
力端へ出力する。
【００５３】第１の遅延回路17-1は、クロック信号（Ｃ
ＬＫ）において、論理回路（ＬＣ１）13の信号遅延時間
に応じた遅延時間を与える回路であり、一般的なバッフ
ァ回路で構成されている。
ＬＫ）において、論理回路（ＬＣ１）13の信号遅延時間
に応じた遅延時間を与える回路であり、一般的なバッフ
ァ回路で構成されている。
【００５４】セレクタ回路15-1は、差動クロック信号
（ＣＬＫ１′、ＣＬＫ２′）により出力制御回路15を構
成する第２および第３のＤ−Ｆ／Ｆ14-1、14-2の出力信
号（Ｑ２、Ｑ３）の２入力から一方を、差動クロック信
号（ＣＬＫ１′、ＣＬＫ２′）のＨｉｇｈ状態時に応じ
て選択する回路であり、一般的なセレクタ回路で実現で
きる。
（ＣＬＫ１′、ＣＬＫ２′）により出力制御回路15を構
成する第２および第３のＤ−Ｆ／Ｆ14-1、14-2の出力信
号（Ｑ２、Ｑ３）の２入力から一方を、差動クロック信
号（ＣＬＫ１′、ＣＬＫ２′）のＨｉｇｈ状態時に応じ
て選択する回路であり、一般的なセレクタ回路で実現で
きる。
【００５５】差動クロック信号（ＣＬＫ１、ＣＬＫ２）
を遅延する第２の遅延回路18-1、18-2の遅延時間は、セ
レクタ回路15の動作余裕を考慮して決定され、一般的な
バッファ回路で構成される。
を遅延する第２の遅延回路18-1、18-2の遅延時間は、セ
レクタ回路15の動作余裕を考慮して決定され、一般的な
バッファ回路で構成される。
【００５６】図３に、本実施形態の動作を説明するため
のタイミング図を示す。図中の各信号名は図１及び図２
に示すの回路構成の信号端子（ノード）名に対応してい
る。図３を参照して、本実施形態の動作を以下に説明す
る。
のタイミング図を示す。図中の各信号名は図１及び図２
に示すの回路構成の信号端子（ノード）名に対応してい
る。図３を参照して、本実施形態の動作を以下に説明す
る。
【００５７】第１のクロック信号制御回路17は、クロッ
ク信号（ＣＬＫ）を入力として、第４のＤ−Ｆ／Ｆ17-2
により分周された差動クロック信号（ＣＬＫ１、ＣＬＫ
２）を出力する。
ク信号（ＣＬＫ）を入力として、第４のＤ−Ｆ／Ｆ17-2
により分周された差動クロック信号（ＣＬＫ１、ＣＬＫ
２）を出力する。
【００５８】入力論理信号（Ｄ１ｎ）は、クロック信号
（ＣＬＫ）により動作サイクル（ｔｃｙｃ）毎に同期さ
れて、論理回路（ＬＣ１）13に入力信号（Ｄ１′ｎ）と
して入力される。
（ＣＬＫ）により動作サイクル（ｔｃｙｃ）毎に同期さ
れて、論理回路（ＬＣ１）13に入力信号（Ｄ１′ｎ）と
して入力される。
【００５９】論理回路（ＬＣ１）13は、入力信号（Ｄ
１′ｎ）に応じた論理出力信号（Ｑ１ｎ）を出力する。
１′ｎ）に応じた論理出力信号（Ｑ１ｎ）を出力する。
【００６０】論理回路（ＬＣ１）13の出力信号（Ｑ１
ｎ）と差動クロック信号（ＣＬＫ１、ＣＬＫ２）を入力
とする第２および第３のＤ−Ｆ／Ｆ14-1、14-2は、差動
クロック信号（ＣＬＫ１、ＣＬＫ２）がクロック信号
（ＣＬＫ）から第４のＤ−Ｆ／Ｆ17-2により１／２に分
周された信号であるため、２×ｔｃｙｃ毎に同期した信
号（Ｑ２、Ｑ３）を、動作サイクルｔｃｙｃの位相差で
出力する。
ｎ）と差動クロック信号（ＣＬＫ１、ＣＬＫ２）を入力
とする第２および第３のＤ−Ｆ／Ｆ14-1、14-2は、差動
クロック信号（ＣＬＫ１、ＣＬＫ２）がクロック信号
（ＣＬＫ）から第４のＤ−Ｆ／Ｆ17-2により１／２に分
周された信号であるため、２×ｔｃｙｃ毎に同期した信
号（Ｑ２、Ｑ３）を、動作サイクルｔｃｙｃの位相差で
出力する。
【００６１】すなわち、第２のＤ−Ｆ／Ｆ14-1の出力
（Ｑ２）は、第１の論理回路（ＬＣ１）13の出力のうち
Ｑ１ｎ（ｎ＝１，３，５，…）に対応した出力となり、
第３のＤ−Ｆ／Ｆ14-2の出力（Ｑ３）は、第１の論理回
路（ＬＣ１）13の出力のうちＱ１ｎ（ｎ＝２，４，６，
…）に対応した出力となり、互いの出力信号の同期時間
はｔｃｙｃの位相差をもつ。
（Ｑ２）は、第１の論理回路（ＬＣ１）13の出力のうち
Ｑ１ｎ（ｎ＝１，３，５，…）に対応した出力となり、
第３のＤ−Ｆ／Ｆ14-2の出力（Ｑ３）は、第１の論理回
路（ＬＣ１）13の出力のうちＱ１ｎ（ｎ＝２，４，６，
…）に対応した出力となり、互いの出力信号の同期時間
はｔｃｙｃの位相差をもつ。
【００６２】このようにして第２および第３のＤ−Ｆ／
Ｆ14-1、14-2は、論理回路（ＬＣ１）13の出力制御を行
う。
Ｆ14-1、14-2は、論理回路（ＬＣ１）13の出力制御を行
う。
【００６３】差動クロック信号（ＣＬＫ１、ＣＬＫ２）
は、第２の遅延回路18-1、18-2により、遅延された差動
クロック信号（ＣＬＫ１′、ＣＬＫ２′）として、論理
回路（ＬＣ２）16の入力信号の同期をとるためのセレク
タ回路15-1からなる入力制御回路15に入力される。
は、第２の遅延回路18-1、18-2により、遅延された差動
クロック信号（ＣＬＫ１′、ＣＬＫ２′）として、論理
回路（ＬＣ２）16の入力信号の同期をとるためのセレク
タ回路15-1からなる入力制御回路15に入力される。
【００６４】セレクタ回路15-1は論理回路（ＬＣ１）13
の出力制御回路として作用する第２および第３のＤ−Ｆ
／Ｆ14-1、14-2の出力信号（Ｑ２、Ｑ３）を差動クロッ
ク信号（ＣＬＫ１′、ＣＬＫ２′）により同期して論理
回路（ＬＣ２）16へ入力する入力制御回路として作用す
る。
の出力制御回路として作用する第２および第３のＤ−Ｆ
／Ｆ14-1、14-2の出力信号（Ｑ２、Ｑ３）を差動クロッ
ク信号（ＣＬＫ１′、ＣＬＫ２′）により同期して論理
回路（ＬＣ２）16へ入力する入力制御回路として作用す
る。
【００６５】差動クロック信号ＣＬＫ１′、ＣＬＫ２′
は、サイクル時間（ｔｃｙｃ）の位相差があるので、セ
レクタ回路15-1はサイクル時間（ｔｃｙｃ）毎に同期し
た信号（Ｄ２）を論理回路（ＬＣ２）16へ出力する。
は、サイクル時間（ｔｃｙｃ）の位相差があるので、セ
レクタ回路15-1はサイクル時間（ｔｃｙｃ）毎に同期し
た信号（Ｄ２）を論理回路（ＬＣ２）16へ出力する。
【００６６】論理回路（ＬＣ１）13において出力信号
（Ｑ１）を入力とする出力制御回路14の出力信号（Ｑ
２、Ｑ３）の信号有効時間ｔ（ｖａｌ）は次式（５）の
ようになる。
（Ｑ１）を入力とする出力制御回路14の出力信号（Ｑ
２、Ｑ３）の信号有効時間ｔ（ｖａｌ）は次式（５）の
ようになる。
【００６７】
【数４】
【００６８】図３のタイミング・チャートおよび上式
（５）、上式（２）から判るように、出力信号（Ｑ２、
Ｑ３）の有効時間ｔ（ｖａｌ）は、図７に示した従来の
回路構成に比べ、１サイクル（ｔｃｙｃ）分の時間が増
加しており、このため次段の論理回路（ＬＣ２）の入力
として信号を同期する時、同期差動クロック信号（ＣＬ
Ｋ１′、ＣＬＫ２′）に対する動作余裕時間（セットア
ップ時間、ホールド時間）を十分確保できている。
（５）、上式（２）から判るように、出力信号（Ｑ２、
Ｑ３）の有効時間ｔ（ｖａｌ）は、図７に示した従来の
回路構成に比べ、１サイクル（ｔｃｙｃ）分の時間が増
加しており、このため次段の論理回路（ＬＣ２）の入力
として信号を同期する時、同期差動クロック信号（ＣＬ
Ｋ１′、ＣＬＫ２′）に対する動作余裕時間（セットア
ップ時間、ホールド時間）を十分確保できている。
【００６９】
【実施形態２】図４及び図５に、本発明の第２の実施形
態の構成をブロック線図にて示す。
態の構成をブロック線図にて示す。
【００７０】図４は、同期式半導体メモリの入力同期回
路および出力同期回路に、本発明の実施形態に係る回路
構成を用いた構成を示している。図４を参照して、本実
施形態に係る同期式半導体メモリ41は、入力制御回路4
2、いずれも不図示のメモリセルアレイ、ロウデコー
ダ、カラムデコーダ、センスアンプ等を含むＲＡＭ（ラ
ンダムアクセスメモリ）部43、出力制御回路41、外部ク
ロックＣＬＫに基づき入力制御回路41へのクロック信号
を出力するクロック制御回路45、クロック制御回路45の
出力に基づき出力制御回路44へのクロック信号を出力す
るクロック制御回路46から構成されている。図４に示す
同期式半導体メモリ41において、アドレス入力信号Ａ
０、Ａ０′〜Ａｍ、Ａｍ′を入力とする入力制御回路4
2、ＲＡＭ部43の出力を入力とする出力制御回路44、及
びクロック制御回路45は、図１の入力同期回路12、出力
制御回路14、第１のクロック制御回路17に対応してお
り、またＲＡＭ部43は論理回路（ＬＣ１）13に対応して
いる。また、クロック制御回路46は出力制御回路44へ供
給されるクロック信号の位相差を調整するための回路で
ある。
路および出力同期回路に、本発明の実施形態に係る回路
構成を用いた構成を示している。図４を参照して、本実
施形態に係る同期式半導体メモリ41は、入力制御回路4
2、いずれも不図示のメモリセルアレイ、ロウデコー
ダ、カラムデコーダ、センスアンプ等を含むＲＡＭ（ラ
ンダムアクセスメモリ）部43、出力制御回路41、外部ク
ロックＣＬＫに基づき入力制御回路41へのクロック信号
を出力するクロック制御回路45、クロック制御回路45の
出力に基づき出力制御回路44へのクロック信号を出力す
るクロック制御回路46から構成されている。図４に示す
同期式半導体メモリ41において、アドレス入力信号Ａ
０、Ａ０′〜Ａｍ、Ａｍ′を入力とする入力制御回路4
2、ＲＡＭ部43の出力を入力とする出力制御回路44、及
びクロック制御回路45は、図１の入力同期回路12、出力
制御回路14、第１のクロック制御回路17に対応してお
り、またＲＡＭ部43は論理回路（ＬＣ１）13に対応して
いる。また、クロック制御回路46は出力制御回路44へ供
給されるクロック信号の位相差を調整するための回路で
ある。
【００７１】図５は、図４に示した本発明の実施形態に
係る同期式半導体メモリ41を用いたボード設計の一例を
示している。すなわち、図５の同期式半導体メモリ53〜
56はいずれも図４に示す回路構成からなる。
係る同期式半導体メモリ41を用いたボード設計の一例を
示している。すなわち、図５の同期式半導体メモリ53〜
56はいずれも図４に示す回路構成からなる。
【００７２】１枚のボード上に多数の同期式半導体メモ
リを配置する場合、半導体メモリの前後に位置する半導
体論理素子からの信号配線や同期クロック信号の配線
は、それぞれの半導体メモリのボード上の位置により配
線長が異なる。
リを配置する場合、半導体メモリの前後に位置する半導
体論理素子からの信号配線や同期クロック信号の配線
は、それぞれの半導体メモリのボード上の位置により配
線長が異なる。
【００７３】従来の同期式論理回路の構成では、前述し
たように半導体メモリの出力信号を次段の論理回路の入
力として同期をとる時、同期クロックに対する動作余裕
時間の確保が困難であり、設計者はボード上の回路設計
において同期クロック信号のタイミング設計が困難にな
る。
たように半導体メモリの出力信号を次段の論理回路の入
力として同期をとる時、同期クロックに対する動作余裕
時間の確保が困難であり、設計者はボード上の回路設計
において同期クロック信号のタイミング設計が困難にな
る。
【００７４】また、タイミング余裕を確保するため、動
作速度（ｔｃｙｃ）を遅くしなければならず、動作速度
の高速化ができないという欠点があった。
作速度（ｔｃｙｃ）を遅くしなければならず、動作速度
の高速化ができないという欠点があった。
【００７５】本発明の一実施形態に係る同期式論理回路
を入力回路および出力回路に適用した同期式半導体論理
素子（半導体メモリ）を用いることにより、前述したよ
うに半導体論理素子の出力信号の有効時間は、従来の約
２倍の時間になる。
を入力回路および出力回路に適用した同期式半導体論理
素子（半導体メモリ）を用いることにより、前述したよ
うに半導体論理素子の出力信号の有効時間は、従来の約
２倍の時間になる。
【００７６】従って、同期クロック信号のタイミング設
計において動作余裕時間に十分な時間があり、ボード回
路設計者にとって回路設計が楽になるという効果があ
り、同期クロック信号に対する動作余裕を従来と同じ時
間確保する時、動作速度を約２倍の高速化ができるとい
う効果を有する。
計において動作余裕時間に十分な時間があり、ボード回
路設計者にとって回路設計が楽になるという効果があ
り、同期クロック信号に対する動作余裕を従来と同じ時
間確保する時、動作速度を約２倍の高速化ができるとい
う効果を有する。
【００７７】
【発明の効果】以上説明したように、本発明によれば、
クロック信号に同期動作する論理回路の出力信号の信号
有効時間を、従来の回路構成と比較して約２倍の時間で
ある１サイクル時間長い時間を確保できている。このた
め、この出力信号から次段の論理回路の入力信号として
同期をとるクロック信号に対する動作余裕時間として、
従来の回路構成に比較して２倍の長さの余裕があり、こ
のためタイミング設計を容易化し、設計者は同期クロッ
ク信号の入力タイミングについての設計が楽になり、十
分な設計余裕を確保することができるという効果を有す
る。
クロック信号に同期動作する論理回路の出力信号の信号
有効時間を、従来の回路構成と比較して約２倍の時間で
ある１サイクル時間長い時間を確保できている。このた
め、この出力信号から次段の論理回路の入力信号として
同期をとるクロック信号に対する動作余裕時間として、
従来の回路構成に比較して２倍の長さの余裕があり、こ
のためタイミング設計を容易化し、設計者は同期クロッ
ク信号の入力タイミングについての設計が楽になり、十
分な設計余裕を確保することができるという効果を有す
る。
【００７８】また、上式（５）から判るように、同期ク
ロック信号に対する動作余裕時間を従来の回路構成と同
じ時間にすると、動作速度（ｔｃｙｃ）は本発明の回路
構成においては、約１／２の動作速度（ｔｃｙｃ）にま
で高速化できるという効果を有する。
ロック信号に対する動作余裕時間を従来の回路構成と同
じ時間にすると、動作速度（ｔｃｙｃ）は本発明の回路
構成においては、約１／２の動作速度（ｔｃｙｃ）にま
で高速化できるという効果を有する。
【図１】本発明の第１の実施形態の構成を示すブロック
図である。
図である。
【図２】本発明の第１の実施形態の回路構成を示す図で
ある。
ある。
【図３】本発明の第１の実施形態の動作を説明するため
のタイミング・チャートである。
のタイミング・チャートである。
【図４】本発明の第２の実施形態に係る同期式半導体メ
モリの構成を示すブロック図である。
モリの構成を示すブロック図である。
【図５】本発明の第２の実施形態に係る同期式半導体メ
モリを用いたボードの構成を示すブロック図である。
モリを用いたボードの構成を示すブロック図である。
【図６】従来の同期式論理回路の構成を示す図である。
【図７】従来の別の同期式論理回路の構成を示す図であ
る。
る。
【図８】従来の同期式論理回路の動作を説明するための
タイミング・チャートである。
タイミング・チャートである。
【図９】従来の別の同期式論理回路の動作を説明するた
めのタイミング・チャートである。
めのタイミング・チャートである。
12 入力同期回路 13 論理回路（ＬＣ１） 14 出力制御回路 15 入力制御回路 16 論理回路（ＬＣ２） 17 第１のクロック制御回路 18 第２のクロック制御回路 41 同期式半導体メモリ 42 入力制御回路 43 ＲＡＭ部 44 出力制御回路 45、46 クロック制御回路 ＣＬＫ 外部クロック信号 Ｄ１ 入力論理信号 Ｑ１ 論理回路（ＬＣ１）の出力 ＣＬＫ１、ＣＬＫ２ 第１のクロック制御回路からの差
動クロック信号 ＣＬＫ１′、ＣＬＫ２′ 第１のクロック制御回路から
の差動クロック信号 Ｑ２、Ｑ３ 出力制御回路の出力 Ｄ２ 入力制御回路（セレクタ）の出力
動クロック信号 ＣＬＫ１′、ＣＬＫ２′ 第１のクロック制御回路から
の差動クロック信号 Ｑ２、Ｑ３ 出力制御回路の出力 Ｄ２ 入力制御回路（セレクタ）の出力
Claims (6)
- 【請求項１】入力クロック信号を少なくとも２倍の周期
に分周してなる第１のクロック信号を生成するクロック
制御回路と、 前記入力クロック信号に同期して論理信号を入力する入
力同期回路と、 前記入力同期回路の出力を入力し所定の論理出力信号を
出力する論理回路と、 前記論理回路から論理出力信号を入力し前記第１のクロ
ック信号に同期した第１の信号を出力すると共に、次の
入力クロック信号に対応して入力される論理信号の前記
論理回路からの論理出力信号を入力し前記第１のクロッ
ク信号の反転信号に同期した第２の信号を出力する出力
制御回路と、 を含むことを特徴とする同期式半導体論理装置。 - 【請求項２】前記入力同期回路の出力を入力し所定の論
理出力信号を出力する前記論理回路がクロック信号に同
期動作しない非同期型の回路から構成されたことを特徴
とする請求項１記載の同期式半導体論理装置。 - 【請求項３】前記出力制御回路からの前記第１及び第２
の信号を入力して前記入力クロック信号の周期に対応し
た周期で交互に前記第１の信号と第２の信号とを切換え
て出力する回路手段を含むことを特徴とする請求項１記
載の同期式半導体論理装置。 - 【請求項４】前記回路手段が、前記第１のクロック信号
及び前記第１のクロック信号の反転信号（これらを「差
動クロック信号」という）を所定時間遅延させる遅延手
段と、前記遅延手段による遅延された前記差動クロック
信号を入力して前記第１の信号と前記第２の信号を交互
に出力するセレクタと、を備えたことを特徴とする請求
項３記載の同期式半導体論理装置。 - 【請求項５】第１の論理回路の第１の出力信号を受け、
動作周期の倍の周期毎に該第１の出力信号を同期し、か
つ１サイクル動作周期の位相時間差毎に交互に該第１の
出力信号を同期する第２および第３の出力信号端子を持
つ第１の出力制御回路と、 前記第１の出力制御回路の該第２および第３の出力信号
を第１および第２の入力端へ入力し、動作周期毎に同期
をとり第２の論理回路の入力端へ、該第１と該第２の入
力端の信号のうちから１つを選択して伝達する第１の入
力制御回路と、 同期クロック信号を受け前記第１の出力制御回路を駆動
する動作周期の２倍の周期に分周された第１および第２
の差動同期クロック信号を発生する第１のクロック制御
回路と、 前記第１および第２の差動同期クロック信号を受け、前
記第１および第２の差動同期クロック信号を遅延した第
３及び第４のクロック信号を発生し、前記第１の入力制
御回路を駆動する第２のクロック制御回路と、 を含む同期式論理回路を有することを特徴とする同期式
半導体論理装置。 - 【請求項６】前記第１の出力制御回路が、第１の論理信
号を入力として第１および第２の出力端子をそれぞれ有
する第１および第２のＤ型フリップ・フロップを備え、 前記第１の入力制御回路が、第１および第２の入力端子
と第３の出力端子を備え、前記第１の出力制御回路の前
記第１および第２の出力端子に前記第１および第２の入
力端子が接続され、前記第３の出力端子に出力端子が接
続された第３のＤ型フリップ・フロップを有し、 前記第１のクロック制御回路が、前記第１のクロック信
号を第１の遅延回路を介して入力し、第１および第２の
差動型クロック信号を前記第１および第２のＤ型フリッ
プ・フロップへ出力する第４のＤ型フリップ・フロップ
を備え、 前記第２のクロック制御回路が、前記第１のクロック制
御回路の前記第１および第２の差動型クロック信号を入
力とし、第３および第４のクロック信号の出力を前記第
３のＤ型フリップ・フロップへ出力する第２の遅延回路
を備えてなる同期式論理回路を有することを特徴とする
請求項５記載の同期式半導体論理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7328071A JPH09148907A (ja) | 1995-11-22 | 1995-11-22 | 同期式半導体論理装置 |
| US08/724,820 US5694371A (en) | 1995-11-22 | 1996-10-02 | Synchronous semiconductor circuit with operation time margin increased |
| KR1019960056366A KR970029796A (ko) | 1995-11-22 | 1996-11-22 | 구동시간 마진이 증가된 동기식 반도체 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7328071A JPH09148907A (ja) | 1995-11-22 | 1995-11-22 | 同期式半導体論理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09148907A true JPH09148907A (ja) | 1997-06-06 |
Family
ID=18206194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7328071A Pending JPH09148907A (ja) | 1995-11-22 | 1995-11-22 | 同期式半導体論理装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5694371A (ja) |
| JP (1) | JPH09148907A (ja) |
| KR (1) | KR970029796A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006319635A (ja) * | 2005-05-12 | 2006-11-24 | Rohm Co Ltd | 半導体論理装置およびこれを備える電子機器 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2874619B2 (ja) * | 1995-11-29 | 1999-03-24 | 日本電気株式会社 | 半導体記憶装置 |
| KR100216676B1 (ko) * | 1996-06-29 | 1999-09-01 | 김영환 | 스트로브클럭신호 생성을 위한 장치를 갖는 동기식 반도체장치 |
| JP3612634B2 (ja) * | 1996-07-09 | 2005-01-19 | 富士通株式会社 | 高速クロック信号に対応した入力バッファ回路、集積回路装置、半導体記憶装置、及び集積回路システム |
| JP2988392B2 (ja) * | 1996-08-09 | 1999-12-13 | 日本電気株式会社 | 半導体メモリ集積回路 |
| JP4090088B2 (ja) * | 1996-09-17 | 2008-05-28 | 富士通株式会社 | 半導体装置システム及び半導体装置 |
| JP3979690B2 (ja) * | 1996-12-27 | 2007-09-19 | 富士通株式会社 | 半導体記憶装置システム及び半導体記憶装置 |
| JP3953206B2 (ja) * | 1998-09-24 | 2007-08-08 | 富士通株式会社 | 高速クロックに対応可能な入力バッファを持つ集積回路装置 |
| US20040136241A1 (en) * | 2002-10-31 | 2004-07-15 | Lockheed Martin Corporation | Pipeline accelerator for improved computing architecture and related system and method |
| US7428694B2 (en) * | 2004-03-02 | 2008-09-23 | Stmicroelectronics S.A. | Device for protection against error injection into a synchronous flip-flop of an elementary logic module |
| US20060085781A1 (en) | 2004-10-01 | 2006-04-20 | Lockheed Martin Corporation | Library for computer-based tool and related system and method |
| US9520180B1 (en) | 2014-03-11 | 2016-12-13 | Hypres, Inc. | System and method for cryogenic hybrid technology computing and memory |
| US10505524B1 (en) * | 2019-03-06 | 2019-12-10 | Quantum Machines | Synchronization in a quantum controller with modular and dynamic pulse generation and routing |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6145629A (ja) * | 1984-08-10 | 1986-03-05 | Hitachi Ltd | 論理回路 |
| JPH0795013A (ja) * | 1993-04-30 | 1995-04-07 | Kawasaki Steel Corp | エッジトリガ型フリップフロップ |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4658253A (en) * | 1985-10-09 | 1987-04-14 | Harris Corporation | Internally synchronous matrix structure for use in externally asynchronous programmable devices |
| JP2519580B2 (ja) * | 1990-06-19 | 1996-07-31 | 三菱電機株式会社 | 半導体集積回路 |
| JP2605576B2 (ja) * | 1993-04-02 | 1997-04-30 | 日本電気株式会社 | 同期型半導体メモリ |
| US5384737A (en) * | 1994-03-08 | 1995-01-24 | Motorola Inc. | Pipelined memory having synchronous and asynchronous operating modes |
-
1995
- 1995-11-22 JP JP7328071A patent/JPH09148907A/ja active Pending
-
1996
- 1996-10-02 US US08/724,820 patent/US5694371A/en not_active Expired - Fee Related
- 1996-11-22 KR KR1019960056366A patent/KR970029796A/ko not_active Application Discontinuation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6145629A (ja) * | 1984-08-10 | 1986-03-05 | Hitachi Ltd | 論理回路 |
| JPH0795013A (ja) * | 1993-04-30 | 1995-04-07 | Kawasaki Steel Corp | エッジトリガ型フリップフロップ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006319635A (ja) * | 2005-05-12 | 2006-11-24 | Rohm Co Ltd | 半導体論理装置およびこれを備える電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970029796A (ko) | 1997-06-26 |
| US5694371A (en) | 1997-12-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5973525A (en) | Integrated circuit device | |
| US7501866B2 (en) | Delay locked loop circuit | |
| JPH1165699A (ja) | 半導体集積回路装置 | |
| JP2006148891A (ja) | 遅延同期ループ及びこれを具備した半導体メモリー装置 | |
| JP2002215262A (ja) | クロック制御方法及び回路 | |
| JP2576366B2 (ja) | 可変遅延バッファ回路 | |
| JP2000269423A (ja) | 半導体集積回路 | |
| JPH09148907A (ja) | 同期式半導体論理装置 | |
| KR100525096B1 (ko) | Ｄｌｌ 회로 | |
| JPH10150350A (ja) | 位相同期回路及びその位相回路を用いた記憶装置 | |
| JPS63211919A (ja) | クロツク発生回路 | |
| JP5157461B2 (ja) | 分周回路及び分周方法 | |
| KR100276572B1 (ko) | 집적 회로 장치 | |
| JPH10133768A (ja) | クロックシステム、半導体装置、半導体装置のテスト方法、及びｃａｄ装置 | |
| JP3257938B2 (ja) | 半導体集積回路装置 | |
| JP3435336B2 (ja) | クロック同期遅延制御回路及びクロック同期遅延制御方法 | |
| KR100546272B1 (ko) | 데이터 스트로우브 신호를 사용한 데이터 입력 회로 | |
| JP3601884B2 (ja) | タイミング制御回路 | |
| JP2004258888A (ja) | 半導体集積回路 | |
| JPH1155081A (ja) | フリップフロップ回路および回路設計システム | |
| JP3989099B2 (ja) | 位相調整回路 | |
| JP2013055575A (ja) | 半導体装置及びこれを用いた情報処理システム | |
| JP3853308B2 (ja) | 遅延回路および電子回路 | |
| JP3831142B2 (ja) | 半導体集積回路 | |
| JP3631390B2 (ja) | 同期回路システム及び同期回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990302 |