JP2576366B2 - 可変遅延バッファ回路 - Google Patents
可変遅延バッファ回路Info
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- 238000010586 diagram Methods 0.000 description 5
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- 230000007257 malfunction Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/131—Digitally controlled
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
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- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は可変遅延バッファ回路に
関し、特にディジタル集積回路における可変遅延バッフ
ァ回路に関する。
関し、特にディジタル集積回路における可変遅延バッフ
ァ回路に関する。
【０００２】
【従来の技術】従来、この種の可変遅延バッファ回路に
おいては、図５に示すように、選択回路３４がデータ入
力端子３１から入力される入力ディジタル信号と、当該
入力ディジタル信号を遅延回路３２で遅延した遅延信号
とのうち一方を選択している。
おいては、図５に示すように、選択回路３４がデータ入
力端子３１から入力される入力ディジタル信号と、当該
入力ディジタル信号を遅延回路３２で遅延した遅延信号
とのうち一方を選択している。
【０００３】選択回路３４で選択された信号はデータ出
力端子３５から出力される。尚、選択回路３４において
は制御入力端子３３から入力されかつ遅延量を設定する
制御信号に応じて、入力ディジタル信号と遅延信号との
うち一方を選択するようになっている。
力端子３５から出力される。尚、選択回路３４において
は制御入力端子３３から入力されかつ遅延量を設定する
制御信号に応じて、入力ディジタル信号と遅延信号との
うち一方を選択するようになっている。
【０００４】可変遅延バッファ回路は上記の遅延回路３
２及び選択回路３４からなる組を必要な段数だけ接続す
ることで構成されており、その複数段の選択回路３４各
々に入力される制御信号の内容を組替えて遅延量の設定
を行っている。
２及び選択回路３４からなる組を必要な段数だけ接続す
ることで構成されており、その複数段の選択回路３４各
々に入力される制御信号の内容を組替えて遅延量の設定
を行っている。
【０００５】
【発明が解決しようとする課題】上述した従来の可変遅
延バッファ回路では、選択回路における選択動作が遅延
量を設定する制御信号の状態変化と同時に行われるの
で、選択回路に入力されるデータ信号が変化する時間と
制御信号が変化する時間とが一致すると、選択回路の選
択動作によって出力信号にグリッチ（パルス波形の乱
れ）が発生することがある。
延バッファ回路では、選択回路における選択動作が遅延
量を設定する制御信号の状態変化と同時に行われるの
で、選択回路に入力されるデータ信号が変化する時間と
制御信号が変化する時間とが一致すると、選択回路の選
択動作によって出力信号にグリッチ（パルス波形の乱
れ）が発生することがある。
【０００６】その場合、例えばグリッチが発生した出力
信号をフリップフロップ回路のクロック信号として使用
すると、フリップフロップ回路で誤動作が生じるという
問題がある。
信号をフリップフロップ回路のクロック信号として使用
すると、フリップフロップ回路で誤動作が生じるという
問題がある。
【０００７】そこで、本発明の目的は上記問題点を解消
し、出力信号にグリッチを生ずることなく、遅延量を設
定する制御信号に応じた遅延を実現することができる可
変遅延バッファ回路を提供することにある。
し、出力信号にグリッチを生ずることなく、遅延量を設
定する制御信号に応じた遅延を実現することができる可
変遅延バッファ回路を提供することにある。
【０００８】
【課題を解決するための手段】本発明による可変遅延バ
ッファ回路は、入力信号と当該入力信号を遅延した遅延
信号とのうち一方を遅延情報に応答して選択する選択回
路を含む可変遅延バッファを複数段接続してなる可変遅
延バッファ回路であって、外部からのタイミング制御信
号に応答して前記遅延情報の前記選択回路への入力タイ
ミングが前記遅延信号の立下りに同期した立上りを持つ
ように制御する制御手段と、前記制御手段により前記遅
延情報の入力タイミングが制御される前記選択回路から
の出力信号に同期して前記タイミング制御信号を次段に
出力する出力手段とを前記可変遅延バッファ各々に備え
ている。
ッファ回路は、入力信号と当該入力信号を遅延した遅延
信号とのうち一方を遅延情報に応答して選択する選択回
路を含む可変遅延バッファを複数段接続してなる可変遅
延バッファ回路であって、外部からのタイミング制御信
号に応答して前記遅延情報の前記選択回路への入力タイ
ミングが前記遅延信号の立下りに同期した立上りを持つ
ように制御する制御手段と、前記制御手段により前記遅
延情報の入力タイミングが制御される前記選択回路から
の出力信号に同期して前記タイミング制御信号を次段に
出力する出力手段とを前記可変遅延バッファ各々に備え
ている。
【０００９】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。
して説明する。
【００１０】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、本発明の一実施例による可
変遅延バッファ回路は選択回路１−１〜１−ｎと遅延回
路２−１〜２−ｎとの組合せがｎ段接続されて構成され
ている。
ック図である。図において、本発明の一実施例による可
変遅延バッファ回路は選択回路１−１〜１−ｎと遅延回
路２−１〜２−ｎとの組合せがｎ段接続されて構成され
ている。
【００１１】選択回路１−１の選択データ入力端子１１
−１にはデータ入力端子３から入力された入力ディジタ
ル信号１０１が入力される。選択回路１−１の選択デー
タ入力端子１２−１にはデータ入力端子３から入力され
た入力ディジタル信号１０１を遅延回路２−１で遅延し
た遅延信号１０２が入力される。
−１にはデータ入力端子３から入力された入力ディジタ
ル信号１０１が入力される。選択回路１−１の選択デー
タ入力端子１２−１にはデータ入力端子３から入力され
た入力ディジタル信号１０１を遅延回路２−１で遅延し
た遅延信号１０２が入力される。
【００１２】選択回路１−１の制御入力端子１３−１に
は制御信号入力端子４から入力されたタイミング制御信
号１０３が入力される。選択回路１−１の制御入力端子
１４−１には制御信号入力端子７−１から入力された制
御信号１１０が入力される。選択回路１−１は制御入力
端子１３−１に入力されるタイミング制御信号１０３に
よって、制御信号入力端子１４−１から入力される制御
信号１１０を取込む。
は制御信号入力端子４から入力されたタイミング制御信
号１０３が入力される。選択回路１−１の制御入力端子
１４−１には制御信号入力端子７−１から入力された制
御信号１１０が入力される。選択回路１−１は制御入力
端子１３−１に入力されるタイミング制御信号１０３に
よって、制御信号入力端子１４−１から入力される制御
信号１１０を取込む。
【００１３】選択回路１−１の選択データ出力端子１５
−１からは選択回路１−１で選択された入力ディジタル
信号１０１と遅延信号１０２とのうち一方が出力ディジ
タル信号１１１として、次段の選択回路１−２の選択デ
ータ入力端子１１−２及び遅延回路２−２に出力され
る。
−１からは選択回路１−１で選択された入力ディジタル
信号１０１と遅延信号１０２とのうち一方が出力ディジ
タル信号１１１として、次段の選択回路１−２の選択デ
ータ入力端子１１−２及び遅延回路２−２に出力され
る。
【００１４】選択回路１−１の制御信号出力端子１６−
１からは出力ディジタル信号１１１に同期したタイミン
グ制御信号１１２が次段の選択回路１−２の制御入力端
子１３−２に出力される。
１からは出力ディジタル信号１１１に同期したタイミン
グ制御信号１１２が次段の選択回路１−２の制御入力端
子１３−２に出力される。
【００１５】次段以降の選択回路１−２〜１−ｎでは選
択データ入力端子１１−２〜１１−ｎに入力される前段
の選択回路１−１〜１−（ｎ−１）からの出力ディジタ
ル信号１１１，１２１，１３１，……，１（ｎ−１）１
と、選択データ入力端子１２−２〜１２−ｎに入力され
る遅延回路２−２〜２−ｎからの遅延信号１１３，１２
３，……，１（ｎ−１）３とのうち一方が選択される。
択データ入力端子１１−２〜１１−ｎに入力される前段
の選択回路１−１〜１−（ｎ−１）からの出力ディジタ
ル信号１１１，１２１，１３１，……，１（ｎ−１）１
と、選択データ入力端子１２−２〜１２−ｎに入力され
る遅延回路２−２〜２−ｎからの遅延信号１１３，１２
３，……，１（ｎ−１）３とのうち一方が選択される。
【００１６】選択回路１−２〜１−ｎは選択した信号を
選択データ出力端子１５−２〜１５−ｎから出力ディジ
タル信号１２１，１３１，……，１ｎ１として次段に出
力する。尚、選択回路１−ｎの選択データ出力端子１５
−ｎからの出力ディジタル信号１ｎ１はデータ出力端子
５に出力される。
選択データ出力端子１５−２〜１５−ｎから出力ディジ
タル信号１２１，１３１，……，１ｎ１として次段に出
力する。尚、選択回路１−ｎの選択データ出力端子１５
−ｎからの出力ディジタル信号１ｎ１はデータ出力端子
５に出力される。
【００１７】また、選択回路１−２〜１−ｎは制御入力
端子１３−２〜１３−ｎに入力される前段からのタイミ
ング制御信号１１２〜１（ｎ−１）２によって、制御信
号入力端子１４−２〜１４−ｎから入力される制御信号
１２０，１３０，……，１ｎ０を取込む。尚、制御信号
入力端子１４−２〜１４−ｎには制御信号１２０，１３
０，……，１ｎ０が制御信号入力端子７−２〜７−ｎか
ら夫々入力される。
端子１３−２〜１３−ｎに入力される前段からのタイミ
ング制御信号１１２〜１（ｎ−１）２によって、制御信
号入力端子１４−２〜１４−ｎから入力される制御信号
１２０，１３０，……，１ｎ０を取込む。尚、制御信号
入力端子１４−２〜１４−ｎには制御信号１２０，１３
０，……，１ｎ０が制御信号入力端子７−２〜７−ｎか
ら夫々入力される。
【００１８】選択回路１−２〜１−ｎの制御信号出力端
子１６−２〜１６−ｎからは夫々の出力ディジタル信号
１２１，１３１，……，１ｎ１に同期したタイミング制
御信号１２２，１３２，……，１ｎ２が次段に出力され
る。尚、選択回路１−ｎの制御信号出力端子１６−ｎか
らのタイミング制御信号１ｎ２は制御信号出力端子６に
出力される。
子１６−２〜１６−ｎからは夫々の出力ディジタル信号
１２１，１３１，……，１ｎ１に同期したタイミング制
御信号１２２，１３２，……，１ｎ２が次段に出力され
る。尚、選択回路１−ｎの制御信号出力端子１６−ｎか
らのタイミング制御信号１ｎ２は制御信号出力端子６に
出力される。
【００１９】図２は図１の選択回路の構成を示す図であ
る。図において、ラッチ回路１８は遅延信号２０２がイ
ンバータ１７で反転された反転信号２０５をクロック信
号として入力し、制御入力端子１３から入力されたタイ
ミング制御信号２０３をラッチする。
る。図において、ラッチ回路１８は遅延信号２０２がイ
ンバータ１７で反転された反転信号２０５をクロック信
号として入力し、制御入力端子１３から入力されたタイ
ミング制御信号２０３をラッチする。
【００２０】ナンド論理回路１９は遅延信号２０２とラ
ッチ回路１８からのラッチデータ出力信号２０６とのナ
ンドをとり、その演算結果をフリップフロップ回路（以
下Ｆ／Ｆとする）２０に出力する。
ッチ回路１８からのラッチデータ出力信号２０６とのナ
ンドをとり、その演算結果をフリップフロップ回路（以
下Ｆ／Ｆとする）２０に出力する。
【００２１】Ｆ／Ｆ２０はナンド論理回路１９からのナ
ンドデータ出力信号２０７をクロック信号として入力
し、制御入力端子１４から入力された制御信号２０４を
保持する。
ンドデータ出力信号２０７をクロック信号として入力
し、制御入力端子１４から入力された制御信号２０４を
保持する。
【００２２】内部選択回路２１は選択データ入力端子１
１から入力された入力ディジタル信号２０１と選択デー
タ入力端子１２から入力された遅延信号２０２とを入力
し、それらのうち一方をＦ／Ｆ２０からのフリップフロ
ップ出力信号２０８に応じて選択する。内部選択回路２
１は選択した信号を内部選択データ出力信号２０９とし
て選択データ出力端子１５及びラッチ回路２２に出力す
る。
１から入力された入力ディジタル信号２０１と選択デー
タ入力端子１２から入力された遅延信号２０２とを入力
し、それらのうち一方をＦ／Ｆ２０からのフリップフロ
ップ出力信号２０８に応じて選択する。内部選択回路２
１は選択した信号を内部選択データ出力信号２０９とし
て選択データ出力端子１５及びラッチ回路２２に出力す
る。
【００２３】ラッチ回路２２は内部選択回路２１からの
内部選択データ出力信号２０９をクロックとして入力
し、制御入力端子１３から入力されたタイミング制御信
号２０３をラッチする。ラッチ回路２２はラッチしたタ
イミング制御信号をラッチデータ出力信号２１０として
制御信号出力端子１６に出力する。
内部選択データ出力信号２０９をクロックとして入力
し、制御入力端子１３から入力されたタイミング制御信
号２０３をラッチする。ラッチ回路２２はラッチしたタ
イミング制御信号をラッチデータ出力信号２１０として
制御信号出力端子１６に出力する。
【００２４】尚、図１の選択回路１〜１〜１−ｎは各々
上記の選択回路１と同様の回路構成となっており、その
動作も選択回路１と同様である。
上記の選択回路１と同様の回路構成となっており、その
動作も選択回路１と同様である。
【００２５】図３及び図４は図２の選択回路１の動作を
示すタイミングチャートである。図３は内部選択回路２
１において入力ディジタル信号２０１から遅延信号２０
２への切替え動作を示し、図４は内部選択回路２１にお
いて遅延信号２０２から入力ディジタル信号２０１への
切替え動作を示している。
示すタイミングチャートである。図３は内部選択回路２
１において入力ディジタル信号２０１から遅延信号２０
２への切替え動作を示し、図４は内部選択回路２１にお
いて遅延信号２０２から入力ディジタル信号２０１への
切替え動作を示している。
【００２６】これら図２〜図４を用いて選択回路１の選
択動作について説明する。以下、図３に示すように、内
部選択回路２１において入力ディジタル信号２０１から
遅延信号２０２に切替えが行われる場合について説明す
る。
択動作について説明する。以下、図３に示すように、内
部選択回路２１において入力ディジタル信号２０１から
遅延信号２０２に切替えが行われる場合について説明す
る。
【００２７】この場合、制御信号２０４は“０”から
“１”に変化し、タイミング制御信号２０３は制御信号
２０４が変化する時間から遅れた立上りを持つパルス形
状となっている。また、入力ディジタル信号２０１の内
容をａとし、遅延信号２０２の内容をｂとする。
“１”に変化し、タイミング制御信号２０３は制御信号
２０４が変化する時間から遅れた立上りを持つパルス形
状となっている。また、入力ディジタル信号２０１の内
容をａとし、遅延信号２０２の内容をｂとする。
【００２８】制御入力端子１３から入力されるタイミン
グ制御信号２０３の値が変化すると、ラッチ回路１８は
インバータ１７からの反転信号２０５が“１”のときに
タイミング制御信号２０３をラッチして出力する。
グ制御信号２０３の値が変化すると、ラッチ回路１８は
インバータ１７からの反転信号２０５が“１”のときに
タイミング制御信号２０３をラッチして出力する。
【００２９】Ｆ／Ｆ２０はナンド論理回路１９からのナ
ンドデータ出力信号２０７が“０”から“１”に切替わ
るクロックの立上りのタイミングで制御入力端子１４か
ら入力された制御信号２０４を保持して出力する。この
場合、Ｆ／Ｆ２０からのフリップフロップ出力信号２０
８は遅延信号２０２の立下りと同期した立上りを持つ信
号となる。
ンドデータ出力信号２０７が“０”から“１”に切替わ
るクロックの立上りのタイミングで制御入力端子１４か
ら入力された制御信号２０４を保持して出力する。この
場合、Ｆ／Ｆ２０からのフリップフロップ出力信号２０
８は遅延信号２０２の立下りと同期した立上りを持つ信
号となる。
【００３０】内部選択回路２１はＦ／Ｆ２０からのフリ
ップフロップ出力信号２０８を内部選択制御信号とし、
選択データ入力端子１１から入力された入力ディジタル
信号２０１と選択データ入力端子１２から入力された遅
延信号２０２とのうち一方を選択して出力する。
ップフロップ出力信号２０８を内部選択制御信号とし、
選択データ入力端子１１から入力された入力ディジタル
信号２０１と選択データ入力端子１２から入力された遅
延信号２０２とのうち一方を選択して出力する。
【００３１】この場合、フリップフロップ出力信号２０
８は“０”から“１”に変化するので、内部選択回路２
１はそれまで選択していた入力ディジタル信号２０１を
遅延信号２０２に切替えて出力する。よって、内部選択
回路２１から出力される内部選択データ出力信号２０９
の内容もａからｂに切替わる。
８は“０”から“１”に変化するので、内部選択回路２
１はそれまで選択していた入力ディジタル信号２０１を
遅延信号２０２に切替えて出力する。よって、内部選択
回路２１から出力される内部選択データ出力信号２０９
の内容もａからｂに切替わる。
【００３２】ラッチ回路２２は内部選択回路２１からの
内部選択データ出力信号２０９が“０”の状態のときに
タイミング制御信号２０３をラッチする。すなわち、ラ
ッチ回路２２はタイミング制御信号２０３の“１”を内
部選択回路２１でそれまで選択されていた入力ディジタ
ル信号２０１が“０”のときにラッチする。
内部選択データ出力信号２０９が“０”の状態のときに
タイミング制御信号２０３をラッチする。すなわち、ラ
ッチ回路２２はタイミング制御信号２０３の“１”を内
部選択回路２１でそれまで選択されていた入力ディジタ
ル信号２０１が“０”のときにラッチする。
【００３３】ラッチ回路２２はこのタイミング制御信号
２０３の“１”を内部選択回路２１で切替えられた遅延
信号２０２が“１”になるまで保持する。このラッチさ
れたタイミング制御信号は次段のタイミング制御信号と
して制御信号出力端子１６から出力される。
２０３の“１”を内部選択回路２１で切替えられた遅延
信号２０２が“１”になるまで保持する。このラッチさ
れたタイミング制御信号は次段のタイミング制御信号と
して制御信号出力端子１６から出力される。
【００３４】一方、図４に示すように、内部選択回路２
１において遅延信号２０２から入力ディジタル信号２０
１への切替えが行われる場合、制御信号２０４は“１”
から“０”に変化し、タイミング制御信号２０３は制御
信号２０４が変化する時間から遅れた立上りを持つパル
ス形状となっている。
１において遅延信号２０２から入力ディジタル信号２０
１への切替えが行われる場合、制御信号２０４は“１”
から“０”に変化し、タイミング制御信号２０３は制御
信号２０４が変化する時間から遅れた立上りを持つパル
ス形状となっている。
【００３５】制御入力端子１３から入力されるタイミン
グ制御信号２０３の値が変化すると、ラッチ回路１８は
インバータ１７からの反転信号２０５が“１”のときに
タイミング制御信号２０３をラッチして出力する。
グ制御信号２０３の値が変化すると、ラッチ回路１８は
インバータ１７からの反転信号２０５が“１”のときに
タイミング制御信号２０３をラッチして出力する。
【００３６】Ｆ／Ｆ２０はナンド論理回路１９からのナ
ンドデータ出力信号２０７が“０”から“１”に切替わ
るクロックの立上りのタイミングで制御入力端子１４か
ら入力された制御信号２０４を保持して出力する。この
場合、Ｆ／Ｆ２０からのフリップフロップ出力信号２０
８は遅延信号２０２の立下りと同期した立上りを持つ信
号となる。
ンドデータ出力信号２０７が“０”から“１”に切替わ
るクロックの立上りのタイミングで制御入力端子１４か
ら入力された制御信号２０４を保持して出力する。この
場合、Ｆ／Ｆ２０からのフリップフロップ出力信号２０
８は遅延信号２０２の立下りと同期した立上りを持つ信
号となる。
【００３７】内部選択回路２１はＦ／Ｆ２０からのフリ
ップフロップ出力信号２０８を内部選択制御信号とし、
選択データ入力端子１１から入力された入力ディジタル
信号２０１と選択データ入力端子１２から入力された遅
延信号２０２とのうち一方を選択して出力する。
ップフロップ出力信号２０８を内部選択制御信号とし、
選択データ入力端子１１から入力された入力ディジタル
信号２０１と選択データ入力端子１２から入力された遅
延信号２０２とのうち一方を選択して出力する。
【００３８】この場合、フリップフロップ出力信号２０
８は“１”から“０”に変化するので、内部選択回路２
１はそれまで選択していた入力ディジタル信号２０１を
遅延信号２０２に切替えて出力する。よって、内部選択
回路２１から出力される内部選択データ出力信号２０９
の内容もｂからａに切替わる。
８は“１”から“０”に変化するので、内部選択回路２
１はそれまで選択していた入力ディジタル信号２０１を
遅延信号２０２に切替えて出力する。よって、内部選択
回路２１から出力される内部選択データ出力信号２０９
の内容もｂからａに切替わる。
【００３９】ラッチ回路２２は内部選択回路２１からの
内部選択データ出力信号２０９が“０”の状態のときに
タイミング制御信号２０３をラッチする。すなわち、ラ
ッチ回路２２はタイミング制御信号２０３の“１”を内
部選択回路２１でそれまで選択されていた入力ディジタ
ル信号２０１が“０”のときにラッチする。
内部選択データ出力信号２０９が“０”の状態のときに
タイミング制御信号２０３をラッチする。すなわち、ラ
ッチ回路２２はタイミング制御信号２０３の“１”を内
部選択回路２１でそれまで選択されていた入力ディジタ
ル信号２０１が“０”のときにラッチする。
【００４０】ラッチ回路２２はこのタイミング制御信号
２０３の“１”を内部選択回路２１で切替えられた遅延
信号２０２が“１”になるまで保持する。このラッチさ
れたタイミング制御信号は次段のタイミング制御信号と
して制御信号出力端子１６から出力される。
２０３の“１”を内部選択回路２１で切替えられた遅延
信号２０２が“１”になるまで保持する。このラッチさ
れたタイミング制御信号は次段のタイミング制御信号と
して制御信号出力端子１６から出力される。
【００４１】このように、遅延量を設定する制御信号２
０４をタイミング制御信号２０３に応答して選択回路１
のＦ／Ｆ２０に取込み、遅延信号２０２の立下りに同期
した立上りを持つＦ／Ｆ２０からのフリップフロップ出
力信号２０８を内部選択制御信号として内部選択回路２
１で選択動作を行うことによって、選択回路１からの出
力信号にグリッチを発生させることなく、制御信号２０
４に応じた遅延を実現することができる。
０４をタイミング制御信号２０３に応答して選択回路１
のＦ／Ｆ２０に取込み、遅延信号２０２の立下りに同期
した立上りを持つＦ／Ｆ２０からのフリップフロップ出
力信号２０８を内部選択制御信号として内部選択回路２
１で選択動作を行うことによって、選択回路１からの出
力信号にグリッチを発生させることなく、制御信号２０
４に応じた遅延を実現することができる。
【００４２】可変遅延バッファ回路の段数をＮ段とする
と、可変遅延バッファ回路を上記のような回路構成とす
ることで、この可変遅延バッファ回路において２のＮ乗
通りの遅延量を付加することができる。
と、可変遅延バッファ回路を上記のような回路構成とす
ることで、この可変遅延バッファ回路において２のＮ乗
通りの遅延量を付加することができる。
【００４３】
【発明の効果】以上説明したように本発明によれば、入
力信号と当該入力信号を遅延した遅延信号とのうち一方
を遅延情報に応答して選択する選択回路を含む可変遅延
バッファを複数段接続してなる可変遅延バッファ回路の
個々の可変遅延バッファにおいて、外部からの制御信号
に応答して遅延情報の選択回路への入力タイミングを制
御し、選択回路の出力信号に同期して制御信号を次段に
出力することによって、出力信号にグリッチを生ずるこ
となく、遅延量を設定する制御信号に応じた遅延を実現
することができるという効果がある。
力信号と当該入力信号を遅延した遅延信号とのうち一方
を遅延情報に応答して選択する選択回路を含む可変遅延
バッファを複数段接続してなる可変遅延バッファ回路の
個々の可変遅延バッファにおいて、外部からの制御信号
に応答して遅延情報の選択回路への入力タイミングを制
御し、選択回路の出力信号に同期して制御信号を次段に
出力することによって、出力信号にグリッチを生ずるこ
となく、遅延量を設定する制御信号に応じた遅延を実現
することができるという効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】図１の選択回路の構成を示す図である。
【図３】図２の選択回路の動作を示すタイミングチャー
トである。
トである。
【図４】図２の選択回路の動作を示すタイミングチャー
トである。
トである。
【図５】従来例の構成を示すブロック図である。
１，１−１〜１−ｎ 選択回路 ２−１〜２−ｎ 遅延回路 １７ インバータ １８，２２ ラッチ回路 １９ ナンド論理回路 ２０ フリップフロップ回路 ２１ 内部選択回路
Claims (2)
- 【請求項１】 入力信号と当該入力信号を遅延した遅延
信号とのうち一方を遅延情報に応答して選択する選択回
路を含む可変遅延バッファを複数段接続してなる可変遅
延バッファ回路であって、外部からのタイミング制御信
号に応答して前記遅延情報の前記選択回路への入力タイ
ミングが前記遅延信号の立下りに同期した立上りを持つ
ように制御する制御手段と、前記制御手段により前記遅
延情報の入力タイミングが制御される前記選択回路から
の出力信号に同期して前記タイミング制御信号を次段に
出力する出力手段とを前記可変遅延バッファ各々に有す
ることを特徴とする可変遅延バッファ回路。 - 【請求項２】 前記制御手段は、前記遅延情報を保持す
る保持手段と、前記タイミング制御信号に応答して前記
保持手段からの前記遅延情報の出力タイミングを制御す
る手段とを含むことを特徴とする請求項１記載の可変遅
延バッファ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5176052A JP2576366B2 (ja) | 1993-06-23 | 1993-06-23 | 可変遅延バッファ回路 |
| US08/264,617 US5467041A (en) | 1993-06-23 | 1994-06-23 | Variable delay buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5176052A JP2576366B2 (ja) | 1993-06-23 | 1993-06-23 | 可変遅延バッファ回路 |
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|---|---|
| JPH0715302A JPH0715302A (ja) | 1995-01-17 |
| JP2576366B2 true JP2576366B2 (ja) | 1997-01-29 |
Family
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Family Applications (1)
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|---|---|---|---|
| JP5176052A Expired - Fee Related JP2576366B2 (ja) | 1993-06-23 | 1993-06-23 | 可変遅延バッファ回路 |
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| US4737670A (en) * | 1984-11-09 | 1988-04-12 | Lsi Logic Corporation | Delay control circuit |
| JPH0732389B2 (ja) * | 1989-09-22 | 1995-04-10 | 日本電気株式会社 | クロツクジツタ抑圧回路 |
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-
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-
1994
- 1994-06-23 US US08/264,617 patent/US5467041A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
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| US5467041A (en) | 1995-11-14 |
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