KR100295638B1 - 디디알에스디램용 부지연회로 - Google Patents

디디알에스디램용 부지연회로 Download PDF

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Abstract

본 발명에 따라 디디알 에스디램용 부지연 회로가 제공되며, 이 디디알 에스디램용 부지연 회로는 입력 클럭 신호를 지연시키는 지연기와, 이 지연기에서 출력되는 지연된 클럭 신호를 각각 지연시키는 복수의 유닛 지연기와, 상기 지연기와 상기 복수의 유닛 지연기에서 출력되는 각각의 지연된 클럭 신호를 각각 전달하는 복수의 플립플롭과, 상기 복수의 플립플롭중 대응하는 두 인접 플립플롭의 출력을 각각 낸드 연산하는 복수의 낸드 게이트와, 이들 복수의 낸드 게이트의 출력측에 각각 접속되어 있는 복수의 인버터와, 상기 복수의 플립플롭중 임의의 출력이 하이 레벨에서 로우 레벨로 천이될 때의 지연된 클럭 신호를 상기 입력 클럭 신호보다 위상이 앞선 신호로서 출력하는 3상태 버퍼를 구비하고 있다.

Description

디디알 에스디램용 부지연 회로{NEGATIVE DELAY FOR DDR SDRAM}
본 발명은 2배 데이터 속도(Double Data Rate, 이하 '디디알'이라고함) 에스디램(SDRAM)용 부지연(Negative Delay) 회로에 관한 것으로, 특히 디디알 에스디램에 적용하기에 적합하고 외부 환경의 변화에 영향을 받지 않는 디디알 에스디램용 부지연 회로에 관한 것이다.
도 1에는 종래의 디디알 에스디램용 부지연 회로가 도시되어 있다. 도 1에 도시되어 있는 바와 같이, 종래의 디디알 에스디램용 부지연 회로는 지연기(10)와 복수의 유닛 지연기(20,21,...)를 구비하고 있다. 각각의 유닛 지연기(20,21,...)는 직렬 접속된 두 인버터(I1,I2)로 구성되어 있다. 상기 지연기(10)와 복수의 유닛 지연기(20,21,...)는 입력 클럭 신호(CLK)를 지연시키는 역할을 한다. 따라서, 상기 지연기(10) 및 복수의 유닛 지연기(10,20,21,...)의 출력측에서는 지연된 클럭 신호(CLKi-1,CLKi,CLKi+1...)가 출력된다.
종래의 디디알 에스디램용 부지연 회로는 또한 복수의 플립플롭(30,31,...)을 구비하고 있다. 이들 플립플롭(30,31,...)의 입력 단자(D)는 상기 지연기(10)와 유닛 지연기(20,21,...)의 해당 출력 단자에 접속되어 있다. 예컨대, 제1플립플롭(30)의 입력 단자(D)는 상기 지연기(10)의 출력 단자에 접속되어 있고, 제2플립플롭(31)의 입력 단자(D)는 제1유닛 지연기(20)의 출력 단자에 접속되어 있다. 따라서, 상기각각의 지연기(10,20,21,...)에서 출력된, 지연된 클럭 신호(CLKi-1,CLKi,CLKi+1...)는 해당하는 각각의 플립플롭(30,31,...)에 제공될 수 있다. 이때, 각각의 플립플롭(30,31,...)의 클럭 단자에 클럭 신호(CLK)가 입력되면, 상기 각각의 플립플롭(30,31,...)의 출력은 H,H,H,H....H,L,L...이 된다. 이와 같은 플립플롭의 출력에 있어서 출력 레벨이 'H'에서 'L'로 전환되는 시점이 입력 클럭 신호(CLK)와 지연된 클럭 신호의 위상이 대략 동일해지는 시점이다.
종래의 디디알 에스디램용 엔디씨 회로는 또한 3상태 버퍼(50)와 앤드 게이트(40,41,...)를 구비하고 있다. 앤드 게이트(40,41,...)는 상기 복수의 플립플롭(30,31,...)중 두 플립플롭으로부터 입력되는 이전의 반전 출력과 현재의 출력을 앤드 연산하여 상기 3상태 버퍼(50)의 인에이블을 결정하는 역할을 한다.
위에서 설명한 바와 같이, 상기 플립플롭의 출력 레벨이 'H'에서 'L'로 전환되는 시점이 입력 클럭 신호(CLK)와 지연된 클럭 신호의 위상이 대략 동일해지는 시점이므로, 종래의 디디알 에스디램용 부지연 회로는 상기 지연된 클럭 신호가 보다 위상이 앞선 임의의 클럭 신호(CLKi-N)를 입력 클럭 신호(CLK)보다 위상이 앞선 신호로서, 즉, 부지연 클럭 신호(CLKNDC)로서 출력한다.
이러한 종래 디디알 에스디램용 부지연 회로는 상승(rising) 특성과 하강(falling) 특성이 다르기 때문에 부적절하고, 또한 전압, 온도, 공정 등의 변화에 민감하다는 단점을 가지고 있다.
본 발명은 종래의 문제점을 극복하기 위한 것으로, 디디알 에스디램에 적용하기에적합한 디디알 에스디램용 부지연 회로를 제공하는데 목적이 있다.
본 발명의 다른 목적은 전압, 온도, 공정 등의 변화에 영향을 받지 않는 디디알 에스디램용 부지연 회로를 제공하는데 있다.
도 1은 종래의 디디알 에스디램용 부지연 회로도.
도 2는 본 발명의 바람직한 실시예에 따른 디디알 에스디램용 부지연 회로도.
도 3은 도 2에 도시된 디디알 에스디램용 부지연 회로의 각부 파형도.
* 도면의 주요부분에 대한 부호의 설명
100 : 지연기 200,210,220 : 유닛 지연기
300,310 : 플립플롭 400,410 : 낸드 게이트
500 : 3상태 버퍼
본 발명에 따라 디디알 에스디램에 적용하기에 적합하고, 전압, 온도, 공정 등의 변화에 영향을 받지 않는 디디알 에스디램용 부지연 회로가 제공된다.
본 발명에 따른 디디알 에스디램용 부지연 회로는 입력 클럭 신호를 지연시키는 지연기와, 이 지연기에서 출력되는 지연된 클럭 신호를 각각 지연시키는 복수의 유닛 지연기와, 상기 지연기와 상기 복수의 유닛 지연기에서 출력되는 각각의 지연된 클럭 신호를 각각 전달하는 복수의 플립플롭을 구비하고 있다.
본 발명에 따른 디디알 에스디램용 부지연 회로는 또한 상기 복수의 플립플롭중 대응하는 두 인접 플립플롭의 출력을 각각 낸드 연산하는 복수의 낸드 게이트와, 이들 복수의 낸드 게이트의 출력측에 각각 접속되어 있는 복수의 인버터와, 상기 복수의 플립플롭중 임의의 출력이 하이 레벨에서 로우 레벨로 천이될 때의 지연된 클럭 신호를 상기 입력 클럭 신호보다 위상이 앞선 신호로서 출력하는 3상태 버퍼를 구비하고 있다.
본 발명에 따른 디디알 에스디램용 부지연 회로는 상기 입력 클럭 신호를 반전시키는 인버터와, 이 인버터에서 출력되는 반전된 입력 클럭 신호를 지연시키는 지연기와, 이 지연기에서 출력되는 지연된 클럭 신호를 각각 지연시키는 복수의 유닛 지연기와, 상기 지연기와 상기 복수의 유닛 지연기에서 출력되는 각각의 지연된 클럭신호를 각각 전달하는 복수의 플립플롭과, 상기 복수의 플립플롭중 대응하는 두 인접 플립플롭의 출력을 각각 낸드 연산하는 복수의 낸드 게이트와, 이들 복수의 낸드 게이트의 출력측에 각각 접속되어 있는 복수의 인버터와, 상기 복수의 플립플롭중 임의의 플립플롭의 출력이 하이 레벨에서 로우 레벨로 천이될 때의 지연된 클럭 신호를 상기 반전된 입력 클럭 신호보다 위상이 앞선 신호로서 출력하는 3상태 버퍼를 더 구비하고 있다.
이때, 상기 임의의 플립플롭의 출력이 하이 레벨에서 로우 레벨로 천이될 때, 상기 임의의 플립 플롭에 후속되는 플립플롭의 입력 단자에 로우 레벨의 신호가 입력되며, 이에 따라 상기 후속되는 플립플롭에서 상태 변화가 없게 되어 전력 소비가 줄어든다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명한다.
도 2에는 본 발명의 바람직한 실시예에 따른 디디알 에스디램용 부지연 회로가 도시되어 있다. 이에 도시되어 있는 바와 같이, 본 발명의 바람직한 실시예에 따른 디디알 에스디램용 부지연 회로는 지연기(100)와, 이 지연기에 접속되어 있는 복수의 유닛 지연기(200,210,220,...)를 구비하고 있다. 각각의 상기 유닛 지연기(200,210,220,...)는 직렬 접속된 하나의 낸드 게이트(NAND)와 하나의 인버터(I)를 구비하고 있다. 상기 지연기(100)는 입력 클럭 신호(CLK)를 지연시킨다. 상기 유닛 지연기(200)는 상기 지연기(100)에서 출력되는 지연된 클럭 신호를 지연시키고, 상기 유닛 지연기(210)는 상기 지연기(200)에서 출력되는 지연된 클럭 신호를 지연시키며, 상기 유닛 지연기(220)는 상기 지연기(210)에서 출력되는 지연된클럭 신호를 지연시킨다.
본 발명의 바람직한 실시예에 따른 디디알 에스디램용 부지연 회로는 또한 상기 지연기(100)와 상기 복수의 유닛 지연기(200,210,220,...)에서 각각 출력되는 지연된 클럭 신호를 각각 전달하는 복수의 플립플롭(300,310,...)을 구비하고 있다. 클럭 신호(CLKI)가 입력되면, 제1플립플롭(300)은 상기 지연기(100)에서 출력되는 지연된 클럭 신호를 전달하고, 제2플립플롭(310)은 제1유닛 지연기(200)에서 출력되는 지연된 클럭 신호를 전달한다. 즉, 각각의 플립플롭(300,310,...)의 클럭 단자에 클럭 신호(CLKI)가 입력되면, 상기 각각의 플립플롭(300,310...)의 출력은 H,H,H,H....H,L,L...이 된다. 이와 같은 플립플롭의 출력에 있어서 출력 레벨이 'H'에서 'L'로 전환되는 시점이 입력 클럭 신호(CLK)와 지연된 클럭 신호의 위상이 대략 동일해지는 시점이다.
본 발명의 바람직한 실시예에 따른 디디알 에스디램용 부지연 회로는 또한 상기 복수의 플립플롭(300,310,...)중 대응하는 두 인접 플립플롭의 출력을 각각 낸드 연산하는 복수의 낸드 게이트(400,410,...)를 구비하고 있다. 예컨대, 낸드 게이트(410)는 제1플립플롭(300)의 반전출력과 제2플립플롭(310)의 출력을 낸드 연산한다.
본 발명의 바람직한 실시예에 따른 디디알 에스디램용 부지연 회로는 또한 상기 복수의 낸드 게이트(400,410,...)의 출력측에 각각 접속되어 있는 복수의 인버터(I1,...)와, 상기 복수의 플립플롭(300,310,...)중 임의의 출력이 하이 레벨에서 로우 레벨로 천이될 때의 지연된 클럭 신호를 상기 입력 클럭 신호보다 위상이 앞선 홀수 부지연 클럭 신호(ODDNDC_CLK)로서 출력하는 3상태 버퍼(500)를 구비하고 있다.
본 발명의 바람직한 실시예에 따른 디디알 에스디램용 부지연 회로는 또한 도 2의 하반부에 도시되어 있는 바와 같이, 상기 입력 클럭 신호(CLK)를 반전시키는 인버터(I0)를 구비하고 있다. 이 인버터(I0)에서 출력되는 반전된 입력 클럭 신호가 지연기(150)에 의해 지연되고, 이 지연기(150)에서 출력되는 지연된 클럭 신호가 복수의 유닛 지연기(250,260,270,...)에 의해 지연된다.
상기 지연기(150)와 상기 복수의 유닛 지연기(250,260,270,...)에서 출력되는 각각의 지연된 클럭 신호는 복수의 플립플롭(350,360,...)에 의해 복수의 낸드 게이트(450,460,...)에 제공되고, 이들 복수의 낸드 게이트(450,460,...)중 임의하나의 출력은 인버터(I2)를 통해 3상태 버퍼(550)에 제공된다. 이 3상태 버퍼(550)는 상기 복수의 플립플롭(350,360,...)중 임의의 플립플롭의 출력이 하이 레벨에서 로우 레벨로 천이될 때의 지연된 클럭 신호를 상기 반전된 입력 클럭 신호보다 위상이 앞선 짝수 부지연 클럭 신호(EVENNDC_CLK)로서 출력한다.
이때, 두 클럭신호(ODDNDC_CLK,EVENNDC_CLK)는 동일한 내부 구성의 회로에 의해 발생됨을 알 수 있다. 또한, 상기 임의의 플립플롭의 출력이 하이 레벨에서 로우 레벨로 천이될 때, 상기 임의의 플립플롭에 후속되는 플립플롭의 입력 단자에 로우 레벨의 신호가 입력되며, 이에 따라 상기 후속되는 플립플롭에서 상태 변화가 없게 되어 전력 소비가 줄어든다.
도 3에는 도 2에 도시된 디디알 에스디램용 부지연 회로의 각각의 부분에 대한 파형이 도시되어 있다.
이상에서 본 발명의 바람직한 실시예에 대해 설명하였지만, 본 발명은 이러한 실시예에 한정되지 않고, 본 발명의 요지를 이탈하지 않는 범위내에서 다양한 형태로 실시될 수 있음은 물론이다.
이상에서 설명한 바와 같이, 본 발명에 따른 디디알 에스디램용 부지연 회로는 디디알 에스디램에 적용하기에 적합하고, 특히 디디알 에스디램용 부지연 회로의 두 클럭신호(ODDNDC_CLK,EVENNDC_CLK)가 동일 구성의 회로에서 발생되므로 전압, 온도, 공정 등의 변화에 영향을 받지 않는다. 또한, 플립플롭의 출력이 하이 레벨에서 로우 레벨로 천이될 때, 이 플립 플롭에 후속되는 플립플롭의 입력 단자에 로우 레벨의 신호가 입력되며, 이에 따라 상기 후속되는 플립플롭에서 상태 변화가 없게 되어 전력 소비가 줄어든다.

Claims (2)

  1. 입력 클럭 신호를 지연시키는 지연기와, 이 지연기에서 출력되는 지연된 클럭 신호를 각각 지연시키는 복수의 유닛 지연기와, 상기 지연기와 상기 복수의 유닛 지연기에서 출력되는 각각의 지연된 클럭 신호를 각각 전달하는 복수의 플립플롭과, 상기 복수의 플립플롭중 대응하는 두 인접 플립플롭의 출력을 각각 낸드 연산하는 복수의 낸드 게이트와, 이들 복수의 낸드 게이트의 출력중 임의의 하나의 출력에 따라 인버터를 통해 인에이블 제어를 받고 상기 복수의 플립플롭중 임의의 출력이 하이 레벨에서 로우 레벨로 천이될 때의 지연된 클럭 신호를 상기 입력 클럭 신호보다 위상이 앞선 홀수 부지연 클럭 신호로서 출력하는 3상태 버퍼로 구성된 홀수 부지연 클럭신호 발생회로와; 상기 입력 클럭신호를 반전시키는 인버터와, 이 인버터의 출력신호를 입력받아 상기 홀수 부지연 클럭신호 발생회로와 동일하게 짝수 부지연 클럭신호를 출력하는 짝수 부지연 클럭신호 발생회로를 구비하여 구성된 것을 특징으로 하는 디디알 에스디램용 부지연 회로.
  2. 제1항에 있어서, 각각의 상기 유닛 지연기는 직렬 접속된 하나의 낸드 게이트와 하나의 인버터를 구비하여 구성된 것을 특징으로 하는 디디알 에스디램용 부지연 회로.
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