KR970076821A - 래치회로 - Google Patents
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Abstract
[과제]
클럭신호의 레벨의변화 타이밍을 고려하는 일 없이 정상적인 래치동작을 할 수 있는 클럭신호에 동기하여 동작하는 래치회로를 구한다.
[해결수단]
제1 및 제2인버터 회로로 형성되며 한편의 입력단자를 타편의 출력단자에 각각 접속하여 형성된 기억부와, 제1인버터 회로의 입력단자와 접지 사이에 접속한 제1스위칭부와, 서로 직렬로 접속하여 제2인버터 회로의 입력단자와 접지 사이에 접속한 제2 및 제3스위칭부와, 외부에서의 데이터 신호에 따라서, 제1스위칭부를 제어하는 제1제어부와, 데이터 신호에 따라서, 제2스위칭부를 제어하는 제2제어부와, 제2인버터 회로의 입력단자의 신호 레벨의 변화를 지연시켜 전파하는 지연부와, 클럭신호와 지연부에서의 신호 레벨에 따라서, 제3스위칭부를 제어하는 제3제어부를 구비한다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예 1에 있어서의 래치회로의 예를 표시한 회로도, 제4도는 본 발명의 실시예 2에 있어서의 래치회로의 예를 표시한 회로도, 제5도는 본 발명의 실시예 3에 있어서의 래치회로의 예를 표시한 회로도, 제6도는 본 발명의 실시예 4에 있어서의 래치회로의 예를 표시한 회로도, 제7도는 본 발명의 실시예5에 있어서의 래치회로의 예를 표시한 회로도.
Claims (3)
- 클럭신호에 동기하여 동작하는 래치회로에서 제1인버터 회로 및 제2인버터 회로로 이루어지며 한편의 출력단자를 다른쪽의 입력단자에 각각 접속하여 형성된 기억부와, 그 기억부의 제1인버터 회로의 입력단자와 접지 사이에 접속된 제1스위칭부와, 서로 직렬로 접속되어서 상기 기억부의 제2인버터 회로의 입력단자와 접지 사이에 접속된 제2스위칭부 및 제3스위칭부와, 외부로부터 입력되는 2치의 데이터 신호에 따라서, 상기 제1스위칭부의 스위칭 동작을 제어하는 제1제어부와, 상기 데이터 신호에 따라서, 상기 제2스위칭부의 스위칭 동작을 제어하는 제2제어부와, 상기 기억부의 제2인버터 회로에서의 입력단자의 신호 레벨의 변화를 지연시켜서 전파하는 지연부와, 외부로부터 입력되는 클럭신호와 그 지연부에서 입력되는 신호의 각 신호 레벨에 따라서, 상기 제3스위칭부의 스위칭 동작을 제어하는 제3제어부를 구비한 것을 특징으로 하는 래치회로.
- 클럭신호에 동기하여 동작하는 래치회로에 있어서, 제1인버터 회로 및 제2인버터 회로로 이루어지며 한편의 출력단자를 다른쪽의 입력단자에 각가 접속하여 형성된 기억부와, 그 기억부의 제1 또는 제2인버터 회로의 입력단자와 접지 사이 또는 전원간에 접속된 제1스위칭부와, 상기 기억부의 제2 또는 제1인버터 회로의 입력단자와 접지 사이에 접속된 제2스위칭부와, 외부로부터 입력되는 2치의 데이터 신호에 따라서, 상기 제1스위칭부의 스위칭 동작을 제어하는 제1제어부외, 상기 기억부의 제2인버터 회로에서의 입력단자의 신호 레벨의 변화를 지연시켜서 전파하는 지연부와, 상기 데이터 신호, 외부로부터 입력되는 클럭신호 및 상기 지연부에서 입력되는 신호의 각 신호 레벨에 따라서, 상기 제2스위칭부의 스위칭 동작을 제어하는 제2제어부를 구비한 것을 특징으로 하는 래치회로.
- 클럭신호에 동기하여 동작하는 래치회로에 있어서, 한 개의 인버터 회로와 그 인버터 회로의 입력단자와 전원 사이에 접속된 제1스위칭부와 상기 인버터 회로의 출력단자와 접지 사이에 접속된 제2스위칭부로 이루어지는 기억부와, 그 기억부의 인버터 회로의 입력단자와 전원 사이에 접속된 제3스위칭부와, 상기 기억부의 인버터 회로의 입력단자와 접지 사이에 접속된 제4스위칭부와, 외부로부터 입력되는 2치의 데이터 신호에 따라서, 상기 제3스위칭부의 스위칭 동작을 제어하는 제1제어부와, 상기 기억부의 인버터 회로에서의 입력단자의 신호 레벨의 변화를 지연시켜서 전파하는 지연부와, 상기 데이터 신호 외부에서 입력되는 클럭신호 및 상기 지연부에서 입력되는 신호의 각 신호 레벨에 따라서, 상기 제4스위칭부의 스위칭 동작을 제어하는 제2제어부를 구비하고, 상기 제1스위칭부는 상기 인버터 회로의 출력단자의 신호 레벨과, 상기 제2제어부에서 출력되는 제어신호의 신호 레벨에 따라서, 스위칭 동작을 행하여 상기 제2스위칭부는 상기 인버터 회로의 출력 단자의 신호 레벨과 상기 제1제어부에서 출력되는 제어신호의 신호 레벨에 따라서, 스위칭 동작을 하는 것을 특징으로 하는 래치회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12174196A JP3630847B2 (ja) | 1996-05-16 | 1996-05-16 | ラッチ回路 |
JP96-121741 | 1996-05-16 | ||
JP96-121741. | 1996-05-16 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR970076821A true KR970076821A (ko) | 1997-12-12 |
KR100229857B1 KR100229857B1 (ko) | 1999-11-15 |
Family
ID=14818739
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019960054416A KR100229857B1 (ko) | 1996-05-16 | 1996-11-15 | 래치회로 |
Country Status (7)
Country | Link |
---|---|
US (1) | US5748541A (ko) |
EP (1) | EP0808022B1 (ko) |
JP (1) | JP3630847B2 (ko) |
KR (1) | KR100229857B1 (ko) |
CN (1) | CN1113464C (ko) |
DE (1) | DE69630203T2 (ko) |
TW (1) | TW320722B (ko) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5898640A (en) * | 1997-09-26 | 1999-04-27 | Advanced Micro Devices, Inc. | Even bus clock circuit |
US6556060B1 (en) * | 2002-06-06 | 2003-04-29 | Analog Devices, Inc. | Latch structures and systems with enhanced speed and reduced current drain |
DE10343565B3 (de) * | 2003-09-19 | 2005-03-10 | Infineon Technologies Ag | Master-Latchschaltung mit Signalpegelverschiebung für ein dynamisches Flip-Flop |
US20080258790A1 (en) * | 2007-04-17 | 2008-10-23 | Texas Instruments Incorporated | Systems and Devices for Sub-threshold Data Capture |
JP6974549B1 (ja) * | 2020-07-17 | 2021-12-01 | 華邦電子股▲ふん▼有限公司Winbond Electronics Corp. | メモリ装置およびその入出力バッファ制御方法 |
CN114567299B (zh) * | 2022-04-28 | 2022-09-09 | 深圳比特微电子科技有限公司 | 具有多路选择器功能的反相锁存器 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4160173A (en) * | 1976-12-14 | 1979-07-03 | Tokyo Shibaura Electric Co., Ltd. | Logic circuit with two pairs of cross-coupled nand/nor gates |
JPS6257196A (ja) * | 1985-09-05 | 1987-03-12 | Toshiba Corp | 半導体メモリ |
JP2969630B2 (ja) * | 1988-10-25 | 1999-11-02 | 日本電気株式会社 | 読出し回路 |
JPH02141993A (ja) * | 1988-11-21 | 1990-05-31 | Toshiba Corp | 半導体記憶装置 |
EP0650257A2 (en) * | 1988-12-16 | 1995-04-26 | Advanced Micro Devices, Inc. | Initialization circuit |
US5086236A (en) * | 1990-08-27 | 1992-02-04 | Advanced Micro Devices, Inc. | Synchronizing circuit of two clock signals |
US5257236A (en) * | 1991-08-01 | 1993-10-26 | Silicon Engineering, Inc. | Static RAM |
JP2826238B2 (ja) * | 1992-10-22 | 1998-11-18 | 川崎製鉄株式会社 | 半導体メモリ |
US5568429A (en) * | 1995-07-05 | 1996-10-22 | Sun Microsystems, Inc. | Low power data latch with overdriven clock signals |
-
1996
- 1996-05-16 JP JP12174196A patent/JP3630847B2/ja not_active Expired - Fee Related
- 1996-10-03 TW TW085112211A patent/TW320722B/zh not_active IP Right Cessation
- 1996-11-15 KR KR1019960054416A patent/KR100229857B1/ko not_active IP Right Cessation
- 1996-11-18 CN CN96121071A patent/CN1113464C/zh not_active Expired - Fee Related
- 1996-11-20 DE DE69630203T patent/DE69630203T2/de not_active Expired - Lifetime
- 1996-11-20 EP EP96118635A patent/EP0808022B1/en not_active Expired - Lifetime
- 1996-11-26 US US08/757,728 patent/US5748541A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
TW320722B (ko) | 1997-11-21 |
EP0808022A3 (en) | 1999-07-07 |
CN1166033A (zh) | 1997-11-26 |
CN1113464C (zh) | 2003-07-02 |
US5748541A (en) | 1998-05-05 |
EP0808022A2 (en) | 1997-11-19 |
JPH09307410A (ja) | 1997-11-28 |
KR100229857B1 (ko) | 1999-11-15 |
EP0808022B1 (en) | 2003-10-01 |
DE69630203D1 (de) | 2003-11-06 |
DE69630203T2 (de) | 2004-09-16 |
JP3630847B2 (ja) | 2005-03-23 |
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E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
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FPAY | Annual fee payment |
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