DE69630203T2 - Synchron mit Taktsignalen arbeitende Verriegelungsschaltung - Google Patents

Synchron mit Taktsignalen arbeitende Verriegelungsschaltung Download PDF

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Description

  • TECHNISCHES GEBIET DER ERFINDUNG UND STAND DER TECHNIK
  • Die Erfindung bezieht sich auf einen integrierten Halbleiter-Schaltkreis und betrifft insbesondere eine in Synchronisation mit Taktsignalen betriebene Zwischenspeicherschaltung.
  • 10 zeigt ein Schaltbild einer bekannten Zwischenspeicherschaltung. Die in 10 dargestellte Zwischenspeicherschaltung 100 umfasst fünf Inverter 101, 102, 103, 104 und 105, zwei N-Kanal-MOS-Transistoren 106 und 107 (die nachstehend als NMOS-Transistoren bezeichnet sind) sowie zwei P-Kanal-MOS-Transistoren 108 und 109 (die nachstehend als PMOS-Transistoren bezeichnet sind). Die Drain-Bereiche bzw. -Elektroden des NMOS-Transistors 107 und des PMOS-Transistors 109 sind miteinander verbunden, was gleichermaßen auch für ihre Source-Bereiche bzw. - Elektroden gilt.
  • Die miteinander verbundenen Drain-Elektroden des NMOS-Transistors 107 und des PMOS-Transistors 109 sind mit dem Eingang des Inverters 103 verbunden. Die miteinander verbundenen Source-Elektroden des NMOS-Transistors 107 und des PMOS-Transistors 109 sind mit dem Ausgang des Inverters 104 verbunden. Der Ausgang des Inverters 103 ist mit dem Eingang des Inverters 104 verbunden, sodass die Inverter 103 und 104 sowie der NMOS-Transistors 107 und der PMOS-Transistor 109 eine Speicherschaltung 110 bilden.
  • In ähnlicher Weise sind die Drain-Elektroden des NMOS-Transistors 106 und des PMOS-Transistors 108 miteinander verbunden, was gleichermaßen auch für ihre Source-Elektroden gilt. Die miteinander verbundenen Drain-Elektroden des NMOS-Transistors 106 und des PMOS-Transistors 108 sind mit dem Eingang des Inverters 103 verbunden. Die miteinander verbundenen Source-Elektroden des NMOS-Transistors 106 und des PMOS-Transistors 108 sind mit dem Eingang bzw. Eingangsanschluss IN der Zwischenspeicherschaltung 100 verbunden. Die Gate-Bereiche bzw. -Elektroden des NMOS-Transistors 107 und des PMOS-Transistors 108 sind gemeinsam mit dem Ausgang des Inverters 101 verbunden. Dem Inverter 101 werden über einen Takteingang bzw. Takteingangsanschluss CLK externe Taktsignale zugeführt.
  • Die Gate-Elektroden des NMOS-Transistors 106 und des PMOS-Transistors 109 sind gemeinsam mit dem Ausgang des Inverters 102 verbunden. Der Eingang des Inverters 102 ist mit dem Ausgang des Inverters 101 verbunden. Der Verbindungspunkt des Ausgangs des Inverters 103 und des Eingangs des Inverters 104 ist mit dem Eingang des Inverters 105 verbunden. Das Ausgangssignal des Inverters 105 stellt auch das über einen Ausgang bzw. Ausgangsanschluss OUT abgegebene Ausgangssignal der Zwischenspeicherschaltung 100 dar. Nachstehend wird der Verbindungspunkt des Eingangs des Inverters 103 mit der Drain-Elektrode des NMOS-Transistors 107 und der Drain-Elektrode des PMOS-Transistors 109 als Punkt A bezeichnet, während der Verbindungspunkt des Ausgangs des Inverters 103 mit dem Eingang des Inverters 104 als Punkt B bezeichnet wird. Der NMOS-Transistor 106 und der PMOS-Transistor 108 bilden ein Verknüpfungsglied, während der NMOS-Transistor 107 und der PMOS-Transistor 109 gleichermaßen ein weiteres Verknüpfungsglied bilden.
  • Wenn bei dieser Schaltungsanordnung dem Takteingang CLK ein Signal "H" zugeführt wird, gibt der Inverter 101 ein Ausgangssignal "L" ab, während der Inverter 102 ein Ausgangssignal "H" abgibt. Demzufolge werden der NMOS-Transistor 106 und der PMOS-Transistor 108 durchgeschaltet, während der NMOS-Transistor 107 und der PMOS-Transistor 109 sperren. Ein am Eingang IN anstehendes Eingangssignal wird somit dem Punkt A der Speicherschaltung 110 zugeführt. Das am Punkt A anstehende Datensignal wird von dem Inverter 103 invertiert und über den Punkt B der Speicherschaltung 110 dem Inverter 105 zugeführt. Dieses Signal wird von dem Inverter 105 erneut invertiert und sodann am Ausgang OUT abgegeben. Am Dateneingang IN anstehende Datensignale werden somit unverändert dem Ausgang OUT zugeführt, solange am Takteingang CLK ein Signal mit dem Pegel "H" ansteht.
  • Wenn dem Takteingang CLK ein Signal "L" zugeführt wird, gibt der Inverter 101 ein Ausgangssignal "H" ab, während der Inverter 102 ein Ausgangssignal "L" abgibt. Demzufolge sperren der NMOS-Transistor 106 und der PMOS-Transistor 108, während der NMOS-Transistor 107 und der PMOS-Transistor 109 leitend werden. Die Speicherschaltung 110 hält die Datensignalpegel an den Punkten A und B aufrecht. Hierbei werden die bei der Abfallflanke des dem Takteingang CLK zugeführten Taktsignals aufrecht erhaltenen Datensignalpegel in der Speicherschaltung 110 gespeichert, während das Taktsignal den Pegel "L" aufweist. Auch bei Anstehen eines neuen Signals am Dateneingang IN tritt keine Änderung des am Datenausgang OUT abgegebenen Ausgangssignals auf, solange das Taktsignal den Pegel "L" aufweist.
  • Wenn die Zwischenspeicherschaltung 100 als Abtast/Speicherschaltung eines Lese- oder Abfrageverstärkers eines Speichers Verwendung findet, ist eine gewünschte Speicherzelle einer Speicherzellenanordnung durch Wortleitungen festgelegt, wobei die Speicherdaten der Speicherzelle über Bitleitungen, Datenleitungen und den Leseverstärker dem Dateneingang IN der Zwischenspeicherschaltung 100 zugeführt werden. Wie vorstehend beschrieben, findet bei der bekannten Zwischenspeicherschaltung 100 die Zwischenspeicherung der Daten bei der Abfallflanke eines Taktsignals statt. Wenn die Zwischenspeicherschaltung als Abtast/Speicherschaltung Verwendung findet, müssen somit die in der Zwischenspeicherschaltung 100 zu speichernden Daten oder die aus der gewünschten Speicherzelle auszulesenden Daten am Dateneingang IN anstehen, bevor das Taktsignal abzufallen beginnt.
  • Die Übertragung der in der gewünschten Speicherzelle abgespeicherten Daten zum Dateneingang IN der Zwischenspeicherschaltung 100 über Bitleitungen, Datenleitungen und den Leseverstärker nach der Auswahl der Wortleitungen zur Bezeichnung der Speicheradresse bei der Anstiegsflanke des Taktsignals erfordert jedoch eine gewisse Zeitdauer. Wenn die für diesen Vorgang erforderliche Zeitdauer mit t1 und die Dauer des hohen Pegels "H" des Taktsignals mit th bezeichnet werden, muss die Beziehung th > t1 gegeben sein, sodass bei der Auslegung der zeitlichen Steuerung insbesondere zu berücksichtigen ist, dass diese Ungleichung erfüllt ist, was eine komplizierte zeitliche Steuerung zur Folge hat. Die relative Einschaltdauer bzw. das Tastverhältnis des Taktsignals muss z. B. bei einem schnellen Taktbetrieb mit einer kurzen Zykluszeit oder bei einem eine große Speicherkapazität einbeziehenden Betrieb größer als 50% sein, was die Auslegung der zeitlichen Steuerung erheblich erschwert.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Angesichts des vorstehend beschriebenen Problems liegt der Erfindung daher die Aufgabe zu Grunde, eine Zwischenspeicherschaltung anzugeben, die unabhängig von der zeitlichen Steuerung bzw. dem Zeitpunkt einer Pegeländerung des Taktsignals eine korrekte Arbeitsweise gewährleistet.
  • Diese Aufgabe wird durch eine in Synchronisation mit Taktsignalen betriebene Zwischenspeicherschaltung gemäß Patentanspruch 1 gelöst. Vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.
  • Die erfindungsgemäße Zwischenspeicherschaltung umfasst (a) eine einen ersten Inverter und einen zweiten Inverter aufweisende Speichereinheit, bei der der Ausgang des ersten Inverters mit dem Eingang des zweiten Inverters und der Ausgang des zweiten Inverters mit dem Eingang des ersten Inverters verbunden sind, (b) eine z. B. einen MOS-Transistor umfassende erste Schalteinheit, die den Eingang des ersten Inverters mit Masse koppelt, (c) eine zweite Schalteinheit und eine dritte Schalteinheit, die z. B. jeweils einen MOS-Transistor umfassen und zusammen in Reihe zwischen Masse und den Eingang des zweiten Inverters der Speichereinheit geschaltet sind, (d) eine erste Steuereinheit zur Steuerung der ersten Schalteinheit in Abhängigkeit von extern zugeführten Binärdatensignalen, (e) eine zweite Steuereinheit zur Steuerung der zweiten Schalteinheit in Abhängigkeit von Datensignalen, (f) eine Verzögerungseinheit zur Übertragung des Signalpegels am Eingang des zweiten Inverters der Speichereinheit mit einer Verzögerung, und (g) eine dritte Steuereinheit zur Steuerung der dritten Schalteinheit in Abhängigkeit von sowohl den extern zugeführten Taktsignalen als auch den über die Verzögerungseinheit übertragenen Signalpegeln.
  • Hierbei steuert die zweite Steuereinheit die zweite Schalteinheit in Abhängigkeit von den externen Datensignalen derart, dass die zweite Schalteinheit in komplementärer Weise zur ersten Schalteinheit betrieben wird. Die Speichereinheit hält den Pegel des eingeschriebenen Datensignal aufrecht, wenn sowohl die erste als auch die dritte Schalteinheit sperren bzw. abgeschaltet sind. Die dritte Steuereinheit umfasst ein UND-Glied mit zwei Eingängen und schaltet die dritte Schalteinheit durch, wenn beide Eingangssignale des UND-Glieds den Pegel "H" aufweisen, d. h., wenn sowohl das extern zugeführte Taktsignal als auch das über die Verzögerungsschaltung übertragene Signal den Pegel "H" aufweisen.
  • Erfindungsgemäß wird außerdem eine in Synchronisation mit Taktsignalen betriebene Zwischenspeicherschaltung angegeben, mit (a) einer einen ersten Inverter und einen zweiten Inverter aufweisenden Speichereinheit, bei der der Ausgang des ersten Inverters mit dem Eingang des zweiten Inverters und der Ausgang des zweiten Inverters mit dem Eingang des ersten Inverters verbunden sind, (b) einer z. B. einen MOS-Transistor umfassenden ersten Schalteinheit, die den Eingang des ersten Inverters der Speichereinheit mit Masse koppelt, (c) einer z. B. einen MOS-Transistor umfassenden zweiten Schalteinheit, die zwischen Masse und den Eingang des zweiten Inverters der Speichereinheit geschaltet ist, (d) einer ersten Steuereinheit zur Steuerung der ersten Schalteinheit in Abhängigkeit von extern zugeführten Binärdatensignalen, (e) einer Verzögerungseinheit zur Übertragung des Signalpegels am Eingang des zweiten Inverters der Speichereinheit mit einer Verzögerung, und (f) einer zweiten Steuereinheit zur Steuerung der zweiten Schalteinheit in Abhängigkeit von den extern zugeführten Datensignalen, den ebenfalls extern zugeführten Taktsignalen sowie den über die Verzögerungseinheit übertragenen Signalpegeln.
  • Hierbei sperrt die zweite Steuereinheit die zweite Schalteinheit, wenn die erste Schalteinheit durchgeschaltet ist. Die Speichereinheit hält den Pegel des eingeschriebenen Datensignals aufrecht, wenn sowohl die erste als auch die zweite Schalteinheit sperren bzw. abgeschaltet sind. Die zweite Steuereinheit umfasst ein UND-Glied mit drei Eingängen und schaltet die zweite Schalteinheit durch, wenn jedes Eingangssignal des UND-Glieds den Pegel "H" aufweist, d. h., wenn das extern zugeführte Datensignal, das ebenfalls extern zugeführte Taktsignal und das über die Verzögerungseinheit übertragene Signal sämtlich den Pegel "H" aufweisen.
  • Die vorstehend beschriebene Zwischenspeicherschaltung kann außerdem eine zwischen den Eingang des zweiten Inverters und eine Spannungsversorgungsquelle geschaltete vierte Schalteinheit sowie eine vierte Steuereinheit zur Steuerung der vierten Schalteinheit in Abhängigkeit von den extern zugeführten Binärdatensignalen aufweisen. Die vierte Steuereinheit steuert die z. B. einen MOS-Transistor umfassende vierte Schalteinheit derart, dass die vierte Schalteinheit in Abhängigkeit von den extern zugeführten Datensignalen in der gleichen Weise wie die erste Schalteinheit betrieben wird.
  • Erfindungsgemäß wird weiterhin eine in Synchronisation mit Taktsignalen betriebene Zwischenspeicherschaltung angegeben, mit (a) einer einen ersten Inverter und einen zweiten Inverter aufweisenden Speichereinheit, bei der der Ausgang des ersten Inverters mit dem Eingang des zweiten Inverters und der Ausgang des zweiten Inverters mit dem Eingang des ersten Inverters verbunden sind, (b) einer z. B. einen MOS-Transistor umfassenden ersten Schalteinheit, die den Eingang des zweiten Inverters mit einer Spannungsversorgungsquelle koppelt, (c) einer z. B. einen MOS-Transistor umfassenden zweiten Schalteinheit, die zwischen Masse und den Eingang des ersten Inverters der Speichereinheit geschaltet ist, (d) einer ersten Steuereinheit zur Steuerung der ersten Schalteinheit in Abhängigkeit von extern zugeführten Binärdatensignalen, (e) einer Verzögerungseinheit zur Übertragung des Signalpegels am Eingang des zweiten Inverters der Speichereinheit mit einer Verzögerung, und (f) einer zweiten Steuereinheit zur Steuerung der zweiten Schalteinheit in Abhängigkeit von den extern zugeführten Datensignalen, den ebenfalls extern zugeführten Taktsignalen und den über die Verzögerungseinheit übertragenen Signalpegeln.
  • Hierbei sperrt die zweite Steuereinheit die zweite Schalteinheit, wenn die erste Schalteinheit durchgeschaltet ist. Die Speichereinheit hält den Pegel des eingeschriebenen Datensignals aufrecht, wenn sowohl die erste als auch die zweite Schalteinheit gesperrt bzw. abgeschaltet sind. Die zweite Steuereinheit umfasst ein UND-Glied mit drei Eingängen und schaltet die zweite Schalteinheit durch, wenn an jedem Eingang des UND-Glieds ein Signal mit dem hohen Pegel "H" ansteht, d. h., wenn das extern zugeführte Datensignal, das extern zugeführte Taktsignal sowie das über die Verzögerungseinheit übertragene Signal sämtlich den Pegel "H" aufweisen.
  • Der Eingang der Verzögerungsschaltung der vorstehend beschriebenen Zwischenspeicherschaltung kann hierbei mit dem Ausgang des zweiten Inverters der Speichereinheit über zumindest einen Inverter verbunden sein.
  • Erfindungsgemäß wird ferner eine in Synchronisation mit Taktsignalen betriebene Zwischenspeicherschaltung angegeben, mit (a) einer Speichereinheit mit einem Inverter, einer z. B. eine Vielzahl von in Reihe geschalteten MOS-Transistoren umfassenden ersten Schalteinheit, die zwischen den Eingang des Inverters und eine Spannungsversorgungsquelle geschaltet ist, und einer z. B. eine Vielzahl von in Reihe geschalteten MOS-Transistoren umfassenden zweiten Schalteinheit, die zwischen den Ausgang des Inverters und Masse geschaltet ist, (b) einer z. B. einen MOS-Transistor umfassenden dritten Schalteinheit, die zwischen den Eingang des Inverters und die Spannungsversorgungsquelle geschaltet ist, (c) einer z. B. einen MOS-Transistor umfassenden vierten Schalteinheit, die zwischen den Eingang des Inverters und Masse geschaltet ist, (d) einer ersten Steuereinheit zur Steuerung der dritten Schalteinheit in Abhängigkeit von extern zugeführten Binärdatensignalen, (e) einer Verzögerungseinheit zur Übertragung des Signalpegels am Eingang des Inverters der Speichereinheit mit einer Verzögerung, und (f) einer zweiten Steuereinheit zur Steuerung der vierten Schalteinheit in Abhängigkeit von den extern zugeführten Datensignalen, den extern zugeführten Taktsignalen und den über die Verzögerungseinheit übertragenen Signalpegeln. Die erste Schalteinheit wird hierbei in Abhängigkeit von dem Signalpegel am Ausgang des Inverters und dem von der zweiten Steuereinheit abgegebenen Steuersignalpegel des Ausgangssignals betrieben, während die zweite Schalteinheit in Abhängigkeit von dem Signalpegel am Ausgang des Inverters und dem von der ersten Steuereinheit abgegebenen Steuersignalpegel des Ausgangssignals betrieben wird.
  • Die erste Schalteinheit ist somit gesperrt, wenn die vierte Schalteinheit durchgeschaltet ist, während die zweite Schalteinheit gesperrt ist, wenn die dritte Schalteinheit durchgeschaltet ist, sodass die zweite Schalteinheit in komplementärer Weise zur ersten Schalteinheit betrieben wird. Die erste Steuereinheit sperrt die dritte Schalteinheit, wenn die vierte Schalteinheit durchgeschaltet ist, während die zweite Steuereinheit die vierte Schalteinheit sperrt, wenn die dritte Schalteinheit durchgeschaltet ist. Die Speichereinheit hält den Pegel des eingeschriebenen Datensignals aufrecht, wenn sowohl die dritte als auch die vierte Schalteinheit gesperrt bzw. abgeschaltet sind. Die zweite Steuereinheit umfasst ein UND-Glied mit drei Eingängen und schaltet die vierte Schalteinheit durch, wenn an jedem Eingang des UND-Glieds ein Eingangssignal mit dem Pegel "H" ansteht, d. h., wenn das extern zugeführte Datensignal, das extern zugeführte Taktsignal sowie das über die Verzögerungseinheit übertragene Signal sämtlich den Pegel "H" aufweisen. Alternativ kann der Eingang der Verzögerungsschaltung mit dem Ausgang des Inverters der Speichereinheit über zumindest einen Inverter verbunden sein.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Weitere Aufgaben und Zielsetzungen der Erfindung ergeben sich aus der nachstehenden Beschreibung von bevorzugten Ausführungsbeispielen, die unter Bezugnahme auf die zugehörigen Zeichnungen erfolgt, in denen gleiche Bauteile und Bauelemente mit gleichen Bezugszahlen bezeichnet sind. Es zeigen:
  • 1 ein Schaltbild einer Zwischenspeicherschaltung gemäß einem ersten Ausführungsbeispiel der Erfindung,
  • 2 zeitabhängige Signalverläufe bei der Zwischenspeicherschaltung 1 gemäß 1,
  • 3 ein Schaltbild der bei der Zwischenspeicherschaltung 1 des ersten Ausführungsbeispiels verwendeten Inverter,
  • 4 ein Schaltbild einer Zwischenspeicherschaltung gemäß einem zweiten Ausführungsbeispiel der Erfindung,
  • 5 ein Schaltbild einer Zwischenspeicherschaltung gemäß einem dritten Ausführungsbeispiel der Erfindung,
  • 6 ein Schaltbild einer Zwischenspeicherschaltung gemäß einem vierten Ausführungsbeispiel der Erfindung,
  • 7 ein Schaltbild einer Zwischenspeicherschaltung gemäß einem fünften Ausführungsbeispiel der Erfindung,
  • 8 ein Schaltbild einer Zwischenspeicherschaltung gemäß einem sechsten Ausführungsbeispiel der Erfindung,
  • 9 ein Schaltbild einer Zwischenspeicherschaltung gemäß einem siebten Ausführungsbeispiel der Erfindung, und
  • 10 ein Schaltbild einer Zwischenspeicherschaltung des Standes der Technik.
  • DETAILLIERTE BESCHREIBUNG BEVORZUGTER AUSFÜHRUNGSBEISPIELE
  • Nachstehend werden Ausführungsbeispiele der Erfindung unter Bezugnahme auf die zugehörigen Zeichnungen näher beschrieben.
  • Ausführungsbeispiel 1
  • 1 zeigt ein Schaltbild einer Zwischenspeicherschaltung gemäß einem ersten Ausführungsbeispiel der Erfindung. Die Zwischenspeicherschaltung 1 gemäß 1 umfasst ein UND-Glied 2 mit zwei Eingängen, sechs Inverter 3, 4, 5, 6, 7 und 8, drei NMOS-Transistoren 9, 10 und 11 sowie eine Verzögerungsschaltung 12. Die Verzögerungsschaltung 12 wird z. B. von einer Anzahl von Invertern gebildet, die derart in Reihe geschaltet sind, dass das Eingangssignal nicht invertiert wird, oder besteht aus einem erweiterten Leiterbahnmuster zur Bildung einer größeren Kapazität.
  • Bei der Schaltungsanordnung gemäß 1 dienen die Inverter 4 und 3 als der erste und zweite Inverter dieses Ausführungsbeispiels. Eine Speicherschaltung 15 bildet die Speichereinheit dieses Ausführungsbeispiels. Ferner dient der NMOS-Transistor 11 als erste Schalteinheit dieses Ausführungsbeispiels, während der NMOS-Transistor 10 die zweite Schalteinheit dieses Ausführungsbeispiels, der NMOS-Transistor 9 die dritte Schalteinheit dieses Ausführungsbeispiels, der Inverter 6 die erste Steuereinheit dieses Ausführungsbeispiels, die Inverter 5 und 6 die zweite Steuereinheit dieses Ausführungsbeispiels, das UND-Glied 2 die dritte Steuereinheit dieses Ausführungsbeispiels und die Verzögerungsschaltung 12 die Verzögerungseinheit dieses Ausführungsbeispiels bilden.
  • Der Ausgang des Inverters 3 ist mit dem Eingang des Inverters 4 verbunden, während der Ausgang des Inverters 4 wiederum mit dem Eingang des Inverters 3 verbunden ist. Die Inverter 3 und 4 bilden die Speicherschaltung 15. Die Drain-Elektrode des NMOS-Transistors 9 und der Eingang der Verzögerungsschaltung 12 sind gemeinsam mit dem Verbindungspunkt des Eingangs des Inverters 3 und des Ausgangs des Inverters 4 verbunden. Die Drain-Elektrode des NMOS-Transistors 10 ist mit der Source-Elektrode des NMOS-Transistors 9 verbunden, wobei die Source-Elektrode des NMOS-Transistors 10 an Masse liegt. Der Ausgang der Verzögerungsschaltung 12 ist mit einem Eingang des UND-Glieds 2 verbunden. Der andere Eingang des UND-Glieds 2 ist mit dem Takteingang CLK verbunden, dem das externe Taktsignal zugeführt wird. Der Ausgang des UND-Glieds 2 ist mit der Gate-Elektrode des NMOS-Transistors 9 verbunden.
  • Die Drain-Elektrode des NMOS-Transistors 11 ist mit dem Verbindungspunkt des Ausgangs des Inverters 3 und des Eingangs des Inverters 4 verbunden, wobei die Source-Elektrode des NMOS-Transistors 11 an Masse liegt. Die Gate-Elektrode des NMOS-Transistors 11 ist mit dem Eingang des Inverters 5 und dem Ausgang des Inverters 6 verbunden. Der Ausgang des Inverters 5 ist mit der Gate-Elektrode des NMOS-Transistors 10 verbunden. Der Eingang des Inverters 6 ist mit dem Dateneingang IN der Zwischenspeicherschaltung 1 verbunden, dem die externen Datensignale zugeführt werden.
  • Weiterhin sind die Inverter 7 und 8 in Form einer Reihenschaltung hintereinander geschaltet. Hierbei ist der Eingang des Inverters 7 mit dem Verbindungspunkt des Ausgangs des Inverters 3 und des Eingangs des Inverters 4 verbunden. Der Ausgang des Inverters 8 ist mit dem Datenausgang OUT der Zwischenspeicherschaltung 1 verbunden. Nachstehend wird der Verbindungspunkt des Eingangs des Inverters 3 und des Ausgangs des Inverters 4 als Punkt A bezeichnet, während der Verbindungspunkt des Ausgangs des Inverters 3 und des Eingangs des Inverters 4 als Punkt B und der Ausgang der Verzögerungsschaltung 12 als Punkt D bezeichnet sind.
  • 2 zeigt zeitabhängige Signalverläufe bei der Zwischenspeicherschaltung 1 gemäß 1. Nachstehend wird die Wirkungsweise der Zwischenspeicherschaltung 1 unter Bezugnahme auf die 1 und 2 im einzelnen beschrieben. Zunächst wird näher auf den Vorgang eingegangen, bei dem eine Rückstellung der Speicherdaten der Speicherschaltung 15 bei der Anstiegsflanke des Taktsignals erfolgt. Als Ausgangs- oder Anfangszustand wird der Eingangssignalpegel am Dateneingang IN von einer (nicht dargestellten) Vorspann- oder Initialisierungsschaltung auf "H" gesetzt. Demzufolge werden die Ausgangssignale der Inverter 6 und 5 auf "L" bzw. "H" gesetzt. Damit ist der NMOS-Transistor 11 gesperrt, während der NMOS-Transistor 10 leitet bzw. durchgeschaltet ist.
  • Wenn das am Takteingang CLK anstehende Taktsignal den Pegel "L" aufweist, besitzt das Ausgangssignal des UND-Glieds 2 unabhängig von den Signalpegeln am Punkt D oder am Punkt A immer den Wert "L". Auf diese Weise ist der NMOS-Transistor 9 gesperrt, sodass die Speicherschaltung 15 keine Masseverbindung aufweist und somit die Anfangsdaten aufrecht erhält. Demzufolge steht am Datenausgang OUT der gleiche Signalpegel wie bei den in der Speicherschaltung abgespeicherten Anfangsdaten an.
  • Es sei nun angenommen, dass der Taktsignalpegel von "L" auf "H" übergeht. Wenn hierbei der Signalpegel am Punkt A den Wert "L" aufweist, verbleibt der Ausgangssignalpegel des UND-Glieds 2 auf dem Wert "L", während der Signalpegel am Punkt B auf dem Wert "H" verbleibt. Demzufolge verbleibt der Signalpegel am Datenausgang OUT auf dem Wert "H". Wenn dagegen der Signalpegel am Punkt A den Wert "H" aufweist, geht der Ausgangssignalpegel des UND-Glieds 2 von "L" auf "H" über. Hierdurch wird der NMOS-Transistor 9 durchgeschaltet. Da der NMOS-Transistor 10 bereits durchgeschaltet ist, wird der Punkt A über die NMOS-Transistoren 9 und 10 an Masse gelegt, sodass der Signalpegel am Punkt A den Wert "L" annimmt, wodurch der Signalpegel am Punkt B auf den Wert "H" übergeht.
  • Die Änderung des Signalpegels am Punkt A bewirkt, dass der Signalpegel am Punkt D von "H" auf "L" übergeht, wodurch wiederum ein Übergang des Ausgangssignalpegel des UND-Glieds 2 von "H" auf "L" erfolgt. Hierdurch wird der NMOS-Transistor 9 gesperrt, sodass die Speicherschaltung 15 die Daten aufrecht erhält und das Datenausgangssignal am Datenausgang OUT auf "H" zurück gestellt wird. Hiermit ist der Rückstellvorgang abgeschlossen.
  • Nachstehend wird näher auf den Daten-Zwischenspeichervorgang eingegangen. Nach Beendigung des Rückstellvorgangs ändert sich der Pegel des dem Dateneingang IN zugeführten Eingangssignals in Abhängigkeit von den Daten der auszulesenden Speicherzelle. Wenn Daten mit dem Pegel "H" aus der Speicherzelle ausgelesen werden, erfolgt seitens der Zwischenspeicherschaltung 1 nichts, sodass die Daten mit dem Pegel "H" über den Datenausgang OUT abgegeben werden. Wenn dagegen aus der Speicherzelle Daten mit dem Wert "L" ausgelesen werden, geht der am Dateneingang IN anstehende Signalpegel von "H" auf "L" über. Hierdurch wird der NMOS-Transistor 10 gesperrt, während der NMOS-Transistor 11 durchgeschaltet wird. Auf diese Weise wird der Punkt B über den NMOS-Transistor 11 an Masse gelegt. Demzufolge gehen der Signalpegel am Punkt B auf den Wert "L" und der Signalpegel am Punkt A auf den Wert "H" über und nehmen stabile Werte an. Somit geht der Ausgangssignalpegel am Datenausgang OUT von "H" auf "L" über.
  • Auch wenn hierbei der NMOS-Transistor 9 leitend wird, wird der Punkt A der Speicherschaltung 15 nicht an Masse gelegt, da der NMOS-Transistor 10 sperrt, wenn der Signalpegel am Dateneingang IN von "H" auf "L" übergeht. Der Pegel des am Datenausgang OUT abgegebenen Signals bleibt somit unabhängig von den Pegeln des am Takteingang CLK anstehenden Taktsignals gleich. Wenn der Signalpegel des dem Dateneingang IN zugeführten Signals von "H" auf "L" übergeht, geht der Signalpegel am Punkt A von "L" auf "H" über, sodass der Signalpegel am Punkt B sowie der Ausgangssignalpegel am Datenausgang OUT von "H" auf "L" übergehen. Nach der Signaländerung werden diese Signalpegel zwischengespeichert.
  • Nachdem die in der Speicherschaltung 15 zwischengespeicherten Daten über den Datenausgang, OUT ausgegeben worden sind, schaltet die Vorspann- oder Initialisierungsschaltung den Eingangssignalpegel am Dateneingang IN auf "H" um. Die Zwischenspeicherschaltung 1 führt dann den Rückstellvorgang durch, sodass das Ausgangssignal zurückgestellt wird. Der zeitliche Ablauf ist in 2 durch "a" veranschaulicht. Hierbei muss eine ausreichend lange Verzögerung der Signalübertragung durch die Verzögerungsschaltung 12 erfolgen, sodass der Signalpegel "H" am Punkt A der Speicherschaltung 15 vollständig auf den Signalpegel "L" übergeht. Die Verzögerungszeit der Verzögerungsschaltung 12 muss derart vorgegeben werden, dass dieser Signalübergang gewährleistet ist. Die zur Beendigung der Betätigung bzw. Ansteuerung der Zwischenspeicherschaltung 1 erforderliche Zeitdauer kann somit allein mittels der Verzögerungszeit der Verzögerungsschaltung 12 erfolgen, ohne dass andere Steuerzeiten berücksichtigt werden müssen.
  • Wie vorstehend beschrieben, kann das Abfallen des am Takteingang CLK anstehenden Taktsignals vor oder nach der Pegeländerung des dem Dateneingang IN zugeführten Signals stattfinden. Die einzige zu berücksichtigende Bedingung besteht somit darin, dass die Dauer des Signalpegels "H" des Taktsignals länger als die zur Rückstellung der Speicherschaltung 15 erforderliche Zeitdauer ist. Der Zeitpunkt der Änderung des Taktsignalpegels sowie der Zeitpunkt der Änderung des am Dateneingang IN anstehenden Signalpegels sind somit unbeachtlich, was nicht nur den Aufbau der Schaltungsanordnung vereinfacht, sondern auch die Verwendung eines üblichen Taktsignals mit einem Tastverhältnis von 50% ermöglicht.
  • Ausführungsbeispiel 2
  • 3 zeigt ein Schaltbild der bei der Zwischenspeicherschaltung 1 des ersten Ausführungsbeispiels verwendeten Inverter. Der in 3 dargestellte Inverter umfasst einen PMOS-Transistor 20 sowie einen NMOS-Transistor 21. Der Source-Elektrode des PMOS-Transistors 20 wird die Versorgungsspannung Vcc zugeführt. Die Drain-Elektrode des PMOS-Transistors 20 ist mit der Drain-Elektrode des NMOS-Transistors 21 verbunden, wobei der Verbindungspunkt den Ausgang des Inverters darstellt. Die Source-Elektrode des NMOS-Transistors 21 liegt an Masse. Die Gate-Elektroden des PMOS-Transistors 20 und des NMOS-Transistors 21 sind miteinander verbunden und bilden den Eingang des Inverters.
  • Wenn z. B. der Signalpegel am Punkt A der Speicherschaltung 15 von "L" auf "H" übergeht, wird der PMOS-Transistor 20 des Inverters 4 leitend, während der NMOS-Transistor 21 sperrt, wodurch der Ausgangssignalpegel des Inverters 4 auf den Wert "H" übergeht. Damit dieser Signalübergang am Punkt A stabiler und schneller ausfällt, kann die Verwendung einer geringen Gate-Breite des PMOS-Transistors 20 zur Erzielung eines großen Einschaltwiderstands in Verbindung mit der Verwendung eines MOS-Transistors mit einer größeren Gate-Breite und damit eines geringen Einschaltwiderstands in Betracht gezogen werden. Eine Zwischenspeicherschaltung, bei der Inverter dieser Art Verwendung finden, wird nachstehend als Ausführungsbeispiel 2 beschrieben.
  • 4 zeigt ein Schaltbild einer Zwischenspeicherschaltung 25 gemäß diesem zweiten Ausführungsbeispiel der Erfindung. In den 1 und 4 bezeichnen gleiche Bezugszahlen identische Bauelemente oder Bauelemente mit gleichen bzw. ähnlichen Funktionen, sodass auf diese Bauelemente nicht erneut eingegangen wird, sondern lediglich die Unterschiede in Bezug auf die Schaltungsanordnung gemäß 1 nachstehend näher beschrieben werden.
  • Die Zwischenspeicherschaltung 25 gemäß 4 wird durch Hinzufügung eines PMOS-Transistors 26 zu der Zwischenspeicherschaltung 1 gemäß 1 erhalten. Gemäß 4 ist die Drain-Elektrode des PMOS-Transistors 26 mit dem Punkt A der Speicherschaltung 15 verbunden, während die Gate-Elektrode des PMOS-Transistors 26 mit dem Ausgang des Inverters 6 verbunden ist. Die Versorgungsspannung Vcc wird der Source-Elektrode des PMOS-Transistors 26 zugeführt. Der PMOS-Transistor 26 bildet die vierte Schalteinheit dieses Ausführungsbeispiels, während der Inverter 6 die vierte Steuereinheit dieses Ausführungsbeispiels bildet.
  • Wenn bei dieser Schaltungsanordnung der Signalpegel am Punkt A der Speicherschaltung 15 von "L" auf "H" umgeschaltet wird, d. h., wenn Daten in die Speicherschaltung 15 eingeschrieben werden, werden sowohl der PMOS-Transistor 26 als auch der PMOS-Transistor 20 des Inverters 4 leitend bzw. durchgeschaltet. Durch diese Schaltungsanordnung erfolgt daher ein stabilerer und schnellerer Übergang des Signalpegels am Punkt A von "L" auf "H" und damit des Signalpegels am Punkt B von "H" auf "L", wodurch sich die Durchführung des Einschreibvorgangs in die Speicherschaltung 15 verbessern lässt.
  • Ausführungsbeispiel 3
  • 5 zeigt ein Schaltbild einer Zwischenspeicherschaltung 30 gemäß einem dritten Ausführungsbeispiel der Erfindung. In den 1 und 5 bezeichnen gleiche Bezugszahlen identische Bauelemente oder Bauelemente mit gleichen bzw. ähnlichen Funktionen, sodass sich eine erneute Beschreibung dieser Bauelemente erübrigt und nachstehend nur auf die Unterschiede in Bezug auf die Schaltungsanordnung gemäß 1 näher eingegangen wird.
  • Die Zwischenspeicherschaltung 30 gemäß 5 ergibt sich, wenn das UND-Glied 2, der Inverter 5 und der NMOS-Transistor 10 der Zwischenspeicherschaltung 1 gemäß 1 entfallen und ein NAND-Glied 31 mit zwei Eingängen sowie ein NOR-Glied 32 mit zwei Eingängen hinzugefügt werden.
  • Gemäß 5 ist der Ausgang des Inverters 6 mit der Gate-Elektrode des NMOS-Transistors 11 sowie mit einem der beiden Eingänge des NOR-Glieds 32 verbunden. Der andere Eingang des NOR-Glieds 32 ist mit dem Ausgang des NAND-Glieds 31 verbunden. Einer der beiden Eingänge des NAND-Glieds 31 ist mit dem Ausgang der Verzögerungsschaltung 12 verbunden, während der andere Eingang des NAND-Glieds 31 mit dem Takteingang CLK verbunden ist. Der Ausgang des NOR-Glieds 32 ist mit der Gate-Elektrode des NMOS-Transistors 9 verbunden. Die Drain-Elektrode des NMOS-Transistors 9 ist mit dem Punkt A der Speicherschaltung 15 verbunden, während seine Source-Elektrode an Masse liegt.
  • Der Inverter 6 bildet die erste Steuereinheit dieses Ausführungsbeispiels. Der Inverter 6, das NAND-Glied 31 und das NOR-Glied 32 bilden die zweite Steuereinheit dieses Ausführungsbeispiels. Ferner bildet der NMOS-Transistor 11 die erste Schalteinheit dieses Ausführungsbeispiels, während der NMOS-Transistor 9 die zweite Schalteinheit dieses Ausführungsbeispiels und die Speicherschaltung 15 die Speichereinheit dieses Ausführungsbeispiels bilden.
  • Nachstehend wird näher auf die Wirkungsweise der Zwischenspeicherschaltung 30 eingegangen. Die Steuersignalverläufe der Zwischenspeicherschaltung 30 entsprechen den Steuersignalverläufen gemäß 2. Zunächst sei auf den Vorgang näher eingegangen, bei dem die Rückstellung der Speicherdaten der Speicherschaltung 15 bei der Anstiegsflanke des Taktsignals erfolgt. In einem Anfangszustand wird der Signalpegel am Dateneingang IN von einer (nicht dargestellten) Vorspann- oder Initialisierungsschaltung auf den Wert "H" gesetzt. Demzufolge steht am Ausgang des Inverters 6 der Rusgangssignalpegel "L" an, sodass der NMOS-Transistor 11 sperrt.
  • Wenn das am Takteingang CLK anstehende Taktsignal den Pegel "L" aufweist, nimmt das Ausgangssignal des NAND-Glieds 31 unabhängig von dem Signalpegel am Ausgang D der Verzögerungsschaltung 12 oder dem Pegel am Punkt A der Speicherschaltung 15 den Wert "H" an. Das Ausgangssignal des NOR-Glieds 32 nimmt somit den Pegel "L" an, sodass der NMOS-Transistor 9 sperrt. Die Speicherschaltung 15 besitzt somit keine Masseverbindung und hält daher die Anfangsdaten aufrecht. Am Datenausgang OUT steht somit der gleiche Signalpegel wie bei den in der Speicherschaltung abgespeicherten Anfangsdaten an.
  • Wenn beim sodann erfolgenden Übergang des Taktsignalpegels von "L" auf "H" der Signalpegel am Punkt A den Wert "L" aufweist, verbleibt der Ausgangssignalpegel des NAND-Glieds 31 auf dem Wert "H", wobei auch der Signalpegel am Punkt B auf dem Wert "H" verbleibt. Demzufolge verbleibt auch der Signalpegel am Datenausgang OUT auf dem Wert "H". Falls dagegen der Signalpegel am Punkt A den Wert "H" aufweist, geht der Ausgangssignalpegel des NAND-Glieds 31 von "H" auf "L" über, während der Ausgangssignalpegel des NOR-Glieds 32 von "L" auf "H" übergeht. Hierdurch wird der NMOS-Transistor 9 durchgeschaltet, sodass der Punkt A über den NMOS-Transistor 9 an Masse gelegt wird und der Signalpegel am Punkt A den Wert "L" annimmt, wodurch der Signalpegel am Punkt B auf "H" gesetzt wird.
  • Der Übergang des Signalpegels am Punkt A von "H" auf "L" bewirkt einen Übergang des Signalpegels am Punkt D von "H" auf "L", wodurch wiederum ein Übergang des Ausgangssignalpegels des NAND-Glieds 31 von "L" auf "H" erfolgt. Der Ausgangssignalpegel des NOR-Glieds 32 geht daher von "H" auf "L" über, sodass der NMOS-Transistor 9 sperrt. Die Speicherschaltung 15 kann auf diese Weise die Daten aufrecht erhalten, sodass der Ausgangssignalpegel am Datenausgang OUT nun auf "H" zurückgestellt ist. Auf diese Weise ist der Rückstellvorgang abgeschlossen.
  • Nachstehend wird der Daten-Zwischenspeichervorgang näher beschrieben. Nach Beendigung des vorstehend beschriebenen Rückstellvorgangs ändert sich der Pegel des dem Dateneingang IN zugeführten Signals in Abhängigkeit von den Daten der auszulesenden Speicherzelle. Wenn Daten mit dem Pegel "H" aus der Speicherzelle ausgelesen werden, erfolgt seitens der Zwischenspeicherschaltung 30 nichts, sodass die Daten mit dem Pegel "H" (dem Rückstellpegel) über den Datenausgang OUT abgegeben werden. Wenn dagegen Daten mit dem Pegel "L" aus der Speicherzelle ausgelesen werden, geht der Pegel des dem Dateneingang IN zugeführten Signals von "H" auf "L" über. Hierdurch wird der NMOS-Transistor 11 durchgeschaltet, sodass der Punkt B der Speicherschaltung 15 über den NMOS-Transistor 11 an Masse gelegt wird. Die Signalpegel an den Punkte B und A nehmen daher jeweils den stabilen Pegel "L" bzw. "H" an. Damit geht der Ausgangssignalpegel am Datenausgang OUT von "H" auf "L" über.
  • Hierbei bewirkt der Übergang des Signalpegels am Dateneingang IN von "H" auf "L", dass das Signal an einem der beiden Eingänge des NOR-Glieds 32 den Wert "H" annimmt, sodass der Ausgangssignalpegel des NOR-Glieds 32 auf den Wert "L" übergeht. Hierdurch wird der NMOS-Transistor 9 gesperrt und der Punkt A der Speicherschaltung 15 nicht an Masse gelegt. Der am Datenausgang OUT abgegebene Ausgangssignalpegel bleibt somit unabhängig von den am Takteingang CLK anstehenden Pegeln des Taktsignals gleich. Wenn der am Dateneingang IN anstehende Signalpegel von "H" auf "L" übergeht, geht der Signalpegel am Punkt A von "L" auf "H" über, sodass die Signalpegel am Punkt B sowie am Datenausgang OUT von "H" auf "L" übergehen. Nach diesem Übergang werden die Signalpegel zwischengespeichert.
  • Nach der Abgabe der in der Speicherschaltung 15 zwischengespeicherten Daten über den Datenausgang OUT schaltet die Vorspann- bzw. Initialisierungsschaltung den Pegel am Dateneingang IN auf "H" um. Die Zwischenspeicherschaltung 30 führt dann erneut den Rückstellvorgang durch, sodass das Ausgangssignal zurückgestellt wird. Der zeitliche Ablauf ist in 2 durch "a" veranschaulicht. Die zur vollständigen Durchführung des Rückstellvorgangs der Zwischenspeicherschaltung 30 erforderliche Zeitdauer kann somit allein mit Hilfe der Verzögerungszeit der Verzögerungsschaltung 12 eingestellt werden, sodass andere Steuerzeiten nicht berücksichtigt werden müssen.
  • Wie vorstehend beschrieben, ist mit der Zwischenspeicherschaltung 30 des dritten Ausführungsbeispiels der Erfindung die gleiche Wirkung wie im Falle des ersten Ausführungsbeispiels erzielbar. Außerdem erfolgt der Übergang des Signalpegels am Punkt A der Speicherschaltung 15 von "H" auf "L" unter Verwendung lediglich eines einzigen Transistors, nämlich des NMOS-Transistors 9. Die Übergänge des Signalpegels am Punkt A der Speicherschaltung 15 von "H" auf "L" und des Signalpegels am Punkt B von "L" auf "H" erfolgen somit schneller, was bedeutet, dass eine Verbesserung des Einschreibvorgangs bei der Speicherschaltung 15 erzielt worden ist.
  • Ausführungsbeispiel 4
  • Wenn bei der Zwischenspeicherschaltung 30 des dritten Ausführungsbeispiels wie im Falle des zweiten Ausführungsbeispiels der Signalpegel am Punkt A der Speicherschaltung 15 von "L" auf "H" übergeht, wird der PMOS-Transistor 20 des Inverters 4 leitend, während der NMOS-Transistor 21 sperrt, sodass der Ausgangssignalpegel des Inverters 4 auf den Wert "H" übergeht. Damit dieser Signalübergang am Punkt A beim dritten Ausführungsbeispiel stabiler und schneller erfolgt, kann die Verwendung des PMOS-Transistors 20 und des NMOS-Transistors 21 mit geringeren Gate-Breiten und damit größeren Einschaltwiderständen in Verbindung mit einem MOS- Transistor mit einer größeren Gate-Breite und damit einem geringen Einschaltwiderstand in Betracht gezogen werden. Eine Zwischenspeicherschaltung, bei der Inverter dieser Art Verwendung finden, wird nachstehend als viertes Ausführungsbeispiel näher beschrieben.
  • 6 zeigt ein Schaltbild einer Zwischenspeicherschaltung 35 dieses vierten Ausführungsbeispiels der Erfindung. Da in den 5 und 6 gleiche Bezugszahlen identische Bauelemente oder Bauelemente mit gleichen bzw. ähnlichen Funktionen bezeichnen, erübrigt sich eine erneute Beschreibung solcher Bauelemente, sodass nachstehend nur auf die Unterschiede auf die Schaltungsanordnung gemäß 5 näher eingegangen wird.
  • Die Zwischenspeicherschaltung 35 gemäß 6 entspricht der Zwischenspeicherschaltung 30 gemäß 5 mit der Ausnahme, dass die Zwischenspeicherschaltung 35 einen zusätzlichen PMOS-Transistor 36 und einen Inverter 37 aufweist.
  • Gemäß 6 ist die Drain-Elektrode des PMOS-Transistors 36 mit dem Punkt A der Speicherschaltung 15 verbunden, während die Gate-Elektrode des PMOS-Transistors 36 mit dem Ausgang des Inverters 37 und der Eingang des Inverters 37 mit dem Ausgang des Inverters 6 verbunden sind. Der Source-Elektrode des PMOS-Transistors 36 wird die Versorgungsspannung Vcc zugeführt. Der PMOS-Transistor 36 bildet die vierte Schalteinheit dieses Ausführungsbeispiels, während die Inverter 6 und 37 die vierte Steuereinheit dieses Ausführungsbeispiels bilden.
  • Wenn bei der Schaltungsanordnung gemäß 6 der Signalpegel am Punkt A der Speicherschaltung 15 von "L" auf "H" übergeht, d. h., wenn der Signalpegel am Dateneingang IN von "H" auf "L" übergeht, wodurch der NMOS-Transistor 11 leitend wird, werden sowohl der PMOS-Transistor 36 als auch der PMOS-Transistor 20 des Inverters 4 durchgeschaltet. Der Übergang des Signalpegels am Punkt A der Speicherschaltung 15 von "L" auf "H", d. h., der Übergang des Signalpegels am Punkt B von "H" auf "L" erfolgt damit schneller, sodass eine höhere Einschreibleistung bei der Speicherschaltung 15 erzielt wird.
  • Ausführungsbeispiel 5
  • Da die Zwischenspeicherschaltung des vierten Ausführungsbeispiels den PMOS-Transistor 36 umfasst, ist die Verwendung des NMOS-Transistors 11 nicht mehr zwangsläufig erforderlich. 7 zeigt ein Schaltbild einer Zwischenspeicherschaltung 40 eines fünften Ausführungsbeispiels, das diese Modifikation aufweist. Da in den 6 und 7 gleiche Bezugszahlen identische Bauelemente oder Bauelemente mit gleichen oder ähnlichen Funktionen bezeichnen, erübrigt sich eine erneute Beschreibung dieser Bauelemente, sodass nachstehend nur auf die Unterschiede in Bezug auf die Schaltungsanordnung gemäß 6 näher eingegangen wird.
  • Bei der Zwischenspeicherschaltung 40 ist der NMOS-Transistor 11 der Zwischenspeicherschaltung 35 gemäß 6 entfallen, wobei der Ausgang des Inverters 6 mit einem der Eingänge des NOR-Glieds 32 und mit dem Eingang des Inverters 37 verbunden ist.
  • Bei der Schaltungsanordnung gemäß 7 bildet der PMOS-Transistor 36 die erste Schalteinheit dieses Ausführungsbeispiels, während der NMOS-Transistor 9 die zweite Schalteinheit dieses Ausführungsbeispiels bildet. Außerdem bilden die Inverter 6 und 37 die erste Steuereinheit dieses Ausführungsbeispiels, während der Inverter 6, das NAND-Glied 31 und das NOR-Glied 32 die zweite Steuereinheit dieses Ausführungsbeispiels und die Speicherschaltung 15 die Speichereinheit dieses Ausführungsbeispiels bilden.
  • Nachstehend wird die Wirkungsweise der Zwischenspeicherschaltung 40 näher beschrieben. Die zeitlichen Signalverläufe bei der Zwischenspeicherschaltung 40 entsprechen den Signalverläufen gemäß 2. Da der Rückstellvorgang dem Rückstellvorgang bei der Zwischenspeicherschaltung 35 gemäß 6 mit der Ausnahme entspricht, dass die Zwischenspeicherschaltung 40 nicht den NMOS-Transistor 11 aufweist, wird auf den Rückstellvorgang bei der Zwischenspeicherschaltung 40 nicht erneut eingegangen.
  • Nachstehend wird daher der Daten-Zwischenspeichervorgang bei der Zwischenspeicherschaltung 40 näher beschrieben. Nach Beendigung des Rückstellvorgangs ändert sich der Signalpegel des dem Dateneingang IN zugeführten Signals in Abhängigkeit von den Daten der auszulesenden Speicherzelle. Wenn Daten mit dem Pegel "H" aus der Speicherzelle ausgelesen werden, erfolgt seitens der Speicherschaltung 40 nichts.
  • Wenn dagegen Daten mit dem Pegel "L" aus der Speicherzelle ausgelesen werden, wird der Pegel des dem Dateneingang IN zugeführten Signals von "H" auf "L" umgeschaltet. Hierdurch wird der PMOS-Transistor 36 durchgeschaltet, sodass die Versorgungsspannung Vcc dem Punkt A der Speicherschaltung 15 über den PMOS-Transistor 36 zugeführt wird. Die Signalpegel an den Punkten A und B nehmen daher jeweils den stabilen Wert "H" bzw. "L" an. Der Ausgangssignalpegel am Datenausgang OUT geht somit von "H" auf "L" über. Mit Ausnahme dieses Vorgangs arbeitet die Zwischenspeicherschaltung 40 in der gleichen Weise wie die Zwischenspeicherschaltung 35 gemäß 6, sodass sich eine weitergehende Beschreibung erübrigt.
  • Die Zwischenspeicherschaltung 40 des fünften Ausführungsbeispiels besitzt somit den gleichen Aufbau wie die Zwischenspeicherschaltung 35, mit der Ausnahme, dass die Zwischenspeicherschaltung 40 den NMOS-Transistor 11 nicht aufweist, wobei sie jedoch in der gleichen Weise wie die Zwischenspeicherschaltung 35 arbeitet bzw. betrieben wird. Mit Hilfe der Zwischenspeicherschaltung 40 ist somit die gleiche Wirkung wie mit der Zwischenspeicherschaltung 1 des ersten Ausführungsbeispiels erzielbar.
  • Ausführungsbeispiel 6
  • 8 zeigt ein Schaltbild einer Zwischenspeicherschaltung 45 gemäß einem sechsten Ausführungsbeispiel. Da in den 7 und 8 gleiche Bezugszahlen identische Bauelemente oder Bauelemente mit gleichen bzw. ähnlichen Funktionen bezeichnen, erübrigt sich eine erneute Beschreibung dieser Bauelemente, sodass nachstehend lediglich auf die Unterschiede zu der Schaltungsanordnung gemäß 7 näher eingegangen wird.
  • Bei der Zwischenspeicherschaltung 45 sind in Bezug auf die Zwischenspeicherschaltung 40 gemäß 7 der Inverter 4 entfallen und PMOS-Transistoren 46 und 47 sowie NMOS-Transistoren 48 und 49 hinzugefügt worden. Die Speicherschaltung 15 der Zwischenspeicherschaltung 40 wird nun als Speicherschaltung 50 bezeichnet.
  • Gemäß 8 umfasst die Speicherschaltung 50 den Inverter 3, die PMOS-Transistoren 46 und 47 und die NMOS- Transistoren 48 und 49. Die PMOS-Transistoren 46 und 47 und die NMOS-Transistoren 48 und 49 sind in Reihe geschaltet, wobei die Drain-Elektrode des PMOS-Transistors 46 mit der Source-Elektrode des PMOS-Transistors 47, die Drain-Elektrode des PMOS-Transistors 47 mit der Drain-Elektrode des NMOS-Transistors 48 und die Source-Elektrode des NMOS-Transistors 48 mit der Drain-Elektrode des NMOS-Transistors 49 verbunden sind. Der Source-Elektrode des PMOS-Transistors 46 wird die Versorgungsspannung Vcc zugeführt, während die Source-Elektrode des NMOS-Transistors 49 an Masse liegt. Der Verbindungspunkt der Drain-Elektrode des PMOS-Transistors 47 und der Drain-Elektrode des NMOS-Transistors 48 ist mit dem Eingang des Inverters 3 verbunden. Dieser Verbindungspunkt wird nachstehend als Punkt A der Speicherschaltung 50 bezeichnet.
  • Die Gate-Elektroden des PMOS-Transistors 46 und des NMOS-Transistors 49 sind gemeinsam mit dem Ausgang des Inverters 3 verbunden. Dieser Verbindungspunkt wird nachstehend als Punkt B der Speicherschaltung 50 bezeichnet. Die Gate-Elektrode des PMOS-Transistors 47 ist mit dem Ausgang des NOR-Glieds 32 verbunden, während die Gate-Elektrode des NMOS-Transistors 48 mit dem Ausgang des Inverters 37 verbunden ist. Die Drain-Elektrode des PMOS-Transistors 36, die Drain-Elektrode des NMOS-Transistors 9 und der Eingang der Verzögerungsschaltung 12 sind gemeinsam mit dem Punkt A der Speicherschaltung 50 verbunden. Der Eingang des Inverters 7 ist mit dem Punkt B der Speicherschaltung 50 verbunden.
  • Die PMOS-Transistoren 46 und 47 bilden hierbei die erste Schalteinheit dieses Ausführungsbeispiels, während die NMOS-Transistoren 48 und 49 die zweite Schalteinheit dieses Ausführungsbeispiels bilden. Der Inverter 3 bildet den Inverter der Speichereinheit dieses Ausführungsbeispiels, während die Speicherschaltung 50 die Speichereinheit dieses Ausführungsbeispiels bildet. Weiterhin bildet der PMOS-Transistor 36 die dritte Schalteinheit dieses Ausführungsbeispiels, während der NMOS-Transistor 9 die vierte Schalteinheit dieses Ausführungsbeispiels, die Inverter 6 und 37 die erste Steuereinheit dieses Ausführungsbeispiels und der Inverter 6, das NAND-Glied 31 und das NOR-Glied 32 die zweite Steuereinheit dieses Ausführungsbeispiels bilden.
  • Nachstehend wird die Wirkungsweise der Zwischenspeicherschaltung 45 gemäß 8 näher beschrieben. Die zeitlichen Signalverläufe entsprechen bei der Zwischenspeicherschaltung 45 den Signalverläufen gemäß 2.
  • Zunächst wird auf den Rückstellvorgang näher eingegangen, bei dem die Speicherdaten der Speicherschaltung 50 bei der Anstiegsflanke des Taktsignals zurückgestellt werden. Als Ausgangszustand wird der Signalpegel am Dateneingang IN von einer (nicht dargestellten) Vorspann- bzw. Initialisierungsschaltung auf den Wert "H" gesetzt. Der Pegel am Ausgang des Inverters 37 nimmt somit den Wert "H" an, wodurch der PMOS-Transistor 36 gesperrt und der NMOS-Transistor 48 durchgeschaltet werden.
  • Wenn der Signalpegel am Punkt A der Speicherschaltung 50 den Wert "L" aufweist, steht am Punkt B der Signalpegel "H" an, wodurch der PMOS-Transistor 46 gesperrt und der NMOS-Transistor 49 durchgeschaltet werden. Da der Pegel am Ausgang D der Verzögerungsschaltung 12 dem Pegel am Punkt A entspricht, weist der Pegel eines der Eingangssignale des NAND-Glieds 31 den Wert "L" auf, sodass sein Ausgangssignal unabhängig vom Pegel des Taktsignals den Wert "H" annimmt. Der Ausgangssignalpegel des NOR-Glieds 32 besitzt somit den Wert "L", wodurch der NMOS-Transistor 9 gesperrt und der PMOS-Transistor 47 durchgeschaltet werden. Der NMOS-Transistor 9 und die PMOS-Transistoren 36 und 46 sind somit gesperrt, während der PMOS-Transistor 47 und die NMOS-Transistoren 48 und 49 durchgeschaltet sind. Der Punkt A verbleibt daher auf dem Signalpegel "L", sodass die Speicherschaltung 50 die Anfangsdaten aufrecht erhalten kann.
  • Wenn sodann als Ausgangszustand der Signalpegel am Dateneingang IN auf "H" übergeht und der Signalpegel am Punkt A der Speicherschaltung 50 den Wert "H" annimmt, geht der Signalpegel am Punkt B auf "L" über, wodurch der PMOS-Transistor 46 durchgeschaltet und der NMOS-Transistor 49 gesperrt werden. Der Signalpegel am Ausgang D der Verzögerungsschaltung 12 entspricht dem Signalpegel am Punkt A der Speicherschaltung 50. Demzufolge liegt an einem der Eingänge des NAND-Glieds 31 der Signalpegel "H" an. Dem anderen Eingang des NAND-Glieds 31 wird das Taktsignal zugeführt. Wenn der Pegel des Taktsignals den Wert "L" aufweist, nimmt der Ausgangssignalpegel des NOR-Glieds 32 den Wert "L" an, sodass der NMOS-Transistor 9 gesperrt wird, während der PMOS-Transistor 47 durchgeschaltet wird. Die NMOS-Transistoren 9 und 49 sowie der PMOS-Transistor 36 sind somit gesperrt, während die PMOS-Transistoren 46 und 47 durchgeschaltet sind. Somit tritt keine Änderung des Signalpegels am Punkt A ein.
  • Wenn sodann der Taktsignalpegel von "L" auf "H" übergeht, nimmt der Ausgangssignalpegel des NAND-Glieds 31 den Wert "L" an, während der Ausgangssignalpegel des NOR-Glieds 32 den Wert "H" annimmt, wodurch der NMOS-Transistor 9 durchgeschaltet und der PMOS-Transistor 47 gesperrt werden. Somit sind die NMOS-Transistoren 9 und 48 sowie der PM0S-Transistor 46 durchgeschaltet, während die PMOS- Transistoren 36 und 47 und der NMOS-Transistor 49 gesperrt sind. Der Punkt A der Speicherschaltung 50 wird somit über den NMOS-Transistor 9 an Masse gelegt, sodass sein Signalpegel von "H" auf "L" übergeht. Demzufolge geht der Signalpegel am Punkt B auf "H" über, wodurch der PMOS-Transistor 46 gesperrt und der NMOS-Transistor 49 durchgeschaltet werden und das System auf diese Weise stabilisiert ist.
  • Der Übergang des Signalpegels am Punkt A von "H" auf "L" bewirkt, dass der Signalpegel am Punkt D von "H" auf "L" übergeht. Demzufolge geht der Ausgangssignalpegel des NAND-Glieds 31 auf "H" über und verbleibt unabhängig vom Taktsignalpegel auf diesem Wert. Der Ausgangssignalpegel des NOR-Glieds 32 geht daher von "H" auf "L" über, sodass der NMOS-Transistor 9 gesperrt und der PMOS-Transistor 47 durchgeschaltet werden. Der NMOS-Transistor 9 und die PMOS-Transistoren 36 und 46 sind somit gesperrt, während der PM0S-Transistor 47 und die NMOS-Transistoren 48 und 49 durchgeschaltet sind, wodurch die Speicherschaltung 50 in einen stabilen Zustand versetzt wird und die Daten aufrecht erhalten kann. Der Ausgangssignalpegel am Datenausgang OUT ist damit auf "H" zurückgestellt, womit der Rückstellvorgang abgeschlossen ist.
  • Nachstehend wird der Daten-Zwischenspeichervorgang näher beschrieben. Nach der Beendigung des vorstehend beschriebenen Rückstellvorgangs ändert sich der Pegel des dem Dateneingang IN zugeführten Signals in Abhängigkeit von den Daten der auszulesenden Speicherzelle. Wenn Daten mit dem Wert "H" aus der Speicherzelle ausgelesen werden, erfolgt seitens der Zwischenspeicherschaltung 30 nichts, sodass die Daten mit dem Wert "H" (dem Rückstellpegel) am Datenausgang OUT abgegeben werden.
  • Wenn dagegen nach der Beendigung des vorstehend beschriebenen Rückstellvorgangs Daten mit dem Wert "L" aus der Speicherzelle ausgelesen werden, geht der am Dateneingang IN anstehende Signalpegel von "H" auf "L" über. Hierdurch wird der PMOS-Transistor 36 durchgeschaltet, während der NMOS-Transistor 48 sperrt. Gleichzeitig geht der Signalpegel an einem der beiden Eingänge des NOR-Glieds 32 auf den Wert "H" über, was zur Folge hat, dass sein Ausgangssignalpegel unabhängig vom Signalpegel am anderen Eingang, d. h., unabhängig vom Signalpegel am Ausgang D der Verzögerungsschaltung 12 und dem Taktsignalpegel, den Wert "L" annimmt. Demzufolge bleibt der NMOS-Transistor 9 gesperrt, während der PMOS-Transistor 47 leitet. Somit sind die NMOS-Transistoren 9 und 48 sowie der PMOS-Transistor 46 gesperrt, während die PMOS-Transistoren 46 und 47 und der NMOS-Transistor 49 durchgeschaltet sind. Die Signalpegel an den Punkten A und B der Speicherschaltung 50 nehmen daher jeweils den Wert "H" bzw. "L" an, sodass der Signalpegel am Datenausgang OUT von "H" auf "L" übergeht.
  • Der Übergang des Signalpegels am Dateneingang IN von "H" auf "L" bewirkt hierbei, dass das Signal an einem der beiden Eingänge des NOR-Glieds 32 den Wert "H" annimmt, sodass der Ausgangssignalpegel des NOR-Glieds 32 auf "L" übergeht. Damit wird der NMOS-Transistor 9 gesperrt, sodass der Punkt A der Speicherschaltung 50 nicht an Masse liegt. Der Pegel des Ausgangssignals am Datenausgang OUT bleibt somit unabhängig von den Pegeln der dem Takteingang CLK zugeführten Taktsignale gleich. Wenn der am Dateneingang IN anstehende Signalpegel von "H" auf "L" übergeht, geht der Signalpegel am Punkt A von "L" auf "H" über, während der Signalpegel am Punkt B sowie der Ausgangssignalpegel am Datenausgang OUT von "H" auf "L" übergehen. Nach dieser Signaländerung werden diese Signalpegel zwischengespeichert.
  • Nach der Ausgabe der in der Speicherschaltung 50 zwischengespeicherten Daten über den Datenausgang OUT schaltet die Vorspann- oder Initialisierungsschaltung den Signalpegel am Dateneingang IN auf den Wert "H" um. Die Zwischenspeicherschaltung 45 führt sodann den Rückstellvorgang erneut durch, sodass das Ausgangssignal zurückgestellt wird. Der zeitliche Ablauf ist in 2 durch "a" veranschaulicht. Die zur vollständigen Durchführung des Rückstellvorgangs der Zwischenspeicherschaltung 45 erforderliche Zeitdauer kann somit allein mit Hilfe der Verzögerungszeit der Verzögerungsschaltung 12 eingestellt werden, ohne dass andere Steuerzeiten berücksichtigt werden müssen.
  • Wie vorstehend beschrieben, ist mit Hilfe der Zwischenspeicherschaltung 45 des sechsten Ausführungsbeispiels der Erfindung die gleiche Wirkung wie mit dem ersten Ausführungsbeispiel erzielbar. Allerdings werden in diesem Falle der NMOS-Transistor 9 und der PMOS-Transistor 47 nicht gleichzeitig durchgeschaltet, noch werden der PMOS-Transistor 36 und der NMOS-Transistor 48 gleichzeitig durchgeschaltet. Außerdem sind auch der NMOS-Transistor 9 und der PMOS-Transistor 36 nicht gleichzeitig durchgeschaltet. Im leitenden bzw. durchgeschalteten Zustand des PMOS-Transistors 36 ist somit gewährleistet, dass die Verbindung des Punktes A mit Masse unterbrochen ist, während im durchgeschalteten Zustand des NMOS-Transistors 9 gewährleistet ist, dass die Verbindung des Punktes A mit der Versorgungsspannung Vcc abgeschaltet ist. Der Signalpegel am Punkt A sowie der Signalpegel am Punkt B werden somit sicherer und schneller von "H" auf "L" bzw. von "L" auf "H" umgeschaltet.
  • Ausführungsbeispiel 7
  • Bei der Zwischenspeicherschaltung gemäß den Ausführungsbeispielen 1 bis 6 ist der Eingang der Verzögerungsschaltung 12 jeweils mit dem Eingang des Inverters 3 oder dem Punkt A der Speicherschaltung verbunden. Der Eingang der Verzögerungsschaltung 12 kann jedoch auch mit dem Verbindungspunkt des Ausgangs des Inverters 7 und des Eingangs des Inverters 8 verbunden werden. Ein siebtes Ausführungsbeispiel der Erfindung bezieht sich auf eine Zwischenspeicherschaltung mit diesem Aufbau.
  • 9 zeigt ein Schaltbild einer Zwischenspeicherschaltung 60 gemäß diesem siebten Ausführungsbeispiel der Erfindung. Da in den 9 und 1 gleiche Bezugszahlen identische Bauelemente oder Bauelemente mit gleichen bzw. ähnlichen Funktionen bezeichnen, erübrigt sich eine erneute Beschreibung dieser Bauelemente, sodass nachstehend nur auf die unterschiedlichen Merkmale in Bezug auf die Schaltungsanordnung gemäß 1 näher eingegangen wird.
  • Der Unterschied zwischen den Schaltungsanordnungen gemäß 9 und gemäß 1 besteht darin, dass der Eingang der Verzögerungsschaltung 12 nunmehr mit dem Verbindungspunkt des Ausgangs des Inverters 7 und des Eingangs des Inverters 8 anstatt mit dem Verbindungspunkt des Eingangs des Inverters 3 und des Ausgangs des Inverters 4 verbunden ist. Obwohl dieses Ausführungsbeispiel vorstehend unter Bezugnahme auf das erste Ausführungsbeispiel gemäß 1 beschrieben worden ist, bezieht sich dieses Ausführungsbeispiel selbstverständlich auch auf die Ausführungsbeispiele 2 bis 6 mit entsprechender Modifikation in Form einer Änderung der Verbindungspunkte des Eingangs der Verzögerungsschaltung in der vorstehend beschriebenen Weise.
  • Die Wirkungsweise der Zwischenspeicherschaltung 60 unterscheidet sich von derjenigen der Zwischenspeicherschaltung 1 dadurch, dass die Verzögerungsschaltung 12 der Zwischenspeicherschaltung 1 mit der Änderung des Signalpegels am Punkt A direkt beaufschlagt wird, während der Verzögerungsschaltung 12 der Zwischenspeicherschaltung 60 diese Signaländerung über die Inverter 3 und 7 zugeführt wird.
  • Die Verzögerungszeit der Zwischenspeicherschaltung 1 wird somit nur von der Verzögerungsschaltung 12 bestimmt, während die Verzögerungszeit der Zwischenspeicherschaltung 60 sowohl von den Invertern 3 und 7 als auch von der Verzögerungsschaltung 12 bestimmt wird, wodurch sich ein zuverlässigerer Verzögerungsvorgang erzielen lässt. Außerdem wird hierdurch eine Verkürzung der Verzögerungszeit der Verzögerungsschaltung ermöglicht, wodurch sich die Anzahl der bei der Verzögerungsschaltung verwendeten Inverter verringern und/oder sein Leiterbahnmuster verkürzen lässt, sodass der von den Leiterbahnen in Anspruch genommene Bereich einer Leiterplatte verkleinert werden kann. Auf diese Weise können die Herstellungskosten der Verzögerungsschaltung 12 verringert werden.
  • Wie vorstehend beschrieben, umfasst die erfindungsgemäße Zwischenspeicherschaltung eine einen ersten Inverter und einen zweiten Inverter aufweisende Speichereinheit, bei der der Ausgang des ersten Inverters mit dem Eingang des zweiten Inverters und der Ausgang des zweiten Inverters mit dem Eingang des ersten Inverters verbunden sind. Der Eingang des ersten Inverters liegt über eine erste Schalteinheit an Masse, die z. B. einen NMOS-Transistor umfasst. Der Eingang des zweiten Inverters liegt über eine zweite Schalteinheit und eine dritte Schalteinheit ebenfalls an Masse, die in Reihe geschaltet sind und jeweils z. B. einen MOS-Transistor umfassen. Hierbei werden die erste Schalteinheit und die zweite Schalteinheit in Abhängigkeit von den extern zugeführten Binärdatensignalen in komplementärer Weise betrieben. Die dritte Schalteinheit wird in Abhängigkeit von sowohl den extern zugeführten Taktsignalen als auch den über die Verzögerungseinheit übertragenen Signalpegeln betrieben.
  • Im einzelnen wird hierbei die zweite Schalteinheit derart gesteuert, dass sie in Bezug auf die erste Schalteinheit in Abhängigkeit von den extern zugeführten Binärdatensignalen in komplementärer Weise betrieben wird. Die Speichereinheit hält den Pegel des eingeschriebenen Datensignals aufrecht, wenn sowohl die erste als auch die dritte Schalteinheit sperren bzw. abgeschaltet sind. Die dritte Steuereinheit wird von einem UND-Glied mit zwei Eingängen gesteuert und schaltet die dritte Schalteinheit durch, wenn die Signalpegel an den beiden Eingängen des UND-Glieds beide den Wert "H" aufweisen, d. h., wenn sowohl das extern zugeführte Taktsignal als auch das über die Verzögerungsschaltung übertragene Signal den Pegel "H" aufweisen.
  • Das externe Taktsignal kann somit seinen Pegel vor oder nach der Pegeländerung des externen Binärdatensignals verändern. Die zeitliche Steuerung bzw. der Zeitpunkt der Änderung des Taktsignalpegels in Bezug auf die zeitliche Steuerung bzw. den Zeitpunkt der Änderung des Datensignalpegels ist somit unbeachtlich. Dies führt nicht nur zu einem einfachen Schaltungsaufbau, sondern ermöglicht auch die Verwendung üblicher Taktsignale mit einem Tastverhältnis von 50%.
  • Eine weitere erfindungsgemäße Zwischenspeicherschaltung kann eine einen ersten Inverter und einen zweiten Inverter aufweisende Speichereinheit umfassen, bei der der Ausgang des ersten Inverters mit dem Eingang des zweiten Inverters und der Ausgang des zweiten Inverters mit dem Eingang des ersten Inverters verbunden sind. Hierbei liegt der Eingang des ersten Inverters über eine z. B. einen NMOS-Transistor umfassende erste Schalteinheit an Masse, während der Eingang des zweiten Inverters über eine z. B. einen NMOS-Transistor umfassende zweite Schalteinheit ebenfalls an Masse liegt. Die erste Schalteinheit wird in Abhängigkeit von den extern zugeführten Binärdatensignalen betrieben, während die zweite Schalteinheit in Abhängigkeit von den Datensignalen, den extern zugeführten Taktsignalen und den über die Verzögerungseinheit übertragenen Signalpegeln betrieben wird.
  • Im einzelnen ist hierbei die zweite Schalteinheit gesperrt bzw. abgeschaltet, wenn die erste Schalteinheit durchgeschaltet ist. Die Speichereinheit hält den Signalpegel des eingeschriebenen Datensignals aufrecht, wenn sowohl die erste als auch die zweite Schalteinheit gesperrt bzw. abgeschaltet sind. Die zweite Schalteinheit wird hierbei von einem UND-Glied mit drei Eingängen gesteuert, das die zweite Schalteinheit durchschaltet, wenn an jedem Eingang des UND-Glieds der Signalpegel "H" ansteht, d. h., wenn das extern zugeführte Datensignal, das ebenfalls extern zugeführte Taktsignal und der über die Verzögerungseinheit übertragene Signalpegel sämtlich den Wert "H" aufweisen.
  • Die zeitliche Steuerung bzw. der Zeitpunkt der Änderung des Taktsignalpegels in Bezug auf die zeitliche Steuerung bzw. den Zeitpunkt der Änderung des Datensignalpegels ist somit unbeachtlich, was einen einfachen Schaltungsaufbau ermöglicht. Bei dieser Konfiguration wird der Signalpegel am Eingang des zweiten Inverters von "H" auf "L" nur durch die zweite Schalteinheit und nicht durch zwei in Reihe geschaltete Schalteinheiten umgeschaltet. Die Übergänge des Signalpegels am Eingang des zweiten Inverters von "H" auf "L" und des Signalpegels am Eingang des ersten Inverters von "L" auf "H" erfolgen somit schneller, was bedeutet, dass sich eine höhere Einschreibleistung bei der Speichereinheit erzielen lässt.
  • Die vorstehend beschriebene Zwischenspeicherschaltung kann eine z. B. einen NMOS-Transistor umfassende vierte Schalteinheit aufweisen, durch die der Eingang des zweiten Inverters mit einer Spannungsversorgungsquelle verbunden wird. Die vierte Schalteinheit wird von dem extern zugeführten Datensignal gesteuert. Hierbei arbeitet die vierte Schalteinheit in der gleichen Weise wie die erste Schalteinheit und wird durchgeschaltet, wenn der Signalpegel am Eingang des ersten Inverters von "L" auf "H" übergeht.
  • Der Übergang des Signalpegels am Eingang des ersten Inverters der Speichereinheit von "L" auf "H" und damit der Übergang des Signalpegels am Eingang des zweiten Inverters von "H" auf "L" erfolgen somit schneller, wodurch eine Verbesserung der Einschreibleistung bei der Speichereinheit erzielt wird.
  • Darüber hinaus kann eine weitere erfindungsgemäße Zwischenspeicherschaltung eine einen ersten Inverter und einen zweiten Inverter aufweisende Speichereinheit umfassen, bei der der Ausgang des ersten Inverters mit dem Eingang des zweiten Inverters und der Ausgang des zweiten Inverters mit dem Eingang des ersten Inverters verbunden sind. Der Eingang des ersten Inverters ist über eine z. B. einen NMOS-Transistor umfassende erste Schalteinheit mit einer Spannungsversorgungsquelle verbunden und liegt über eine z. B. einen NMOS-Transistor umfassende zweite Schalteinheit an Masse. Die erste Schalteinheit wird in Abhängigkeit von extern zugeführten Binärdatensignalen betrieben, während die zweite Schalteinheit in Abhängigkeit von den Datensignalen, den extern zugeführten Taktsignalen sowie den über die Verzögerungseinheit übertragenen Signalpegeln betrieben wird.
  • Im einzelnen ist hierbei die zweite Schalteinheit gesperrt bzw. abgeschaltet, wenn die erste Schalteinheit durchgeschaltet ist. Die Speichereinheit hält den Signalpegel des eingeschriebenen Datensignals aufrecht, wenn sowohl die erste als auch die zweite Schalteinheit sperren bzw. abgeschaltet sind. Die zweite Schalteinheit wird von einem UND-Glied mit drei Eingängen gesteuert, das die zweite Schalteinheit durchschaltet, wenn an jedem Eingang des UND-Glieds der Signalpegel "H" anliegt, d. h., wenn das extern zugeführte Datensignal, das extern zugeführte Taktsignal und der über die Verzögerungseinheit übertragene Signalpegel sämtlich den Wert "H" aufweisen.
  • Das externe Taktsignal kann daher seinen Pegel vor oder nach einem Pegelübergang des externen Binärdatensignals verändern. Die zeitliche Steuerung bzw. der Zeitpunkt der Änderung des Taktsignalpegels in Bezug auf die zeitliche Steuerung bzw. den Zeitpunkt der Änderung des Datensignalpegels ist daher unbeachtlich. Hierdurch wird nicht nur der Schaltungsaufbau vereinfacht, sondern auch die Verwendung üblicher Taktsignale mit einem Tastverhältnis von 50% ermöglicht.
  • Bei jeder der vorstehend beschriebenen Zwischenspeicherschaltungen kann der Eingang der Verzögerungsschaltung mit dem Ausgang des zweiten Inverter der Speichereinheit über zumindest einen Inverter verbunden sein. Die Verzögerungszeit der Zwischenspeicherschaltung wird somit von der Summe der Verzögerungszeiten der Verzögerungseinheit, der Verzögerungszeit des zweiten Inverters der Speichereinheit und der Verzögerungszeit des zwischen den Ausgang des zweiten Inverters und den Eingang der Verzögerungseinheit geschalteten Inverters gebildet. Dies ermöglicht eine Verkürzung der Verzögerungszeit der Verzögerungseinheit, wodurch sich die Anzahl der bei der Verzögerungseinheit verwendeten Inverter verringern lässt und/oder ihr Leiterbahnmuster verkürzt werden kann, sodass der von den Leiterbahnen in Anspruch genommene Bereich einer Leiterplatte verringert wird. Auf diese Weise lassen sich die Herstellungskosten der Verzögerungseinheit senken.
  • Eine weitere erfindungsgemäße Zwischenspeicherschaltung umfasst eine Speichereinheit mit einem Inverter, einer zwischen den Eingang des Inverters und die Spannungsversorgungsquelle geschalteten ersten Schalteinheit, die z. B. eine Vielzahl von in Reihe geschalteten MOS-Transistoren umfasst, und einer zwischen den Ausgang des Inverters und Masse geschalteten zweiten Schalteinheit, die z. B. eine Vielzahl von in Reihe geschalteten MOS-Transistoren umfasst. Außerdem sind eine zwischen den Eingang des Inverters und die Spannungsversorgungsquelle geschaltete und z. B. einen MOS-Transistor umfassende dritte Schalteinheit sowie eine zwischen den Eingang des Inverters und Masse geschaltete und z. B. aus einem MOS-Transistor bestehende vierte Schalteinheit vorgesehen. Die erste Schalteinheit wird in Abhängigkeit von dem Signalpegel am Ausgang des Inverters und dem von der zweiten Steuereinheit abgegebenen ausgangsseitigen Steuersignalpegel betrieben. Die zweite Schalteinheit wird in Abhängigkeit von dem Signalpegel am Ausgang des Inverters und dem von der ersten Steuereinheit abgegebenen ausgangsseitigen Steuersignalpegel betrieben. Die dritte Schalteinheit wird in Abhängigkeit von den extern zugeführten Datensignalen betrieben. Die vierte Schalteinheit wird in Abhängigkeit von den Datensignalen, den extern zugeführten Taktsignalen sowie dem Signalpegel des über die Verzögerungseinheit übertragenen Signals betrieben.
  • Im einzelnen ist hierbei die erste Schalteinheit abgeschaltet bzw. gesperrt, wenn die vierte Schalteinheit durchgeschaltet ist, während die zweite Schalteinheit gesperrt bzw. abgeschaltet ist, wenn die dritte Schalteinheit durchgeschaltet ist, sodass die zweite Schalteinheit in Bezug auf die erste Schalteinheit in komplementärer Weise arbeitet. Die dritte Schalteinheit wird abgeschaltet bzw. gesperrt, wenn die vierte Schalteinheit durchgeschaltet ist, während die vierte Schalteinheit gesperrt bzw. abgeschaltet wird, wenn die dritte Schalteinheit durchgeschaltet ist. Die Speichereinheit hält den Signalpegel des eingeschriebenen Datensignals aufrecht, wenn sowohl die dritte als auch die vierte Schalteinheit gesperrt bzw. abgeschaltet sind. Ein UND-Glied mit drei Eingängen steuert die vierte Schalteinheit und schaltet sie durch, wenn an jedem Eingang des UND-Glieds der Signalpegel "H" ansteht, d. h., wenn das extern zugeführte Datensignal, das ebenfalls extern zugeführte Taktsignal und der über die Verzögerungseinheit übertragene Signalpegel sämtlich den Wert "H" aufweisen.
  • Die zeitliche Steuerung bzw. der Zeitpunkt der Änderung des Taktsignalpegels und die zeitliche Steuerung bzw. der Zeitpunkt der Änderung des Datensignalpegels sind somit unbeachtlich, wodurch sich der Schaltungsaufbau vereinfacht. Außerdem sind die erste Schalteinheit und die vierte Schalteinheit nicht gleichzeitig durchgeschaltet, noch sind die zweite Schalteinheit und die dritte Schalteinheit gleichzeitig durchgeschaltet. Auch die dritte Schalteinheit und die vierte Schalteinheit sind nicht gleichzeitig durchgeschaltet. Im durchgeschalteten Zustand der dritten Schalteinheit ist somit gewährleistet, dass die Masseverbindung des Eingangs des Inverters der Speichereinheit unterbrochen ist, während im durchgeschalteten Zustand der vierten Schalteinheit gewährleistet ist, dass die Verbindung des Eingangs des Inverters mit der Spannungsversorgungsquelle Vcc unterbrochen bzw. abgeschaltet ist. Auf diese Weise werden die Signalpegel an den Eingängen und Ausgängen der Inverter der Speichereinheit sicherer und schneller von "L" auf "H" bzw. von "H" auf "L" umgeschaltet.
  • Weiterhin kann der Eingang der Verzögerungseinheit der vorstehend beschriebenen Zwischenspeicherschaltung mit dem Ausgang des Inverters der Speichereinheit über zumindest einen Inverter verbunden sein. Auf diese Weise ergibt sich die Verzögerungszeit der Zwischenspeicherschaltung durch die Summe der Verzögerungszeiten der Verzögerungseinheit, der Inverter der Speichereinheit und des zwischen den Ausgang des Inverters der Speichereinheit und den Eingang der Verzögerungseinheit geschalteten Inverters. Dies ermöglicht eine Verkürzung der Verzögerungszeit der Verzögerungseinheit, wodurch sich die Anzahl der bei der Verzögerungseinheit verwendeten Inverter verringern lässt und/oder ihr Leiterbahnmuster verkürzt werden kann, sodass sich der von den Leiterbahnen in Anspruch genommene Bereich einer Leiterplatte verkleinert. Auf diese Weise können die Herstellungskosten der Verzögerungseinheit verringert werden.
  • Obwohl die Erfindung vorstehend in Verbindung mit bevorzugten Ausführungsbeispielen unter Bezugnahme auf die zugehörigen Zeichnungen im einzelnen beschrieben worden ist, liegt auf der Hand, dass der Fachmann im Rahmen des durch die Patentansprüche definierten Schutzumfangs der Erfindung verschiedene Änderungen und Modifikationen vornehmen kann.

Claims (11)

  1. Zwischenspeicherschaltung (1; 25; 30; 35; 40; 45; 60), die in Synchronisation mit Taktsignalen (CLK) betrieben wird, mit: einer einen ersten Inverter und einen zweiten Inverter (3, 4) aufweisenden Speichereinheit (15; 50), bei der der Ausgang des ersten Inverters mit dem Eingang des zweiten Inverters und der Ausgang des zweiten Inverters mit dem Eingang des ersten Inverters verbunden sind, einer ersten Schalteinheit (11; 36), die die Speichereinheit entweder mit einer Spannungsversorgungsquelle (VCC) oder Masse koppelt, einer zwischen Masse und den Eingang des zweiten Inverters der Speichereinheit geschalteten zweiten Schalteinheit (10), einer ersten Steuereinheit (6; 37) zur Steuerung der ersten Schalteinheit in Abhängigkeit von extern zugeführten Binärdatensignalen, einer Verzögerungseinheit (12) zur Übertragung des Signalpegels am Eingang des zweiten Inverters der Speichereinheit mit einer Verzögerung, und einer zweiten Steuereinheit (2, 5, 31, 32) zur Steuerung der zweiten Schalteinheit in Abhängigkeit von den extern zugeführten Datensignalen, den extern zugeführten Taktsignalen und den über die Verzögerungseinheit übertragenen Signalpegeln.
  2. Zwischenspeicherschaltung nach Anspruch 1, bei der die erste Schalteinheit (11) den Eingang des ersten Inverters der Speichereinheit mit Masse verbindet.
  3. Zwischenspeicherschaltung nach Anspruch 1, bei der die erste Schalteinheit (36) den Ausgang des ersten Inverters der Speichereinheit mit der Spannungsversorgungsquelle verbindet.
  4. Zwischenspeicherschaltung nach Anspruch 2 oder 3, bei der die zweite Steuereinheit die zweite Schalteinheit im Einschaltzustand der ersten Schalteinheit abschaltet.
  5. Zwischenspeicherschaltung nach Anspruch 2 oder 3, bei der die Speichereinheit den Pegel des eingeschriebenen Datensignals speichert, wenn sowohl die erste als auch die zweite Schalteinheit abgeschaltet sind.
  6. Zwischenspeicherschaltung nach Anspruch 2 oder 3, bei der die erste und die zweite Schalteinheit jeweils einen MOS-Transistor umfassen.
  7. Zwischenspeicherschaltung nach Anspruch 1, bei der die zweite Steuereinheit eine zwischen den Eingang des ersten Inverters der Speichereinheit und die zweite Schalteinheit geschaltete dritte Schalteinheit (9), eine dritte Steuereinheit (5, 6) zur Steuerung der zweiten Schalteinheit in Abhängigkeit von den Datensignalen und eine vierte Steuereinheit (2) zur Steuerung der dritten Schalteinheit in Abhängigkeit von sowohl den extern zugeführten Taktsignalen als auch den über die Verzögerungseinheit übertragenen Signalpegeln aufweist.
  8. Zwischenspeicherschaltung nach Anspruch 7, bei der die zweite Steuereinheit die zweite Schalteinheit in Abhängigkeit von den externen Datensignalen derart steuert, dass die zweite Schalteinheit in Wechselwirkung mit der ersten Schalteinheit betrieben wird.
  9. Zwischenspeicherschaltung nach Anspruch 7, bei der die Speichereinheit den Pegel des eingeschriebenen Datensignals speichert, wenn sowohl die erste als auch die dritte Schalteinheit abgeschaltet sind.
  10. Zwischenspeicherschaltung nach Anspruch 7, bei der die erste, zweite und dritte Schalteinheit jeweils einen MOS-Transistor umfassen.
  11. Zwischenspeicherschaltung nach Anspruch 7, bei der die vierte Steuereinheit (2) ein UND-Glied mit zwei Eingängen aufweist und die dritte Schalteinheit durchschaltet, wenn der Pegel eines jeden der beiden Eingangssignale des UND-Gliedes den hohen Wert „H" aufweist.
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