DE68927255T2

DE68927255T2 - Impulsgeneratorschaltung

Info

Publication number: DE68927255T2
Application number: DE68927255T
Authority: DE
Inventors: Thomas James C O Intern Davies; Cormac Michael C O I O'connell; Hans C O International Ontrop; Leonardus Chritien M Pfennings; Cathal Gerard C O Inter Phelan; Peter Hermann C O Interna Voss
Original assignee: Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 1988-12-14
Filing date: 1989-12-08
Publication date: 1997-03-27
Anticipated expiration: 2009-12-09
Also published as: EP0373703A3; GB8829154D0; US5265064A; EP0373703A2; JPH02193408A; KR900011141A; GB2226725A; DE68927255D1; EP0373703B1

Description

Die Erfindung bezieht sich auf eine Speicherschaltung mit einem parallelen Adresseneingang und einem Datenausgang, die eine Vielzahl von Informationsspeicherplätzen enthält, die zur Übertragung ihrer gespeicherten Informationen an den genannten Datenausgang ausgewählt werden können, indem dem genannten parallelen Adresseneingang entsprechende binäre Adresswörter zugeführt werden, wobei die genannte Schaltung eine entsprechende Adressenbit-Übergangsdetektorschaltung, die jeder Bitleitung des genannten parahelen Adresseneingangs entspricht und deren Eingang entsprechend mit jeder Bitleitung verbunden ist, und einen Impulsgenerator enthält, nut dem die Ausgänge der genannten Adressenbit-Übergangsdetektorschaltungen zur Erzeugung eines Steuerimpulses für den Datenpfad von dem neu ausgewählten Speicherplatz zum Datenausgang in Reaktion auf eine Änderung in einem der genannten Bitleitung zugeführten Adressenbit gekoppelt sind.
In integrierten Halbleiterspeicherschaltungen sind die Datenpfade oft differentieller Art, so daß das über einen derartigen Pfad zu einem gegebenen Zeitpunkt übertragene Datenbit durch die Richtung des Potentialunterschiedes zweier Leiter angegeben wird, die zusammen den Pfad bilden. Vor der Zuführung eines Datenbits zu einem solchen Pfad, z.B. von einem Speicherelement, auf das zugegriffen wurde, werden bekanntermaßen die Potentiale in den beiden Leitern ausgeglichen, indem sie vorübergehend effektiv miteinander verbunden werden, um zu verhindern, daß ein schon vorliegender Potentialunterschied das benötigte Datenbit maskiert, wenn es anschließend auf den Pfad aufgeprägt wird. Offensichtlich ist ein derartiger Ausgleich nur erforderlich, wenn auf eine neue Zelle zugegriffen wird, und so wird bekanntermaßen zu diesem Zweck eine sogenannte Adressen-Übergangsdetektorschaltung geschaffen, wobei dieser Detektor jedesmal einen Ausgangsimpuls erzeugt, wenn sich das entsprechende Adressenbit ändert, und somit die Ausgleichsfunktion initiiert. Die Verwendung derartiger Adressenübergangsdetektoren ist z.B. in einem Artikel mit dem Titel "A 40- ns/100-pF Low-Power Full-CMOS 256K (32Kx8) SRAM" von Gubbels et al beschrieben, der im IEEE Journal of Solid-State Circuits, Vol SC-22, Nr.5, Oktober 1987, S. 741-747, erschienen ist. In diesem bekannten Speicher werden die Ausgangssignale der Adressenübergangsdetektoren mittels eines ODER-Gatters kombiniert und triggern bei jeder Adressenänderung einen Ausgleichsimpulsgenerator. Der resultierende Impuls vom Generator steuert seinerseits die Ausgleichsfunktion unter anderem, indem er die Leitung in einem zwischen die Leiter des Datenpfades geschalteten Transistor steuert. Die Dauer jedes Impulses kann so gewählt werden, daß jede leitende Periode lang genug ist, um einen ausreichenden Ausgleich zu erzielen, wonach Daten auf den Pfad aufgedrückt werden können. Es tritt jedoch häufig der Fall auf, daß sich Adressenbits nicht gleichzeitig, sondern eher versetzt ändern. Wäre die Dauer jedes Ausgleichsimpulses nun festgelegt und vergleichsweise kurz, könnte der Impuls bereits enden, bevor sich die Adresse festgesetzt hat, mit dem Ergebnis, daß Daten von einem falschen Speicherplatz auf den Pfad aufgedrückt werden könnten. Wäre diese Zeitdauer andererseits lang geflug, um auch den schlechtestmöglichen Versatz einer Adressenänderung abzudecken. würden viele Zugriffvorgänge auf Speicherplätze längere Zeit in Anspruch nehmen, als eigentlich erforderlich. Natürlich könnte der Ausgleichsimpulsgenerator als herkömmlicher nachtriggerbarer monostabiler Multivibrator ausgeführt werden.
Einige Impulsgeneratorschaltungen sind als nachtriggerbare monostabile Multivibratoren oder "Monoflops" ausgelegt. Wenn an diese Schaltungen ein einzelner Eingangsimpuls angelegt wird, wird ein Ausgangsimpuls mit der Dauer T (oft definiert durch die Zeitkonstante eines RC-Gliedes) erzeugt. Wird der Schaltung ein weiterer einzelner Eingangsimpuls zugeführt, während der Ausgangsimpuls vorliegt, verlängert sich die Dauer des Ausgangsimpulses, so daß er jetzt im wesentlichen nach einer Zeit T nach der Vorderflanke des weiteren Eingangsimpulses endet. Der Ausgangsimpuls kann auf analoge Weise noch weiter verlängert werden, wenn schon weitere Eingangsimpulse an die Schaltung angelegt werden, während der Ausgangsimpuls noch vorliegt. Die bekannten Schaltungen sind meistens ziemlich kompliziert und nehmen daher einen relativ großen Teil der Halbleiterfläche ein, wenn sie als integrierte Schaltungen konzipiert sind.
Außerdem würde in einem derartigen Fall jeder Ausgleichsimpuls nach einer Zeit T nach der Änderung des letzten zu ändernden Adressenbits enden, wobei T lang genug sein muß, um einen zufriedenstellenden Ausgleich zu erzielen, auch wenn sich alle zu ändernden Adressenbits gleichzeitig ändern würden. Auch dies würde wahrscheinlich dazu führen, daß viele Speicherzugriffvorgänge länger dauern würden als eigentlich erforderlich.
Man hat jetzt erkannt, daß die Schaltung relativ einfach ausgeführt werden kann, wenn das Ende eines Steuerimpulses eines Speichers wie eingangs erwähnt so liegt, daß es mit dem Ende eines Eingangsimpulses in Beziehung steht und nicht mit dessen Beginn, wenn der Impuls länger dauert als T, wie es in einigen Anwendungen möglich sein kann.
Aus der Patentschrift EP-A-0176226 ist eine Speicherschaltung bekannt, die einen parallelen Adresseneingang und einen Datenausgang aufweist und eine Vielzahl von Informationsspeicherplätzen enthält, die zur Übertragung ihrer gespeicherten Informationen an den genannten Datenausgang ausgewählt werden können, indem dem genannten parallelen Adresseneingang entsprechende binäre Adresswörter zugeführt werden, wobei die genannte Schaltung eine entsprechende Adressenbit-Übergangsdetektorschaltung, die jeder Bitleitung des genannten parallelen Adresseneingangs entspricht und deren Eingang entsprechend mit jeder Bitleitung verbunden ist, und einen Impulsgenerator enthält, mit dem die Ausgänge der genannten Adressenbit-Übergangsdetektorschaltungen zu Erzeugung eines Steuerimpulses für den Datenpfad von dem neu ausgewählten Speicherplatz zum Datenausgang in Reaktion auf eine Änderung in einem der genannten Bitleitung zugeführten Adressenbit gekoppelt sind, wobei der Impulsgenerator triggerbar ist, um einen Ausgangsimpuls mit einer Mindestdauer T durch einen Übergang eines Signals an einem beliebigen Ausgang der Bitübergangsdetektoren von einem ersten in einen zweiten logischen Pegel zu erzeugen, falls dieser Übergang stattfindet, wenn kein genannter Ausgangsimpuls vorliegt, und wobei der Generator so ausgelegt ist, daß, falls der genannte zweite logische Pegel an einem beliebigen Ausgang der Bitübergangsdetektoren nach dem Ende der Zeitdauer T vorliegt, der Steuerimpuls so verlängert wird, daß er zeitgleich nut jeglichem nachfolgenden Übergang des an einem genannten Ausgang anliegenden Signals in den ersten logischen Pegel endet, vorausgesetzt, daß dieser Übergang dazu führt, daß der zweite logische Pegel an einem genannten Ausgang nicht mehr vorliegt; wobei der Impulsgenerator folgendes enthält: entsprechende erste steuerbare Schaltmittel, die jedem Ausgang der Bitübergangsdetektoren entsprechen, wobei die Schaltmittel parallel zwischen den Ausgang für den Steuerimpuls und einen ersten Versorgungspunkt geschaltet sind; eine Kopplung jedes genannten Ausgangs der Bitübergangsdetektoren mit einem Steuereingang der entsprechenden ersten Schaltmittel zum Schließen und Öffnen dieser ersten Schaltmittel, wenn der erste bzw. zweite logische Pegel an dem jeweiligen Ausgang der Bitübergangsdetektoren vorliegt; zweite steuerbare Schaltinittel, die zwischen den Ausgang für den Steuerimpuls und einen zweiten Versorgungspunkt geschaltet sind; und einen Signalpfad vom Ausgang für den Steuerimpuls zum Steuereingang der genannten zweiten Schaltmittel zum Schließen der genannten zweiten Schaltmittel in Reaktion auf das Auftreten eines Steuerimpulses am Ausgang für den Steuerimpuls, um dadurch den genannten Steuerimpuls zu beenden, wobei der genannte Signalpfad Verzögerungsmittel zum Weitergeben der Mindestzeitdauer T beinhaltet. Zwischen die zweiten Schaitmittel und den Ausgang für den Steuerimpuis sind Sperrmittel geschaltet, wobei eine Kopplung von jedem Ausgang der Bitübergangsdetektoren zu den genannten Sperrmitteln geschaffen wurde, um die genannten Sperrmittel beim Vorliegen des zweiten logischen Pegels an einem der Ausgänge der Bitübergangsdetektoren zu aktivieren.
Die vorliegende Erfindung ist entsprechend einem ersten und einem zweiten Aspekt in den unabhängigen Patentansprüchen 1 bzw. 2 dargelegt. Weitere Ausführungsformen der vorliegenden Erfindung können den abhängigen Patentansprüchen 3 - 9 entnommen werden.
Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und werden im folgenden näher beschrieben. Es zeigen:
Figur 1 ein Blockschaltbild eines Impulsgenerators gemäß des ersten Ausführungsbeispiels und
Figur 2 ein ausführlicheres Schaltbild eines Impulsgenerators gemäß des zweiten Ausführungsbeispiels.
In Figur 1 enthält eine Impulsgeneratorschaltung, die triggerbar ist, um einen Impuls an einem Ausgang 3 durch einen Übergang eines Signals an einem Eingang 6 von einem ersten in einen zweiten logischen Pegel zu erzeugen, wobei der Ausgangsimpuls eine Mindestdauer T hat und, falls der zweite logische Pegel am Eingang 6 nach Ablauf der Zeitdauer T vorliegt, verlängert wird, so daß er zeitgleich mit jeglichem nachfolgenden Übergang des Eingangssignals in den ersten logischen Pegel endet, erste und zweite steuerbare Schaltmittel 1 bzw. 2, die zwischen den Ausgang 3 und die ersten und zweiten Versorgungspunkte 5 bzw. 4 geschaltet sind.
Der Eingang 6 der Schaltung ist mit dem Steuereingang 7 des Schaltmittels 1 gekoppelt, so daß das Schaltmittel 1 geschlossen ist, wenn der zweite logische Pegel am Eingang 6 vorliegt, und geöffnet ist, wenn der erste logische Pegel am Eingang 6 vorliegt. Somit wird der Ausgang 3 auf das Potential oder den logischen Pegel an Punkt 5 gebracht, wenn der zweite logische Pegel am Eingang 6 vorliegt. Der Eingang 6 ist auch mit einem ersten Eingang 8 der Signalübertragungs-Sperrmittel in Form eines Gatters 9 verbunden, dessen Ausgang 10 mit dem Steuereingang 11 des Schaltmittels 2 verbunden ist. Das Gatter 9 ist so konstruiert, daß es auf das gleichzeitige Vorliegen bestimmter logischer Pegel an seinem Eingang 8 und einem weiteren Eingang 12 reagiert, indem es einen bestimmten logischen Pegel an seinem Ausgang 10 erzeugt, und daß es andernfalls den anderen logischen Pegel an seinem Ausgang 10 erzeugt. Das Schaltmittel 2 reagiert auf das Vorliegen des bestimmten logischen Pegels am Ausgang 10, indem es schließt, und im anderen Fall, indem es öffnet. Der Ausgang 3 ist mit dem Eingang 12 des Gatters 9 über ein Verzögerungsmittel in Form einer Verzögerungsschaltung 13 verbunden, die Signale am Ausgang 3 um die Zeit T verzögert, bevor sie sie dem Eingang 12 zuführen.
Der bisher beschriebene Teil der Schaltung in Figur 1 funktioniert folgendermaßen: Es sei zum Beispiel angenommen, daß das Vorliegen von logisch "0" und logisch "1" am Steuereingang 7 des Schaltmittels 1 das Öffnen bzw. Schließen des Schaltmittels 1 bewirkt, und daß das Vorliegen von logisch "0" und logisch "1" am Steuereingang 11 des Schaitmitteis 2 das Öffnen bzw. Schließen des Schaltmittels 2 bewirkt; das Gatter 9 erzeugt logisch "0" an seinem Ausgang 10, wenn die logischen Pegel "0" gleichzeitig an seinen beiden Eingängen 8 und 12 vorliegen, und es erzeugt logisch "1" im anderen Fall, und die Potentiale an den Punkten 4 und 5 entsprechen logisch "1" bzw. logisch " 0". Ist der Ausgang 3 ursprünglich auflogisch "1", so ist das Schaltmittel 2 geöffnet, und ein logischer Impuls "1" liegt an Eingang 6 an; das Schaltmittel 1 schließt und bleibt geschlossen, solange der Eingangsimpuls vorliegt, so daß der Ausgang 3 auf das Potential an Punkt 5, d.h. auflogisch "0", gezogen wird. Dieses logisch "0" beginnt, sich durch die Verzögerungsschaltung 13 auszubreiten. Wenn der logische Impuls "1" am Eingang 6 endet, bevor der sich ausbreitende logische "0"-Pegel den Ausgang 14 der Verzögerungsschaltung erreicht, d.h. wenn die Zeitdauer des logischen Impulses "1" kleiner als T ist, bleibt das Schaltmittel 2 vorläufig geöffnet, obwohl das Schaitmittel 1 wieder öffnet; der logische Pegel am Eingang 12 des Gatters 9 ist noch logisch "1", und das Gatter 9 erzeugt somit weiterhin logisch "1" an seinem Ausgang 10. Daher "schwebt" der Ausgang 3 der Schaltung im Prinzip, was in einigen Fällen zufriedenstellend sein kann, wenn ihre Kapazität gegen Masse ausreicht, um das Potential dort auflogisch "0" zu halten. Wenn der sich durch die Verzögerungsschaltung 13 ausbreitende logische "0"-Pegel schließlich den Eingang 12 erreicht, d.h. eine Zeit T nach dem Beginn des logischen Impulses "1" am Eingang 6, gehen beide Eingänge des Gatters 9 auflogisch "0" mit dem Ergebnis, daß das Gatter 9 an seinem Ausgang 10 logisch "0" erzeugt, wodurch das Schaltmittel 2 geschlossen wird, so daß der Ausgang 3 dann auf das Potential an Punkt 4 gezogen wird, d.h. auflogisch "1". Somit besteht das Nettoergebnis darin, daß am Ausgang 3 der Schaltung ein logischer Impuls "0" mit der Dauer T erzeugt wurde. Falls andererseits der sich durch die Verzögerungsschaltung 13 ausbreitende logische Impuls "0" ihren Ausgang 14 erreicht, bevor der logische Impuls "1" am Eingang 6 beendet ist, d.h. falls die Zeitdauer dieses logischen Impulses "1" längerer als T ist, bleiben anfangs die Zustände der Schaltmittel 1 und 2 und damit das Potential am Ausgang 3 der Schaltung unverändert; das Potential an dem Eingang 8 des Gatters 9 ist immer noch logisch "1", so daß das Gatter 9 weiter hin logisch "1" an seinem Ausgang 10 erzeugt; der Eingang 8 stellt in der Tat einen Signalsperreingang des Gatters 9 dar, da eine logische "1" an Eingang 8 die Übertragung des Ausgangsimpulses der Verzögerungsschaltung 13 an den Ausgang 10 blokkiert. Wenn schließlich der logische Impuls "1" am Eingang 6 endet, gehen beide Eingänge des Gatters 9 auflogisch "0", so daß das Schaltmittel 2 geschlossen wird, wodurch der Ausgang 3 auflogisch "1" gezogen wird. Somit wird in diesem Fall am Ausgang 3 ein logischer Impuls "0" mit der gleichen Dauer wie der logische Impuls "1" am Eingang 6 erzeugt. In beiden Fällen öffnet das Schaltmittel 2 schließlich am Ende des sich durch die Verzögerungsschaltung 13 ausbreitenden Impulses wieder, so daß der Ausgang 3 im Prinzip wieder "schwebt", was, wie oben erwähnt, in einigen Fällen zufriedenstellend sein kann.
Falls ein "Schweben" des Ausgangs 3 nicht erwünscht ist, können die in Figur 1 mit gestrichelten Linien dargestellten Bauteile zusätzlich vorgesehen werden.
Diese Bauelemente umfassen einen Haltestromkreis 15 mit einem Eingang 16 und einem Ausgang 17, die beide mit dem Ausgang 3 verbunden sind, und Eingänge 18 und 19 zum Deaktivieren der Steuersignale, die mit dem Eingang 6 der Schaltung bzw. dem Ausgang 10 des Gatters 9 verbunden sind. Der Haltestromkreis 15 ist so konstruiert und angeordnet, daß er jeden zur Zeit am Ausgang 3 der Schaltung vorliegenden logischen Pegel hält, wenn beide Schalter 1 und 2 offen sind, und den zur Zeit vorliegenden logischen Pegel nicht hält, wenn einer der beiden Schalter 1 und 2 geschlossen ist, um den Ausgang 3 auf den anderen logischen Pegel zu ziehen. Somit hält er logisch "1" nicht, wenn der Schalter 1 geschlossen ist (entspricht dein Zuführen von logisch "1" zum Steuereingang 18), und hält logisch "0" nicht, wenn der Schalter 2 geschlossen ist (entspricht dem Zuführen von logisch "0" zum Steuereingang 19). Ein möglicher Aufbau eines Haltestromkreises 15 wird unter Bezugnahme auf Figur 2 beschrieben.
Figur 2 zeigt das Schaltbild einer leicht abgewandelten Form des Ausführungsbeispiels aus Figur 1, wobei die Änderungen darin bestehen, daß (a) der Eingang 6 nun ebenso wie das Schaltmittel 1 mehrfach vorgesehen ist, und ein NOR-Gatter zum Ableiten des Signals vorgesehen ist, um es an den Eingang 8 des Gatters 9 anzulegen, daß (b) das Gatter 9 als NAND-Gatter ausgeführt ist, d.h. es erzeugt logisch "0", wenn beide Eingänge auflogisch "1" sind, und daß (c) die verzögernde Kopplung von Ausgang 3 zu Eingang 12 des Gatters 9 eine logische Inversion (ähnlich dem zusätzlichen NOR-Gatter) bewirkt. In Figur 2 haben gleiche Teile, wenn möglich, die gleichen Bezugszeichen wie in Figur 1.
In Figur 2 wurde der einfache Eingang 6 aus Figur 1 durch zwei Eingänge 6A und 6B ersetzt, die mit den Steuereingängen 7A bzw. 7B der ersten steuerbaren Schaltmittel 1A bzw. 1B verbunden sind, die den Eingängen 6A bzw. 6B entsprechen und das einfache erste Schaltmittel 1 aus Figur 1 ersetzen. Beide ersten
Schaltmittel 1A und 1B bestehen aus einer n-Kanal-Isolierschicht-Feldeffekttransistor- Struktur, wobei die Steuereingänge 7A und 7B durch die (isolierten) Gate-Elektroden dieses Bauteils gebildet werden. Die Kanäle der Bauteile 1A und 1B sind parallel zwischen den Äusgang 3 und den Versorgungspunkt 5 für logische Pegel (Masse) geschaltet. Das weitere Schaltmittel 2 besteht in ähnlicher Weise aus einer p-Kanal-Isolierschicht-Feldeffekttransistor-Struktur, deren Kanal zwischen den Ausgang 3 und den Versorgungspunkt 4 für logische Pegel (VDD) geschaltet ist. Die Eingänge 6A und 6B sind über entsprechenden Eingänge und den Ausgang eines NOR-Gatters 20 mit dem Eingang 8 des Gatters 9 und dem Eingang 18 des Haltestromkreises 15 gekoppelt.
Die Verzögerungsschaltung 13 besteht im wesentlichen aus einem RC- Integrierglied, dessen kapazitive Bauteile aus den n-Kanal-Isolierschicht-Feldeffekttransistor-Strukturen 21 und 22 bestehen, deren Kanle mit Masse verbunden sind und deren Gate-Elektroden die ungeerdeten Elektroden bilden. Die widerstandsbehafteten Komponenten des Integriergliedes bestehen aus den Innenwiderständen zweier Verstärker oder Inverter 23 und 24, die den Ausgang 3 über die schmelzbaren Verbindungselemente 25 bzw. 26 und 27 bzw. 28 mit den Gate-Elektroden der Bauteile 21 und 22 verbinden. Der gemeinsame Punkt der Verbindungselemente 25 - 28 ist über einen weiteren Inverter 29 mit dem Ausgang 14 der Schaltung 13 verbunden. Die Verbindungselemente 25 - 28 wurden vorgesehen, um die von der Schaltung 13 erzeugte Verzögerung T programmieren zu können, indem eines der Verbindungselemente 25 und 26 und/oder eines der Verbindungselemente 27 und 28 abgeschmolzen wird. Die Größe und damit die Kapazität der Bauteile 21 und 22 sind vorzugsweise unterschiedlich; dies gilt auch für die Transistorstrukturen Lind somit für die Wirkwiderstände, die die (CMOS)-Inverter 23 und 24 bilden.
Der Haltestromkreis 15 enthält zwei p-Kanal-Isolierschicht-Feldeffekttransistor-Strukturen oder steuerbare Schaitmittel 31 und 32, deren Kanäle in Reihe zwischen den Anschluß 4 und den Ausgang 3 geschaltet sind, und zwei n-Kanal-Isolierschicht-Feldeffekttransistor-Strukturen oder Schaltmittel 33 und 34, deren Kanäle in Reihe zwischen den Anschluß 5 und den Ausgang 3 geschaltet sind, wobei der gemein same Punkt der Bauteile 32 und 33 den Ausgang 17 des Haltstromkreises bildet. Die Bauteile 32 und 34 bilden in der Tat einen CMOS-Inverter und übernehmen die Haltefunktion, wobei ihre Gate-Elektroden über einen (CMOS)-Inverter 35 von dem Eingang 16 des Haltestromkreises gespeist werden. Wenn angenommen wird, daß die Bauteile 31 und 33 leitend sind, wenn das Potential am Ausgang 3 logisch "0" (ungefähr Massepotential) entspricht, ist das Bauteil 34 leitend und das Bauteil 32 abgeschaltet, so daß der Ausgang 3 auflogisch "0" gehalten wird. Wenn umgekehrt das Potential am Ausgang 3 logisch "1" (ungefähr Potential VDD) entspricht, ist das Bauteil 32 leitend und das Bauteil 34 abgeschaltet, so daß der Ausgang 3 auflogisch "1" gehalten wird Die Bauteile 31 und 33 dienen dazu, den Haltestromkreis 15 zu deaktivieren, damit er unter bestimmten Umständen bestimmte logische Pegel nicht hält, insbesondere, wenn eines der Bauteile 1A, 1B oder 2 in den leitenden Zustand gesteuert wird. Wenn also einer der Schalter 1A und 1B leitend gemacht wird, um den Ausgang 9 auflogisch "0" zu bringen, führt das NOR-Gatter 20 dem Eingang 18 des Haltestromkreises logisch "0" zu. Dieser Pegel wird durch einen Inverter 36 invertiert und der Gate-Elektrode des Transistors 31 zugeführt, wodurch dieses Bauteil abgeschaltet wird und die Wirkung des zur Zeit leitenden Transistors 32 negiert wird, der sonst versuchen würde, den Ausgang 3 auflogisch "1" zu halten. In gleicher Weise wird, wenn das NAND-Gatter 9 logisch "0" erzeugt, um den Transistor 11 leitend zu machen und dadurch den Ausgang 3 auf logisch "1" zu bringen, dieser logische "0"-Pegel über den Eingang 19 des Haltestromkreises der Gate-Elektrode des Transistors 33 zugeführt, wodurch dieses Bauteil abgeschaltet und die Wirkung des zur Zeit leitenden Transistors 34 negiert wird, der sonst versuchen würde, den Ausgang 3 auflogisch "0" zu halten.
Es ist offensichtlich, daß im Rahmen der beschriebenen Erfindung, wie sie in den Patentansprüchen definiert wird, viele Abwandlungen möglich sind. So kann zum Beispiel die Anzahl der Eingänge 7 zusammen mit den entsprechenden Transistoren 1 und den Eingängen zum NOR-Gatter 20 in der Schaltungsanordnung aus Figur 2 nach Belieben erhöht werden. Die Gatter 9 und 20 und die Inverter 23, 24, 27, 28, 35 und 36 in Figur 2 können natürlich aus herkömmlichen CMOS-Schaltungen bestehen
Wie bereits angedeutet, werden die beschriebenen Impulsgeneratoren als durch Adressen änderung aktivierte Ausgleichsimpulsgeneratoren in integrierten Halbleiter-Speicherschaltungen eingesetzt. Derartige Schaltungen umfassen üblicherweise eine Vielzahl von (eventuell Multibit-) Informationsspeicherplätzen, die für die Übertragung ihrer gespeicherten Informationen an einen Datenausgang einzeln auswählbar sind, indem entsprechende binäre Adresswörter einem parallelen Adresseneingang zugeführt werden. Somit wird eine derartige integuerte Schaltung mit einer Adressenbit-Übergangsdetektorschaltung geschaffen, die jeder Bitleitung eines parallelen Adresseneingangs entspricht und deren Eingang entsprechend mit jeder Bitleitung verbunden ist, wobei jede derartige Detektorschaltung so konzipiert ist, daß sie einen Ausgangsimpuls mit einer vorher festgelegten Zeitdauer immer dann erzeugt, wenn sich das an ihrem Eingang anliegende Adressenbit ändert. Die Ausgänge dieser Detektorschaltungen sind zum Beispiel 1 über entsprechende Eingänge und den Ausgang eines OR-, NOR-, AND- oder NAND-Gatters (in Abhängigkeit von der Polarität der Ausgangsimpulse der Detektorschaltungen und von der Richtung der Übertragungen am Eingang 6, der die Schaltung in Figur 1 entspricht) mit dem Eingang 6 der Schaltung in Figur 1 verbunden, so daß die Schaltung in Figur 2 getriggert wird, um einen Ausgangsimpuls zu erzeugen indem ein Adressenübergangsdetektor-Ausgangsimpuls einem der Gattereingänge zugeführt wird, wobei dieser Ausgangsimpuls der Schaltung eine Mindestdauer T hat und verlängert wird, wenn bei Ablauf der Zeitdauer T noch ein Detektorausgangsimpuls vorliegt, so daß dieser gleichzeitig mit der hinteren Flanke des letzten vorliegenden Detektorausgangsimpulses endet. Eine weitere Möglichkeit besteht darin, in die in Figur 2 dargestellte Schaltung einen Transistor 1 einzubauen, der jedem Adressenbit-Übergangsdetektor entspricht (wobei die Anzahl der Eingänge 6 und der Eingänge des NOR- Gatters 20 entsprechend gewählt wird), um zu erreichen, daß jeder Ausgangsimpuls des Detektors ansteigend ist, und den Ausgang jeder Detektorschaltung mit dem entsprechenden Eingang 6 zu verbinden. In jedem Fall können die Ausgangsimpulse der Schaltung zum Beispiel dazu verwendet werden, einen zwischen die beiden Leitungen eines differentiellen Datenpfades von dein adressierten Speicherplatz zum Datenausgang des Speichers oder zwischen einen Spannungsreferenzpunkt und die einfache Leitung eines einseitigen Datenpfades von dein adressierten Speicherplatz zum Datenausgang geschalteten Transistor leitend zu machen, so daß das (die) Potential(e) auf dieser Leitung oder diesen Leitungen in Reaktion auf jede Änderung einer eingegebenen Adresse in geeigneter Weise initialisiert wird/werden. Alternativ oder zusätzlich können die Ausgangsimpulse der Schaltung zur Steuerung anderer Funktionen für den Datenpfad verwendet werden, zum Beispiel zur Steuerung der Aktivierung von Verstärkern, die in diesem Pfad enthalten sein können.
Aus der Lektüre der vorliegenden Beschreibung werden dem Fachkundigen leicht weitere Abwandlungen ersichtlich sein. Derartige Abwandlungen können andere Merkmale betreffen, die in der Konzeption, der Herstellung und der Verwen dung von Schaltungen, Halbleiterspeichern und Teilen hiervon bereits bekannt sind, und die anstelle oder zusätzlich zu den hier bereits beschriebenen Merkmalen verwendet werden können.

Claims

1. Speicherschaltung mit einem parallelen Adresseneingang und einem Datenausgang, die eine Vielzahl von Informationsspeicherplätzen enthält, die zur Übertragung ihrer gespeicherten Informationen an den genannten Datenausgang ausgewählt werden können, indem dem genannten parallelen Adresseneingang entsprechende binäre Adresswörter zugeführt werden, wobei die genannte Schaltung eine entsprechende Adressenbit-Übergangsdetektorschaltung, die jeder Bitleitung des genannten parallelen Adresseneingangs entspricht und deren Eingang entsprechend mit jeder Bitleitung verbunden ist, und einen Impulsgenerator enthält, mit deni die Ausgänge der genannten Adressenbit-Übergangsdetektorschaltungen zur Erzeugung eines Steuerimpulses für den Datenpfad von dem neu ausgewählten Speicherplatz zum Datenausgang in Reaktion auf eine Änderung in einem der genannten Bitleitung zugeführten Adressenbit gekoppelt sind, wobei der Impulsgenerator triggerbar ist, um einen Ausgangsimpuls mit einer Mindestdauer T durch einen Übergang eines Signals an einem beliebigen Ausgang der Bitübergangsdetektoren von einem ersten in einen zweiten logischen Pegel zu erzeugen, falls dieser Übergang stattfindet, wenn kein genannter Ausgangsimpuls vorliegt, und wobei der Generator so konstruiert ist, daß, falls der genannte zweite logische Pegel an einem der Ausgänge der Bitübergangsdetektoren nach dem Ende der Zeitdauer T vorliegt, der Steuerimpuls so verlängert wird, daß er zeitgleich mit jeglichem nachfolgenden Übergang des Signals an einem genannten Ausgang in den ersten logischen Pegel endet, vorausgesetzt, daß dieser Übergang dazu führt, daß der zweite logische Pegel an einem genannten Ausgang nicht mehr vorliegt; die Ausgänge der Bitübergangsdetektoren sind mit dem Impulsgenerator über ein OR-, NOR-, AUND- oder NAND-Gatter verbunden, wobei der Impulsgenerator folgendes enthält: erste und zweite steuerbare Schaltmittel (1, 2), die zwischen den Ausgang (3) für den Steuerimpuls und einen eisten bzw. einen zweiten Versorgungspunkt (4, 5) geschaltet sind; eine Kopplung eines Eingangs (6) des Impulsgenerators mit einen Steuereingang (7) des genannten ersten Schaltmittels (1) zum Schließen und Öffnen des genannten ersten Schaltmittels (1), wenn der erste bzw. zweite logische Pegel an dem genannten Eingang vorliegt; und einen Signalpfad vom Ausgang (3) für den Steuerimpuls zum Steuereingang (11) des genannten zweiten Schaltmittels (2) zum Schließen des genannten zweiten Schaitmitteis (2) in Reaktion auf das Auftreten eines Steuerimpulses am Ausgang (3) für den Steuerimpuis, um den genannten Steuerimpuls dadurch zu beenden, wobei der genannte Signalpfad Verzögerungsmittel (13) zum Weitergeben der Mindestzeitdauer T beinhaltet und Mittel (9) zum Sperren der Signalübertragung, wodurch eine Kopplung von dem Eingang (0) des Impulsgenerators zu den genannten Sperrmitteln (9) geschaffen wird, um die genannten Sperrmittel beim Vorliegen des zweiten logischen Pegels am Eingang des Impulsgenerators zu aktivieren.

2. Speicherschaltung, die einen parallelen Adresseneingang und einen Datenausgang aufweist und eine Vielzahl von Informationsspeicherplätzen enthält, die zur Übertragung ihrer gespeicherten Informationen an den genannten Datenausgang ausgewählt werden können, indem dem genannten parallelen Adresseneingang entsprechende binäre Adresswörter zugeführt werden, wobei die genannte Schaltung eine entsprechende Adressenbit-Übergangsdetektorschaltung, die jeder Bitleitung des genannten parallelen Adresseneingangs entspricht und deren Eingang entsprechend mit jeder Bitleitung verbunden ist, und einen Impulsgenerator enthält, mit dem die Ausgänge der genannten Adressenbit-Übergangsdetektorschaltungen zur Erzeugung eines Steuerimpulses für den Datenpfad von dem neu ausgewählten Speicherplatz zum Datenausgang in Reaktion auf eine Änderung in einem der genannten Bitleitung zugeführten Adressenbit gekoppelt sind, wobei der Impulsgenerator triggerbar ist, um einen Ausgangsimpuls mit einer Mindestdauer T durch einen Übergang eines Signals an einem der Ausgänge der Bitübergangsdetektoren von einem ersten in einen zweiten logischen Pegel zu erzeugen falls dieser Übergang stattfindet, wenn kein genannter Ausgangsimpuls vorliegt, und wobei der Generator so konstruiert ist, daß, falls der genannte zweite logische Pegel an einem der Ausgänge der Bitübergangsdetektoren nach dein Ende der Zeitdauer T vorliegt, der Steuerimpuls so verlängert wird, daß er zeitgleich mit jeglichem nachfolgenden Übergang des Signals an einem genannten Ausgang in den ersten logischen Pegel endet, vorausgesetzt, daß dieser Übergang dazu führt, daß der zweite logische Pegel an einem genannten Ausgang nicht mehr vorliegt; wobei der Impuisgenerator folgendes enthält: entsprechende erste steuerbare Schaltmittel (1A, 1B), die jedem Ausgang der Bitübergangsdetektoren entsprechen, wobei die Schaltmittel (1A, 1B) parallel zwischen den Ausgang (3) für den Steuerimpuls und einen ersten Versorgungspunkt (5) geschaltet sind; eine Kopplung jedes genannten Ausgangs der Bitübergangsdetektoren mit eineni Steuereingang (7A, 7B) der entsprechenden ersten Schaltmittel (1A, 1B) zum Schließen und Öffnen dieser ersten Schaltmittel, wenn der erste bzw. zweite logische Pegel an dem jeweiligen Ausgang der Bitübergangsdetektoren vorhegt; zweite steuerbare Schaltmittel (2), die zwischen den Ausgang (3) für den Steuerimpuls und einen zweiten Versorgungspunkt (4) geschaltet sind; und einen Signalpfad vom Ausgang (3) für den Steuerimpuls zum Steuereingang (11) der genannten zweiten Schaltmittel (2) zum Schließen der genannten zweiten Schaltmittel in Reaktion auf das Auftreten eines Steuerimpulses am Ausgang (3) für den Steuerimpuls, um dadurch den genannten Steuerimpuls zu beenden, wobei der genannte Signalpfad Verzögerungsmittel (13) zum Weitergeben der Mindestzeitdauer T beinhaltet und Sperrmittel (9), wodurch eine Kopplung von jedem der Ausgänge der Bitübergangsdetektoren zu den genannten Sperrmitteln (9) geschaffen wird, um die genannten Sperrmittel beim Vorliegen des zweiten logischen Pegels an einem Ausgang der Bitübergangsdetektoren zu aktivieren.

3. Schaltung nach den Ansprüchen 1 oder 2, die einen Haltestromkreis (15) zum Halten des aktuellen logischen Pegels enthält, der am Ausgang (3) für den Steuerimpuls vorliegt, wenn alle genannten steuerbaren Schaltmittel geöffnet sind.

4. Schaltung nach Anspruch 3, wobei der Haltestromkreis (15) einen ersten und einen zweiten Inverter in Kaskadenschaltung enthält, wobei der Ausgang des zweiten Inverters und der Eingang des ersten Inverters mit dem Ausgang für den Steuerimpuls verbunden sind.

5. Schaltung nach Anspruch 4, die Mittel zum Deaktivieren des Haltestromkreises (15) enthält, so daß der Haltestromkreis den aktuellen am Ausgang (3) für den Steuerimpuls vorliegenden logischen Pegel nicht hält, wenn eines der genannten Schaltmittel geschlossen ist, um den Ausgang (3) für den Steuerimpuls auf den anderen logischen Pegel zu ziehen, wobei Kopplungen vom Ausgang der Sperrmittel (9) und von dem oder jedem Ausgang der Bitübergangsdetektoren zu den genannten Deaktiviermitteln vorgesehen sind, um die genannten Deaktiviermittel zu steuern.

6. Schaltung nach Anspruch 5, wobei das genannte Deaktiviermittel einen Transistor eines ersten Leitfähgkeitstyps enthält, der in einen Strompfad durch den zweiten Inverter vom Ausgang für den Steuerimpuls zum ersten Versorgungspunkt geschaltet ist, und einen Transistor eines zweiten Leitfähigkeitstyps enthalt, der in einen Strompfad durch den zweiten Inverter vom Ausgang für den Steuerimpuls zum zweiten Versorgungspunkt geschaltet ist, wobei eine Kopplung von dem Ausgang der Sperrmittel (9) zum Steuereingang des Transistors des ersten Leitfähigkeitstyps und eine Kopplung von dem oder jedem Ausgang des Bitübergangsdetektor zum Steuereingang des Transistors des zweiten Leitfähigkeitstyps vorgesehen sind.

7. Schaltung nach den Ansprüchen 1 bis 6, wobei das genannte Verzöge rungsmittel (13) eine Parallelschaltung mehrerer Verstärker, die in den genannten Signalpfad eingebaut sind, und eine Parallelschaltung mehrerer kapazitiver Elemente enthält, die parallel zu dem genannten Signalpfad an die Ausgänge der genannten Verstärker angeschlossen sind, wobei die Verbindungen der Verstärkerausgänge und der kapazitiven Elemente mit dem Knotenpunkt, der durch den gemeinsamen Punkt der genannten Verstärkerausgänge und der genannten kapazitiven Elemente gebildet wird, programmierbar sind.

8. Schaltung nach den Ansprüchen 1 bis 7, wobei das oder jedes genannte erste steuerbare Schaltmittel (1; 1A, 1B) einen Feldeffekttransistor des ersten Leitfähigkeitstyps enthält und das genannte zweite steuerbare Schaltmittel (2) einen Feldeffekitransistor des zweiten Leitfähigkeitstyps enthält.

9. Schaltung nach den Ansprüchen 1 bis 8, wobei der genannte Steuerimpuls derart beschaffen ist, daß er ein Potential auf dem genannten Datenpfad initialisiert